JP3560428B2 - Output buffer circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、出力バッファ回路に関する。特に、信号伝達特性を改善した出力バッファ回路に関する。
【0002】
【従来の技術】
電子機器を構成する場合に、所定のボード上に複数の半導体チップを載置し、これら複数の半導体チップ間をボード上の配線によって接続することにより、電子機器を構成する手法が広く用いられている。
【0003】
このように、ボード上に半導体チップを複数載置する場合に、各半導体チップとチップとの間、またはあるボードと別のボートとの間の配線において、いわゆるバス配線を利用した信号線接続が用いられる場合がある。このようなバス配線は、電子機器相互の間でも用いられる。
【0004】
このようなバス配線は、通常、多ビット化したデータ線などに用いられる場合が多く、このようなバス配線においてはバスを構成する各信号線の信号伝達特性は同一であることが望ましい。このようなバス配線を表す概念図が図5に示されている。図5に示されているように、ボード10の上には複数の半導体チップ、例えばLSI−1,LSI−2,LSI−3が載置されている。そして、これらの半導体チップは、バス12の信号線によって相互に接続されている。
【0005】
【発明が解決しようとする課題】
このようなバス配線を構成する信号線の一部について、外部抵抗素子によりプルアップ又はプルダウンする場合がある。このように、バス配線の中の一部の配線を抵抗素子により例えばプルアップした例が図6に示されている。図6の例では、バスを構成する1つの配線がプルアップ抵抗14によりプルアップされている。
【0006】
このように、一部の信号線のみがプルアップされるのは、バス規格によっては、動作状態の検出等の目的に基づいて、一本の信号線をプルアップするよう要求される場合があるからである。このような規格としては、PCIバスの規格や、ISAバスの規格、その他の規格などがある。このような規格においては、その電子機器の動作状態(モードと呼ばれる場合が多い)の識別などの目的により図6に示されているようにバス配線の中の一部の配線のみをプルアップしたり、又はプルダウンすることを要求する規定が設けられている場合がある。
【0007】
一方、上述したように、バスを構成する各配線はそれぞれの配線の信号伝達特性が同一であることが望ましい。しかし、図6に示されているようにバス配線を構成する信号線の一部のみを外部抵抗によりプルアップした場合などにおいては、この外部抵抗素子の有無によってその信号線の伝達特性がその他の信号配線とは異なってしまうという問題が発生する。
【0008】
この外部抵抗素子の有無によって、信号伝達特性が変わる様子について以下説明する。
【0009】
例えば、従来の典型的な出力バッファの回路図が図7に示されている。図7に示されているように、出力バッファ20は、入力信号を受信する2つのインバータ22と24とを有している。インバータ22の出力信号はPMOS型トランジスタM1のゲート端子に供給され、インバータ24の出力信号はNMOS型トランジスタM2のゲート端子に供給されている。PMOS型トランジスタM1は、電源Vdd側に接続され、NMOS型トランジスタM2は、接地側に接続されている。そして、出力信号はこのPMOS型トランジスタM1と、NMOS型トランジスタM2の接続点から取り出されている。更に、この2つのトランジスタM1、M2はいわゆるCMOS構成をなしている。
【0010】
出力バッファ20の出力信号は外部のバスに供給されるが、このバスの信号線の等価回路として図7においては外部容量C1と、プルアップ抵抗R1とが示されている。
【0011】
この図7に示されているような出力バッファ22における各部の信号波形が図8のグラフに示されている。以下、図7及び図8に基づき出力バッファ20の動作について説明する。
【0012】
通常、出力バッファ20においては大きな出力電流を取り出すため、PMOS型トランジスタM1及びNMOS型トランジスタM2は、共に大型のトランジスタが用いられる。この両トランジスタM1、M2は流れる電流が大きいため、両トランジスタが同時にON動作する場合を防止する必要がある。これは、PMOS型トランジスタM1とNMOS型トランジスタM2が同時にON動作をしてしまうと、電源Vddから接地に対し極めて大きな貫通電流が流れてしまい、ノイズや誤動作の原因となってしまうからである。特にこの両トランジスタM1、M2はその大きさが大きいため、その影響も大きなものとなってしまう。
【0013】
従って、この出力バッファ20の出力信号が「L」から「H」に変化する場合には、NMOS型トランジスタM2がON動作からOFF動作に移行してからPMOS型トランジスタM1がOFF動作からON動作へ移行しなければならない。つまり、出力バッファ20の出力信号Voutが「L」から「H」に変化する場合には、PMOS型トランジスタM1、NMOS型トランジスタM2が共に、OFF動作する瞬間が生じる。従って、出力バッファ20の出力端子26にプルアップ抵抗R1が接続されている場合には、このプルアップ抵抗R1が接続されていない場合と比較して、以下に示すような波形の変化が生じてしまう。
【0014】
まず、図8(1)のグラフに示されているように、入力信号Vinは時間と共に「L」から「H」と変化する。なお、このグラフにおいて横軸は時間であり、縦軸は信号電圧を表す。以下のグラフにおいても同様に横軸は時間を表し、縦軸は電圧を表す。なお、図8の(1)から(4)までの各グラフの時間軸はすべてそろえられて表示されている。図8(1)のグラフに示されているように入力信号が「L」から「H」へ変化するに伴い、図8(2)のグラフに示されているように、インバータ24の出力信号が「H」から「L」へと変化する。これに従って今までこの出力バッファ20の出力レベル「L」を供給していたNMOS型トランジスタM2がOFF動作に移行する。
【0015】
NMOS型トランジスタM2がOFF動作するタイミングが図8(2)において「M2OFF」で表されている。このNMOS型トランジスタM2がOFF動作するタイミングにおいては、PMOS型トランジスタM1はまだON動作には移行していない。PMOS型トランジスタM1がON動作に移行するタイミングは図8(3)のグラフに示されている。
【0016】
図8(3)のグラフにはインバータ22の出力信号であるVn1の変化が示されている。このインバータ22の出力信号であるVn1はインバータ24の出力信号Vn1より遅れて「H」から「L」へ移行する。この結果、図8(2)及び(3)から理解されるように、PMOS型トランジスタM1は、NMOS型トランジスタM2がOFF動作に移行してから、所定時間遅れてON動作に移行する。
【0017】
ところが、プルアップ抵抗R1が出力端子26に接続されている場合には、NMOS型トランジスタM2がOFF動作すると、このプルアップ抵抗R1からの外部容量C1への充電電流によって、PMOS型トランジスタM1がON動作していなくとも出力端子26の電位は上昇する。従って図8(4)のAで示されているようにプルアップ抵抗R1がある場合にはPMOS型トランジスタM1がON動作する前に信号波形が立ち上がってしまう。所定の時間が経過しPMOS型トランジスタM1がON動作に移行すると、外部容量C1への充電電流はプルアップ抵抗R1からだけでなく、PMOS型トランジスタM1からも供給されることになる。従って、図8(4)のBで示されているように出力端子26の信号波形の傾き(変化率)に変化が生じる。
【0018】
従って、結果として、図8(4)のグラフに示されているようにプルアップ抵抗R1がある場合には出力バッファ20の出力波形に段差が生じてしまうという問題がある。なお、図8(4)においてはプルアップ抵抗R1がない場合の信号波形が実線で示されており、プルアップ抵抗R1がある場合の信号波形が破線で示されている。
【0019】
このように、NMOS型トランジスタM2とがOFF動作するタイミングと、PMOS型トランジスタM1がON動作するタイミングとは完全に一致しないため、外部容量C1に対する充電電流がプルアップ抵抗R1のみによる場合と、プルアップ抵抗R1とPMOS型トランジスタM1との双方により充電がされる場合との2つの期間が発生してしまい、両者において波形の変化率すなわち傾きに変動が生じてしまう。その結果、図8(4)のグラフにおいて説明したように出力波形に段差が生じてしまうのである。
【0020】
以上述べたように、従来の出力バッファの回路構成においては、外部抵抗素子の有無によって信号伝達特性が変化してしまうという問題が生じていた。
【0021】
本発明は、かかる課題に鑑みなされたものであり、その目的は、出力端子に接続される外部抵抗素子の有無に拘わらず、信号伝達特性をほぼ同時にすることが可能な出力バッファ回路を提供することである。
【0022】
【課題を解決するための手段】
本発明は、基本的には、上記課題を解決するために、最終出力段のPMOS(NMOS)型トランジスタがON動作した瞬間に、NMOS(又はPMOS)型トランジスタをOFF動作させることにより、外部抵抗素子の有無により伝達特性の差をほぼ同一にする手法を提案するものである。
【0023】
このようなことを実現するためには、種々の方策が考えられる。1つには、プルアップ抵抗の挿入によるトランジスタの電気特性変化を見越して、電気特性変化を補償する対策を施すことがまず考えられる。しかし、どのような電気特性変化が生じるかを正確に予測することは困難である。
【0024】
本発明は上記NMOS型トランジスタのOFF動作とほぼ同時にPMOS型トランジスタのON動作を行わせるため、以下の手段を採用している。
【0025】
本発明は、正側最終段トランジスタと、負側最終段トランジスタと、
前記正側最終段トランジスタタを排他的に駆動するドライバ回路を備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【0026】
すなわち、本発明は、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがON動作することを検出した場合にのみ、前記負側最終段トランジスタがOFF動作することを許可する負側最終段トランジスタ制御手段と、ON動作の場合は通常の出力バッファと同様の動作をする負側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【0027】
正側監視トランジスタは、正側最終段トランジスタと同様のタイプのトランジスタであり、この正側監視トランジスタを正側最終段トランジスタと同様にドライバ回路で駆動することにより、正側最終段トランジスタと同様の動作を正側監視トランジスタに行わせることができる。
【0028】
従って、この正側監視トランジスタがON動作すれば、正側最終段トランジスタもON動作していると判断される。そのため正側監視トランジスタがON動作した後に、負側最終段トランジスタをOFF動作させれば、正側最終段トランジスタのON動作と負側の最終段トランジスタのOFF動作を同一のタイミングで行える。
【0029】
また、本発明は、正側最終段トランジスタと、負側最終段トランジスタと、
前記負側最終段トランジスタを排他的に駆動するドライバ回路を備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【0030】
すなわち、本発明は、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがON動作することを検出した場合にのみ、前記正側最終段トランジスタがOFF動作することを許可する正側最終段トランジスタ制御手段と、ON動作の場合は通常の出力バッファと同様の動作をする正側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【0031】
上記発明は、正側に監視トランジスタを設けたが、負側に設けることも考えられる。この本発明は、負側に監視トランジスタを設けたものであり、極性が異なるだけで、その作用・効果は上記本発明と実質的に同様である。
【0032】
さらに、本発明は、正側最終段トランジスタと、負側最終段トランジスタを備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【0033】
すなわち、本発明は、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記正側監視トランジスタがON動作することを検出した場合にのみ、前記負側最終段トランジスタがOFF動作することを許可する負側最終段トランジスタ制御手段と、ON動作の場合は通常の出力バッファと同様の動作をする負側最終段トランジスタ制御手段と、前記負側監視トランジスタがON動作することを検出した場合にのみ、前記正側最終段トランジスタがOFF動作することを許可する正側最終段トランジスタ制御手段と、ON動作の場合は通常の出力バッファと同様の動作をする正側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【0034】
上記本発明は正側に監視トランジスタを設けたものであり、さらに本発明は負側に監視トランジスタを設けたものである。本発明は、正側及び負側の双方に監視トランジスタを設けたものであり、上記本発明の全ての作用・効果を同時に奏する。
【0035】
【発明の実施の形態】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【0036】
図1には、本発明の好適な実施の形態に係る出力バッファ回路の回路図が示されている。入力信号Vinはインバータ32により反転され、Vn1が生成される。この反転された信号Vn1は、インバータ34によって更に反転され、Vn2となる。この信号Vn2はトランジスタM3及びM4によるインバータによってまた反転され、Vn3の信号が生成され、このVn3が正側のPMOS型トランジスタM1に供給されるのである。従って、PMOS型トランジスタM1には、入力信号Vinとは反転した信号が基本的には印加される。この点については、図7に示されている従来の出力バッファ回路20と同様である。
【0037】
本実施の形態において特徴的なことは、PMOS型トランジスタM1に供給される信号であるVn3が、PMOS型トランジスタM7にも印加されていることである。そして、このトランジスタM7はトランジスタM1と同様の特性を有するPMOS型トランジスタである。このトランジスタM7は正側の最終段のトランジスタであるトランジスタM1と同様の特性を有するトランジスタであり本発明における正側の監視トランジスタに相当する。
【0038】
本実施の形態において特徴的なことは、このように最終段のトランジスタと同様の特性を有するトランジスタを別個に設け、この監視トランジスタ(PMOS型トランジスタM7)がON動作したことを検出することによりトランジスタM1がON動作したことを間接的に検知することである。そして、この監視トランジスタ(PMOS型トランジスタM7)がON動作してから負側の最終段トランジスタであるNMOS型トランジスタM2をOFF動作させたのである。従って、トランジスタM1のON動作とトランジスタM2のOFF動作とをほぼ同時のタイミングで行うことができ、外部にプルアップ抵抗R1は接続されている場合と接続されていない場合とにおける波形の変化を小さくすることが可能である。図1に示されている出力バッファ回路30の主要な信号波形のグラフが図2に示されている。
【0039】
図1に示されている出力バッファ回路30について、図2に示される信号波形のグラフを用いてその動作を詳細に説明する。
【0040】
図2(1)のグラフに示されているように出力信号Vinが「L」から「H」に変化する場合の動作について説明する。図2(1)のグラフにおいて、縦軸は信号の電圧を示し、横軸は時間を表す。図2に含まれる他のグラフについても同様である。
【0041】
入力信号は、「H」になると、インバータ32の出力信号はこれに伴い、「H」から「L」に変化する。このインバータ32の出力信号であるVn1のグラフが図(2)に示されている。このように、信号Vn1が「H」から「L」に変化することにより、PMOS型トランジスタM8がON動作し、NMOS型トランジスタM9がOFF動作する。すなわち、このトランジスタM8とM9とはインバータを構成しているのである。しかしながら、信号Vn1が「L」に変化したタイミングにおいては、トランジスタM7がOFF動作をしているため、トランジスタM8、M9からなるインバータの出力信号であるVn4はまだ「L」を維持しており、「H」にはなっていない。次に、インバータ34の出力信号はVn1が「H」になるに伴い、「L」から「H」に変化する。インバータ34の出力信号であるVn2のグラフが図2(3)に示されている。このように、信号Vn2が「H」になるに伴い、PMOS型トランジスタM5がOFF動作する。同様に、PMOS型トランジスタM3がOFF動作し、NMOS型トランジスタM4がON動作する。このトランジスタM3とM4とはインバータを構成しており、このインバータの出力信号であるVn3は信号Vn2を反転した信号となるため、信号Vn2が「H」になるに伴い、「L」の信号となる。信号Vn3のグラフが図2(4)に示されている。
【0042】
このようにして、信号Vn3が「H」から「L」に変化すると、正側の最終段トランジスタであるPMOS型トランジスタM1及びこのトランジスタM1と同タイプのトランジスタであるトランジスタM7が共にON動作する。
【0043】
PMOS型トランジスタM7がON動作すると、その直後に信号Vn4が「L」から「H」となる。トランジスタM8は上述したように予めON動作しており、またトランジスタM9については上述したように予めOFF動作をしている。その結果、信号Vn4はトランジスタM7がON動作するに伴い、迅速に「L」から「H」に変化するのである。このような信号Vn4の変化を表すグラフが図2(5)に示されている。この信号Vn4はその立ち上がりが速いことがこのグラフから理解されよう。信号Vn4が「H」になるに伴い、トランジスタM6がON動作に移行する。
【0044】
上述したように、トランジスタM5は既にOFF動作をしているため、トランジスタM6がON動作するに伴って信号Vn5は迅速に「H」から「L」に変化する。この信号Vn5の変化を表すグラフが図2(6)に示されている。この信号Vn5は、トランジスタM5及びトランジスタM6の合成出力であるが、トランジスタM5は予めOFF動作しているため、図2(6)に示されているように迅速に立ち下がる波形となる。
【0045】
この信号Vn5が立ち下がり、その値が「L」になると、初めて負側の最終段トランジスタであるNMOS型トランジスタM2がOFF動作をするのである。
【0046】
本実施の形態において特徴的なことは、正側の最終段トランジスタであるトランジスタM1と同じ型のトランジスタM7を設けたことである。そして、このトランジスタM7がON動作した後に負側の最終段トランジスタM2がOFF動作するように構成したことである。従って、従来の出力バッファ回路においてはトランジスタM1がON動作する前にトランジスタM2をOFF動作させていたが、本実施の形態の出力バッファ回路30においては、トランジスタM1がON動作するのを確認してからトランジスタM2のOFF動作を許可したのである。
【0047】
この結果、本実施の形態の出力バッファ回路30においてはトランジスタM1及びトランジスタM2が同時にOFF動作している場合が生じない。従って、出力バッファ回路30の出力端子にプルアップ抵抗R1が接続されている場合においても負側の最終段トランジスタであるNMOS型トランジスタM2のON抵抗はプルアップ抵抗R1より遥かに小さいため、この負側の最終段トランジスタM2がOFF動作するまでは出力信号であるVoutは上昇はしない。この様子が図2(7)のグラフに示されている。
【0048】
このように、本実施の形態にかかる出力バッファ回路30は負側のトランジスタM2を入力信号の立ち上がりと同時にすぐにOFF動作させるのではなく、正側のトランジスタM1がON動作するのを待ってからOFF動作させたのである。従って、従来の出力バッファ回路のように、プルアップ抵抗R1からの充電電流のみが外部容量C1に供給される場合、プルアップ抵抗R1及び正側の最終段トランジスタM1双方から外部容量C1に充電される場合との2つの期間が存在せず、常にプルアップ抵抗R1とPMOS型トランジスタM1の双方から外部容量C1に電流が流れ込まれるのである。従って、図2(7)に示されているようにプルアップ抵抗R1の有無に拘わらず常に同様の信号波形を維持することが可能である。
【0049】
このように、本実施の形態においては最終段トランジスタM2をOFF動作させてから正側の最終段トランジスタM1をON動作させたのではないため、一瞬トランジスタM1とM2が双方ON動作している場合が生じる。しかしながら、そのような瞬間においてはまだトランジスタM1のON抵抗が大きい時であるため、トランジスタM1及びM2を貫通して流れる貫通電流はそれほど大きくない値に抑えられると考えられる。
【0050】
このように、出力最終段のPMOS型トランジスタM1のゲート信号であるVn3を、トランジスタM1と同様のトランジスタであるトランジスタM7のゲートにも供給しており、このトランジスタM7の動作によって負側の最終段の出力トランジスタであるトランジスタM2のゲート信号をコントロールしたのである。
【0051】
従って、トランジスタM1及びトランジスタM2双方に流れる貫通電流を最小限の大きさに留めると共に、プルアップ抵抗R1による出力波形の変化を抑制することが可能となった。
【0052】
以上説明した実施の形態においては、出力端子にプルアップ抵抗R1が接続されていても出力最終段のPMOS型トランジスタM1のゲート信号により、負側の最終段のトランジスタであるM2のゲート信号をコントロールすることによって、プルアップ抵抗R1の有無に拘わらず伝達特性をほぼ同時にするという効果を奏することができた。
【0053】
本発明の他の実施の形態
上記実施の形態においては、正側の最終段トランジスタであるPMOS型トランジスタM1と同様のトランジスタM7を設けて、トランジスタM1がON動作するまで、負側の最終段トランジスタM2のON動作を維持させたものである。これと同様の動作を負側の最終段トランジスタM2と同様の特性を有するトランジスタを別途設けて、トランジスタM2がON動作してから正側のトランジスタM1をOFF動作させることも考えられる。このような動作は、図2に示されているようなグラフとは逆に入力信号が「H」から「L」に変化する場合に有効である。このような構成を採用した場合の出力バッファの回路図が図3に示されている。この図3に示されている回路図は、図1に示されている回路図と正側と負側を逆にした構成をしており、その動作は原理的には全く同一である。但し、図3に示されている回路は、図1に示されている回路と異なりプルダウン抵抗R1がある場合に特に効果を奏するものである。
【0054】
本発明の更に他の実施の形態
上記図1の出力バッファ回路は正側のトランジスタM1と同様の特性を有する監視トランジスタM7を設けた。一方、図3に示されている出力バッファ回路は負側の最終段トランジスタと同様の特性を有するトランジスタを監視トランジスタとして設けている。
【0055】
そこで、上記図1及び図3に示されている構成を同時に含む回路構成も考えられる。このように正側及び負側の双方に監視トランジスタを設けた出力バッファ回路の回路図が図4に示されている。図4に示されているように、正側の最終段トランジスタM1と同様の電気特性を有するトランジスタとしてトランジスタM10が設けられており、負側の最終段トランジスタM2と同様の電気特性を有する監視トランジスタとして、トランジスタM9が設けられている。
【0056】
このように、正側における監視トランジスタと負側における監視トランジスタの双方を設けているため、図4に示されている出力バッファ回路はプルアップ抵抗がある場合とプルダウン抵抗が接続されている場合との双方に対応することができる。すなわち、この図4に示されている出力バッファ回路は上記図1及び図3に示されている出力バッファ回路の特徴・効果を合わせ持った回路であるといえる。
【0057】
【発明の効果】
以上述べたように、本発明によれば正側最終段トランジスタと同様のしきい値を有する正側監視トランジスタを設けたため、正側の最終段トランジスタがON動作した瞬間に負側の最終段トランジスタをOFF動作することが可能となり、外部抵抗素子の有無に拘わらず一定の伝達特性を実現することが可能な出力バッファ回路が得られる。
【0058】
本発明によれば、負側の最終段トランジスタと同様のしきい値を有する負側監視トランジスタを設けたため、負側の最終段トランジスタがON動作した瞬間に正側の最終段トランジスタをOFF動作させることが可能である。これによって、外部抵抗素子の有無に拘わらず伝達特性をほぼ同一にすることが可能である。
【0059】
本発明によれば、上記本発明の構成を全て含んでいるため、出力端子にプルアップ抵抗が接続されている場合とプルダウン抵抗が接続されている場合の双方の場合において、ほぼ同一の伝達特性を実現することが可能な出力バッファ回路が得られる。
【図面の簡単な説明】
【図1】本発明の好適な実施の形態にかかる出力バッファ回路の回路図である。
【図2】図1に示されている出力バッファ回路の各部の信号波形を表すグラフである。
【図3】図1に示されている出力バッファ回路と逆極性の回路であり、プルダウン抵抗に対応した出力バッファ回路の回路図である。
【図4】図1及び図3に示されている構成を双方含む出力バッファ回路の回路図である。
【図5】ボード上の半導体チップのバス配線を説明する説明図である。
【図6】バス配線の中の1つの信号線をプルアップ抵抗によりプルアップした例を表す説明図である。
【図7】従来の出力バッファ回路の回路図である。
【図8】図7に示されている従来の出力バッファ回路の各部の信号波形を表すグラフである。
【符号の説明】
10 ボ−ド、12 バス、14 プルアップ抵抗、20,30 出力バッファ回路、22,24,32,34 インバータ、26 出力端子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an output buffer circuit. In particular, the present invention relates to an output buffer circuit having improved signal transfer characteristics.
[0002]
[Prior art]
When configuring an electronic device, a technique of configuring an electronic device by mounting a plurality of semiconductor chips on a predetermined board and connecting the plurality of semiconductor chips by wiring on the board is widely used. I have.
[0003]
As described above, when a plurality of semiconductor chips are mounted on a board, a signal line connection using so-called bus wiring is used in wiring between each semiconductor chip and each chip or between a certain board and another boat. May be used. Such a bus wiring is also used between electronic devices.
[0004]
Such a bus wiring is often used for multi-bit data lines and the like, and in such a bus wiring, it is desirable that the signal transmission characteristics of each signal line constituting the bus be the same. FIG. 5 is a conceptual diagram showing such a bus wiring. As shown in FIG. 5, a plurality of semiconductor chips, for example, LSI-1, LSI-2, and LSI-3 are mounted on the
[0005]
[Problems to be solved by the invention]
There is a case where a part of a signal line constituting such a bus line is pulled up or down by an external resistance element. FIG. 6 shows an example in which a part of the bus wiring is pulled up by the resistance element, for example, as described above. In the example of FIG. 6, one wiring constituting the bus is pulled up by the pull-up
[0006]
As described above, only some of the signal lines are pulled up, depending on the bus standard, there may be a case where it is required to pull up one signal line based on the purpose of detecting an operation state or the like. Because. Such standards include a PCI bus standard, an ISA bus standard, and other standards. In such a standard, as shown in FIG. 6, only some of the bus lines are pulled up for the purpose of identifying the operation state (often called a mode) of the electronic device. There are cases where provisions have been made to require the user to pull down or pull down.
[0007]
On the other hand, as described above, it is desirable that the wires constituting the bus have the same signal transmission characteristics. However, as shown in FIG. 6, when only a part of the signal line constituting the bus wiring is pulled up by an external resistor, the transmission characteristic of the signal line depends on the presence or absence of the external resistance element. There is a problem that the signal wiring is different from the signal wiring.
[0008]
The manner in which the signal transfer characteristic changes depending on the presence or absence of the external resistance element will be described below.
[0009]
For example, a circuit diagram of a conventional typical output buffer is shown in FIG. As shown in FIG. 7, the
[0010]
The output signal of the
[0011]
The signal waveform of each part in the
[0012]
Normally, in order to extract a large output current from the
[0013]
Therefore, when the output signal of the
[0014]
First, as shown in the graph of FIG. 8A, the input signal Vin changes from “L” to “H” with time. In this graph, the horizontal axis represents time, and the vertical axis represents signal voltage. Similarly, in the following graphs, the horizontal axis represents time, and the vertical axis represents voltage. The time axes of the graphs (1) to (4) in FIG. 8 are all aligned and displayed. As the input signal changes from “L” to “H” as shown in the graph of FIG. 8A, the output signal of the
[0015]
The timing at which the NMOS transistor M2 is turned off is represented by "M2OFF" in FIG. 8 (2). At the timing when the NMOS transistor M2 turns off, the PMOS transistor M1 has not yet turned on. The timing at which the PMOS transistor M1 shifts to the ON operation is shown in the graph of FIG.
[0016]
The graph of FIG. 8C shows a change in the output signal Vn1 of the
[0017]
However, when the pull-up resistor R1 is connected to the
[0018]
Therefore, as a result, as shown in the graph of FIG. 8D, when there is the pull-up resistor R1, there is a problem that a step occurs in the output waveform of the
[0019]
As described above, since the timing at which the NMOS transistor M2 turns off and the timing at which the PMOS transistor M1 turns on do not completely match, the charging current to the external capacitor C1 is determined only by the pull-up resistor R1. Two periods, that is, the case where the charge is performed by both the up resistor R1 and the PMOS transistor M1, occur, and the change rate of the waveform, that is, the slope is changed in both periods. As a result, as described in the graph of FIG. 8D, a step occurs in the output waveform.
[0020]
As described above, in the circuit configuration of the conventional output buffer, there has been a problem that the signal transmission characteristic changes depending on the presence or absence of the external resistance element.
[0021]
The present invention has been made in view of such a problem, and an object of the present invention is to provide an output buffer circuit capable of substantially simultaneously performing signal transmission characteristics regardless of the presence or absence of an external resistance element connected to an output terminal. That is.
[0022]
[Means for Solving the Problems]
Basically, the present invention solves the above-mentioned problem by turning off an NMOS (or PMOS) transistor at the moment when a PMOS (NMOS) transistor in a final output stage is turned on, thereby reducing external resistance. The present invention proposes a method for making the difference in transmission characteristics substantially the same depending on the presence or absence of an element.
[0023]
In order to realize such a thing, various measures can be considered. First, it is conceivable to take measures to compensate for the change in the electrical characteristics in anticipation of the change in the electrical characteristics of the transistor due to the insertion of the pull-up resistor. However, it is difficult to accurately predict what kind of change in electrical characteristics will occur.
[0024]
The present invention employs the following means in order to perform the ON operation of the PMOS transistor almost simultaneously with the OFF operation of the NMOS transistor.
[0025]
The present invention provides a positive-side final-stage transistor, a negative-side final-stage transistor,
An output buffer circuit including a driver circuit for exclusively driving the positive-side last-stage transistor includes the following configuration.
[0026]
That is, the present invention relates to a transistor having a threshold value similar to that of the positive-side final-stage transistor, wherein the positive-side monitoring transistor driven by the driver circuit in the same manner as the positive-side final-stage transistor; Negative-side last-stage transistor control means for permitting the negative-side last-stage transistor to be turned off only when it is detected that the monitoring transistor is turned on, and operation similar to that of a normal output buffer in the case of on-operation An output buffer circuit characterized by including a negative-side final-stage transistor control means for performing the following.
[0027]
The positive-side monitoring transistor is a transistor of the same type as the positive-side final-stage transistor. By driving this positive-side monitoring transistor with a driver circuit in the same manner as the positive-side final-stage transistor, the same as the positive-side final-stage transistor is used. The operation can be performed by the positive side monitoring transistor.
[0028]
Therefore, if the positive-side monitoring transistor is turned on, it is determined that the positive-side last-stage transistor is also turned on. Therefore, if the negative last stage transistor is turned off after the positive monitoring transistor is turned on, the ON operation of the positive last stage transistor and the OFF operation of the negative last stage transistor can be performed at the same timing.
[0029]
Further, the present invention provides a positive-side final-stage transistor, a negative-side final-stage transistor,
An output buffer circuit including a driver circuit that exclusively drives the negative-side last-stage transistor includes the following configuration.
[0030]
That is, the present invention provides a transistor having a threshold value similar to that of the negative-side last-stage transistor, wherein the negative-side monitoring transistor driven by the driver circuit in the same manner as the negative-side last-stage transistor; Positive-side last-stage transistor control means for permitting the positive-side last-stage transistor to turn off only when it detects that the monitoring transistor is to be turned on; An output buffer circuit characterized by including a positive-side final-stage transistor control means for performing the following.
[0031]
In the above invention, the monitoring transistor is provided on the positive side, but it may be provided on the negative side. In the present invention, a monitoring transistor is provided on the negative side, and the operation and effects thereof are substantially the same as those of the present invention described above, except that the polarity is different.
[0032]
Further, the present invention is characterized in that the output buffer circuit including the positive-side last-stage transistor and the negative-side last-stage transistor includes the following configuration.
[0033]
That is, the present invention relates to a transistor having a threshold value similar to that of the positive-side final-stage transistor, wherein the positive-side monitoring transistor is driven in the same manner as the positive-side final-stage transistor; A negative-side monitoring transistor that has a similar threshold value and is driven in the same manner as the negative-side last-stage transistor; and the negative-side monitoring transistor only when it is detected that the positive-side monitoring transistor is turned on. Negative-side final-stage transistor control means for permitting the last-stage transistor to perform an OFF operation; negative-side last-stage transistor control means for performing the same operation as a normal output buffer in the case of an ON operation; Only when the ON-operation is detected, the positive-side last-stage transistor that permits the OFF operation of the positive-side last-stage transistor is enabled. A stage transistor control means, an output buffer circuit which comprises a positive-side final-stage transistor control means for the normal output buffer and the same operation in the case of ON operation.
[0034]
The present invention described above has a monitoring transistor provided on the positive side, and the present invention further provides a monitoring transistor on the negative side. The present invention provides a monitoring transistor on both the positive side and the negative side, and achieves all the functions and effects of the present invention at the same time.
[0035]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0036]
FIG. 1 is a circuit diagram of an output buffer circuit according to a preferred embodiment of the present invention. The input signal Vin is inverted by the
[0037]
A characteristic of the present embodiment is that Vn3, which is a signal supplied to the PMOS transistor M1, is also applied to the PMOS transistor M7. The transistor M7 is a PMOS transistor having the same characteristics as the transistor M1. The transistor M7 has the same characteristics as the transistor M1 which is the last transistor on the positive side, and corresponds to the positive monitoring transistor in the present invention.
[0038]
What is characteristic in this embodiment is that a transistor having the same characteristics as the last-stage transistor is separately provided as described above, and that the monitoring transistor (PMOS transistor M7) is turned on to detect the ON state of the transistor. This is to indirectly detect that M1 has been turned ON. Then, after the monitoring transistor (PMOS transistor M7) is turned ON, the NMOS transistor M2, which is the last transistor on the negative side, is turned OFF. Therefore, the ON operation of the transistor M1 and the OFF operation of the transistor M2 can be performed at substantially the same timing, and the change in waveform between when the external pull-up resistor R1 is connected and when it is not connected is small. It is possible to do. FIG. 2 shows a graph of main signal waveforms of the
[0039]
The operation of the
[0040]
The operation when the output signal Vin changes from “L” to “H” as shown in the graph of FIG. 2A will be described. In the graph of FIG. 2A, the vertical axis represents the signal voltage, and the horizontal axis represents time. The same applies to other graphs included in FIG.
[0041]
When the input signal becomes “H”, the output signal of the
[0042]
Thus, when the signal Vn3 changes from “H” to “L”, both the PMOS transistor M1 as the last transistor on the positive side and the transistor M7 as a transistor of the same type as the transistor M1 are turned on.
[0043]
When the PMOS transistor M7 is turned on, the signal Vn4 changes from "L" to "H" immediately after that. The transistor M8 is turned on in advance as described above, and the transistor M9 is turned off in advance as described above. As a result, the signal Vn4 quickly changes from "L" to "H" as the transistor M7 turns on. A graph showing such a change in the signal Vn4 is shown in FIG. It can be understood from this graph that the rising of the signal Vn4 is fast. As the signal Vn4 becomes “H”, the transistor M6 shifts to the ON operation.
[0044]
As described above, since the transistor M5 has already been turned off, the signal Vn5 quickly changes from "H" to "L" as the transistor M6 is turned on. A graph showing the change of the signal Vn5 is shown in FIG. The signal Vn5 is a combined output of the transistor M5 and the transistor M6, but since the transistor M5 has been turned off in advance, the waveform has a rapidly falling waveform as shown in FIG.
[0045]
When the signal Vn5 falls and its value becomes "L", the NMOS transistor M2, which is the last transistor on the negative side, is turned off for the first time.
[0046]
A characteristic of this embodiment is that a transistor M7 of the same type as the transistor M1 which is the last transistor on the positive side is provided. Then, after the transistor M7 is turned on, the negative-side last-stage transistor M2 is turned off. Therefore, in the conventional output buffer circuit, the transistor M2 is turned off before the transistor M1 is turned on. However, in the
[0047]
As a result, in the
[0048]
As described above, the
[0049]
As described above, in the present embodiment, since the last-stage transistor M2 is not turned off and then the positive-side last-stage transistor M1 is turned on, the case where both the transistors M1 and M2 are momentarily turned on. Occurs. However, at such a moment, since the ON resistance of the transistor M1 is still large, it is considered that the through current flowing through the transistors M1 and M2 can be suppressed to a not so large value.
[0050]
As described above, the gate signal Vn3 of the PMOS transistor M1 at the output final stage is also supplied to the gate of the transistor M7, which is a transistor similar to the transistor M1, and the operation of the transistor M7 causes the negative final stage. The gate signal of the transistor M2 which is the output transistor is controlled.
[0051]
Therefore, it is possible to keep the through current flowing through both the transistor M1 and the transistor M2 to a minimum value and to suppress a change in the output waveform due to the pull-up resistor R1.
[0052]
In the embodiment described above, even if the pull-up resistor R1 is connected to the output terminal, the gate signal of the negative last transistor M2 is controlled by the gate signal of the PMOS last transistor M1 in the output last stage. By doing so, it is possible to obtain an effect that the transmission characteristics are made almost simultaneously regardless of the presence or absence of the pull-up resistor R1.
[0053]
Another embodiment of the present invention
In the above-described embodiment, a transistor M7 similar to the PMOS transistor M1 which is the last transistor on the positive side is provided, and the ON operation of the last transistor M2 on the negative side is maintained until the transistor M1 is turned ON. Things. It is also conceivable that a transistor having the same operation as that of the last transistor M2 on the negative side is separately provided, and the transistor M2 is turned on before the transistor M1 on the positive side is turned off. Such an operation is effective when the input signal changes from "H" to "L", contrary to the graph shown in FIG. FIG. 3 shows a circuit diagram of the output buffer when such a configuration is employed. The circuit diagram shown in FIG. 3 has a configuration in which the positive side and the negative side are reversed from the circuit diagram shown in FIG. 1, and the operation is exactly the same in principle. However, the circuit shown in FIG. 3 is particularly effective when there is a pull-down resistor R1 unlike the circuit shown in FIG.
[0054]
Still another embodiment of the present invention
The output buffer circuit shown in FIG. 1 includes a monitoring transistor M7 having the same characteristics as the transistor M1 on the positive side. On the other hand, the output buffer circuit shown in FIG. 3 is provided with a transistor having characteristics similar to those of the last transistor on the negative side as a monitoring transistor.
[0055]
Therefore, a circuit configuration that simultaneously includes the configurations shown in FIGS. 1 and 3 is also conceivable. FIG. 4 shows a circuit diagram of an output buffer circuit in which monitoring transistors are provided on both the positive side and the negative side. As shown in FIG. 4, a transistor M10 is provided as a transistor having the same electric characteristics as the positive-side final-stage transistor M1, and a monitoring transistor having the same electric characteristics as the negative-side final-stage transistor M2. A transistor M9 is provided.
[0056]
As described above, since both the monitoring transistor on the positive side and the monitoring transistor on the negative side are provided, the output buffer circuit shown in FIG. 4 has a case where there is a pull-up resistor and a case where a pull-down resistor is connected. Can be supported. That is, the output buffer circuit shown in FIG. 4 can be said to be a circuit having the features and effects of the output buffer circuits shown in FIGS.
[0057]
【The invention's effect】
As described above, according to the present invention, the positive-side monitoring transistor having the same threshold value as that of the positive-side final-stage transistor is provided. Can be turned off, and an output buffer circuit capable of realizing constant transfer characteristics regardless of the presence or absence of an external resistance element can be obtained.
[0058]
According to the present invention, since the negative-side monitoring transistor having the same threshold value as the negative-side final-stage transistor is provided, the positive-side final-stage transistor is turned off at the moment when the negative-side final-stage transistor is turned on. It is possible. As a result, it is possible to make the transfer characteristics substantially the same regardless of the presence or absence of the external resistance element.
[0059]
According to the present invention, since all of the configurations of the present invention are included, substantially the same transfer characteristics are obtained in both the case where the pull-up resistor is connected to the output terminal and the case where the pull-down resistor is connected. Can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an output buffer circuit according to a preferred embodiment of the present invention.
FIG. 2 is a graph showing signal waveforms at various parts of the output buffer circuit shown in FIG.
FIG. 3 is a circuit diagram of an output buffer circuit having a polarity opposite to that of the output buffer circuit shown in FIG. 1 and corresponding to a pull-down resistor.
FIG. 4 is a circuit diagram of an output buffer circuit including both the configurations shown in FIGS. 1 and 3;
FIG. 5 is an explanatory diagram illustrating bus wiring of a semiconductor chip on a board.
FIG. 6 is an explanatory diagram illustrating an example in which one signal line in a bus line is pulled up by a pull-up resistor.
FIG. 7 is a circuit diagram of a conventional output buffer circuit.
8 is a graph showing signal waveforms at various parts of the conventional output buffer circuit shown in FIG.
[Explanation of symbols]
10 boards, 12 buses, 14 pull-up resistors, 20, 30 output buffer circuits, 22, 24, 32, 34 inverters, 26 output terminals.
Claims (3)
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