JP3560428B2 - Output buffer circuit - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、出力バッファ回路に関する。特に、信号伝達特性を改善した出力バッファ回路に関する。
【０００２】
【従来の技術】
電子機器を構成する場合に、所定のボード上に複数の半導体チップを載置し、これら複数の半導体チップ間をボード上の配線によって接続することにより、電子機器を構成する手法が広く用いられている。
【０００３】
このように、ボード上に半導体チップを複数載置する場合に、各半導体チップとチップとの間、またはあるボードと別のボートとの間の配線において、いわゆるバス配線を利用した信号線接続が用いられる場合がある。このようなバス配線は、電子機器相互の間でも用いられる。
【０００４】
このようなバス配線は、通常、多ビット化したデータ線などに用いられる場合が多く、このようなバス配線においてはバスを構成する各信号線の信号伝達特性は同一であることが望ましい。このようなバス配線を表す概念図が図５に示されている。図５に示されているように、ボード１０の上には複数の半導体チップ、例えばＬＳＩ−１，ＬＳＩ−２，ＬＳＩ−３が載置されている。そして、これらの半導体チップは、バス１２の信号線によって相互に接続されている。
【０００５】
【発明が解決しようとする課題】
このようなバス配線を構成する信号線の一部について、外部抵抗素子によりプルアップ又はプルダウンする場合がある。このように、バス配線の中の一部の配線を抵抗素子により例えばプルアップした例が図６に示されている。図６の例では、バスを構成する１つの配線がプルアップ抵抗１４によりプルアップされている。
【０００６】
このように、一部の信号線のみがプルアップされるのは、バス規格によっては、動作状態の検出等の目的に基づいて、一本の信号線をプルアップするよう要求される場合があるからである。このような規格としては、ＰＣＩバスの規格や、ＩＳＡバスの規格、その他の規格などがある。このような規格においては、その電子機器の動作状態（モードと呼ばれる場合が多い）の識別などの目的により図６に示されているようにバス配線の中の一部の配線のみをプルアップしたり、又はプルダウンすることを要求する規定が設けられている場合がある。
【０００７】
一方、上述したように、バスを構成する各配線はそれぞれの配線の信号伝達特性が同一であることが望ましい。しかし、図６に示されているようにバス配線を構成する信号線の一部のみを外部抵抗によりプルアップした場合などにおいては、この外部抵抗素子の有無によってその信号線の伝達特性がその他の信号配線とは異なってしまうという問題が発生する。
【０００８】
この外部抵抗素子の有無によって、信号伝達特性が変わる様子について以下説明する。
【０００９】
例えば、従来の典型的な出力バッファの回路図が図７に示されている。図７に示されているように、出力バッファ２０は、入力信号を受信する２つのインバータ２２と２４とを有している。インバータ２２の出力信号はＰＭＯＳ型トランジスタＭ１のゲート端子に供給され、インバータ２４の出力信号はＮＭＯＳ型トランジスタＭ２のゲート端子に供給されている。ＰＭＯＳ型トランジスタＭ１は、電源Ｖｄｄ側に接続され、ＮＭＯＳ型トランジスタＭ２は、接地側に接続されている。そして、出力信号はこのＰＭＯＳ型トランジスタＭ１と、ＮＭＯＳ型トランジスタＭ２の接続点から取り出されている。更に、この２つのトランジスタＭ１、Ｍ２はいわゆるＣＭＯＳ構成をなしている。
【００１０】
出力バッファ２０の出力信号は外部のバスに供給されるが、このバスの信号線の等価回路として図７においては外部容量Ｃ１と、プルアップ抵抗Ｒ１とが示されている。
【００１１】
この図７に示されているような出力バッファ２２における各部の信号波形が図８のグラフに示されている。以下、図７及び図８に基づき出力バッファ２０の動作について説明する。
【００１２】
通常、出力バッファ２０においては大きな出力電流を取り出すため、ＰＭＯＳ型トランジスタＭ１及びＮＭＯＳ型トランジスタＭ２は、共に大型のトランジスタが用いられる。この両トランジスタＭ１、Ｍ２は流れる電流が大きいため、両トランジスタが同時にＯＮ動作する場合を防止する必要がある。これは、ＰＭＯＳ型トランジスタＭ１とＮＭＯＳ型トランジスタＭ２が同時にＯＮ動作をしてしまうと、電源Ｖｄｄから接地に対し極めて大きな貫通電流が流れてしまい、ノイズや誤動作の原因となってしまうからである。特にこの両トランジスタＭ１、Ｍ２はその大きさが大きいため、その影響も大きなものとなってしまう。
【００１３】
従って、この出力バッファ２０の出力信号が「Ｌ」から「Ｈ」に変化する場合には、ＮＭＯＳ型トランジスタＭ２がＯＮ動作からＯＦＦ動作に移行してからＰＭＯＳ型トランジスタＭ１がＯＦＦ動作からＯＮ動作へ移行しなければならない。つまり、出力バッファ２０の出力信号Ｖｏｕｔが「Ｌ」から「Ｈ」に変化する場合には、ＰＭＯＳ型トランジスタＭ１、ＮＭＯＳ型トランジスタＭ２が共に、ＯＦＦ動作する瞬間が生じる。従って、出力バッファ２０の出力端子２６にプルアップ抵抗Ｒ１が接続されている場合には、このプルアップ抵抗Ｒ１が接続されていない場合と比較して、以下に示すような波形の変化が生じてしまう。
【００１４】
まず、図８（１）のグラフに示されているように、入力信号Ｖｉｎは時間と共に「Ｌ」から「Ｈ」と変化する。なお、このグラフにおいて横軸は時間であり、縦軸は信号電圧を表す。以下のグラフにおいても同様に横軸は時間を表し、縦軸は電圧を表す。なお、図８の（１）から（４）までの各グラフの時間軸はすべてそろえられて表示されている。図８（１）のグラフに示されているように入力信号が「Ｌ」から「Ｈ」へ変化するに伴い、図８（２）のグラフに示されているように、インバータ２４の出力信号が「Ｈ」から「Ｌ」へと変化する。これに従って今までこの出力バッファ２０の出力レベル「Ｌ」を供給していたＮＭＯＳ型トランジスタＭ２がＯＦＦ動作に移行する。
【００１５】
ＮＭＯＳ型トランジスタＭ２がＯＦＦ動作するタイミングが図８（２）において「Ｍ２ＯＦＦ」で表されている。このＮＭＯＳ型トランジスタＭ２がＯＦＦ動作するタイミングにおいては、ＰＭＯＳ型トランジスタＭ１はまだＯＮ動作には移行していない。ＰＭＯＳ型トランジスタＭ１がＯＮ動作に移行するタイミングは図８（３）のグラフに示されている。
【００１６】
図８（３）のグラフにはインバータ２２の出力信号であるＶｎ１の変化が示されている。このインバータ２２の出力信号であるＶｎ１はインバータ２４の出力信号Ｖｎ１より遅れて「Ｈ」から「Ｌ」へ移行する。この結果、図８（２）及び（３）から理解されるように、ＰＭＯＳ型トランジスタＭ１は、ＮＭＯＳ型トランジスタＭ２がＯＦＦ動作に移行してから、所定時間遅れてＯＮ動作に移行する。
【００１７】
ところが、プルアップ抵抗Ｒ１が出力端子２６に接続されている場合には、ＮＭＯＳ型トランジスタＭ２がＯＦＦ動作すると、このプルアップ抵抗Ｒ１からの外部容量Ｃ１への充電電流によって、ＰＭＯＳ型トランジスタＭ１がＯＮ動作していなくとも出力端子２６の電位は上昇する。従って図８（４）のＡで示されているようにプルアップ抵抗Ｒ１がある場合にはＰＭＯＳ型トランジスタＭ１がＯＮ動作する前に信号波形が立ち上がってしまう。所定の時間が経過しＰＭＯＳ型トランジスタＭ１がＯＮ動作に移行すると、外部容量Ｃ１への充電電流はプルアップ抵抗Ｒ１からだけでなく、ＰＭＯＳ型トランジスタＭ１からも供給されることになる。従って、図８（４）のＢで示されているように出力端子２６の信号波形の傾き（変化率）に変化が生じる。
【００１８】
従って、結果として、図８（４）のグラフに示されているようにプルアップ抵抗Ｒ１がある場合には出力バッファ２０の出力波形に段差が生じてしまうという問題がある。なお、図８（４）においてはプルアップ抵抗Ｒ１がない場合の信号波形が実線で示されており、プルアップ抵抗Ｒ１がある場合の信号波形が破線で示されている。
【００１９】
このように、ＮＭＯＳ型トランジスタＭ２とがＯＦＦ動作するタイミングと、ＰＭＯＳ型トランジスタＭ１がＯＮ動作するタイミングとは完全に一致しないため、外部容量Ｃ１に対する充電電流がプルアップ抵抗Ｒ１のみによる場合と、プルアップ抵抗Ｒ１とＰＭＯＳ型トランジスタＭ１との双方により充電がされる場合との２つの期間が発生してしまい、両者において波形の変化率すなわち傾きに変動が生じてしまう。その結果、図８（４）のグラフにおいて説明したように出力波形に段差が生じてしまうのである。
【００２０】
以上述べたように、従来の出力バッファの回路構成においては、外部抵抗素子の有無によって信号伝達特性が変化してしまうという問題が生じていた。
【００２１】
本発明は、かかる課題に鑑みなされたものであり、その目的は、出力端子に接続される外部抵抗素子の有無に拘わらず、信号伝達特性をほぼ同時にすることが可能な出力バッファ回路を提供することである。
【００２２】
【課題を解決するための手段】
本発明は、基本的には、上記課題を解決するために、最終出力段のＰＭＯＳ（ＮＭＯＳ）型トランジスタがＯＮ動作した瞬間に、ＮＭＯＳ（又はＰＭＯＳ）型トランジスタをＯＦＦ動作させることにより、外部抵抗素子の有無により伝達特性の差をほぼ同一にする手法を提案するものである。
【００２３】
このようなことを実現するためには、種々の方策が考えられる。１つには、プルアップ抵抗の挿入によるトランジスタの電気特性変化を見越して、電気特性変化を補償する対策を施すことがまず考えられる。しかし、どのような電気特性変化が生じるかを正確に予測することは困難である。
【００２４】
本発明は上記ＮＭＯＳ型トランジスタのＯＦＦ動作とほぼ同時にＰＭＯＳ型トランジスタのＯＮ動作を行わせるため、以下の手段を採用している。
【００２５】
本発明は、正側最終段トランジスタと、負側最終段トランジスタと、
前記正側最終段トランジスタタを排他的に駆動するドライバ回路を備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【００２６】
すなわち、本発明は、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがＯＮ動作することを検出した場合にのみ、前記負側最終段トランジスタがＯＦＦ動作することを許可する負側最終段トランジスタ制御手段と、ＯＮ動作の場合は通常の出力バッファと同様の動作をする負側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【００２７】
正側監視トランジスタは、正側最終段トランジスタと同様のタイプのトランジスタであり、この正側監視トランジスタを正側最終段トランジスタと同様にドライバ回路で駆動することにより、正側最終段トランジスタと同様の動作を正側監視トランジスタに行わせることができる。
【００２８】
従って、この正側監視トランジスタがＯＮ動作すれば、正側最終段トランジスタもＯＮ動作していると判断される。そのため正側監視トランジスタがＯＮ動作した後に、負側最終段トランジスタをＯＦＦ動作させれば、正側最終段トランジスタのＯＮ動作と負側の最終段トランジスタのＯＦＦ動作を同一のタイミングで行える。
【００２９】
また、本発明は、正側最終段トランジスタと、負側最終段トランジスタと、
前記負側最終段トランジスタを排他的に駆動するドライバ回路を備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【００３０】
すなわち、本発明は、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがＯＮ動作することを検出した場合にのみ、前記正側最終段トランジスタがＯＦＦ動作することを許可する正側最終段トランジスタ制御手段と、ＯＮ動作の場合は通常の出力バッファと同様の動作をする正側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【００３１】
上記発明は、正側に監視トランジスタを設けたが、負側に設けることも考えられる。この本発明は、負側に監視トランジスタを設けたものであり、極性が異なるだけで、その作用・効果は上記本発明と実質的に同様である。
【００３２】
さらに、本発明は、正側最終段トランジスタと、負側最終段トランジスタを備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【００３３】
すなわち、本発明は、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記正側監視トランジスタがＯＮ動作することを検出した場合にのみ、前記負側最終段トランジスタがＯＦＦ動作することを許可する負側最終段トランジスタ制御手段と、ＯＮ動作の場合は通常の出力バッファと同様の動作をする負側最終段トランジスタ制御手段と、前記負側監視トランジスタがＯＮ動作することを検出した場合にのみ、前記正側最終段トランジスタがＯＦＦ動作することを許可する正側最終段トランジスタ制御手段と、ＯＮ動作の場合は通常の出力バッファと同様の動作をする正側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【００３４】
上記本発明は正側に監視トランジスタを設けたものであり、さらに本発明は負側に監視トランジスタを設けたものである。本発明は、正側及び負側の双方に監視トランジスタを設けたものであり、上記本発明の全ての作用・効果を同時に奏する。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００３６】
図１には、本発明の好適な実施の形態に係る出力バッファ回路の回路図が示されている。入力信号Ｖｉｎはインバータ３２により反転され、Ｖｎ１が生成される。この反転された信号Ｖｎ１は、インバータ３４によって更に反転され、Ｖｎ２となる。この信号Ｖｎ２はトランジスタＭ３及びＭ４によるインバータによってまた反転され、Ｖｎ３の信号が生成され、このＶｎ３が正側のＰＭＯＳ型トランジスタＭ１に供給されるのである。従って、ＰＭＯＳ型トランジスタＭ１には、入力信号Ｖｉｎとは反転した信号が基本的には印加される。この点については、図７に示されている従来の出力バッファ回路２０と同様である。
【００３７】
本実施の形態において特徴的なことは、ＰＭＯＳ型トランジスタＭ１に供給される信号であるＶｎ３が、ＰＭＯＳ型トランジスタＭ７にも印加されていることである。そして、このトランジスタＭ７はトランジスタＭ１と同様の特性を有するＰＭＯＳ型トランジスタである。このトランジスタＭ７は正側の最終段のトランジスタであるトランジスタＭ１と同様の特性を有するトランジスタであり本発明における正側の監視トランジスタに相当する。
【００３８】
本実施の形態において特徴的なことは、このように最終段のトランジスタと同様の特性を有するトランジスタを別個に設け、この監視トランジスタ（ＰＭＯＳ型トランジスタＭ７）がＯＮ動作したことを検出することによりトランジスタＭ１がＯＮ動作したことを間接的に検知することである。そして、この監視トランジスタ（ＰＭＯＳ型トランジスタＭ７）がＯＮ動作してから負側の最終段トランジスタであるＮＭＯＳ型トランジスタＭ２をＯＦＦ動作させたのである。従って、トランジスタＭ１のＯＮ動作とトランジスタＭ２のＯＦＦ動作とをほぼ同時のタイミングで行うことができ、外部にプルアップ抵抗Ｒ１は接続されている場合と接続されていない場合とにおける波形の変化を小さくすることが可能である。図１に示されている出力バッファ回路３０の主要な信号波形のグラフが図２に示されている。
【００３９】
図１に示されている出力バッファ回路３０について、図２に示される信号波形のグラフを用いてその動作を詳細に説明する。
【００４０】
図２（１）のグラフに示されているように出力信号Ｖｉｎが「Ｌ」から「Ｈ」に変化する場合の動作について説明する。図２（１）のグラフにおいて、縦軸は信号の電圧を示し、横軸は時間を表す。図２に含まれる他のグラフについても同様である。
【００４１】
入力信号は、「Ｈ」になると、インバータ３２の出力信号はこれに伴い、「Ｈ」から「Ｌ」に変化する。このインバータ３２の出力信号であるＶｎ１のグラフが図（２）に示されている。このように、信号Ｖｎ１が「Ｈ」から「Ｌ」に変化することにより、ＰＭＯＳ型トランジスタＭ８がＯＮ動作し、ＮＭＯＳ型トランジスタＭ９がＯＦＦ動作する。すなわち、このトランジスタＭ８とＭ９とはインバータを構成しているのである。しかしながら、信号Ｖｎ１が「Ｌ」に変化したタイミングにおいては、トランジスタＭ７がＯＦＦ動作をしているため、トランジスタＭ８、Ｍ９からなるインバータの出力信号であるＶｎ４はまだ「Ｌ」を維持しており、「Ｈ」にはなっていない。次に、インバータ３４の出力信号はＶｎ１が「Ｈ」になるに伴い、「Ｌ」から「Ｈ」に変化する。インバータ３４の出力信号であるＶｎ２のグラフが図２（３）に示されている。このように、信号Ｖｎ２が「Ｈ」になるに伴い、ＰＭＯＳ型トランジスタＭ５がＯＦＦ動作する。同様に、ＰＭＯＳ型トランジスタＭ３がＯＦＦ動作し、ＮＭＯＳ型トランジスタＭ４がＯＮ動作する。このトランジスタＭ３とＭ４とはインバータを構成しており、このインバータの出力信号であるＶｎ３は信号Ｖｎ２を反転した信号となるため、信号Ｖｎ２が「Ｈ」になるに伴い、「Ｌ」の信号となる。信号Ｖｎ３のグラフが図２（４）に示されている。
【００４２】
このようにして、信号Ｖｎ３が「Ｈ」から「Ｌ」に変化すると、正側の最終段トランジスタであるＰＭＯＳ型トランジスタＭ１及びこのトランジスタＭ１と同タイプのトランジスタであるトランジスタＭ７が共にＯＮ動作する。
【００４３】
ＰＭＯＳ型トランジスタＭ７がＯＮ動作すると、その直後に信号Ｖｎ４が「Ｌ」から「Ｈ」となる。トランジスタＭ８は上述したように予めＯＮ動作しており、またトランジスタＭ９については上述したように予めＯＦＦ動作をしている。その結果、信号Ｖｎ４はトランジスタＭ７がＯＮ動作するに伴い、迅速に「Ｌ」から「Ｈ」に変化するのである。このような信号Ｖｎ４の変化を表すグラフが図２（５）に示されている。この信号Ｖｎ４はその立ち上がりが速いことがこのグラフから理解されよう。信号Ｖｎ４が「Ｈ」になるに伴い、トランジスタＭ６がＯＮ動作に移行する。
【００４４】
上述したように、トランジスタＭ５は既にＯＦＦ動作をしているため、トランジスタＭ６がＯＮ動作するに伴って信号Ｖｎ５は迅速に「Ｈ」から「Ｌ」に変化する。この信号Ｖｎ５の変化を表すグラフが図２（６）に示されている。この信号Ｖｎ５は、トランジスタＭ５及びトランジスタＭ６の合成出力であるが、トランジスタＭ５は予めＯＦＦ動作しているため、図２（６）に示されているように迅速に立ち下がる波形となる。
【００４５】
この信号Ｖｎ５が立ち下がり、その値が「Ｌ」になると、初めて負側の最終段トランジスタであるＮＭＯＳ型トランジスタＭ２がＯＦＦ動作をするのである。
【００４６】
本実施の形態において特徴的なことは、正側の最終段トランジスタであるトランジスタＭ１と同じ型のトランジスタＭ７を設けたことである。そして、このトランジスタＭ７がＯＮ動作した後に負側の最終段トランジスタＭ２がＯＦＦ動作するように構成したことである。従って、従来の出力バッファ回路においてはトランジスタＭ１がＯＮ動作する前にトランジスタＭ２をＯＦＦ動作させていたが、本実施の形態の出力バッファ回路３０においては、トランジスタＭ１がＯＮ動作するのを確認してからトランジスタＭ２のＯＦＦ動作を許可したのである。
【００４７】
この結果、本実施の形態の出力バッファ回路３０においてはトランジスタＭ１及びトランジスタＭ２が同時にＯＦＦ動作している場合が生じない。従って、出力バッファ回路３０の出力端子にプルアップ抵抗Ｒ１が接続されている場合においても負側の最終段トランジスタであるＮＭＯＳ型トランジスタＭ２のＯＮ抵抗はプルアップ抵抗Ｒ１より遥かに小さいため、この負側の最終段トランジスタＭ２がＯＦＦ動作するまでは出力信号であるＶｏｕｔは上昇はしない。この様子が図２（７）のグラフに示されている。
【００４８】
このように、本実施の形態にかかる出力バッファ回路３０は負側のトランジスタＭ２を入力信号の立ち上がりと同時にすぐにＯＦＦ動作させるのではなく、正側のトランジスタＭ１がＯＮ動作するのを待ってからＯＦＦ動作させたのである。従って、従来の出力バッファ回路のように、プルアップ抵抗Ｒ１からの充電電流のみが外部容量Ｃ１に供給される場合、プルアップ抵抗Ｒ１及び正側の最終段トランジスタＭ１双方から外部容量Ｃ１に充電される場合との２つの期間が存在せず、常にプルアップ抵抗Ｒ１とＰＭＯＳ型トランジスタＭ１の双方から外部容量Ｃ１に電流が流れ込まれるのである。従って、図２（７）に示されているようにプルアップ抵抗Ｒ１の有無に拘わらず常に同様の信号波形を維持することが可能である。
【００４９】
このように、本実施の形態においては最終段トランジスタＭ２をＯＦＦ動作させてから正側の最終段トランジスタＭ１をＯＮ動作させたのではないため、一瞬トランジスタＭ１とＭ２が双方ＯＮ動作している場合が生じる。しかしながら、そのような瞬間においてはまだトランジスタＭ１のＯＮ抵抗が大きい時であるため、トランジスタＭ１及びＭ２を貫通して流れる貫通電流はそれほど大きくない値に抑えられると考えられる。
【００５０】
このように、出力最終段のＰＭＯＳ型トランジスタＭ１のゲート信号であるＶｎ３を、トランジスタＭ１と同様のトランジスタであるトランジスタＭ７のゲートにも供給しており、このトランジスタＭ７の動作によって負側の最終段の出力トランジスタであるトランジスタＭ２のゲート信号をコントロールしたのである。
【００５１】
従って、トランジスタＭ１及びトランジスタＭ２双方に流れる貫通電流を最小限の大きさに留めると共に、プルアップ抵抗Ｒ１による出力波形の変化を抑制することが可能となった。
【００５２】
以上説明した実施の形態においては、出力端子にプルアップ抵抗Ｒ１が接続されていても出力最終段のＰＭＯＳ型トランジスタＭ１のゲート信号により、負側の最終段のトランジスタであるＭ２のゲート信号をコントロールすることによって、プルアップ抵抗Ｒ１の有無に拘わらず伝達特性をほぼ同時にするという効果を奏することができた。
【００５３】
本発明の他の実施の形態
上記実施の形態においては、正側の最終段トランジスタであるＰＭＯＳ型トランジスタＭ１と同様のトランジスタＭ７を設けて、トランジスタＭ１がＯＮ動作するまで、負側の最終段トランジスタＭ２のＯＮ動作を維持させたものである。これと同様の動作を負側の最終段トランジスタＭ２と同様の特性を有するトランジスタを別途設けて、トランジスタＭ２がＯＮ動作してから正側のトランジスタＭ１をＯＦＦ動作させることも考えられる。このような動作は、図２に示されているようなグラフとは逆に入力信号が「Ｈ」から「Ｌ」に変化する場合に有効である。このような構成を採用した場合の出力バッファの回路図が図３に示されている。この図３に示されている回路図は、図１に示されている回路図と正側と負側を逆にした構成をしており、その動作は原理的には全く同一である。但し、図３に示されている回路は、図１に示されている回路と異なりプルダウン抵抗Ｒ１がある場合に特に効果を奏するものである。
【００５４】
本発明の更に他の実施の形態
上記図１の出力バッファ回路は正側のトランジスタＭ１と同様の特性を有する監視トランジスタＭ７を設けた。一方、図３に示されている出力バッファ回路は負側の最終段トランジスタと同様の特性を有するトランジスタを監視トランジスタとして設けている。
【００５５】
そこで、上記図１及び図３に示されている構成を同時に含む回路構成も考えられる。このように正側及び負側の双方に監視トランジスタを設けた出力バッファ回路の回路図が図４に示されている。図４に示されているように、正側の最終段トランジスタＭ１と同様の電気特性を有するトランジスタとしてトランジスタＭ１０が設けられており、負側の最終段トランジスタＭ２と同様の電気特性を有する監視トランジスタとして、トランジスタＭ９が設けられている。
【００５６】
このように、正側における監視トランジスタと負側における監視トランジスタの双方を設けているため、図４に示されている出力バッファ回路はプルアップ抵抗がある場合とプルダウン抵抗が接続されている場合との双方に対応することができる。すなわち、この図４に示されている出力バッファ回路は上記図１及び図３に示されている出力バッファ回路の特徴・効果を合わせ持った回路であるといえる。
【００５７】
【発明の効果】
以上述べたように、本発明によれば正側最終段トランジスタと同様のしきい値を有する正側監視トランジスタを設けたため、正側の最終段トランジスタがＯＮ動作した瞬間に負側の最終段トランジスタをＯＦＦ動作することが可能となり、外部抵抗素子の有無に拘わらず一定の伝達特性を実現することが可能な出力バッファ回路が得られる。
【００５８】
本発明によれば、負側の最終段トランジスタと同様のしきい値を有する負側監視トランジスタを設けたため、負側の最終段トランジスタがＯＮ動作した瞬間に正側の最終段トランジスタをＯＦＦ動作させることが可能である。これによって、外部抵抗素子の有無に拘わらず伝達特性をほぼ同一にすることが可能である。
【００５９】
本発明によれば、上記本発明の構成を全て含んでいるため、出力端子にプルアップ抵抗が接続されている場合とプルダウン抵抗が接続されている場合の双方の場合において、ほぼ同一の伝達特性を実現することが可能な出力バッファ回路が得られる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態にかかる出力バッファ回路の回路図である。
【図２】図１に示されている出力バッファ回路の各部の信号波形を表すグラフである。
【図３】図１に示されている出力バッファ回路と逆極性の回路であり、プルダウン抵抗に対応した出力バッファ回路の回路図である。
【図４】図１及び図３に示されている構成を双方含む出力バッファ回路の回路図である。
【図５】ボード上の半導体チップのバス配線を説明する説明図である。
【図６】バス配線の中の１つの信号線をプルアップ抵抗によりプルアップした例を表す説明図である。
【図７】従来の出力バッファ回路の回路図である。
【図８】図７に示されている従来の出力バッファ回路の各部の信号波形を表すグラフである。
【符号の説明】
１０ ボ−ド、１２ バス、１４ プルアップ抵抗、２０，３０ 出力バッファ回路、２２，２４，３２，３４ インバータ、２６ 出力端子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an output buffer circuit. In particular, the present invention relates to an output buffer circuit having improved signal transfer characteristics.
[0002]
[Prior art]
When configuring an electronic device, a technique of configuring an electronic device by mounting a plurality of semiconductor chips on a predetermined board and connecting the plurality of semiconductor chips by wiring on the board is widely used. I have.
[0003]
As described above, when a plurality of semiconductor chips are mounted on a board, a signal line connection using so-called bus wiring is used in wiring between each semiconductor chip and each chip or between a certain board and another boat. May be used. Such a bus wiring is also used between electronic devices.
[0004]
Such a bus wiring is often used for multi-bit data lines and the like, and in such a bus wiring, it is desirable that the signal transmission characteristics of each signal line constituting the bus be the same. FIG. 5 is a conceptual diagram showing such a bus wiring. As shown in FIG. 5, a plurality of semiconductor chips, for example, LSI-1, LSI-2, and LSI-3 are mounted on the board 10. These semiconductor chips are mutually connected by a signal line of a bus 12.
[0005]
[Problems to be solved by the invention]
There is a case where a part of a signal line constituting such a bus line is pulled up or down by an external resistance element. FIG. 6 shows an example in which a part of the bus wiring is pulled up by the resistance element, for example, as described above. In the example of FIG. 6, one wiring constituting the bus is pulled up by the pull-up resistor 14.
[0006]
As described above, only some of the signal lines are pulled up, depending on the bus standard, there may be a case where it is required to pull up one signal line based on the purpose of detecting an operation state or the like. Because. Such standards include a PCI bus standard, an ISA bus standard, and other standards. In such a standard, as shown in FIG. 6, only some of the bus lines are pulled up for the purpose of identifying the operation state (often called a mode) of the electronic device. There are cases where provisions have been made to require the user to pull down or pull down.
[0007]
On the other hand, as described above, it is desirable that the wires constituting the bus have the same signal transmission characteristics. However, as shown in FIG. 6, when only a part of the signal line constituting the bus wiring is pulled up by an external resistor, the transmission characteristic of the signal line depends on the presence or absence of the external resistance element. There is a problem that the signal wiring is different from the signal wiring.
[0008]
The manner in which the signal transfer characteristic changes depending on the presence or absence of the external resistance element will be described below.
[0009]
For example, a circuit diagram of a conventional typical output buffer is shown in FIG. As shown in FIG. 7, the output buffer 20 has two inverters 22 and 24 for receiving an input signal. The output signal of the inverter 22 is supplied to the gate terminal of the PMOS transistor M1, and the output signal of the inverter 24 is supplied to the gate terminal of the NMOS transistor M2. The PMOS transistor M1 is connected to the power supply Vdd side, and the NMOS transistor M2 is connected to the ground side. The output signal is extracted from the connection point between the PMOS transistor M1 and the NMOS transistor M2. Further, the two transistors M1 and M2 have a so-called CMOS configuration.
[0010]
The output signal of the output buffer 20 is supplied to an external bus. In FIG. 7, an external capacitor C1 and a pull-up resistor R1 are shown as an equivalent circuit of a signal line of the bus.
[0011]
The signal waveform of each part in the output buffer 22 as shown in FIG. 7 is shown in the graph of FIG. Hereinafter, the operation of the output buffer 20 will be described with reference to FIGS.
[0012]
Normally, in order to extract a large output current from the output buffer 20, a large transistor is used for both the PMOS transistor M1 and the NMOS transistor M2. Since both transistors M1 and M2 have a large current, it is necessary to prevent a case where both transistors are simultaneously turned on. This is because if the PMOS transistor M1 and the NMOS transistor M2 are simultaneously turned on, an extremely large through current will flow from the power supply Vdd to the ground, causing noise and malfunction. In particular, since both transistors M1 and M2 are large in size, the influence is large.
[0013]
Therefore, when the output signal of the output buffer 20 changes from "L" to "H", the NMOS transistor M2 shifts from the ON operation to the OFF operation, and then the PMOS transistor M1 shifts from the OFF operation to the ON operation. Must transition. That is, when the output signal Vout of the output buffer 20 changes from “L” to “H”, a moment occurs when both the PMOS transistor M1 and the NMOS transistor M2 are turned off. Therefore, when the pull-up resistor R1 is connected to the output terminal 26 of the output buffer 20, the following waveform changes occur as compared with the case where the pull-up resistor R1 is not connected. I will.
[0014]
First, as shown in the graph of FIG. 8A, the input signal Vin changes from “L” to “H” with time. In this graph, the horizontal axis represents time, and the vertical axis represents signal voltage. Similarly, in the following graphs, the horizontal axis represents time, and the vertical axis represents voltage. The time axes of the graphs (1) to (4) in FIG. 8 are all aligned and displayed. As the input signal changes from “L” to “H” as shown in the graph of FIG. 8A, the output signal of the inverter 24 is changed as shown in the graph of FIG. Changes from “H” to “L”. Accordingly, the NMOS transistor M2 which has supplied the output level "L" of the output buffer 20 shifts to the OFF operation.
[0015]
The timing at which the NMOS transistor M2 is turned off is represented by "M2OFF" in FIG. 8 (2). At the timing when the NMOS transistor M2 turns off, the PMOS transistor M1 has not yet turned on. The timing at which the PMOS transistor M1 shifts to the ON operation is shown in the graph of FIG.
[0016]
The graph of FIG. 8C shows a change in the output signal Vn1 of the inverter 22. The output signal Vn1 of the inverter 22 shifts from "H" to "L" later than the output signal Vn1 of the inverter 24. As a result, as can be understood from FIGS. 8 (2) and (3), the PMOS transistor M1 shifts to the ON operation with a predetermined time delay after the NMOS transistor M2 shifts to the OFF operation.
[0017]
However, when the pull-up resistor R1 is connected to the output terminal 26 and the NMOS transistor M2 is turned off, the PMOS transistor M1 is turned on by the charging current from the pull-up resistor R1 to the external capacitor C1. Even if it is not operating, the potential of the output terminal 26 rises. Therefore, when there is a pull-up resistor R1 as indicated by A in FIG. 8D, the signal waveform rises before the PMOS transistor M1 turns on. When a predetermined time has elapsed and the PMOS transistor M1 shifts to the ON operation, the charging current to the external capacitor C1 is supplied not only from the pull-up resistor R1 but also from the PMOS transistor M1. Therefore, as shown by B in FIG. 8 (4), the slope (change rate) of the signal waveform at the output terminal 26 changes.
[0018]
Therefore, as a result, as shown in the graph of FIG. 8D, when there is the pull-up resistor R1, there is a problem that a step occurs in the output waveform of the output buffer 20. In FIG. 8D, the signal waveform when there is no pull-up resistor R1 is shown by a solid line, and the signal waveform when there is a pull-up resistor R1 is shown by a broken line.
[0019]
As described above, since the timing at which the NMOS transistor M2 turns off and the timing at which the PMOS transistor M1 turns on do not completely match, the charging current to the external capacitor C1 is determined only by the pull-up resistor R1. Two periods, that is, the case where the charge is performed by both the up resistor R1 and the PMOS transistor M1, occur, and the change rate of the waveform, that is, the slope is changed in both periods. As a result, as described in the graph of FIG. 8D, a step occurs in the output waveform.
[0020]
As described above, in the circuit configuration of the conventional output buffer, there has been a problem that the signal transmission characteristic changes depending on the presence or absence of the external resistance element.
[0021]
The present invention has been made in view of such a problem, and an object of the present invention is to provide an output buffer circuit capable of substantially simultaneously performing signal transmission characteristics regardless of the presence or absence of an external resistance element connected to an output terminal. That is.
[0022]
[Means for Solving the Problems]
Basically, the present invention solves the above-mentioned problem by turning off an NMOS (or PMOS) transistor at the moment when a PMOS (NMOS) transistor in a final output stage is turned on, thereby reducing external resistance. The present invention proposes a method for making the difference in transmission characteristics substantially the same depending on the presence or absence of an element.
[0023]
In order to realize such a thing, various measures can be considered. First, it is conceivable to take measures to compensate for the change in the electrical characteristics in anticipation of the change in the electrical characteristics of the transistor due to the insertion of the pull-up resistor. However, it is difficult to accurately predict what kind of change in electrical characteristics will occur.
[0024]
The present invention employs the following means in order to perform the ON operation of the PMOS transistor almost simultaneously with the OFF operation of the NMOS transistor.
[0025]
The present invention provides a positive-side final-stage transistor, a negative-side final-stage transistor,
An output buffer circuit including a driver circuit for exclusively driving the positive-side last-stage transistor includes the following configuration.
[0026]
That is, the present invention relates to a transistor having a threshold value similar to that of the positive-side final-stage transistor, wherein the positive-side monitoring transistor driven by the driver circuit in the same manner as the positive-side final-stage transistor; Negative-side last-stage transistor control means for permitting the negative-side last-stage transistor to be turned off only when it is detected that the monitoring transistor is turned on, and operation similar to that of a normal output buffer in the case of on-operation An output buffer circuit characterized by including a negative-side final-stage transistor control means for performing the following.
[0027]
The positive-side monitoring transistor is a transistor of the same type as the positive-side final-stage transistor. By driving this positive-side monitoring transistor with a driver circuit in the same manner as the positive-side final-stage transistor, the same as the positive-side final-stage transistor is used. The operation can be performed by the positive side monitoring transistor.
[0028]
Therefore, if the positive-side monitoring transistor is turned on, it is determined that the positive-side last-stage transistor is also turned on. Therefore, if the negative last stage transistor is turned off after the positive monitoring transistor is turned on, the ON operation of the positive last stage transistor and the OFF operation of the negative last stage transistor can be performed at the same timing.
[0029]
Further, the present invention provides a positive-side final-stage transistor, a negative-side final-stage transistor,
An output buffer circuit including a driver circuit that exclusively drives the negative-side last-stage transistor includes the following configuration.
[0030]
That is, the present invention provides a transistor having a threshold value similar to that of the negative-side last-stage transistor, wherein the negative-side monitoring transistor driven by the driver circuit in the same manner as the negative-side last-stage transistor; Positive-side last-stage transistor control means for permitting the positive-side last-stage transistor to turn off only when it detects that the monitoring transistor is to be turned on; An output buffer circuit characterized by including a positive-side final-stage transistor control means for performing the following.
[0031]
In the above invention, the monitoring transistor is provided on the positive side, but it may be provided on the negative side. In the present invention, a monitoring transistor is provided on the negative side, and the operation and effects thereof are substantially the same as those of the present invention described above, except that the polarity is different.
[0032]
Further, the present invention is characterized in that the output buffer circuit including the positive-side last-stage transistor and the negative-side last-stage transistor includes the following configuration.
[0033]
That is, the present invention relates to a transistor having a threshold value similar to that of the positive-side final-stage transistor, wherein the positive-side monitoring transistor is driven in the same manner as the positive-side final-stage transistor; A negative-side monitoring transistor that has a similar threshold value and is driven in the same manner as the negative-side last-stage transistor; and the negative-side monitoring transistor only when it is detected that the positive-side monitoring transistor is turned on. Negative-side final-stage transistor control means for permitting the last-stage transistor to perform an OFF operation; negative-side last-stage transistor control means for performing the same operation as a normal output buffer in the case of an ON operation; Only when the ON-operation is detected, the positive-side last-stage transistor that permits the OFF operation of the positive-side last-stage transistor is enabled. A stage transistor control means, an output buffer circuit which comprises a positive-side final-stage transistor control means for the normal output buffer and the same operation in the case of ON operation.
[0034]
The present invention described above has a monitoring transistor provided on the positive side, and the present invention further provides a monitoring transistor on the negative side. The present invention provides a monitoring transistor on both the positive side and the negative side, and achieves all the functions and effects of the present invention at the same time.
[0035]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0036]
FIG. 1 is a circuit diagram of an output buffer circuit according to a preferred embodiment of the present invention. The input signal Vin is inverted by the inverter 32 to generate Vn1. The inverted signal Vn1 is further inverted by the inverter 34 to become Vn2. This signal Vn2 is again inverted by the inverter formed by the transistors M3 and M4, and a signal of Vn3 is generated, and this Vn3 is supplied to the PMOS transistor M1 on the positive side. Therefore, a signal inverted from the input signal Vin is basically applied to the PMOS transistor M1. This is the same as the conventional output buffer circuit 20 shown in FIG.
[0037]
A characteristic of the present embodiment is that Vn3, which is a signal supplied to the PMOS transistor M1, is also applied to the PMOS transistor M7. The transistor M7 is a PMOS transistor having the same characteristics as the transistor M1. The transistor M7 has the same characteristics as the transistor M1 which is the last transistor on the positive side, and corresponds to the positive monitoring transistor in the present invention.
[0038]
What is characteristic in this embodiment is that a transistor having the same characteristics as the last-stage transistor is separately provided as described above, and that the monitoring transistor (PMOS transistor M7) is turned on to detect the ON state of the transistor. This is to indirectly detect that M1 has been turned ON. Then, after the monitoring transistor (PMOS transistor M7) is turned ON, the NMOS transistor M2, which is the last transistor on the negative side, is turned OFF. Therefore, the ON operation of the transistor M1 and the OFF operation of the transistor M2 can be performed at substantially the same timing, and the change in waveform between when the external pull-up resistor R1 is connected and when it is not connected is small. It is possible to do. FIG. 2 shows a graph of main signal waveforms of the output buffer circuit 30 shown in FIG.
[0039]
The operation of the output buffer circuit 30 shown in FIG. 1 will be described in detail with reference to the signal waveform graph shown in FIG.
[0040]
The operation when the output signal Vin changes from “L” to “H” as shown in the graph of FIG. 2A will be described. In the graph of FIG. 2A, the vertical axis represents the signal voltage, and the horizontal axis represents time. The same applies to other graphs included in FIG.
[0041]
When the input signal becomes “H”, the output signal of the inverter 32 changes from “H” to “L” accordingly. A graph of the output signal Vn1 of the inverter 32 is shown in FIG. As described above, when the signal Vn1 changes from “H” to “L”, the PMOS transistor M8 is turned on and the NMOS transistor M9 is turned off. That is, the transistors M8 and M9 constitute an inverter. However, at the timing when the signal Vn1 changes to “L”, since the transistor M7 is in the OFF operation, the output signal Vn4 of the inverter including the transistors M8 and M9 still maintains “L”. It is not "H". Next, the output signal of the inverter 34 changes from "L" to "H" as Vn1 becomes "H". The graph of Vn2, which is the output signal of the inverter 34, is shown in FIG. Thus, as the signal Vn2 becomes “H”, the PMOS transistor M5 is turned off. Similarly, the PMOS transistor M3 turns off and the NMOS transistor M4 turns on. The transistors M3 and M4 form an inverter, and the output signal Vn3 of the inverter is a signal obtained by inverting the signal Vn2. Therefore, when the signal Vn2 becomes "H", the signal of "L" becomes Become. A graph of the signal Vn3 is shown in FIG.
[0042]
Thus, when the signal Vn3 changes from “H” to “L”, both the PMOS transistor M1 as the last transistor on the positive side and the transistor M7 as a transistor of the same type as the transistor M1 are turned on.
[0043]
When the PMOS transistor M7 is turned on, the signal Vn4 changes from "L" to "H" immediately after that. The transistor M8 is turned on in advance as described above, and the transistor M9 is turned off in advance as described above. As a result, the signal Vn4 quickly changes from "L" to "H" as the transistor M7 turns on. A graph showing such a change in the signal Vn4 is shown in FIG. It can be understood from this graph that the rising of the signal Vn4 is fast. As the signal Vn4 becomes “H”, the transistor M6 shifts to the ON operation.
[0044]
As described above, since the transistor M5 has already been turned off, the signal Vn5 quickly changes from "H" to "L" as the transistor M6 is turned on. A graph showing the change of the signal Vn5 is shown in FIG. The signal Vn5 is a combined output of the transistor M5 and the transistor M6, but since the transistor M5 has been turned off in advance, the waveform has a rapidly falling waveform as shown in FIG.
[0045]
When the signal Vn5 falls and its value becomes "L", the NMOS transistor M2, which is the last transistor on the negative side, is turned off for the first time.
[0046]
A characteristic of this embodiment is that a transistor M7 of the same type as the transistor M1 which is the last transistor on the positive side is provided. Then, after the transistor M7 is turned on, the negative-side last-stage transistor M2 is turned off. Therefore, in the conventional output buffer circuit, the transistor M2 is turned off before the transistor M1 is turned on. However, in the output buffer circuit 30 of the present embodiment, it is confirmed that the transistor M1 is turned on. Thus, the OFF operation of the transistor M2 is permitted.
[0047]
As a result, in the output buffer circuit 30 according to the present embodiment, the case where the transistors M1 and M2 are simultaneously turned off does not occur. Therefore, even when the pull-up resistor R1 is connected to the output terminal of the output buffer circuit 30, the ON resistance of the NMOS transistor M2, which is the last transistor on the negative side, is much smaller than the pull-up resistor R1. The output signal Vout does not increase until the last transistor M2 on the side performs the OFF operation. This situation is shown in the graph of FIG.
[0048]
As described above, the output buffer circuit 30 according to the present embodiment does not turn off the negative-side transistor M2 immediately after the rise of the input signal, but waits for the positive-side transistor M1 to turn on. It was turned off. Therefore, when only the charging current from the pull-up resistor R1 is supplied to the external capacitor C1 as in a conventional output buffer circuit, the external capacitor C1 is charged from both the pull-up resistor R1 and the positive-side last-stage transistor M1. There is no two periods, and a current always flows into the external capacitance C1 from both the pull-up resistor R1 and the PMOS transistor M1. Therefore, as shown in FIG. 2 (7), it is possible to always maintain the same signal waveform regardless of the presence or absence of the pull-up resistor R1.
[0049]
As described above, in the present embodiment, since the last-stage transistor M2 is not turned off and then the positive-side last-stage transistor M1 is turned on, the case where both the transistors M1 and M2 are momentarily turned on. Occurs. However, at such a moment, since the ON resistance of the transistor M1 is still large, it is considered that the through current flowing through the transistors M1 and M2 can be suppressed to a not so large value.
[0050]
As described above, the gate signal Vn3 of the PMOS transistor M1 at the output final stage is also supplied to the gate of the transistor M7, which is a transistor similar to the transistor M1, and the operation of the transistor M7 causes the negative final stage. The gate signal of the transistor M2 which is the output transistor is controlled.
[0051]
Therefore, it is possible to keep the through current flowing through both the transistor M1 and the transistor M2 to a minimum value and to suppress a change in the output waveform due to the pull-up resistor R1.
[0052]
In the embodiment described above, even if the pull-up resistor R1 is connected to the output terminal, the gate signal of the negative last transistor M2 is controlled by the gate signal of the PMOS last transistor M1 in the output last stage. By doing so, it is possible to obtain an effect that the transmission characteristics are made almost simultaneously regardless of the presence or absence of the pull-up resistor R1.
[0053]
Another embodiment of the present invention
In the above-described embodiment, a transistor M7 similar to the PMOS transistor M1 which is the last transistor on the positive side is provided, and the ON operation of the last transistor M2 on the negative side is maintained until the transistor M1 is turned ON. Things. It is also conceivable that a transistor having the same operation as that of the last transistor M2 on the negative side is separately provided, and the transistor M2 is turned on before the transistor M1 on the positive side is turned off. Such an operation is effective when the input signal changes from "H" to "L", contrary to the graph shown in FIG. FIG. 3 shows a circuit diagram of the output buffer when such a configuration is employed. The circuit diagram shown in FIG. 3 has a configuration in which the positive side and the negative side are reversed from the circuit diagram shown in FIG. 1, and the operation is exactly the same in principle. However, the circuit shown in FIG. 3 is particularly effective when there is a pull-down resistor R1 unlike the circuit shown in FIG.
[0054]
Still another embodiment of the present invention
The output buffer circuit shown in FIG. 1 includes a monitoring transistor M7 having the same characteristics as the transistor M1 on the positive side. On the other hand, the output buffer circuit shown in FIG. 3 is provided with a transistor having characteristics similar to those of the last transistor on the negative side as a monitoring transistor.
[0055]
Therefore, a circuit configuration that simultaneously includes the configurations shown in FIGS. 1 and 3 is also conceivable. FIG. 4 shows a circuit diagram of an output buffer circuit in which monitoring transistors are provided on both the positive side and the negative side. As shown in FIG. 4, a transistor M10 is provided as a transistor having the same electric characteristics as the positive-side final-stage transistor M1, and a monitoring transistor having the same electric characteristics as the negative-side final-stage transistor M2. A transistor M9 is provided.
[0056]
As described above, since both the monitoring transistor on the positive side and the monitoring transistor on the negative side are provided, the output buffer circuit shown in FIG. 4 has a case where there is a pull-up resistor and a case where a pull-down resistor is connected. Can be supported. That is, the output buffer circuit shown in FIG. 4 can be said to be a circuit having the features and effects of the output buffer circuits shown in FIGS.
[0057]
【The invention's effect】
As described above, according to the present invention, the positive-side monitoring transistor having the same threshold value as that of the positive-side final-stage transistor is provided. Can be turned off, and an output buffer circuit capable of realizing constant transfer characteristics regardless of the presence or absence of an external resistance element can be obtained.
[0058]
According to the present invention, since the negative-side monitoring transistor having the same threshold value as the negative-side final-stage transistor is provided, the positive-side final-stage transistor is turned off at the moment when the negative-side final-stage transistor is turned on. It is possible. As a result, it is possible to make the transfer characteristics substantially the same regardless of the presence or absence of the external resistance element.
[0059]
According to the present invention, since all of the configurations of the present invention are included, substantially the same transfer characteristics are obtained in both the case where the pull-up resistor is connected to the output terminal and the case where the pull-down resistor is connected. Can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an output buffer circuit according to a preferred embodiment of the present invention.
FIG. 2 is a graph showing signal waveforms at various parts of the output buffer circuit shown in FIG.
FIG. 3 is a circuit diagram of an output buffer circuit having a polarity opposite to that of the output buffer circuit shown in FIG. 1 and corresponding to a pull-down resistor.
FIG. 4 is a circuit diagram of an output buffer circuit including both the configurations shown in FIGS. 1 and 3;
FIG. 5 is an explanatory diagram illustrating bus wiring of a semiconductor chip on a board.
FIG. 6 is an explanatory diagram illustrating an example in which one signal line in a bus line is pulled up by a pull-up resistor.
FIG. 7 is a circuit diagram of a conventional output buffer circuit.
8 is a graph showing signal waveforms at various parts of the conventional output buffer circuit shown in FIG.
[Explanation of symbols]
10 boards, 12 buses, 14 pull-up resistors, 20, 30 output buffer circuits, 22, 24, 32, 34 inverters, 26 output terminals.

Claims (3)

正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記正側最終段トランジスタを駆動するドライバ回路と、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがＯＮ動作することを検出した直後に、前記負側最終段トランジスタがＯＦＦ動作するような制御機能を有する前記負側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。In an output buffer circuit including a positive-side final-stage transistor and a negative-side final-stage transistor, a driver circuit for driving the positive-side final-stage transistor and a transistor having a threshold value similar to that of the positive-side final-stage transistor A positive-side monitoring transistor driven by the driver circuit in the same manner as the positive-side final transistor, and the negative-side last-stage transistor is turned off immediately after detecting that the positive-side monitoring transistor is turned on. And a driver circuit for driving the negative-side last-stage transistor having a control function to perform the above operation. 正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記負側最終段トランジスタを駆動するドライバ回路と、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがＯＮ動作することを検出した直後に、前記正側最終段トランジスタがＯＦＦ動作するような制御機能を有する前記正側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。In an output buffer circuit including a positive-side final-stage transistor and a negative-side final-stage transistor, a driver circuit for driving the negative-side final-stage transistor and a transistor having a threshold value similar to that of the negative-side final-stage transistor A negative-side monitoring transistor driven by the driver circuit in the same manner as the negative-side last-stage transistor; and the positive-side final-stage transistor is turned off immediately after detecting that the negative-side monitoring transistor is turned on. And a driver circuit for driving the positive-side final-stage transistor having a control function to perform the above operation. 正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがＯＮ動作することを検出した直後に、前記負側最終段トランジスタがＯＦＦ動作するような制御機能を有する前記負側最終段トランジスタを駆動するドライバ回路と、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがＯＮ動作することを検出した直後に、前記正側最終段トランジスタがＯＦＦ動作するような制御機能を有する前記正側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。An output buffer circuit including a positive-side final-stage transistor and a negative-side final-stage transistor, wherein the transistor has a threshold value similar to that of the positive-side final-stage transistor and is driven in the same manner as the positive-side final-stage transistor. And a driver for driving the negative last stage transistor having a control function of turning off the last negative stage transistor immediately after detecting that the positive side monitoring transistor is turned on. A circuit, a transistor having a threshold value similar to that of the negative-side last-stage transistor, wherein the negative-side monitor transistor is driven in the same manner as the negative-side last-stage transistor, and the negative-side monitor transistor is turned on. Immediately after detecting the above, before having a control function such that the positive-side final-stage transistor is turned off. Output buffer circuit which comprises a driver circuit for driving the positive side final-stage transistors.

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