JPH10125860A - 平面スパイラルインダクタおよびその製造方法 - Google Patents
平面スパイラルインダクタおよびその製造方法Info
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- JPH10125860A JPH10125860A JP27788696A JP27788696A JPH10125860A JP H10125860 A JPH10125860 A JP H10125860A JP 27788696 A JP27788696 A JP 27788696A JP 27788696 A JP27788696 A JP 27788696A JP H10125860 A JPH10125860 A JP H10125860A
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Abstract
(57)【要約】
【課題】 フォトリソグラフィ工程における解像度の問
題や配線抵抗の増大を伴わずにサイズの小型化を実現で
きる平面スパイラルインダクタを提供する。 【解決手段】 第1層目の配線13と第2層目の配線1
5との交差部分は、半導体基板11上の絶縁膜12に形
成した凹部23の内部にある。このため、配線15を構
成する金めっきのマスクとなるレジストパターンの膜厚
は、この交差部分で他より薄くならず、金めっきをレジ
ストパターンと同程度の膜厚にまで成長させたとして
も、金めっきがレジストパターンの上部にはみ出して横
方向に成長して配線間ショートが生ずることはない。し
たがって、第2層目の配線15を薄くしたり、配線15
間のスペースを大きくする必要がなく、配線抵抗による
損失の増大を伴わずに素子サイズを小型化できる。ま
た、レジストパターンの膜厚にしても従来より厚くする
必要がないので、リソグラフィ工程での解像度に問題は
ない。
題や配線抵抗の増大を伴わずにサイズの小型化を実現で
きる平面スパイラルインダクタを提供する。 【解決手段】 第1層目の配線13と第2層目の配線1
5との交差部分は、半導体基板11上の絶縁膜12に形
成した凹部23の内部にある。このため、配線15を構
成する金めっきのマスクとなるレジストパターンの膜厚
は、この交差部分で他より薄くならず、金めっきをレジ
ストパターンと同程度の膜厚にまで成長させたとして
も、金めっきがレジストパターンの上部にはみ出して横
方向に成長して配線間ショートが生ずることはない。し
たがって、第2層目の配線15を薄くしたり、配線15
間のスペースを大きくする必要がなく、配線抵抗による
損失の増大を伴わずに素子サイズを小型化できる。ま
た、レジストパターンの膜厚にしても従来より厚くする
必要がないので、リソグラフィ工程での解像度に問題は
ない。
Description
【0001】
【発明の属する技術分野】本発明は平面基板上に渦巻状
に形成されてインダクタンス素子を構成する平面スパイ
ラルインダクタに係り、特に、上下層配線の交差部分に
中空部を有する平面スパイラルインダクタおよびその製
造方法に関する。
に形成されてインダクタンス素子を構成する平面スパイ
ラルインダクタに係り、特に、上下層配線の交差部分に
中空部を有する平面スパイラルインダクタおよびその製
造方法に関する。
【0002】
【従来の技術】一般に、半導体集積回路装置(以下、I
Cという。)中に作り込まれるインダクタンス機能素子
として、いわゆる平面スパイラルインダクタがある。こ
の素子は、IC基板上に平面スパイラル(渦巻)状の配
線を形成すると共に、そのスパイラル配線中心側の端部
を別層配線によってスパイラル配線領域外に引き出す構
造になっているが、中でも、例えばMMIC(Monolith
ic Microwave Integrated Circuit )等の高周波ICに
おいては、上下層配線間の寄生容量を低減して高速化を
図るために、両配線の交差部分に中空部を設ける構造が
採られている。
Cという。)中に作り込まれるインダクタンス機能素子
として、いわゆる平面スパイラルインダクタがある。こ
の素子は、IC基板上に平面スパイラル(渦巻)状の配
線を形成すると共に、そのスパイラル配線中心側の端部
を別層配線によってスパイラル配線領域外に引き出す構
造になっているが、中でも、例えばMMIC(Monolith
ic Microwave Integrated Circuit )等の高周波ICに
おいては、上下層配線間の寄生容量を低減して高速化を
図るために、両配線の交差部分に中空部を設ける構造が
採られている。
【0003】従来、この種の平面スパイラルインダクタ
は、例えば図8および図9に示したような構造となって
いた。ここで、図8は平面構造を表し、図9は図8にお
けるX−X′断面構造を表すものである。これらの図に
示したように、半導体基板101上には絶縁膜102が
形成され、その上に、直線状にパターニングされた第1
層目の配線103が形成されている。この配線103は
層間絶縁膜104によって覆われ、さらにこの上にスパ
イラル状にパターニングされた第2層目の配線105が
形成されている。配線103の一端部は、コンタクトホ
ール106を通して配線105のスパイラル中心側端部
と接続され、その他端部は図示しないIC内回路素子と
接続されている。配線105のスパイラル最外部端もま
た、図示しないIC内回路素子と接続されている。
は、例えば図8および図9に示したような構造となって
いた。ここで、図8は平面構造を表し、図9は図8にお
けるX−X′断面構造を表すものである。これらの図に
示したように、半導体基板101上には絶縁膜102が
形成され、その上に、直線状にパターニングされた第1
層目の配線103が形成されている。この配線103は
層間絶縁膜104によって覆われ、さらにこの上にスパ
イラル状にパターニングされた第2層目の配線105が
形成されている。配線103の一端部は、コンタクトホ
ール106を通して配線105のスパイラル中心側端部
と接続され、その他端部は図示しないIC内回路素子と
接続されている。配線105のスパイラル最外部端もま
た、図示しないIC内回路素子と接続されている。
【0004】図9に示したように、配線103と配線1
05との交差領域における層間絶縁膜104と配線10
5との間には中空部107が形成され、配線105が配
線103との間に層間絶縁膜104を直接挟み込むこと
がないような構造とすることで、配線103と配線10
5との間の寄生容量を減らすことができるようになって
いる。
05との交差領域における層間絶縁膜104と配線10
5との間には中空部107が形成され、配線105が配
線103との間に層間絶縁膜104を直接挟み込むこと
がないような構造とすることで、配線103と配線10
5との間の寄生容量を減らすことができるようになって
いる。
【0005】次に、図10ないし図12を参照して、こ
のような構造の従来の平面スパイラルインダクタの製造
工程を説明する。なお、図10の各図は図8におけるX
−X′断面を表している。
のような構造の従来の平面スパイラルインダクタの製造
工程を説明する。なお、図10の各図は図8におけるX
−X′断面を表している。
【0006】まず、図10(a)に示したように、CV
D(Chemical Vapor Deposition) 法により半導体基板1
01上に絶縁膜102を形成し、その上に第1層目の配
線層を蒸着する。そして、フォトリソグラフィ工程およ
びエッチング工程により、第1層目の配線層を直線状に
パターニングし、配線103を形成する。
D(Chemical Vapor Deposition) 法により半導体基板1
01上に絶縁膜102を形成し、その上に第1層目の配
線層を蒸着する。そして、フォトリソグラフィ工程およ
びエッチング工程により、第1層目の配線層を直線状に
パターニングし、配線103を形成する。
【0007】次に、同図(b)に示したように、層間絶
縁膜104をCVD法により全面に形成したのち、フォ
トリソグラフィ工程およびエッチング工程により、コン
タクトホール106(図7)を形成する。
縁膜104をCVD法により全面に形成したのち、フォ
トリソグラフィ工程およびエッチング工程により、コン
タクトホール106(図7)を形成する。
【0008】次に、同図(c)に示したように、層間絶
縁膜104上にレジスト膜を形成したのち、これをフォ
トリソグラフィ工程によってパターニングし、第1層目
の配線103上の層間絶縁膜104を覆うようにして中
空部形成用のレジストパターン109を形成する。
縁膜104上にレジスト膜を形成したのち、これをフォ
トリソグラフィ工程によってパターニングし、第1層目
の配線103上の層間絶縁膜104を覆うようにして中
空部形成用のレジストパターン109を形成する。
【0009】次に、図11(a)に示したように、後工
程で形成する第2層目の配線層の下地となる下地層11
0を蒸着によって全面に形成する。
程で形成する第2層目の配線層の下地となる下地層11
0を蒸着によって全面に形成する。
【0010】次に、同図(b)に示したように、全面に
4μm以上の厚いレジスト膜を形成したのち、フォトリ
ソグラフィ工程によって、第2層目の配線のめっき用の
マスクとしてのレジストパターン111を形成する。な
お、本図は図7におけるY−Y′断面を表している。
4μm以上の厚いレジスト膜を形成したのち、フォトリ
ソグラフィ工程によって、第2層目の配線のめっき用の
マスクとしてのレジストパターン111を形成する。な
お、本図は図7におけるY−Y′断面を表している。
【0011】次に、同図(c)に示したように、金めっ
き処理により下地層110をめっき成長させ、レジスト
パターン111の開口領域に選択的に第2層目の配線1
05を形成する。なお、本図もまた図7におけるY−
Y′断面を表している。
き処理により下地層110をめっき成長させ、レジスト
パターン111の開口領域に選択的に第2層目の配線1
05を形成する。なお、本図もまた図7におけるY−
Y′断面を表している。
【0012】次に、図12に示したように、レジストパ
ターン109およびレジストパターン111を剥離する
と共に、第2層目の配線105以外の領域の下地層11
0をエッチングにより除去する。なお、本図は図8にお
けるX−X′断面を表している。
ターン109およびレジストパターン111を剥離する
と共に、第2層目の配線105以外の領域の下地層11
0をエッチングにより除去する。なお、本図は図8にお
けるX−X′断面を表している。
【0013】以上のプロセスにより、平面スパイラルイ
ンダクタの形成が完了する。ここで、第1層目の配線1
03と第2層目の配線105との交差部分には、レジス
トパターン109が除去されることによって中空部10
7が形成され、この部分で配線103および配線105
が層間絶縁膜104を直接挟み込むことがないため、配
線間の寄生容量が低減される。なお、第2層目の配線1
05は、抵抗による損失の低減のため、できるだけ厚く
(4μm以上)形成する必要があることから、めっきに
よる厚膜形成を行っている。
ンダクタの形成が完了する。ここで、第1層目の配線1
03と第2層目の配線105との交差部分には、レジス
トパターン109が除去されることによって中空部10
7が形成され、この部分で配線103および配線105
が層間絶縁膜104を直接挟み込むことがないため、配
線間の寄生容量が低減される。なお、第2層目の配線1
05は、抵抗による損失の低減のため、できるだけ厚く
(4μm以上)形成する必要があることから、めっきに
よる厚膜形成を行っている。
【0014】
【発明が解決しようとする課題】このように、従来、第
2層目の配線105の形成には、抵抗による損失の低減
のための厚膜化の必要性からめっきプロセスが必要不可
欠となる。このため、上記のように、4μm以上という
厚膜のレジストパターン111を形成し、これをめっき
マスクとして開口部に選択的に金をめっき成長させて厚
膜の配線105を形成するようにしている。
2層目の配線105の形成には、抵抗による損失の低減
のための厚膜化の必要性からめっきプロセスが必要不可
欠となる。このため、上記のように、4μm以上という
厚膜のレジストパターン111を形成し、これをめっき
マスクとして開口部に選択的に金をめっき成長させて厚
膜の配線105を形成するようにしている。
【0015】ここで、配線105の膜厚はレジストパタ
ーン111の厚さで制限されるが、中でも、第1層目の
配線103と第2層目の配線105との交差部分の膜厚
に依存する。これは、レジストパターン111の膜厚は
両配線の交差部分において最も薄くなっているため、こ
のレジストパターン111の膜厚と同程度(4〜5μ
m)だけ金めっきを成長させると、この交差部分におい
て金めっきがレジストパターン111を乗り越えて横方
向にも成長し、場合によっては、図13に示したよう
に、隣り合う配線105同士がショートしてしまうから
である。
ーン111の厚さで制限されるが、中でも、第1層目の
配線103と第2層目の配線105との交差部分の膜厚
に依存する。これは、レジストパターン111の膜厚は
両配線の交差部分において最も薄くなっているため、こ
のレジストパターン111の膜厚と同程度(4〜5μ
m)だけ金めっきを成長させると、この交差部分におい
て金めっきがレジストパターン111を乗り越えて横方
向にも成長し、場合によっては、図13に示したよう
に、隣り合う配線105同士がショートしてしまうから
である。
【0016】このような配線間ショートを防ぐために
は、配線105の配線間スペースを十分広くとる方
法、金めっきの膜厚(すなわち、配線105の膜厚)
を、それが横方向に成長しないように薄くする方法、ま
たはレジストパターン111の膜厚をより厚く形成し
て金めっきの横方向の成長を防ぐ方法、等の方法が考え
られる。
は、配線105の配線間スペースを十分広くとる方
法、金めっきの膜厚(すなわち、配線105の膜厚)
を、それが横方向に成長しないように薄くする方法、ま
たはレジストパターン111の膜厚をより厚く形成し
て金めっきの横方向の成長を防ぐ方法、等の方法が考え
られる。
【0017】しかしながら、の方法では、平面スパイ
ラルインダクタの小型化に支障が生じ、の方法では、
配線105の膜厚が薄くなるため抵抗増大による損失の
増大を招く。また、の方法では、フォトリソグラフィ
工程における解像度が悪くなり、レジストパターン形成
上問題となる。
ラルインダクタの小型化に支障が生じ、の方法では、
配線105の膜厚が薄くなるため抵抗増大による損失の
増大を招く。また、の方法では、フォトリソグラフィ
工程における解像度が悪くなり、レジストパターン形成
上問題となる。
【0018】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、フォトリソグラフィ工程における解
像度の問題や配線抵抗の増大を伴うことなくサイズの小
型化を実現できる平面スパイラルインダクタおよびその
製造方法を提供することにある。
ので、その目的は、フォトリソグラフィ工程における解
像度の問題や配線抵抗の増大を伴うことなくサイズの小
型化を実現できる平面スパイラルインダクタおよびその
製造方法を提供することにある。
【0019】
【課題を解決するための手段】請求項1記載の平面スパ
イラルインダクタは、基板上の絶縁層の上に形成された
第1の配線と、第1の配線を覆う層間絶縁膜の上に形成
されたスパイラル状の第2の配線と、第1の配線と第2
の配線との交差部分における両配線間に形成された中空
部とを備え、第1の配線と第2の配線との交差部分が、
基板または絶縁層に形成された凹部の内部に位置するよ
うに構成したものである。
イラルインダクタは、基板上の絶縁層の上に形成された
第1の配線と、第1の配線を覆う層間絶縁膜の上に形成
されたスパイラル状の第2の配線と、第1の配線と第2
の配線との交差部分における両配線間に形成された中空
部とを備え、第1の配線と第2の配線との交差部分が、
基板または絶縁層に形成された凹部の内部に位置するよ
うに構成したものである。
【0020】請求項2記載の平面スパイラルインダクタ
の製造方法は、基板表面の一部に凹部を形成する工程
と、基板上に凹部をも覆うようにして絶縁層を形成する
工程と、凹部内における絶縁層の上に、この凹部に沿っ
て延びる第1の配線を形成する工程と、第1の配線を覆
うようにして層間絶縁膜を形成する工程と、第1の配線
との交差部分に層間絶縁膜との間を隔てるための中空部
が形成されるようにして、層間絶縁膜上にスパイラル状
の第2の配線を形成する工程とを含んでいる。
の製造方法は、基板表面の一部に凹部を形成する工程
と、基板上に凹部をも覆うようにして絶縁層を形成する
工程と、凹部内における絶縁層の上に、この凹部に沿っ
て延びる第1の配線を形成する工程と、第1の配線を覆
うようにして層間絶縁膜を形成する工程と、第1の配線
との交差部分に層間絶縁膜との間を隔てるための中空部
が形成されるようにして、層間絶縁膜上にスパイラル状
の第2の配線を形成する工程とを含んでいる。
【0021】請求項3記載の平面スパイラルインダクタ
の製造方法は、基板上に絶縁層を形成する工程と、絶縁
層の一部に凹部を形成する工程と、凹部内における絶縁
層の上に、この凹部に沿って延びる第1の配線を形成す
る工程と、第1の配線を覆うようにして層間絶縁膜を形
成する工程と、第1の配線との交差部分に層間絶縁膜と
の間を隔てるための中空部が形成されるようにして、層
間絶縁膜上にスパイラル状の第2の配線を形成する工程
とを含んでいる。
の製造方法は、基板上に絶縁層を形成する工程と、絶縁
層の一部に凹部を形成する工程と、凹部内における絶縁
層の上に、この凹部に沿って延びる第1の配線を形成す
る工程と、第1の配線を覆うようにして層間絶縁膜を形
成する工程と、第1の配線との交差部分に層間絶縁膜と
の間を隔てるための中空部が形成されるようにして、層
間絶縁膜上にスパイラル状の第2の配線を形成する工程
とを含んでいる。
【0022】本発明に係る平面スパイラルインダクタで
は、第1の配線と第2の配線との交差部分は、基板また
は絶縁層に形成された凹部の内部に位置しているため、
第2の配線の形成のために用いるめっきマスクとしての
レジスト膜が、この交差部分で他よりも薄くなることが
ない。したがって、めっき工程実施の際にめっきがめっ
きマスクを乗り越えて横方向に成長することがなく、隣
接配線間におけるショート発生を防止できる。同様に、
本発明に係る平面スパイラルインダクタの製造方法で
は、第1の配線と第2の配線との交差部分が基板または
絶縁層に形成された凹部の内部に形成されるため、めっ
き工程実施の際の横方向のめっき成長を防止でき、隣接
配線間におけるショート発生を防止できる。
は、第1の配線と第2の配線との交差部分は、基板また
は絶縁層に形成された凹部の内部に位置しているため、
第2の配線の形成のために用いるめっきマスクとしての
レジスト膜が、この交差部分で他よりも薄くなることが
ない。したがって、めっき工程実施の際にめっきがめっ
きマスクを乗り越えて横方向に成長することがなく、隣
接配線間におけるショート発生を防止できる。同様に、
本発明に係る平面スパイラルインダクタの製造方法で
は、第1の配線と第2の配線との交差部分が基板または
絶縁層に形成された凹部の内部に形成されるため、めっ
き工程実施の際の横方向のめっき成長を防止でき、隣接
配線間におけるショート発生を防止できる。
【0023】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【0024】図1は本発明の一実施の形態に係る平面ス
パイラルインダクタの構造を表すものである。ここで、
図1は平面構造を表し、図2は図1におけるA−A′断
面を表すものである。これらの図に示したように、半導
体基板11上には絶縁膜12が形成されており、この絶
縁膜12に所定の深さおよび幅を有する凹部23が形成
されている。この凹部23の中央部における絶縁膜12
上には、直線状にパターニングされた第1層目の配線1
3が形成されている。この配線13は、他の部分と共に
は層間絶縁膜14によって覆われ、さらにこの上にスパ
イラル状にパターニングされた下地層20および第2層
目の配線15が形成されている。配線13の一端部は、
コンタクトホール16を通して配線15のスパイラル中
心側端部と接続され、他端部は、図示しないIC内回路
素子と接続されている。配線15のスパイラル最外部端
もまた、図示しないIC内回路素子と接続されている。
パイラルインダクタの構造を表すものである。ここで、
図1は平面構造を表し、図2は図1におけるA−A′断
面を表すものである。これらの図に示したように、半導
体基板11上には絶縁膜12が形成されており、この絶
縁膜12に所定の深さおよび幅を有する凹部23が形成
されている。この凹部23の中央部における絶縁膜12
上には、直線状にパターニングされた第1層目の配線1
3が形成されている。この配線13は、他の部分と共に
は層間絶縁膜14によって覆われ、さらにこの上にスパ
イラル状にパターニングされた下地層20および第2層
目の配線15が形成されている。配線13の一端部は、
コンタクトホール16を通して配線15のスパイラル中
心側端部と接続され、他端部は、図示しないIC内回路
素子と接続されている。配線15のスパイラル最外部端
もまた、図示しないIC内回路素子と接続されている。
【0025】図2に示したように、配線13と配線15
との交差領域はすべて凹部23内に位置しており、この
交差領域における層間絶縁膜14と配線15との間には
中空部17が形成されている。このような構造により、
配線15は配線13との間に層間絶縁膜14を直接挟み
込むことがなく、配線13と配線15との間の寄生容量
を減らすことができるようになっている。
との交差領域はすべて凹部23内に位置しており、この
交差領域における層間絶縁膜14と配線15との間には
中空部17が形成されている。このような構造により、
配線15は配線13との間に層間絶縁膜14を直接挟み
込むことがなく、配線13と配線15との間の寄生容量
を減らすことができるようになっている。
【0026】凹部23の深さは、第1層目の配線13お
よび層間絶縁膜14の膜厚と中空部17の厚さとの和と
略等しくなっており、第2層目の配線15の形成のため
のめっきプロセスの下地となる下地層20を蒸着する段
階において、第1層目の配線13上に形成する中空部形
成用レジストパターンの頂部が凹部23から突出しない
ようになっている。したがって、凹部23の深さを、第
1層目の配線13および層間絶縁膜14の膜厚と中空部
17の厚さとの和より深くしても差し支えない。
よび層間絶縁膜14の膜厚と中空部17の厚さとの和と
略等しくなっており、第2層目の配線15の形成のため
のめっきプロセスの下地となる下地層20を蒸着する段
階において、第1層目の配線13上に形成する中空部形
成用レジストパターンの頂部が凹部23から突出しない
ようになっている。したがって、凹部23の深さを、第
1層目の配線13および層間絶縁膜14の膜厚と中空部
17の厚さとの和より深くしても差し支えない。
【0027】次に、図3ないし図5を参照して、このよ
うな構造の平面スパイラルインダクタの製造工程を説明
する。このうち、図4(c)は図1におけるB−B′断
面を表し、他はA−A′断面を表している。
うな構造の平面スパイラルインダクタの製造工程を説明
する。このうち、図4(c)は図1におけるB−B′断
面を表し、他はA−A′断面を表している。
【0028】まず、図3(a)に示したように、GaA
s等からなる半導体基板11上に、CVD法によって窒
化シリコン膜(Si3 N4 )やシリコン酸化膜(SiO
2 )等からなる絶縁膜12を形成する。この絶縁膜12
は、例えば1.8μm程度の膜厚とする。
s等からなる半導体基板11上に、CVD法によって窒
化シリコン膜(Si3 N4 )やシリコン酸化膜(SiO
2 )等からなる絶縁膜12を形成する。この絶縁膜12
は、例えば1.8μm程度の膜厚とする。
【0029】次に、同図に示したように、フォトリソグ
ラフィ工程およびエッチング工程により、後工程で第1
層目の配線を形成する部分の絶縁膜12に凹部23を形
成する。ここで、凹部23の深さは、後の各工程で形成
される第1層目の配線13および層間絶縁膜14の膜厚
と中空部17(レジストパターン19)の厚さとの和よ
りも深くするのが好適であり、例えば1.5μm程度と
する。また、凹部23の幅は例えば10μm程度とす
る。
ラフィ工程およびエッチング工程により、後工程で第1
層目の配線を形成する部分の絶縁膜12に凹部23を形
成する。ここで、凹部23の深さは、後の各工程で形成
される第1層目の配線13および層間絶縁膜14の膜厚
と中空部17(レジストパターン19)の厚さとの和よ
りも深くするのが好適であり、例えば1.5μm程度と
する。また、凹部23の幅は例えば10μm程度とす
る。
【0030】次に、同図(b)に示したように、絶縁膜
12上に、第1層目の配線層を蒸着したのち、フォトリ
ソグラフィ工程およびエッチング工程により、第1層目
の配線層を直線状にパターニングし、第1層目の配線1
3を形成する。この配線13は、例えばチタン(T
i)、プラチナ(Pt)および金(Au)の積層構造で
形成し、その膜厚は例えば500nm程度とする。
12上に、第1層目の配線層を蒸着したのち、フォトリ
ソグラフィ工程およびエッチング工程により、第1層目
の配線層を直線状にパターニングし、第1層目の配線1
3を形成する。この配線13は、例えばチタン(T
i)、プラチナ(Pt)および金(Au)の積層構造で
形成し、その膜厚は例えば500nm程度とする。
【0031】次に、同図(c)に示したように、窒化シ
リコン膜やシリコン酸化膜等からなる層間絶縁膜14を
CVD法により全面に形成したのち、フォトリソグラフ
ィ工程およびエッチング工程により、スパイラル構造が
形成される中心部にコンタクトホール16(図1)を形
成する。
リコン膜やシリコン酸化膜等からなる層間絶縁膜14を
CVD法により全面に形成したのち、フォトリソグラフ
ィ工程およびエッチング工程により、スパイラル構造が
形成される中心部にコンタクトホール16(図1)を形
成する。
【0032】次に、図4(a)に示したように、層間絶
縁膜14上にレジスト膜を形成したのち、これをフォト
リソグラフィ工程によってパターニングし、第1層目の
配線13上の層間絶縁膜14を覆うようにして中空部形
成用のレジストパターン19を形成する。
縁膜14上にレジスト膜を形成したのち、これをフォト
リソグラフィ工程によってパターニングし、第1層目の
配線13上の層間絶縁膜14を覆うようにして中空部形
成用のレジストパターン19を形成する。
【0033】次に、図4(b)に示したように、後工程
で形成する第2層目の配線層の下地となる下地層20を
蒸着によって全面に形成する。この下地層20は、例え
ばチタン(Ti)および金(Au)の積層構造とし、そ
の膜厚はそれぞれ例えば20nm、200nm程度とす
る。
で形成する第2層目の配線層の下地となる下地層20を
蒸着によって全面に形成する。この下地層20は、例え
ばチタン(Ti)および金(Au)の積層構造とし、そ
の膜厚はそれぞれ例えば20nm、200nm程度とす
る。
【0034】次に、同図(c)に示したように、全面に
4〜5μmという厚いレジスト膜を形成したのち、フォ
トリソグラフィ工程によって、第2層目の配線のめっき
マスクとしてのレジストパターン21を形成する。
4〜5μmという厚いレジスト膜を形成したのち、フォ
トリソグラフィ工程によって、第2層目の配線のめっき
マスクとしてのレジストパターン21を形成する。
【0035】次に、図5に示したように、金めっき処理
によって下地層20をめっき成長させ、レジストパター
ン21の開口領域に選択的に第2層目の配線15を形成
する。この配線15は、抵抗による損失の低減のため、
4〜5μm程度という厚膜とする。その後、同図に示し
たように、レジストパターン19およびレジストパター
ン21を剥離すると共に、第2層目の配線15以外の領
域の下地層20をエッチングにより除去する。
によって下地層20をめっき成長させ、レジストパター
ン21の開口領域に選択的に第2層目の配線15を形成
する。この配線15は、抵抗による損失の低減のため、
4〜5μm程度という厚膜とする。その後、同図に示し
たように、レジストパターン19およびレジストパター
ン21を剥離すると共に、第2層目の配線15以外の領
域の下地層20をエッチングにより除去する。
【0036】以上のプロセスにより、平面スパイラルイ
ンダクタの形成が完了する。ここで、第1層目の配線1
3と第2層目の配線15との交差部分には、レジストパ
ターン19が除去されることによって中空部17が形成
され、この部分で配線13および配線15が層間絶縁膜
14を直接挟み込むことがないため、配線間の寄生容量
が低減される。
ンダクタの形成が完了する。ここで、第1層目の配線1
3と第2層目の配線15との交差部分には、レジストパ
ターン19が除去されることによって中空部17が形成
され、この部分で配線13および配線15が層間絶縁膜
14を直接挟み込むことがないため、配線間の寄生容量
が低減される。
【0037】また、第1層目の配線13と第2層目の配
線15との交差部分は凹部23の内部にあるため、金め
っきのマスクとなるレジストパターン21の膜厚が、こ
の交差部分において他よりも薄くなることがない。この
ため、金めっき(すなわち、第2層目の配線15)の膜
厚をレジストパターン21と同程度の膜厚にまで成長さ
せたとしても、金めっきがレジストパターン21の上部
にはみ出して横方向に成長することはない。したがっ
て、第2層目の配線15の膜厚を特に薄くしたり、この
配線15間のスペースを特に大きくする必要がなくな
り、配線抵抗による損失の増大を伴うことなく、素子サ
イズを小型化することができる。また、レジストパター
ン21の膜厚にしても、従来の膜厚(4〜5μm)より
厚くする必要がないので、フォトリソグラフィ工程にお
ける解像度に支障が生ずることもない。
線15との交差部分は凹部23の内部にあるため、金め
っきのマスクとなるレジストパターン21の膜厚が、こ
の交差部分において他よりも薄くなることがない。この
ため、金めっき(すなわち、第2層目の配線15)の膜
厚をレジストパターン21と同程度の膜厚にまで成長さ
せたとしても、金めっきがレジストパターン21の上部
にはみ出して横方向に成長することはない。したがっ
て、第2層目の配線15の膜厚を特に薄くしたり、この
配線15間のスペースを特に大きくする必要がなくな
り、配線抵抗による損失の増大を伴うことなく、素子サ
イズを小型化することができる。また、レジストパター
ン21の膜厚にしても、従来の膜厚(4〜5μm)より
厚くする必要がないので、フォトリソグラフィ工程にお
ける解像度に支障が生ずることもない。
【0038】次に、本発明の他の実施の形態を説明す
る。
る。
【0039】図6は本発明の他の実施の形態に係る平面
スパイラルインダクタの断面構造を表すもので、上記実
施の形態における図2に対応するものである。この図
で、図2と同一構成部分には同一符号を付して、適宜説
明を省略する。
スパイラルインダクタの断面構造を表すもので、上記実
施の形態における図2に対応するものである。この図
で、図2と同一構成部分には同一符号を付して、適宜説
明を省略する。
【0040】上記の実施の形態では絶縁膜12に凹部2
3を形成しているのに対し、本実施の形態では半導体基
板11に凹部24を形成する。この凹部24によって、
第1層目の配線13と第2層目の配線15との交差部分
におけるレジストパターン21の膜厚が薄くなるのを防
止するようにしている。なお、その他の構成は図2と同
様である。
3を形成しているのに対し、本実施の形態では半導体基
板11に凹部24を形成する。この凹部24によって、
第1層目の配線13と第2層目の配線15との交差部分
におけるレジストパターン21の膜厚が薄くなるのを防
止するようにしている。なお、その他の構成は図2と同
様である。
【0041】次に、このような構造の平面スパイラルイ
ンダクタの製造工程を説明する。本実施の形態では、ま
ず、図7に示したように、GaAs等の半導体基板11
に、フォトリソグラフィ工程およびエッチング工程によ
って凹部24を形成する。この凹部24の深さは上記実
施の形態における凹部23と同程度とする。次に、同図
に示したように、凹部24の底部における絶縁膜12上
に第1層目の配線13を形成する。これ以降の各工程は
上記実施の形態(図3〜図5)と同様であるので、その
説明は省略する。
ンダクタの製造工程を説明する。本実施の形態では、ま
ず、図7に示したように、GaAs等の半導体基板11
に、フォトリソグラフィ工程およびエッチング工程によ
って凹部24を形成する。この凹部24の深さは上記実
施の形態における凹部23と同程度とする。次に、同図
に示したように、凹部24の底部における絶縁膜12上
に第1層目の配線13を形成する。これ以降の各工程は
上記実施の形態(図3〜図5)と同様であるので、その
説明は省略する。
【0042】本実施の形態においても、金めっき(すな
わち、第2層目の配線15)の膜厚をレジストパターン
21と同程度の膜厚にまで成長させたとしても、金めっ
きがレジストパターン21の上部にはみ出して横方向に
成長することはないため、第2層目の配線15の膜厚を
特に薄くしたり、この配線15間のスペースを特に大き
くすることなく配線間ショートの発生を防止できる。し
たがって、配線抵抗による損失の増大の防止、素子サイ
ズを小型化、フォトリソグラフィ工程における解像度問
題の解消等が可能となる。
わち、第2層目の配線15)の膜厚をレジストパターン
21と同程度の膜厚にまで成長させたとしても、金めっ
きがレジストパターン21の上部にはみ出して横方向に
成長することはないため、第2層目の配線15の膜厚を
特に薄くしたり、この配線15間のスペースを特に大き
くすることなく配線間ショートの発生を防止できる。し
たがって、配線抵抗による損失の増大の防止、素子サイ
ズを小型化、フォトリソグラフィ工程における解像度問
題の解消等が可能となる。
【0043】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、その均等の範囲で種々変形可能であ
る。例えば、半導体基板11はGaAs基板には限ら
ず、シリコン基板としてもよい。また、第2層目の配線
は金めっきには限らず、他のめっき(例えば銅、ニッケ
ル、銀、亜鉛、すず、クロム)でもよい。
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、その均等の範囲で種々変形可能であ
る。例えば、半導体基板11はGaAs基板には限ら
ず、シリコン基板としてもよい。また、第2層目の配線
は金めっきには限らず、他のめっき(例えば銅、ニッケ
ル、銀、亜鉛、すず、クロム)でもよい。
【0044】
【発明の効果】以上説明したように、本発明に係る平面
スパイラルインダクタおよびその製造方法によれば、第
1の配線と第2の配線との交差部分が基板または絶縁層
に形成された凹部の内部に位置するようにしているた
め、第2の配線の形成に用いるめっきマスクとしてのレ
ジスト膜が、この交差部分で他よりも薄くなることがな
い。このため、めっき工程実施の際にめっきがめっきマ
スクを乗り越えて横方向に成長することがなく、隣接配
線間におけるショート発生を防止できる。したがって、
第2の配線の膜厚を特に薄くしたり、その配線間スペー
スを特に大きくする必要がなく、配線抵抗による損失の
増大を伴わずに素子サイズを小型化することができると
いう効果がある。また、第2の配線の形成に用いるレジ
スト膜の膜厚を過度に厚くしなくともめっきの横方向の
成長を防ぐことができるので、フォトリソグラフィ工程
における解像度が良好になるという効果もある。
スパイラルインダクタおよびその製造方法によれば、第
1の配線と第2の配線との交差部分が基板または絶縁層
に形成された凹部の内部に位置するようにしているた
め、第2の配線の形成に用いるめっきマスクとしてのレ
ジスト膜が、この交差部分で他よりも薄くなることがな
い。このため、めっき工程実施の際にめっきがめっきマ
スクを乗り越えて横方向に成長することがなく、隣接配
線間におけるショート発生を防止できる。したがって、
第2の配線の膜厚を特に薄くしたり、その配線間スペー
スを特に大きくする必要がなく、配線抵抗による損失の
増大を伴わずに素子サイズを小型化することができると
いう効果がある。また、第2の配線の形成に用いるレジ
スト膜の膜厚を過度に厚くしなくともめっきの横方向の
成長を防ぐことができるので、フォトリソグラフィ工程
における解像度が良好になるという効果もある。
【図1】本発明の一実施の形態に係る平面スパイラルイ
ンダクタの構造を表す平面図である。
ンダクタの構造を表す平面図である。
【図2】図1に示した平面スパイラルインダクタの要部
構造を表す断面図である。
構造を表す断面図である。
【図3】この平面スパイラルインダクタの製造工程の一
部を表す要部断面図である。
部を表す要部断面図である。
【図4】図3に続く製造工程を表す要部断面図である。
【図5】図4に続く製造工程を表す要部断面図である。
【図6】本発明の他の実施の形態に係る平面スパイラル
インダクタの要部構造を表す断面図である。
インダクタの要部構造を表す断面図である。
【図7】図6に示した平面スパイラルインダクタの製造
工程の一部を表す断面図である。
工程の一部を表す断面図である。
【図8】従来の平面スパイラルインダクタの構造を表す
平面図である。
平面図である。
【図9】従来の平面スパイラルインダクタの要部構造を
表す断面図である。
表す断面図である。
【図10】従来の平面スパイラルインダクタの製造工程
の一部を表す要部断面図である。
の一部を表す要部断面図である。
【図11】図10に続く製造工程を表す要部断面図であ
る。
る。
【図12】図11に続く製造工程を表す要部断面図であ
る。
る。
【図13】従来の平面スパイラルインダクタにおける配
線間ショート状態を表す平面図である。
線間ショート状態を表す平面図である。
11…半導体基板、12…絶縁膜、13…(第1層目
の)配線、14…層間絶縁膜、15…(第2層目の)配
線、17…中空部、19…レジストパターン(中空部形
成用)、20…下地層、21…レジストパターン(めっ
き成長マスク)、23,24…凹部
の)配線、14…層間絶縁膜、15…(第2層目の)配
線、17…中空部、19…レジストパターン(中空部形
成用)、20…下地層、21…レジストパターン(めっ
き成長マスク)、23,24…凹部
Claims (3)
- 【請求項1】 基板上の絶縁層の上に形成された第1の
配線と、 この第1の配線を覆う層間絶縁膜の上に形成されたスパ
イラル状の第2の配線と、 前記第1の配線と第2の配線との交差部分における両配
線間に形成された中空部とを備え、 前記第1の配線と第2の配線との交差部分は、前記基板
または前記絶縁層に形成された凹部の内部に位置してい
ることを特徴とする平面スパイラルインダクタ。 - 【請求項2】 基板表面の一部に凹部を形成する工程
と、 前記基板上に前記凹部をも覆うようにして絶縁層を形成
する工程と、 前記凹部内における絶縁層の上に、この凹部に沿って延
びる第1の配線を形成する工程と、 前記第1の配線を覆うようにして層間絶縁膜を形成する
工程と、 前記第1の配線との交差部分に前記層間絶縁膜との間を
隔てるための中空部が形成されるようにして、前記層間
絶縁膜上にスパイラル状の第2の配線を形成する工程と
を含むことを特徴とする平面スパイラルインダクタの製
造方法。 - 【請求項3】 基板上に絶縁層を形成する工程と、 前記絶縁層の一部に凹部を形成する工程と、 前記凹部内における絶縁層の上に、この凹部に沿って延
びる第1の配線を形成する工程と、 前記第1の配線を覆うようにして層間絶縁膜を形成する
工程と、 前記第1の配線との交差部分に前記層間絶縁膜との間を
隔てるための中空部が形成されるようにして、前記層間
絶縁膜上にスパイラル状の第2の配線を形成する工程と
を含むことを特徴とする平面スパイラルインダクタの製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27788696A JPH10125860A (ja) | 1996-10-21 | 1996-10-21 | 平面スパイラルインダクタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27788696A JPH10125860A (ja) | 1996-10-21 | 1996-10-21 | 平面スパイラルインダクタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10125860A true JPH10125860A (ja) | 1998-05-15 |
Family
ID=17589664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27788696A Pending JPH10125860A (ja) | 1996-10-21 | 1996-10-21 | 平面スパイラルインダクタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10125860A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7030721B2 (en) * | 2002-04-25 | 2006-04-18 | Mitsubishi Denki Kabushiki Kaisha | High frequency apparatus for transmitting or processing high frequency signal |
US20220148793A1 (en) * | 2018-01-12 | 2022-05-12 | Cyntec Co., Ltd. | Electronic Device and the Method to Make the Same |
-
1996
- 1996-10-21 JP JP27788696A patent/JPH10125860A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7030721B2 (en) * | 2002-04-25 | 2006-04-18 | Mitsubishi Denki Kabushiki Kaisha | High frequency apparatus for transmitting or processing high frequency signal |
US7285841B2 (en) | 2002-04-25 | 2007-10-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing signal processing apparatus |
US20220148793A1 (en) * | 2018-01-12 | 2022-05-12 | Cyntec Co., Ltd. | Electronic Device and the Method to Make the Same |
US12046408B2 (en) * | 2018-01-12 | 2024-07-23 | Cyntec Co., Ltd. | Electronic device and the method to make the same |
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