JPH10125860A - 平面スパイラルインダクタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 フォトリソグラフィ工程における解像度の問
題や配線抵抗の増大を伴わずにサイズの小型化を実現で
きる平面スパイラルインダクタを提供する。 【解決手段】 第１層目の配線１３と第２層目の配線１
５との交差部分は、半導体基板１１上の絶縁膜１２に形
成した凹部２３の内部にある。このため、配線１５を構
成する金めっきのマスクとなるレジストパターンの膜厚
は、この交差部分で他より薄くならず、金めっきをレジ
ストパターンと同程度の膜厚にまで成長させたとして
も、金めっきがレジストパターンの上部にはみ出して横
方向に成長して配線間ショートが生ずることはない。し
たがって、第２層目の配線１５を薄くしたり、配線１５
間のスペースを大きくする必要がなく、配線抵抗による
損失の増大を伴わずに素子サイズを小型化できる。ま
た、レジストパターンの膜厚にしても従来より厚くする
必要がないので、リソグラフィ工程での解像度に問題は
ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は平面基板上に渦巻状
に形成されてインダクタンス素子を構成する平面スパイ
ラルインダクタに係り、特に、上下層配線の交差部分に
中空部を有する平面スパイラルインダクタおよびその製
造方法に関する。

【０００２】

【従来の技術】一般に、半導体集積回路装置（以下、Ｉ
Ｃという。）中に作り込まれるインダクタンス機能素子
として、いわゆる平面スパイラルインダクタがある。こ
の素子は、ＩＣ基板上に平面スパイラル（渦巻）状の配
線を形成すると共に、そのスパイラル配線中心側の端部
を別層配線によってスパイラル配線領域外に引き出す構
造になっているが、中でも、例えばＭＭＩＣ（Monolith
ic Microwave Integrated Circuit ）等の高周波ＩＣに
おいては、上下層配線間の寄生容量を低減して高速化を
図るために、両配線の交差部分に中空部を設ける構造が
採られている。

【０００３】従来、この種の平面スパイラルインダクタ
は、例えば図８および図９に示したような構造となって
いた。ここで、図８は平面構造を表し、図９は図８にお
けるＸ−Ｘ′断面構造を表すものである。これらの図に
示したように、半導体基板１０１上には絶縁膜１０２が
形成され、その上に、直線状にパターニングされた第１
層目の配線１０３が形成されている。この配線１０３は
層間絶縁膜１０４によって覆われ、さらにこの上にスパ
イラル状にパターニングされた第２層目の配線１０５が
形成されている。配線１０３の一端部は、コンタクトホ
ール１０６を通して配線１０５のスパイラル中心側端部
と接続され、その他端部は図示しないＩＣ内回路素子と
接続されている。配線１０５のスパイラル最外部端もま
た、図示しないＩＣ内回路素子と接続されている。

【０００４】図９に示したように、配線１０３と配線１
０５との交差領域における層間絶縁膜１０４と配線１０
５との間には中空部１０７が形成され、配線１０５が配
線１０３との間に層間絶縁膜１０４を直接挟み込むこと
がないような構造とすることで、配線１０３と配線１０
５との間の寄生容量を減らすことができるようになって
いる。

【０００５】次に、図１０ないし図１２を参照して、こ
のような構造の従来の平面スパイラルインダクタの製造
工程を説明する。なお、図１０の各図は図８におけるＸ
−Ｘ′断面を表している。

【０００６】まず、図１０（ａ）に示したように、ＣＶ
Ｄ(Chemical Vapor Deposition) 法により半導体基板１
０１上に絶縁膜１０２を形成し、その上に第１層目の配
線層を蒸着する。そして、フォトリソグラフィ工程およ
びエッチング工程により、第１層目の配線層を直線状に
パターニングし、配線１０３を形成する。

【０００７】次に、同図（ｂ）に示したように、層間絶
縁膜１０４をＣＶＤ法により全面に形成したのち、フォ
トリソグラフィ工程およびエッチング工程により、コン
タクトホール１０６（図７）を形成する。

【０００８】次に、同図（ｃ）に示したように、層間絶
縁膜１０４上にレジスト膜を形成したのち、これをフォ
トリソグラフィ工程によってパターニングし、第１層目
の配線１０３上の層間絶縁膜１０４を覆うようにして中
空部形成用のレジストパターン１０９を形成する。

【０００９】次に、図１１（ａ）に示したように、後工
程で形成する第２層目の配線層の下地となる下地層１１
０を蒸着によって全面に形成する。

【００１０】次に、同図（ｂ）に示したように、全面に
４μｍ以上の厚いレジスト膜を形成したのち、フォトリ
ソグラフィ工程によって、第２層目の配線のめっき用の
マスクとしてのレジストパターン１１１を形成する。な
お、本図は図７におけるＹ−Ｙ′断面を表している。

【００１１】次に、同図（ｃ）に示したように、金めっ
き処理により下地層１１０をめっき成長させ、レジスト
パターン１１１の開口領域に選択的に第２層目の配線１
０５を形成する。なお、本図もまた図７におけるＹ−
Ｙ′断面を表している。

【００１２】次に、図１２に示したように、レジストパ
ターン１０９およびレジストパターン１１１を剥離する
と共に、第２層目の配線１０５以外の領域の下地層１１
０をエッチングにより除去する。なお、本図は図８にお
けるＸ−Ｘ′断面を表している。

【００１３】以上のプロセスにより、平面スパイラルイ
ンダクタの形成が完了する。ここで、第１層目の配線１
０３と第２層目の配線１０５との交差部分には、レジス
トパターン１０９が除去されることによって中空部１０
７が形成され、この部分で配線１０３および配線１０５
が層間絶縁膜１０４を直接挟み込むことがないため、配
線間の寄生容量が低減される。なお、第２層目の配線１
０５は、抵抗による損失の低減のため、できるだけ厚く
（４μｍ以上）形成する必要があることから、めっきに
よる厚膜形成を行っている。

【００１４】

【発明が解決しようとする課題】このように、従来、第
２層目の配線１０５の形成には、抵抗による損失の低減
のための厚膜化の必要性からめっきプロセスが必要不可
欠となる。このため、上記のように、４μｍ以上という
厚膜のレジストパターン１１１を形成し、これをめっき
マスクとして開口部に選択的に金をめっき成長させて厚
膜の配線１０５を形成するようにしている。

【００１５】ここで、配線１０５の膜厚はレジストパタ
ーン１１１の厚さで制限されるが、中でも、第１層目の
配線１０３と第２層目の配線１０５との交差部分の膜厚
に依存する。これは、レジストパターン１１１の膜厚は
両配線の交差部分において最も薄くなっているため、こ
のレジストパターン１１１の膜厚と同程度（４〜５μ
ｍ）だけ金めっきを成長させると、この交差部分におい
て金めっきがレジストパターン１１１を乗り越えて横方
向にも成長し、場合によっては、図１３に示したよう
に、隣り合う配線１０５同士がショートしてしまうから
である。

【００１６】このような配線間ショートを防ぐために
は、配線１０５の配線間スペースを十分広くとる方
法、金めっきの膜厚（すなわち、配線１０５の膜厚）
を、それが横方向に成長しないように薄くする方法、ま
たはレジストパターン１１１の膜厚をより厚く形成し
て金めっきの横方向の成長を防ぐ方法、等の方法が考え
られる。

【００１７】しかしながら、の方法では、平面スパイ
ラルインダクタの小型化に支障が生じ、の方法では、
配線１０５の膜厚が薄くなるため抵抗増大による損失の
増大を招く。また、の方法では、フォトリソグラフィ
工程における解像度が悪くなり、レジストパターン形成
上問題となる。

【００１８】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、フォトリソグラフィ工程における解
像度の問題や配線抵抗の増大を伴うことなくサイズの小
型化を実現できる平面スパイラルインダクタおよびその
製造方法を提供することにある。

【００１９】

【課題を解決するための手段】請求項１記載の平面スパ
イラルインダクタは、基板上の絶縁層の上に形成された
第１の配線と、第１の配線を覆う層間絶縁膜の上に形成
されたスパイラル状の第２の配線と、第１の配線と第２
の配線との交差部分における両配線間に形成された中空
部とを備え、第１の配線と第２の配線との交差部分が、
基板または絶縁層に形成された凹部の内部に位置するよ
うに構成したものである。

【００２０】請求項２記載の平面スパイラルインダクタ
の製造方法は、基板表面の一部に凹部を形成する工程
と、基板上に凹部をも覆うようにして絶縁層を形成する
工程と、凹部内における絶縁層の上に、この凹部に沿っ
て延びる第１の配線を形成する工程と、第１の配線を覆
うようにして層間絶縁膜を形成する工程と、第１の配線
との交差部分に層間絶縁膜との間を隔てるための中空部
が形成されるようにして、層間絶縁膜上にスパイラル状
の第２の配線を形成する工程とを含んでいる。

【００２１】請求項３記載の平面スパイラルインダクタ
の製造方法は、基板上に絶縁層を形成する工程と、絶縁
層の一部に凹部を形成する工程と、凹部内における絶縁
層の上に、この凹部に沿って延びる第１の配線を形成す
る工程と、第１の配線を覆うようにして層間絶縁膜を形
成する工程と、第１の配線との交差部分に層間絶縁膜と
の間を隔てるための中空部が形成されるようにして、層
間絶縁膜上にスパイラル状の第２の配線を形成する工程
とを含んでいる。

【００２２】本発明に係る平面スパイラルインダクタで
は、第１の配線と第２の配線との交差部分は、基板また
は絶縁層に形成された凹部の内部に位置しているため、
第２の配線の形成のために用いるめっきマスクとしての
レジスト膜が、この交差部分で他よりも薄くなることが
ない。したがって、めっき工程実施の際にめっきがめっ
きマスクを乗り越えて横方向に成長することがなく、隣
接配線間におけるショート発生を防止できる。同様に、
本発明に係る平面スパイラルインダクタの製造方法で
は、第１の配線と第２の配線との交差部分が基板または
絶縁層に形成された凹部の内部に形成されるため、めっ
き工程実施の際の横方向のめっき成長を防止でき、隣接
配線間におけるショート発生を防止できる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２４】図１は本発明の一実施の形態に係る平面ス
パイラルインダクタの構造を表すものである。ここで、
図１は平面構造を表し、図２は図１におけるＡ−Ａ′断
面を表すものである。これらの図に示したように、半導
体基板１１上には絶縁膜１２が形成されており、この絶
縁膜１２に所定の深さおよび幅を有する凹部２３が形成
されている。この凹部２３の中央部における絶縁膜１２
上には、直線状にパターニングされた第１層目の配線１
３が形成されている。この配線１３は、他の部分と共に
は層間絶縁膜１４によって覆われ、さらにこの上にスパ
イラル状にパターニングされた下地層２０および第２層
目の配線１５が形成されている。配線１３の一端部は、
コンタクトホール１６を通して配線１５のスパイラル中
心側端部と接続され、他端部は、図示しないＩＣ内回路
素子と接続されている。配線１５のスパイラル最外部端
もまた、図示しないＩＣ内回路素子と接続されている。

【００２５】図２に示したように、配線１３と配線１５
との交差領域はすべて凹部２３内に位置しており、この
交差領域における層間絶縁膜１４と配線１５との間には
中空部１７が形成されている。このような構造により、
配線１５は配線１３との間に層間絶縁膜１４を直接挟み
込むことがなく、配線１３と配線１５との間の寄生容量
を減らすことができるようになっている。

【００２６】凹部２３の深さは、第１層目の配線１３お
よび層間絶縁膜１４の膜厚と中空部１７の厚さとの和と
略等しくなっており、第２層目の配線１５の形成のため
のめっきプロセスの下地となる下地層２０を蒸着する段
階において、第１層目の配線１３上に形成する中空部形
成用レジストパターンの頂部が凹部２３から突出しない
ようになっている。したがって、凹部２３の深さを、第
１層目の配線１３および層間絶縁膜１４の膜厚と中空部
１７の厚さとの和より深くしても差し支えない。

【００２７】次に、図３ないし図５を参照して、このよ
うな構造の平面スパイラルインダクタの製造工程を説明
する。このうち、図４（ｃ）は図１におけるＢ−Ｂ′断
面を表し、他はＡ−Ａ′断面を表している。

【００２８】まず、図３（ａ）に示したように、ＧａＡ
ｓ等からなる半導体基板１１上に、ＣＶＤ法によって窒
化シリコン膜（Ｓｉ₃ Ｎ₄ ）やシリコン酸化膜（ＳｉＯ
₂ ）等からなる絶縁膜１２を形成する。この絶縁膜１２
は、例えば１．８μｍ程度の膜厚とする。

【００２９】次に、同図に示したように、フォトリソグ
ラフィ工程およびエッチング工程により、後工程で第１
層目の配線を形成する部分の絶縁膜１２に凹部２３を形
成する。ここで、凹部２３の深さは、後の各工程で形成
される第１層目の配線１３および層間絶縁膜１４の膜厚
と中空部１７（レジストパターン１９）の厚さとの和よ
りも深くするのが好適であり、例えば１．５μｍ程度と
する。また、凹部２３の幅は例えば１０μｍ程度とす
る。

【００３０】次に、同図（ｂ）に示したように、絶縁膜
１２上に、第１層目の配線層を蒸着したのち、フォトリ
ソグラフィ工程およびエッチング工程により、第１層目
の配線層を直線状にパターニングし、第１層目の配線１
３を形成する。この配線１３は、例えばチタン（Ｔ
ｉ）、プラチナ（Ｐｔ）および金（Ａｕ）の積層構造で
形成し、その膜厚は例えば５００ｎｍ程度とする。

【００３１】次に、同図（ｃ）に示したように、窒化シ
リコン膜やシリコン酸化膜等からなる層間絶縁膜１４を
ＣＶＤ法により全面に形成したのち、フォトリソグラフ
ィ工程およびエッチング工程により、スパイラル構造が
形成される中心部にコンタクトホール１６（図１）を形
成する。

【００３２】次に、図４（ａ）に示したように、層間絶
縁膜１４上にレジスト膜を形成したのち、これをフォト
リソグラフィ工程によってパターニングし、第１層目の
配線１３上の層間絶縁膜１４を覆うようにして中空部形
成用のレジストパターン１９を形成する。

【００３３】次に、図４（ｂ）に示したように、後工程
で形成する第２層目の配線層の下地となる下地層２０を
蒸着によって全面に形成する。この下地層２０は、例え
ばチタン（Ｔｉ）および金（Ａｕ）の積層構造とし、そ
の膜厚はそれぞれ例えば２０ｎｍ、２００ｎｍ程度とす
る。

【００３４】次に、同図（ｃ）に示したように、全面に
４〜５μｍという厚いレジスト膜を形成したのち、フォ
トリソグラフィ工程によって、第２層目の配線のめっき
マスクとしてのレジストパターン２１を形成する。

【００３５】次に、図５に示したように、金めっき処理
によって下地層２０をめっき成長させ、レジストパター
ン２１の開口領域に選択的に第２層目の配線１５を形成
する。この配線１５は、抵抗による損失の低減のため、
４〜５μｍ程度という厚膜とする。その後、同図に示し
たように、レジストパターン１９およびレジストパター
ン２１を剥離すると共に、第２層目の配線１５以外の領
域の下地層２０をエッチングにより除去する。

【００３６】以上のプロセスにより、平面スパイラルイ
ンダクタの形成が完了する。ここで、第１層目の配線１
３と第２層目の配線１５との交差部分には、レジストパ
ターン１９が除去されることによって中空部１７が形成
され、この部分で配線１３および配線１５が層間絶縁膜
１４を直接挟み込むことがないため、配線間の寄生容量
が低減される。

【００３７】また、第１層目の配線１３と第２層目の配
線１５との交差部分は凹部２３の内部にあるため、金め
っきのマスクとなるレジストパターン２１の膜厚が、こ
の交差部分において他よりも薄くなることがない。この
ため、金めっき（すなわち、第２層目の配線１５）の膜
厚をレジストパターン２１と同程度の膜厚にまで成長さ
せたとしても、金めっきがレジストパターン２１の上部
にはみ出して横方向に成長することはない。したがっ
て、第２層目の配線１５の膜厚を特に薄くしたり、この
配線１５間のスペースを特に大きくする必要がなくな
り、配線抵抗による損失の増大を伴うことなく、素子サ
イズを小型化することができる。また、レジストパター
ン２１の膜厚にしても、従来の膜厚（４〜５μｍ）より
厚くする必要がないので、フォトリソグラフィ工程にお
ける解像度に支障が生ずることもない。

【００３８】次に、本発明の他の実施の形態を説明す
る。

【００３９】図６は本発明の他の実施の形態に係る平面
スパイラルインダクタの断面構造を表すもので、上記実
施の形態における図２に対応するものである。この図
で、図２と同一構成部分には同一符号を付して、適宜説
明を省略する。

【００４０】上記の実施の形態では絶縁膜１２に凹部２
３を形成しているのに対し、本実施の形態では半導体基
板１１に凹部２４を形成する。この凹部２４によって、
第１層目の配線１３と第２層目の配線１５との交差部分
におけるレジストパターン２１の膜厚が薄くなるのを防
止するようにしている。なお、その他の構成は図２と同
様である。

【００４１】次に、このような構造の平面スパイラルイ
ンダクタの製造工程を説明する。本実施の形態では、ま
ず、図７に示したように、ＧａＡｓ等の半導体基板１１
に、フォトリソグラフィ工程およびエッチング工程によ
って凹部２４を形成する。この凹部２４の深さは上記実
施の形態における凹部２３と同程度とする。次に、同図
に示したように、凹部２４の底部における絶縁膜１２上
に第１層目の配線１３を形成する。これ以降の各工程は
上記実施の形態（図３〜図５）と同様であるので、その
説明は省略する。

【００４２】本実施の形態においても、金めっき（すな
わち、第２層目の配線１５）の膜厚をレジストパターン
２１と同程度の膜厚にまで成長させたとしても、金めっ
きがレジストパターン２１の上部にはみ出して横方向に
成長することはないため、第２層目の配線１５の膜厚を
特に薄くしたり、この配線１５間のスペースを特に大き
くすることなく配線間ショートの発生を防止できる。し
たがって、配線抵抗による損失の増大の防止、素子サイ
ズを小型化、フォトリソグラフィ工程における解像度問
題の解消等が可能となる。

【００４３】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、その均等の範囲で種々変形可能であ
る。例えば、半導体基板１１はＧａＡｓ基板には限ら
ず、シリコン基板としてもよい。また、第２層目の配線
は金めっきには限らず、他のめっき（例えば銅、ニッケ
ル、銀、亜鉛、すず、クロム）でもよい。

【００４４】

【発明の効果】以上説明したように、本発明に係る平面
スパイラルインダクタおよびその製造方法によれば、第
１の配線と第２の配線との交差部分が基板または絶縁層
に形成された凹部の内部に位置するようにしているた
め、第２の配線の形成に用いるめっきマスクとしてのレ
ジスト膜が、この交差部分で他よりも薄くなることがな
い。このため、めっき工程実施の際にめっきがめっきマ
スクを乗り越えて横方向に成長することがなく、隣接配
線間におけるショート発生を防止できる。したがって、
第２の配線の膜厚を特に薄くしたり、その配線間スペー
スを特に大きくする必要がなく、配線抵抗による損失の
増大を伴わずに素子サイズを小型化することができると
いう効果がある。また、第２の配線の形成に用いるレジ
スト膜の膜厚を過度に厚くしなくともめっきの横方向の
成長を防ぐことができるので、フォトリソグラフィ工程
における解像度が良好になるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る平面スパイラルイ
ンダクタの構造を表す平面図である。

【図２】図１に示した平面スパイラルインダクタの要部
構造を表す断面図である。

【図３】この平面スパイラルインダクタの製造工程の一
部を表す要部断面図である。

【図４】図３に続く製造工程を表す要部断面図である。

【図５】図４に続く製造工程を表す要部断面図である。

【図６】本発明の他の実施の形態に係る平面スパイラル
インダクタの要部構造を表す断面図である。

【図７】図６に示した平面スパイラルインダクタの製造
工程の一部を表す断面図である。

【図８】従来の平面スパイラルインダクタの構造を表す
平面図である。

【図９】従来の平面スパイラルインダクタの要部構造を
表す断面図である。

【図１０】従来の平面スパイラルインダクタの製造工程
の一部を表す要部断面図である。

【図１１】図１０に続く製造工程を表す要部断面図であ
る。

【図１２】図１１に続く製造工程を表す要部断面図であ
る。

【図１３】従来の平面スパイラルインダクタにおける配
線間ショート状態を表す平面図である。

【符号の説明】

１１…半導体基板、１２…絶縁膜、１３…（第１層目
の）配線、１４…層間絶縁膜、１５…（第２層目の）配
線、１７…中空部、１９…レジストパターン（中空部形
成用）、２０…下地層、２１…レジストパターン（めっ
き成長マスク）、２３，２４…凹部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板上の絶縁層の上に形成された第１の
   配線と、 この第１の配線を覆う層間絶縁膜の上に形成されたスパ
   イラル状の第２の配線と、 前記第１の配線と第２の配線との交差部分における両配
   線間に形成された中空部とを備え、 前記第１の配線と第２の配線との交差部分は、前記基板
   または前記絶縁層に形成された凹部の内部に位置してい
   ることを特徴とする平面スパイラルインダクタ。
2. 【請求項２】 基板表面の一部に凹部を形成する工程
   と、 前記基板上に前記凹部をも覆うようにして絶縁層を形成
   する工程と、 前記凹部内における絶縁層の上に、この凹部に沿って延
   びる第１の配線を形成する工程と、 前記第１の配線を覆うようにして層間絶縁膜を形成する
   工程と、 前記第１の配線との交差部分に前記層間絶縁膜との間を
   隔てるための中空部が形成されるようにして、前記層間
   絶縁膜上にスパイラル状の第２の配線を形成する工程と
   を含むことを特徴とする平面スパイラルインダクタの製
   造方法。
3. 【請求項３】 基板上に絶縁層を形成する工程と、 前記絶縁層の一部に凹部を形成する工程と、 前記凹部内における絶縁層の上に、この凹部に沿って延
   びる第１の配線を形成する工程と、 前記第１の配線を覆うようにして層間絶縁膜を形成する
   工程と、 前記第１の配線との交差部分に前記層間絶縁膜との間を
   隔てるための中空部が形成されるようにして、前記層間
   絶縁膜上にスパイラル状の第２の配線を形成する工程と
   を含むことを特徴とする平面スパイラルインダクタの製
   造方法。