JPH10120496A

JPH10120496A - 炭化珪素基板の欠陥除去方法

Info

Publication number: JPH10120496A
Application number: JP27513196A
Authority: JP
Inventors: Kazuto Hara; 一都原; Shoichi Onda; 正一恩田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-10-17
Filing date: 1996-10-17
Publication date: 1998-05-12

Abstract

(57)【要約】【課題】エピタキシャル層を有するＳｉＣ基板におい
て、エピタキシャル層内の欠陥を除去する。【解決手段】ＳｉＣの半導体基板１上にエピタキシャ
ル層２、３が形成されたＳｉＣ基板において、（ａ）の
工程でｐ型エピタキシャル層３の表面にレジスト１３を
形成し、（ｂ）の工程で半導体基板１の裏面から紫外線
を照射する。ＳｉＣ基板は紫外線に対して透光性である
ため、レジスト１３のうち欠陥１２が存在しない部分の
みが露光される。そして、（ｃ）の工程でレジスト１３
を現像し、（ｄ）の工程でレジスト１３をマスクとし欠
陥１２が存在する部分のエピタキシャル層２、３をエッ
チングする。この後、（ｅ）の工程でレジスト１３を除
去し、エピタキシャル層２、３の欠陥除去穴に絶縁物１
４を埋設する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エピタキシャル層
が形成された炭化珪素基板においてエピタキシャル層内
の欠陥を除去する欠陥除去方法に関する。

【０００２】

【従来の技術】従来、炭化珪素（以下、ＳｉＣという）
半導体装置をトレンチゲート型のＳｉＣパワーＭＯＳＦ
ＥＴに用いたものが、特開平７−３２６７５５号公報、
あるいは特開平８−７０１２４号公報に開示されてい
る。このＳｉＣパワーＭＯＳＦＥＴは、低オン抵抗、高
耐圧等の優れた特性を有するものである。図１０に、そ
の断面構成を示す。

【０００３】表面の面方位が（０００１−）カーボン面
である六方晶系のｎ⁺型単結晶ＳｉＣの半導体基板（低
抵抗半導体層）１上に、ｎ^-型エピタキシャル層（高抵
抗層）２とｐ型エピタキシャル層３が順次積層されて、
ＳｉＣ基板１００が構成されている。ｐ型エピタキシャ
ル層３内には半導体領域としてのｎ⁺ソース領域５が形
成されており、このｎ⁺ソース領域５とｐ型エピタキシ
ャル層３を貫通してｎ^-型エピタキシャル層２に達する
トレンチ６が形成されている。トレンチ６内には、ゲー
ト熱酸化膜７が形成され、その上にゲート電極層８（８
ａ、８ｂ）が形成されている。さらに、層間絶縁膜９、
ｎ⁺ソース領域５の表面、およびｐ型エピタキシャル層
３の表面には、第１の電極層としてのソース電極層１０
が形成され、半導体基板１の裏面には、第２の電極層と
してのドレイン電極層１１が形成されている。

【０００４】上記構成において、トレンチ６の側面６ａ
でのｐ型エピタキシャル層３の表面がチャネルとなって
おり、ゲート電極８に正電圧が印加されてチャネルが形
成されると、ソース・ドレイン間に電流が流れる。

【０００５】

【発明が解決しようとする課題】上記したＳｉＣパワー
ＭＯＳＦＥＴにおいて、半導体基板１上にエピタキシャ
ル層２、３を堆積形成した場合、エピタキシャル層２、
３内にはコメットテイルという欠陥が存在する。これら
の欠陥は大小様々の大きさであるが、非常に微小な欠陥
であってもエピタキシャル層２、３を短絡させ、リーク
電流によりＳｉＣパワーＭＯＳＦＥＴの耐圧を低下させ
てしまう。

【０００６】本発明は上記問題に鑑みたもので、エピタ
キシャル層を有するＳｉＣ基板において、エピタキシャ
ル層内の欠陥を除去することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、エピタキシャル
層を有するＳｉＣ基板において、エピタキシャル層の上
にレジストを形成し、半導体基板の裏面から光照射して
レジストの露光を行い、現像を行った後、レジストをマ
スクとしてエピタキシャル層をエッチングし、そのエッ
チング部分に絶縁物を埋設することを特徴としている。

【０００８】半導体基板の裏面から光照射したときに、
エピタキシャル層内の欠陥がフォトマスクとなってレジ
ストが露光される。従って、現像後にそのレジストをマ
スクとしてエピタキシャル層をエッチングすれば、エピ
タキシャル層内の欠陥が除去される。そして、そのエッ
チング部分に絶縁物を埋設すれば、欠陥のないＳｉＣ基
板を得ることができる。

【０００９】この場合、請求項２に記載の発明のよう
に、光照射前に、ＳｉＣ基板の裏面を鏡面研磨すれば、
レジストの露光を精度よく行うことができ、欠陥を正確
に除去することができる。また、半導体基板の裏面から
照射する光としては、請求項３に記載の発明のように紫
外線を用いることができる。

【００１０】請求項４に記載の発明においては、エピタ
キシャル層を有するＳｉＣ基板において、エピタキシャ
ル層内の欠陥をフォトマスクとしたフォトリソグラフィ
工程により、欠陥が存在する部分をエピタキシャル層の
表面からエッチングし、そのエッチング部分に絶縁物を
埋設することを特徴としている。この発明によっても、
請求項１に記載の発明と同様、欠陥のないＳｉＣ基板を
得ることができる。

【００１１】エッチング部分に埋設する絶縁物として
は、請求項５に記載の発明のように、ＳｉＯ₂又はＳｉ
₃Ｎ₄を用いることができる。また、エッチングとして
は、請求項６に記載の発明のように、反応性イオンエッ
チングを用いることができる。この場合、請求項７に記
載の発明のように、エピタキシャル層とレジストとの間
に酸化膜を介在させれば、エッチング時のレジストの耐
性を向上させることができる。

【００１２】

【発明の実施の形態】以下、本発明をＳｉＣパワーＭＯ
ＳＦＥＴに適用した場合の実施形態について説明する。
図１乃至図８に、図１０に示すＳｉＣパワーＭＯＳＦＥ
Ｔを製造する工程を示す。

【００１３】まず、図１に示すように、表面の面方位が
（０００１−）カーボン面である低抵抗のｎ⁺型単結晶
ＳｉＣの半導体基板１の表面に、キャリア密度が１×１
０¹⁶ｃｍ^-3程度で厚さが１０μｍのｎ^-型エピタキシャ
ル層２と、キャリア密度が１×１０¹⁷ｃｍ^-3程度で厚さ
が２μｍのｐ型エピタキシャル層３を順次積層し、Ｓｉ
Ｃ基板１００を形成する。この場合、半導体基板１の結
晶軸を、ＳｉＣ基板１００の表面に垂直な軸に対し約
３．５°〜８°傾けてあるため、ｐ型エピタキシャル層
３の主表面の面方位は、略（０００１−）カーボン面と
なる。

【００１４】次に、エピタキシャル層２、３内の欠陥を
除去する処理を行う。図１に示す工程にて形成されたエ
ピタキシャル層２、３内には、図２（ａ）に示すように
欠陥１２が存在している。そこで、まず、図２（ａ）の
工程で、半導体基板１の裏面を鏡面研磨し洗浄して傷よ
ごれがないようにし、その後、ｐ型エピタキシャル層３
の表面にレジスト１３を形成し、次に、図２（ｂ）の工
程で、半導体基板１の裏面から図中の矢印で示すように
波長が２００〜４００ｎｍの紫外線を照射する。ＳｉＣ
基板１００は紫外線に対して透光性であるため、レジス
ト１３のうち欠陥１２のない部分は露光されるが、欠陥
１２のある部分は露光されない。このため、レジスト１
３を現像すると、図２（ｃ）に示すように、欠陥１２が
存在する部分のみレジスト１３が除去される。

【００１５】次に、図２（ｄ）の工程で、レジスト１３
をマスクとして、反応性イオンエッチング（ＲＩＥ）の
ようなドライエッチングあるいはケミカルエッチングに
より、欠陥１２が存在する部分のエピタキシャル層２、
３を除去する。この後、図２（ｅ）の工程で、レジスト
１３を除去し、エピタキシャル層２、３の欠陥除去穴
（エッチング部分）に絶縁物１４を埋める。この場合、
ＳｉＯ₂又はＳｉ₃Ｎ₄を堆積させる、あるいは熱酸化
によりＳｉＯ₂を形成することにより、絶縁物１４を埋
設することができる。

【００１６】このようにエピタキシャル層２、３内の欠
陥１２をフォトマスクとしたフォトリソグラフィ工程に
より、欠陥１２が存在する部分をエピタキシャル層２、
３の表面からエッチングし、そのエッチング部分に絶縁
物１４を埋設することによって、欠陥１２が除去された
ＳｉＣ基板１００を得ることができる。この後、ＳｉＣ
基板１００に半導体素子としてのＭＯＳＦＥＴを形成す
る。

【００１７】まず、図３に示すように、ｐ型エピタキシ
ャル層３に対しマスク材１５を用いてイオン注入法によ
り表面のキャリア濃度が１×１０¹⁹ｃｍ^-3程度で接合深
さが０．５μｍとなるｎ⁺ソース領域５を形成する。次
に、マスク材１５を除去した後、図４に示すように、マ
スク材１６を用いてＲＩＥ法により、ｎ⁺ソース領域５
とｐ型エピタキシャル層３を貫通しｎ^-型エピタキシャ
ル層２に達する、深さ２．７μｍのトレンチ６を形成す
る。このトレンチ６は、ｐ型エピタキシャル層３の表面
に垂直な側面６ａおよびｐ型エピタキシャル層３の表面
に平行な底面６ｂを有する。

【００１８】この後、図５に示すように、熱酸化法によ
りトレンチ内壁に犠牲酸化膜としての熱酸化膜１７を１
１００℃で５時間程度の熱酸化工程により形成する。こ
の熱酸化により、ＲＩＥ法で形成されたトレンチ内壁の
ダメージ層が酸化される。なお、熱酸化膜１７は、トレ
ンチ６の側面６ａで厚さ５０ｎｍ、トレンチ６の底面６
ｂで厚さ５００ｎｍになる。

【００１９】そして、図６に示すように、この熱酸化膜
１７を弗酸により除去した後、マスク材１６を除去す
る。この熱酸化膜１７を除去することにより、トレンチ
内壁のダメージ層が除去される。次に、図７に示すよう
に、熱酸化法によりゲート熱酸化膜７を１１００℃で５
時間程度の一度の熱酸化工程により形成する、この熱酸
化によりトレンチ６の側面６ａに位置する厚さが５０ｎ
ｍの薄いゲート熱酸化膜７ａと、トレンチ６の底面６ｂ
に位置する厚さが５００ｎｍの厚いゲート熱酸化膜７ｂ
が形成される。さらに、ｎ⁺ソース領域５上には厚さが
５００ｎｍの厚いゲート熱酸化膜７ｃが形成される。

【００２０】続いて、図８に示すように、トレンチ６内
を、第１及び第２ポリシリコン層８ａ、８ｂにより順次
埋め戻す。この後、第１及び第２ポリシリコン層８ａ、
８ｂ上を含めたゲート熱酸化膜７上に、ＣＶＤ法により
層間絶縁層９を形成し、ソースコンタクト予定位置のｎ
⁺ソース領域５とｐ型エピタキシャル層３の表面上にあ
るゲート熱酸化膜７と層間絶縁層９を除去する。そし
て、ｎ⁺ソース領域５とｐ型エピタキシャル層３及び層
間絶縁層９上にソース電極層１０を形成するとともに、
半導体基板１の裏面にドレイン電極層１１を形成して、
図１０に示すＳｉＣパワーＭＯＳＦＥＴを完成させる。

【００２１】なお、上記した図２の欠陥除去工程におい
て、ＳｉＣ基板１００の上にレジスト１３を直接形成す
るものを示したが、ＳｉＣ基板１００とレジスト１３の
間に酸化膜を介在させて、ＲＩＥにより欠陥１２が存在
する部分のエピタキシャル層２、３を除去する場合のレ
ジスト１３の耐性を高めるようにしてもよい。（第２実施形態）上記した第１実施形態では、ＭＯＳＦ
ＥＴを形成する前のＳｉＣ基板１００に対して欠陥１２
の除去を行い、エピタキシャル層２、３の欠陥除去穴に
ＳｉＯ₂あるいはＳｉ₃Ｎ₄の絶縁物１４を埋設するも
のを示したが、ＭＯＳＦＥＴを形成する工程において、
プロセス温度が１２００℃〜１３００℃以上になると、
ＳｉＯ₂あるいはＳｉ₃Ｎ₄は変質する（ばりばりにな
って壊れる状態になる）ため、そのようなプロセス温度
を有する工程の前に欠陥除去工程を設けることはできな
い。

【００２２】上述したプロセス温度が１２００℃〜１３
００℃以上になる工程としては、例えばガードリングを
形成する工程がある。このガードリングはＭＯＳＦＥＴ
が集積化されたセル領域の外周に形成されるもので、次
のようにして形成される。図９に示すセル領域の外周部
において、図４に示すトレンチ６の形成時に、同時に溝
１８が形成される。そして、図５、図６に示す犠牲酸化
膜１７の形成・除去処理を行った後、マスク材１９を形
成して、イオン注入を行い、その後、１３００℃の熱処
理を行ってガードリング２０を形成し、マスク材１９を
除去する。このガードリング２０を形成するための熱処
理温度１３００℃が、図３以後の工程におけるプロセス
温度の中で最も高い温度となる。このガードリング２０
の形成後、図７に示すゲート酸化膜形成工程に進む。

【００２３】そこで、このようなガードリング形成工程
を有する場合には、図７に示すゲート酸化膜形成後に、
図２に示す欠陥除去工程を行う。この場合、ＳｉＣ基板
１００上にゲート酸化膜７が形成されているが、その上
にレジスト１３を形成して、図２に示す欠陥除去工程を
行う。この場合、ＳｉＣ基板１００とレジスト１３の間
にゲート酸化膜７が介在しているため、ＲＩＥを行う場
合のレジスト１３の耐性を高めることができる。

【００２４】なお、本明細書において、六方晶系の単結
晶ＳｉＣの面方位を表す場合、本来ならば所要の数字の
上にバーを付した表現をとるべきであるが、表現手段に
制約があるため、所要の数字の上にバーを付す表現の代
わりに、所要数字の後ろに「−」を付して表現してい
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態にかかるＳｉＣパワーＭ
ＯＳＦＥＴの製造方法において、ＳｉＣ基板１００を形
成する工程を説明するための断面図である。

【図２】図１に続く工程で、エピタキシャル層２、３中
の欠陥を除去する工程を説明するための断面図である。

【図３】図２に続く工程で、ｎ⁺ソース領域５を形成す
る工程を説明するための断面図である。

【図４】図３に続く工程で、トレンチ６を形成する工程
を説明するための断面図である。

【図５】図４に続く工程で、犠牲酸化膜１７を形成する
工程を説明するための断面図である。

【図６】図５に続く工程で、犠牲酸化膜１７を除去する
工程を説明するための断面図である。

【図７】図６に続く工程で、ゲート熱酸化膜７を形成す
る工程を説明するための断面図である。

【図８】図７に続く工程で、ゲート電極層８（８ａ、８
ｂ）を形成する工程を説明するための断面図である。

【図９】ガードリング２０を形成する工程を説明するた
めの断面図である。

【図１０】ＳｉＣパワーＭＯＳＦＥＴの断面図である。

【符号の説明】

１…ｎ⁺型単結晶ＳｉＣ基板、２…ｎ^-型エピタキシャ
ル層、３…ｐ型エピタキシャル層、５…ｎ⁺ソース領
域、６…トレンチ、７…ゲート熱酸化膜、８…ゲート電
極層、９…層間絶縁層、１０…ソース電極層、１１…ド
レイン電極層、１２…欠陥、１３…レジスト、１４…絶
縁物、２０…ガードリング、１００…ＳｉＣ基板。

Claims

【特許請求の範囲】

【請求項１】炭化珪素の半導体基板（１）上にエピタ
キシャル層（２、３）が形成された炭化珪素基板（１０
０）において、前記エピタキシャル層の上にレジスト（１３）を形成
し、前記半導体基板の裏面から光照射して前記レジスト
の露光を行い、現像を行った後、前記レジストをマスク
として前記エピタキシャル層をエッチングし、そのエッ
チング部分に絶縁物（１４）を埋設することを特徴とす
る炭化珪素基板の欠陥除去方法。
【請求項２】前記光照射を行う前に、前記半導体基板
の裏面を鏡面研磨することを特徴とする請求項１に記載
の炭化珪素基板の欠陥除去方法。
【請求項３】前記レジストの露光を紫外線を用いて行
うことを特徴とする請求項１又は２に記載の炭化珪素基
板の欠陥除去方法。
【請求項４】炭化珪素の半導体基板（１）上にエピタ
キシャル層（２、３）が形成された炭化珪素基板（１０
０）において、前記エピタキシャル層内の欠陥（１２）をフォトマスク
としたフォトリソグラフィ工程により、前記欠陥が存在
する部分を前記エピタキシャル層の表面からエッチング
し、そのエッチング部分に絶縁物（１４）を埋設するこ
とを特徴とする炭化珪素基板の欠陥除去方法。
【請求項５】前記絶縁物として、ＳｉＯ₂又はＳｉ₃
Ｎ₄を埋設することを特徴とする請求項１乃至４のいず
れか１つに記載の炭化珪素基板の欠陥除去方法。
【請求項６】前記エッチングを反応性イオンエッチン
グにて行うことを特徴とする請求項１乃至５のいずれか
１つに記載の炭化珪素基板の欠陥除去方法。
【請求項７】前記エピタキシャル層の上に酸化膜
（７）を形成し、その上に前記レジストを形成すること
を特徴とする請求項６に記載の炭化珪素基板の欠陥除去
方法。