JPH10116246A - バス上のアドレスの絶対的及び減算的デコード装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータ・バス上で、コンフィギュレー
ションに基づいてアドレスを絶対的及び減算的にデコー
ドする。 【解決手段】 携帯部分と該部分をドッキングするため
の拡張ベースとは、ドッキング状態に基づいて適応的に
アドレスをデコードするブリッジ回路に含まれ、該ブリ
ッジ回路は、周辺要素相互接続（ＰＣＩ）バス２００か
ら業界標準アーキテクチャ（ＩＳＡ）バス２０２にサイ
クルを渡す。ブリッジは、内部装置およびデコーディン
グを制御するコンフィギュレーション・レジスタ２２４
を含む。ブリッジ回路の各ＩＳＡバスに接続されている
内部装置および外部装置に指定されたバス・サイクル
は、絶対的にデコードされる。絶対的にデコードおよび
要求がおこなわれないサイクルは、ドッキング・ステー
タスに応じて、ブリッジ回路の一方によって減算的にデ
コードされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・バ
ス上のアドレスのデコーディングに関し、更に特定すれ
ば、コンピュータ・バス上、特に、周辺要素相互接続
（ＰＣＩ: peripheral component interconnect）バス
上で、コンピュータのコンフィギュレーション（環境設
定）に基づいてデコーディングが決定される場合に、絶
対的(positively)および減算的(subtractively)にアド
レスをデコードする装置および方法に関するものであ
る。

【０００２】

【従来の技術】パーソナル・コンピュータは、定常的に
進化し、最も低いコストで最高の性能をユーザに提供し
つつある。マイクロプロセッサおよびメモリ・システム
における性能改善の結果、コンピュータは非常に強力と
なり、従来では大型のメインフレーム・コンピュータで
なければ不可能であったようなタスクですら、今日では
パーソナル・コンピュータによって実行可能となってい
る。技術的な変化は、特に、電力消費効率が、構造、コ
スト、サイズ、重量および性能と均衡化を図られている
携帯用コンピュータの分野において代表される。多くの
コンピュータ・ユーザは、携帯用コンピュータに、デス
クトップ機が提供するもの以上を提供することを望むの
で、これは特に意欲的である。尚、本明細書では、「携
帯用コンピュータ」という用語は広い意味で用い、電池
または太陽による電力によって給電を受ける種類のコン
ピュータを指すものとする。携帯用コンピュータに精通
するものは、携帯用、引き出し可能(luggable)、ラップ
トップ、ノートブックおよびハンドへルドというような
名称のものを含むことを認識するであろう。これらは、
増々大きくなる携帯用コンピュータ・マーケット中の、
あるマーケティング区分を表わすために用いられてい
る。

【０００３】コンピュータ・システムの設計者には、多
くの選択肢が利用可能である。単に得ることができる最
高の性能のプロセッサを中心に設計しているだけでは、
高性能の製品を提供することには程遠く、競争が激しい
今日の市場では十分ではない。プロセッサは、高性能の
入出力（Ｉ／Ｏ）バス即ちメザニン(mezzanine)入出力
バスを含む、高性能の構成要素による支援がなければな
らない。システム設計者に利用可能な標準化されたＩ／
Ｏバスにはいくつかあり、それらは、ＩＳＡ(Industry
Standard Architecture：業界標準アーキテクチャ)バ
ス、ＥＩＳＡ(Extended Industry Standard Architectu
re：拡張業界標準アーキテクチャ)バス、およびＰＣＩ
(Peripheral Component Interface：周辺要素インター
フェース)バスが含まれる。今日のコンピュータは、典
型的に、これら３種類のバスのいずれかの組み合わせを
用いて設計し、ＰＣＩの性能およびＩＳＡに対する下位
互換性(backward compatibility)をユーザに提供する。
これら３種類のバスについて、当業者は熟知しているで
あろう。

【０００４】また、一製造者のコンピュータを競合から
差別化するコンピュータの特殊な構造も、設計の選択に
は必要である。携帯用コンピュータの業界では、追加的
な構造は大型化および重量化の原因となるので、これは
特に重要な課題である。例えば、ソフトウエアは大量の
記憶領域を必要とするので、大容量ハード・ディスク・
ドライブが多くの場合望ましい。しかしながら、大容量
ディスク・ドライブは、通常、携帯用コンピュータに望
まれるものよりも、はるかに大きく重い。また、携帯用
コンピュータに機能性を追加する能力を有することも望
ましい。しかしながら、拡張ベイを設けると、小型化に
支障を来すことになる。

【０００５】サイズおよび重量を犠牲にすることなくあ
る特徴を与える既知の方法の１つに、拡張ベース・ユニ
ット(expansion base unit)の使用によるものがある。
拡張ユニットは、携帯用ユニットではなく、一般にＡＣ
電力で動作し、ユーザのデスクトップ上に常駐する。ユ
ーザが机に向かって作業をしているとき、携帯用コンピ
ュータは拡張ユニットに挿入され、付加機能が提供され
る。例えば、拡張ユニットは、ローカル・エリア・ネッ
トワーク、大容量ディスク・ドライブ、フロッピ・ドラ
イブおよびその他の周辺機器に接続するためのネットワ
ーク・インターフェース・ユニットを有することができ
る。追加のハード・ドライブも、拡張ベース・ユニット
内に置くことができる。

【０００６】携帯用コンピュータおよび拡張ベース・ユ
ニット間の接続に関しては、規格がまだ確立していない
ので、通常、優先(proprietry)される。携帯用コンピュ
ータを拡張ベース・ユニットに結合する既知の方法の１
つに、既存のＩ／Ｏバスによるものがある。ＰＣＩバス
およびＩＳＡバスを有する携帯用コンピュータでは、い
ずれかのバスを用いて、拡張ベース・ユニットに接続す
ればよい。高性能化のためだけには、ＰＣＩバスが好ま
しい。加えて、ＰＣＩバスは３２ビット多重化アドレス
およびデータ・バスを提供し、そのコネクタ・サイズが
小さくて済むことも、ＰＣＩバスを望ましいものとして
いる。

【０００７】ＰＣＩバスは、メモリ、Ｉ／Ｏ空間および
コンフィギュレーション空間の３種類の物理アドレス空
間を規定する。ＰＣＩバス上でのアドレスのデコード
は、分散的である。即ち、ＰＣＩバスに結合される各装
置が、アドレスのデコード動作を実行する。ＰＣＩ仕様
は、絶対的すなわちポジティブ(positive)および減算的
(subtractive)という、２つの様式のアドレス・デコー
ディングを定義する。絶対的デコーディングの方が高速
である。何故なら、各ＰＣＩ装置は、当該装置が割り当
てられているアドレス範囲（群）内でアクセスを探すか
らである。減算的デコード装置は、他のいずれのエージ
ェントにも絶対的にデコードされていない全てのアクセ
スを受け入れるので、減算的デコーディングはＰＣＩバ
ス上で実施可能な装置は、１つのみである。このデコー
ド機構の方が遅い。何故なら、減算的デコード装置によ
って要求される前に、他の全バス・エージェントのアク
セスに対して、「第１の拒絶権(first right of refusa
l)」を与えなければならないからである。しかしなが
ら、細かく断片化されたアドレス空間に応答しなければ
ならない、標準的な拡張バスのようなエージェントに
は、非常に有用である。ＰＣＩバスに関する更に詳細な
説明、特にＰＣＩアドレシング（アドレス指定）につい
ては、１９９５年６月１日付けの、PCI Local Bus Spec
ification, Production Version, Revision 2.1におい
て見られる。これは、オレゴン州のPCI Special Intere
st Group of Hillsboro から出版されている。

【０００８】

【発明が解決しようとする課題】ＰＣＩバスのアドレシ
ング機構は、拡張ベース・ユニットを有する携帯用コン
ピュータの設計には不向きである。スタンドアローン・
ユニットのように、携帯用コンピュータは、ＰＣＩバス
上で絶対的および減算的デコーディングを処理しなけれ
ばならない。しかしながら、ベース・ユニットに結合す
る場合、スタンドアロン・ユニットとして構成した場合
に行うように、減算的デコードを維持すると、拡張ベー
ス・ユニット上のＰＣＩ装置は、拡張ベース・ユニット
上のＰＣＩ装置および減算的デコード装置双方がＰＣＩ
トランザクションを要求しようとするので、衝突(confi
lict)が発生する可能性がある。更に、ＰＣＩアドレス
が拡張ベース・ユニットに到達する前に遅れが生ずる
と、拡張ベース・ユニットがアドレスをデコードするの
を許される前に減算的デコード装置がトランザクション
を要求し、これによって事実上、拡張ベース・ユニット
上の装置をロック・アウト(lock out)する可能性があ
る。ＰＣＩバスを用いて拡張ベース・ユニットを携帯用
コンピュータに結合すると、携帯用コンピュータおよび
拡張ベース・ユニット間において非常に高性能なインタ
ーフェースを提供することになる。したがって、この問
題に対する解決策が得られることが、極めて望ましい。

【０００９】

【課題を解決するための手段】本発明の好適実施例によ
れば、二重使用ブリッジ装置(dual-use bridge device)
が、ＰＣＩアクセスをデコードするための、コンフィギ
ュレーションを変更可能なデコード・ロジックを有す
る。前記ブリッジは、ラップトップ・コンピュータ、お
よびこのラップトップ・コンピュータをドッキングする
即ち接続することができる、拡張ベースにおける使用に
都合良く設計されている。ラップトップ・コンピュータ
では、第１のブリッジが、周辺要素相互接続（ＰＣＩ）
バスおよび第１の業界標準アーキテクチャ（ＩＳＡ）バ
ス間に常駐する。拡張バスでは、第２のブリッジが、Ｐ
ＣＩバスおよび第２のＩＳＡバス間に常駐する。拡張ベ
ース内のＰＣＩバスは、ラップトップ・コンピュータが
ドッキングされると、そのＰＣＩバスに接続される。ド
ッキングされた場合のコンフィギュレーションでは、各
ブリッジはＰＣＩバス上のサイクルを受け取り、それを
デコードし、そのＩＳＡバスに渡すことができる。ま
た、ブリッジは、コンフィギュレーション・レジスタ、
および割り込みコントローラのような内部装置も含む。
これらは、バス間でサイクルを渡すことなく、入出力ア
ドレスにおいてアドレス指定可能である。内部装置は、
ラップトップ・コンピュータまたは拡張ベース、あるい
はその両方において使用するために、コンフィギュレー
ションの変更が可能となっている。

【００１０】デコード・ロジックは、その使用を定義す
る入力ピンおよびコンフィギュレーション・レジスタに
したがって構成される。ラップトップ・コンピュータま
たは拡張ベースのいずれかにおける使用により、デコー
ディングのために所定の１組の内部装置が規定される。
コンフィギュレーション・レジスタは、第１または第２
のＩＳＡバス上に常駐する外部装置のアドレス範囲も定
義することができる。デコード・ロジックは、ＰＣＩの
規則にしたがってバス・サイクルを要求するために、Ｐ
ＣＩアクセスをデコードする。ラップトップ・コンピュ
ータがドッキングされていない場合、第１のブリッジは
ＰＣＩバス上のサイクルを減算的にデコードするように
コンフィギュレーションを変更可能である。次に、これ
らのサイクルは、第１のＩＳＡバスに渡される。また、
第１のブリッジは、この第１のブリッジに対応する内部
および外部装置に指定された全ＰＣＩバス・サイクルを
絶対的にデコードし要求するように、コンフィギュレー
ションを変更することも可能である。ラップトップ・コ
ンピュータがドッキングされると、第１のブリッジは、
ＰＣＩバス上のサイクルを減算的にデコードしないよう
にコンフィギュレーションを変更可能である。加えて、
第２のブリッジは、この第２のブリッジに対応する内部
および外部装置に指定された全ＰＣＩバス・サイクルを
絶対的にデコードし要求するように、コンフィギュレー
ションを変更可能である。したがって、減算的デコーデ
ィングは、ドッキング・ステータスに応答し、所定のコ
ンフィギュレーション・レジスタと入力ピンとに基づい
て、コンフィギュレーションの変更が可能である。ま
た、本発明の適応デコーディングは、二重ＩＳＡバス・
システムも可能にする。

【００１１】

【発明の実施の形態】以下の出願は、本出願において参
照される。本願と同時に出願された、Dwight D. Riley
およびDavid J. Maguireによる、"BUS SYSTEM FOR SHAD
OWING REGISTERS"と題する米国特許出願第０８／６８
４,４８６号◎本願と同時に出願された、Dwight D. Ril
ey、JamesR. EdwardsおよびDavid J.Maguireによる、"C
IRCUIT FOR HANDLING DISTRIBUTED ARBITRATION IN A C
OMPUTER SYSTEM HAVING MULTIPLE ARBITERS"と題する米
国特許出願第０８／６８４,４１２号◎本願と同時に出
願された、David J. MaguireおよびJamesR. Edwardsに
よる、"LONG LATENCY INTERRUPT HANDLING AND INPUT/O
UTPUT WRITE POSTING"と題する米国特許出願第０８／６
８４,４８５号◎本願と同時に出願された、David J. Ma
guireおよびHung Q. Leによる、"SERIAL BUS SYSTEM FO
R SHADOWING REGISTERS"と題する米国特許出願第０８／
６８４,７１０号◎本願と同時に出願された、Gregory
N. Santos、David J. Maguire、Dwight D.Riley、およ
びJames R. Edwardsによる、"TWO ISA BUS CONCEPT"と
題する米国特許出願第０８／６７１,３１６号◎本願と
同時に出願された、Gregory N. Santos、David J. Magu
ire、William C. Hallowell、およびJames R. Edwards
による、"RECONFIGURABLE DUAL MASTER IDE INTERFACE"
と題する米国特許出願第０８／６８４,４９０号◎本願
と同時に出願された、Richard S. Lin、David J. Magui
re、James R. EdwardsおよびDavid J. Delisleによ
る、"COMPUTER SYSTEM INCORPORATING HOT DOCKING AND
UNDOCING CAPABILITIES WITHOUT REQUIRING A STANDBY
OR SUSPEND MODE"と題する米国特許出願第０８／６８
４,２５５号◎これらは全て本発明の譲受人に譲渡され
たものである。

【００１２】これより図１を参照して本発明の実施例を
説明する。図１には、本発明を利用したコンピュータ・
システムのブロック図が示されている。図示のコンピュ
ータ・システムは、ラップトップ部分Ｌ（以後、ラップ
トップ・コンピュータＬと呼ぶ）と、拡張ベース・ユニ
ット部分Ｅ（移行、拡張ベースＥと呼ぶ）とに分割され
ている。ラップトップ・コンピュータＬは、動作的に自
律（autonomous）装置であり、遠隔計算処理のために、
拡張ベースＥから着脱自在となっている。ラップトップ
・コンピュータＬを拡張ベースＥにドッキングしている
間、ラップトップ・コンピュータＬはＡＣ電力で動作
し、ラップトップ・コンピュータＬが拡張ベースＥから
取り外されている間、ラップトップ・コンピュータＬは
電池電力によって動作する。拡張ベースＥから取り外さ
れている間ＡＣ電力でラップトップ・コンピュータを動
作させるための機構も設けられている。拡張ベースＥ
は、典型的に、ラップトップ部分Ｌには含まれていない
機能の拡張性を得るためのものである。

【００１３】中央演算装置（ＣＰＵ）１００がラップト
ップ・コンピュータＬ内に備えられており、これはInte
l Pentiumおよび同等のマイクロプロセッサまたはその
他の様々なマイクロプロセッサのような、汎用のマイク
ロプロセッサである。ＣＰＵ１００は、キャッシュ・メ
モリ１０２、モービル（移動）周辺要素相互接続バス・
キャッシュ・コントローラ（ＭＰＣ）１０８および１対
のモービル・データ・バッファ（ＭＤＢ）１０４のよう
なシステム・ロジックとの通信のために、ホスト・バス
１１０に結合されている。キャッシュ・メモリ１０２
は、ＣＰＵ１００のための従来のキャッシュ・メモリで
あり、好ましくは、高速同期バースト・ランダム・アク
セス・メモリ（ＲＡＭ）から成る。ＭＰＣ１０８は、キ
ャッシュ・メモリ１０２へのインターフェースを備え、
タグＲＡＭおよびその他のロジックを含み、キャッシュ
・メモリ１０２の様々なキャッシュ方法、サイズ、およ
び速度コンフィギュレーションを構築する。

【００１４】ＭＰＣ１０８およびＭＤＢ１０４もシステ
ム・メモリ１０６および周辺要素相互接続（ＰＣＩ）バ
ス１１２に結合されている。当業者は、本明細書の従来
の技術において言及することによって本願にも含まれて
いることとした、ＰＣＩバスまたはＰＣＩの仕様に精通
しているであろう。ＭＰＣ１０８は、システム・メモリ
１０６にアドレスおよびコントロール（制御）の信号を
供給する。システム・メモリ１０６は、２５６Ｍバイト
までの従来のダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）で構成される。ＭＤＢ１０４は、ホスト
・バス１１０およびシステム・メモリ１０６間に６４ビ
ットのデータ経路を与えると共に、ＰＣＩバス１１２に
３２ビットのデータ経路を与える。ＭＰＣ１０８および
ＭＤＢ１０４は、プロセッサ／キャッシュ・インターフ
ェース、システム・メモリ・インターフェース、および
ＰＣＩバス・インターフェース１１２という、３種類の
主要機能インターフェースを有する、所有権を主張でき
る装置(proprietary device)である。ＭＤＢ１０４はこ
れら３種類のインターフェース間のデータをバッファ記
憶する役目を担い、一方ＭＰＣ１０８はアドレス、コマ
ンドおよびコントロールを処理する役目を担う。これら
のインターフェースの各々は、互いに独立して動作し、
３種類のインターフェースのいずれか２つの間のリード
（読み出し）およびライト（書き込み）のための掲示
（ポスティング：posting)のためのキューを含む。プロ
セッサ／キャッシュ・インターフェースは、ＣＰＵ１０
０に、リード・サイクルにサイクルをパイプライン化さ
せ、更に、パイプライン・サイクルを実行している間
に、タグＲＡＭへのスヌープ・アクセス(snoop access)
を発生することができる。メモリ・インターフェース
は、システム・メモリ１０６を制御し、制御信号をＭＤ
Ｂ１０４に発生する。また、このインターフェースは、
これらのＰＣＩマスタがリード多重コマンド(read mult
iple command)を発生するための、リード先行処理(read
ahead operation)を可能にする。ＰＣＩインターフェ
ースは、ＣＰＵ１００がＰＣＩバス１１２にアクセスし
ているとき、ＭＰＣ１０８にＰＣＩマスタとして機能さ
せ、ＰＣＩ装置がシステム・メモリ１０６にアクセスす
るとき、ＰＣＩスレーブとして機能させる。

【００１５】ＰＣＩバス１１２は、ラップトップ・コン
ピュータＬおよび拡張ベースＥ間に通信導体を提供す
る。ＰＣＩバス１１２の部分１１２ａは、ラップトップ
・コンピュータＬ内に常駐し、ＰＣＩバス１１２の各信
号に対するクイックスイッチ１４６を含む。クイックス
イッチ１４６は、低損失のシリアル・インラインＭＯＳ
ＦＥＴ素子であり、そのゲートはドッキング検出手段に
接続され、ホット・プラグ能力(hot plug capabilitie
s)を与える。ラップトップ・コンピュータＬを拡張ベー
スＥにドッキングすると、拡張ベースＥ内のＰＣＩバス
１１２の部分１１２ｂは、部分１１２ａに結合され、拡
張ＰＣＩバス１１２が形成される。

【００１６】ラップトップ・コンピュータＬにおいて、
ＰＣＩバス１１２ａは、更に、ビデオ・グラフィック・
コントローラ１１４、カードバス・インターフェース１
１６（即ち、１１６ａ）および、モービル一体化システ
ム・コントローラ（ＭＩＳＣ）１１８（即ち、１１６
ｂ）に結合されている。拡張ベースＥにおいては、ＰＣ
Ｉバス１１２ｂは、更に、第２のＭＩＳＣ１１８（即
ち、１１８ｂ）、２つのＰＣＩスロット１４８、および
第２のカードバス・インターフェース１１６（即ち、１
１６ｂ）に結合されている。ビデオ・グラフィック・コ
ントローラ１１４は、更に、低電力の液晶表示装置（Ｌ
ＣＤ）１２０、またはその代わりとして陰極線管（ＣＲ
Ｔ）型のモニタに結合されている。カードバス・インタ
ーフェース１１６は、ネットワーク用カード、モデム・
カード、固体記憶カード、および好ましくはパーソナル
・コンピュータ・メモリ・カード国際協会（ＰＣＭＣＩ
Ａ：personal memory card international associatio
n）型の回転記憶カード(rotating storage card)のよう
な、追加型カード(add-on card)１２０と通信するため
に設けられている。ＭＩＳＣ１１８は、業界標準アーキ
テクチャ（ＩＳＡ）バス１３８または１４０、およびハ
ード・ドライブ１２２と通信するための、一体化ドライ
ブ電子回路（ＩＤＥ）ハード・ドライブ・インターフェ
ースを与える。ＭＩＳＣ１１８は、ＭＩＳＣ−Ｌ１１８
ａのようなラップトップ・コンピュータＬ、およびＭＩ
ＳＣ−Ｅ１１８ｂのような拡張ベースＥの双方において
使用するために、入力ピン（LAP_EXT_ )に基づいてコン
フィギュレーション（環境設定）の変更が可能である。
図１に示すように、LAP_EXT_をハイ（高レベル）に引き
上げると、ＭＩＳＣ１１８はＭＩＳＣ−Ｌ１１８ａとし
て構成され、LAP_EXT_をロー（低レベル）に引き下げる
と、ＭＩＳＣ１１８はＭＩＳＣ−Ｅ１１８ｂとして構成
される。このように、２つのＭＩＳＣ装置１１８ａ、１
１８ｂがＰＣＩバス１１２に結合され、ＭＩＳＣ−Ｌ１
１８ａがＰＣＩバス部分１１２ａに結合され、ＭＩＳＣ
−Ｅ１１８ｂがＰＣＩバス部分１１２Ｂに結合される。
更に、ＭＩＳＣ−Ｌは内部ＩＳＡバス１３８に結合さ
れ、一方、ＭＩＳＣ−Ｅは外部ＩＳＡバス１４０に結合
される。

【００１７】信号名の終端にある記号"_"または"#"は、
ロー電圧のときに当該信号のアクティブ状態が生じるこ
とを示す。"_"または"#"がない場合、当該信号はハイ電
圧でアクティブになることを示す。ＭＩＳＣ−Ｌ１１８
ａおよびＭＩＳＣ−Ｅ１１８ｂの一般的な機能は非常に
似ているので、ここでは簡略化のためにこれらを一緒に
論ずることにする。ＭＩＳＣ１１８はＰＣＩバス１１２
をＩＳＡバス１３８／１４０にブリッジし、ＰＣＩバス
１１２上のマスタおよびスレーブの双方として、および
ＩＳＡバス１３８、１４０上のバス・コントローラとし
て機能する。更に、ＭＩＳＣ１１８はＰＣＩバス・アー
ビタ、ＩＳＡバス・アービタ、８２３７と互換性のある
ダイレクト・メモリ・アクセス（ＤＭＡ）コントロー
ラ、高速ＩＤＥハード・ドライブ用拡張ＤＭＡコントロ
ーラ、８２５４と互換性のあるタイマ、８２５９と互換
性のある割込コントローラ、ホット・ドッキング支援ロ
ジック、システム・パワー（電力）管理ロジック、およ
びプラグ・アンド・プレイ支援部（全てが図１に示され
ている訳ではない）を含む。いくつかの構成要素は、初
期化時にソフトウエアによってディゼーブル（不能化）
され、二重機能の衝突を防止する。また、ＭＩＳＣ１１
８には、ＭＩＳＣ−Ｅ１１８ｂからＭＩＳＣ−Ｌ１１８
ａに割り込みを直列的に渡す、シリアル割込インターフ
ェース１１４もあり、ＰＣＩを基本とするシステムにお
いて、標準的なＩＳＡ割り込みに対応するための割込ア
ーキテクチャを備えている。

【００１８】ＭＩＳＣ１１８およびＩＳＡバス１３８、
１４０は、モービル・スーパー入出力（ＭＳＩＯ）１２
４周辺装置において組み合わせられているもののよう
な、標準的ＩＳＡ周辺装置に対応可能とする。ＭＳＩＯ
１２４周辺装置は、１４６８１８と互換性のあるリアル
・タイム・クロック（ＲＴＣ）、標準的フロッピ・ドラ
イブ１３０にインターフェースするためのフロッピ・コ
ントローラ、８０５１と互換性があり、標準的キーボー
ド１３２およびポインティング・デバイス１５０と通信
し、キーボード１３２上でスキャニングおよびキー・コ
ードの変換を行い、更にパワー（電力）管理機能を実行
するためのマイクロコントローラ、標準的シリアル・ポ
ート１３６を与えるユニバーサル非同期受信／送信機
（ＵＡＲＴ）、ならびにパラレル・ポート１３４のため
のパラレル・ポート・ロジックのような、標準的ＩＳＡ
周辺装置の組み合わせを有する適宜のチップである。リ
ード・オンリ・メモリ（ＲＯＭ）１２６はＭＳＩＯ１２
４と結合され、８０５１マイクロコントローラにコード
を供給する。加えて、ＲＯＭ１２６は基本入出力サービ
ス（ＢＩＯＳ）コードをＣＰＵ１００に供給する。この
コードは、ＲＯＭ１２６からコピーされ、システムの初
期化時にシステム・メモリ１０６内に保存(shadow)され
るので、その後、８０５１マイクロコントローラは、ア
クセスのためにＣＰＵ１００と競合することなく、ＲＯ
Ｍ１２６にアクセスすることができる。シリアル・バス
１５２は、パワー管理およびホット・ドッキングに関す
る情報を通信するために設けられている。

【００１９】ラップトップ・コンピュータＬには、モデ
ムおよびオーディオ周辺装置１２８も設けられており、
ＩＳＡバス１３８に結合されている。モデムおよびオー
ディオ周辺装置１２８は、電話機Ｔに結合するための標
準的電話通信ポート、および１対のステレオ・スピーカ
Ｓに結合するためのインターフェースを含む。拡張ベー
スＥでは、３つのＩＳＡ拡張スロット１４２が、標準的
ＩＳＡカードのために設けられている。

【００２０】次に図２を参照すると、モービル一体化シ
ステム・コントローラ（ＭＩＳＣ）１１８の詳細ブロッ
ク図が示されている。ＭＩＳＣ１１８は、ＰＣＩバス１
１２内においてマスタおよびスレーブの両方として機能
するためのＰＣＩインターフェース・ロジック２００、
およびＩＳＡバス１３８、１４０上でバス・コントロー
ラとして機能するためのＩＳＡインターフェース２０２
を含む。ＭＩＳＣ１１８は、更に、ＰＣＩバス・アービ
タ２０４およびＩＳＡバス・アービタ２０６、ライト・
ポスト・バッファ(write post buffer)２０８、リード
先行バッファ２１０、およびライト・アセンブリ・ラッ
チ(write assembly latch)２１２も含む。ＭＩＳＣ１１
８は、更に、内部ＰＣＩマスタ／スレーブ・ロジック、
ＰＣＩライト・ポスティングおよびＥＤＭＡライト・バ
ッファ２２０を含む拡張直接メモリ・アクセス（ＤＭ
Ａ）コントローラ２１４、ＩＳＡバス・マスタ・ロジッ
ク２１６、および分散型ＤＭＡに対応する再試行（リト
ライ）エンジン(retry engine)２１８を含む。再試行エ
ンジンは、ＤＭＡコントローラに指定されたサイクル
を、分散型ＤＭＡサイクルとしてリトライさせる。ま
た、ＭＩＳＣ１１８は、１対のＤＭＡコントローラ２２
２も内蔵し、分散型ＤＭＡアーキテクチャにおいてマス
タＤＭＡとして機能する７つのＩＳＡ ＤＭＡチャネル
全てに対応する。また、ＭＩＳＣ１１８は、コンフィギ
ュレーション・レジスタ（CONGIG REGS）２２４のよう
な内部ＰＣＩスレーブ、８２５９と互換性のある割込コ
ントローラ２２６、パワー管理ロジック２２８、および
８２５４と互換性のあるタイマ２３０も含む。

【００２１】ＰＣＩコンフィギュレーション・レジスタ
は、初期化装置選択(IDSEL)信号がハイで、アドレス／
データ・ビット０〜１(AD[1:0])が００のとき、ＰＣＩ
アドレス・ビット７〜２およびコマンド／バイト・イネ
ーブル・ビット３〜０(C/BE[3:0]_]からデコードされる
３２ビット・レジスタとなる。IDESELは、コンフィギュ
レーション・レジスタに対するコンフィギュレーション
・リード／ライト・トランザクションの間、チップ・セ
レクトとして従来より用いられているＰＣＩ信号であ
る。ＭＩＳＣ１１８では、IDSELは、LAP_EXT_信号に基
づいて内部で発生される。LAP_EXE_がハイの場合、AD[3
1]信号がIDSEL信号として用いられる。LAP_EXE_がロー
の場合、AD[30]信号がIDSEL信号として用いられる。こ
のように、各ＭＩＳＣ、ＭＩＳＣ−Ｌ１１８ａおよびＭ
ＩＳＣ−Ｅ１１８ｂは、等しい１組のコンフィギュレー
ション・レジスタを有するが、固有のコンフィギュレー
ション・アドレス空間においてアドレス指定される。本
発明によるＭＩＳＣ１１８コンフィギュレーション・レ
ジスタのリストを表１及び２に示す。

【００２２】

【表１】

【００２３】

【表２】

【００２４】シリアル・インターフェース・ロジック２
３２は、シリアル・バス１５２を通じてＭＳＩＯ１２４
に通信するために備えられている。また、シリアル割込
ロジック２３４は、シリアル割込バス１４４を通じてＭ
ＩＳＣ−Ｅ１１８ｂおよびＭＩＳＣ−Ｌ１１８ａ間で割
り込みを伝達するために備えられている。ＩＳＡプラグ
・アンド・プレイ・ロジック２３６は、ＩＳＡバス１３
８、１４０上に、プラグ・アンド・プレイ互換ＩＳＡ装
置を構成するために備えられている。これら内部機能の
各々は、多数のＩ／Ｏレジスタを含む。好適実施例によ
るＭＩＳＣ１１８内部Ｉ／Ｏレジスタのリストを表３及
び４に示す。レジスタの中にはＭＩＳＣ−Ｌ１１８ａま
たはＭＩＳＣ−Ｅ１１８ｂに割り当てられるものがあ
り、他のレジスタにはＭＩＳＣ−Ｌ１１８ａおよびＭＩ
ＳＣ−Ｅ１１８ｂ間で分配されるものがあり、更に他の
レジスタにはＭＩＳＣ−Ｌ１１８ａおよびＭＩＳＣ＿Ｅ
１１８ｂによって共有されるものがあることに留意され
たい。この構成は、内部Ｉ／Ｏ絶対的（ポジティブ）デ
コード・イネーブル・コンフィギュレーション・レジス
タに基づくものである。このレジスタは、図ではコンフ
ィギュレーション・レジスタ２２４として表されてお
り、表５に記載されている。

【００２５】

【表３】

【００２６】

【表４】

【００２７】

【表５】

【００２８】内部Ｉ／Ｏポジティブ・デコード・イネー
ブル・コンフィギュレーション・レジスタには、図３に
示すように、ＭＩＳＣ−Ｌデコード・イネーブル・ビッ
トが含まれており、ＭＩＳＣ１１８内のＩ／Ｏアドレス
の絶対的デコーディングをディゼーブルする。コンピュ
ータ・システムＣの初期化時に、ソフトウエアがＭＩＳ
Ｃ−Ｌ１１８ａ内のビット０をセットするので、ＭＩＳ
Ｃ−Ｌ１１８ａは、ＭＩＳＣ−ＬにマップされたＩ／Ｏ
アドレスを絶対的にデコードする。このビットは、ＭＩ
ＳＣ−Ｅ１１８ｂ内でクリアされるので、ＭＩＳＣ−Ｅ
は、ＭＩＳＣ−Ｌ１１８ａにマップされたＩ／Ｏアドレ
スを、絶対的にデコードすることはない。

【００２９】ＰＣＩによって起動されたＩ／Ｏサイクル
では、ＭＩＳＣ１１８はＩ／Ｏアドレスをデコードし、
当該Ｉ／Ｏサイクルが、内部ＭＩＳＣＩ／Ｏレジスタに
対するものか、分散ＤＭＡＩ／Ｏレジスタに対するもの
か、またはＩＳＡバス１３８または１４０上にマップさ
れた装置に対するものかについて判定を行う。ＰＣＩに
よって起動されたＩ／Ｏサイクルが分散ＤＭＡレジスタ
を対象とする場合、分散ＤＭＡプロトコルが、ＭＩＳＣ
−Ｌ１１８ａおよびＭＩＳＣ−Ｅ１１８ｂによって起動
される。分散ＤＭＡに関するこれ以上の情報は、"INTER
FACING DIRECTMEMORY ACCES DEVICES TO A NON-ISA BU
S"と題する、米国特許出願第０８／５７０，３９４号に
記載されており、この言及により本願にも含まれている
ものとする。ＰＣＩによって起動されたＩ／Ｏサイクル
がＩＳＡバス１３８または１４０上にマップされた装置
を対象とする場合、各ＭＩＳＣ−Ｌ１１８ａまたはＭＩ
ＳＣ−Ｅ１１８ｂは、そのサイクルをＩＳＡバスに渡
す。ＭＩＳＣ−Ｌは、ＩＳＡバス１３８上にマップされ
たＩ／Ｏアクセスを絶対的にデコードし、ＭＩＳＣ−Ｅ
１１８ｂが存在しない場合、当該Ｉ／Ｏアドレスを減算
的にデコードすることも可能である。ＭＩＳＣ−Ｅ１１
８ｂがコンピュータ・システムＣ内に存在する場合、こ
のＭＩＳＣ−Ｅ１１８ｂは減算デコード・エージェント
であり、それ自体のＩＳＡバス１４０にマップされた装
置に対するＩ／Ｏアクセスを常に減算的にデコードす
る。ＭＩＳＣ−ＬまたはＭＩＳＣ−Ｅのような減算デコ
ード・エージェントを固有にセットするために、内部Ｉ
／Ｏポジティブ・デコード・イネーブル・コンフィギュ
レーション・レジスタ内のビット３を、ＭＩＳＣ−Ｌ１
１８ａまたはＭＩＳＣ−Ｅ１１８ｂのいずれかにセット
する。したがって、ラップトップ・コンピュータＬが拡
張ベースＥ内にドッキングされている場合、２つのＩＳ
Ａバスがその中に存在し、ＩＳＡ装置のデコーディング
は、ＭＩＳＣ１１８装置の適応デコーディングによって
処理される。ＭＩＳＣ−Ｌ１１８ａおよびＭＩＳＣ−Ｅ
１１８ｂの二重化されたＩＳＡ機能は、ＩＳＡバス１３
８またはＩＳＡバス１４０上で用いるために、選択可能
にイネーブル状態にされる。

【００３０】ＭＩＳＣ１１８内の外部Ｉ／Ｏポジティブ
・デコード・イネーブル・コンフィギュレーション・レ
ジスタは、いくつかの外部Ｉ／Ｏアドレス範囲のポジテ
ィブ・デコードを選択的に制御する。このレジスタは、
コンフィギュレーション・レジスタ２２４としても表わ
される。これら外部Ｉ／Ｏアドレス範囲のリストを表６
及び７に示す。外部Ｉ／Ｏポジティブ・デコード・イネ
ーブル・コンフィギュレーション・レジスタは、ＭＩＳ
Ｃ−Ｌの内部Ｉ／Ｏポジティブ・デコード・コンフィギ
ュレーション・レジスタのビット０がセットされたとき
に、ＭＩＳＣ−Ｌ１１８ａ内でイネーブルされる。この
ビットは初期化時にＭＩＳＣ−Ｅ１１８ｂにおいてクリ
アされ、これによって、ＭＩＳＣ−Ｅ１１８ｂ内のこれ
ら外部Ｉ／Ｏアドレス範囲の絶対的（ポジティブ）デコ
ーディングをディゼーブルする。このように、ＭＩＳＣ
−Ｌ１１８ａの外部Ｉ／Ｏポジティブ・デコード・イネ
ーブル・コンフィギュレーション・レジスタ内でイネー
ブルされない外部Ｉ／Ｏ装置は、ＭＩＳＣ−Ｅ１１８ｂ
によって減算的にデコードされ、ＩＳＡバス１４０に渡
される。

【００３１】したがって、ＭＩＳＣ１１８に関して特に
興味深いのは、ＰＣＩインターフェース２００、ポジテ
ィブ・デコーダ２３８、コンフィギュレーション・レジ
スタ２２４、および再試行（リトライ）エンジン２１８
を含む、ＰＣＩアドレスのためのアドレス・デコーディ
ング機構である。

【００３２】

【表６】

【００３３】

【表７】

【００３４】本発明の更なる詳細に入る前に、ＰＣＩト
ランザクションについて簡単に論じておくことが適切と
思われる。図３を簡単に参照すると、ＰＣＩリード（読
出）・トランザクションが示されている。図３における
信号名称は、ＰＣＩバス規則による一般的な信号名であ
る。あらゆるトランザクションは、アドレス・フェーズ
から始まり、このフェーズの間に、アドレス／データ・
ピン（AD）がアドレスを転送し、コマンド／バイト・イ
ネーブル(C/BE_)が命令コードを転送する。アドレス・
フェーズの後に、１回以上のデータ・フェーズが続く。
データ・フェーズの間、同一のADピンがデータを転送
し、C/BE_信号はバイト・イネーブル情報を転送する。
バースト・サイクルでは、多数のデータ・フェーズが、
単一のアドレス・フェーズの後に続くことができる。Ｐ
ＣＩ技術では、ＰＣＩバス上の装置は、エージェントと
呼ばれる。要求元のＰＣＩエージェントは、ＣＰＵ１０
０またはバス・マスタとして機能するＭＩＳＣ１１８の
ように、イニシエータ(initiator)として知られ、アド
レスされたＰＣＩエージェントは、ＣＰＵ１００がＭＩ
ＳＣ１１８に書き込みを行う場合のように、ターゲット
(target)として知られている。あらゆる転送は、FRAME_
信号のアサートから開始する。ＰＣＩバス１１２上の装
置は全て、アドレスおよびバス・コマンドをデコード
し、アドレスされたＰＣＩターゲットは、DEVSEL_信号
をアサートすることにより、サイクルを要求する。ター
ゲットは、ターゲット・レディ(TRDY_)信号をアサート
することにより、データの受信または転送の準備ができ
ていることを示す。加えて、イニシエータも、イニシエ
ータ・レディ(IRDY_)信号をアサートすることにより、
イニシエータが準備完了していることをＰＣＩターゲッ
トに示さなければならない。データ・フェーズは、デー
タが転送されたときに完了する。これが生じるのは、IR
DY_およびTRDY_の双方が、同一のクロック・エッジ上に
おいてアサートされたときである。IRDY_がアサートさ
れたときのみ、FRAME_をアサートすることができ、これ
によってトランザクションを終了する。

【００３５】次に図４を参照すると、ＰＣＩバス１１２
からのアドレスのデコーディングを担うＭＩＳＣ１１８
の部分が示されている。ＰＣＩスレーブ・ロジック２０
０は、ＰＣＩバス１１２またはＭＩＳＣ１１８内部のロ
ジックから、所定の信号を受け取る。かかる信号には、
ＰＣＩアドレス・ビット０，１のラッチされたバージョ
ン(PCI_ADDR[ 1:0])、ＰＣＩアドレス／データ・ビット
(I_AD[3 1:30])、ＰＣＩコマンド・ビット３〜０のラ
ッチされたバージョン (PCI_CMD[3:0])、ＰＣＩバス・
コマンドおよびバイト・イネーブル・ビット０〜３ (I_
CBE[3:0])、ＰＣＩフレーム信号(I_FRAME)、ＰＣＩレデ
ィ信号(I_IRDY_)、ＰＣＩ装置選択信号(I_DEVSEL_)、お
よびＰＣＩロック信号(I_PCILOCK_)が含まれる。ＰＣＩ
バス上のスレーブとして機能する場合、ＭＩＳＣ１１８
はＰＣＩバス１１２に所定の信号を供給する。これらの
信号には、ＰＣＩ装置選択信号(O_DEVSEL_)、ＰＣＩタ
ーゲット・レディ・信号(O_TRDY_)、およびＰＣＩスト
ップ信号(O_STOP_)が含まれる。

【００３６】絶対デコーダ２３８は、ＰＣＩアドレス、
コンフィギュレーション・レジスタ２２４からの複数の
デコード・イネーブル信号、および様々な他の信号を受
け取り、アドレス・デコード信号を発生する。再試行
（リトライ）エンジン２１８は、ＤＭＡおよびフロッピ
・デコード信号を受け取り、分散ＤＭＡの目的のために
デコード信号にフィルタ処理を施し、対応するデコード
信号を発生する。ＰＣＩスレーブ・ロジック２００は、
デコード信号、コンフィギュレーション・レジスタ２２
４からのデコード・イネーブル、およびＭＩＳＣ１１８
の入力ピンからの内部コンフィギュレーション(I_LAP_E
XP_)信号を受け取り、ＰＣＩ装置選択(O_DEVSEL_)信
号、ターゲット・レディ(O_TRDY_)信号、およびストッ
プ(O_STOP_)信号を発生する。ＭＩＳＣ−Ｌデコード・
イネーブル(MISCL_DEC_EN)信号および減算的デコード・
イネーブル(SUB_DECODE_EN)信号は、ＭＩＳＣ１１８の
内部Ｉ／Ｏ絶対デコーダ・イネーブル・レジスタから
の、ソフトウエアによるコンフィギュレーションの設定
が可能なビットである。MISCL_DEC_ENビットは、セット
されると、ＭＩＳＣ１１８にマップされたＩ／Ｏアドレ
スをＭＩＳＣ１１８に絶対的にデコードさせ、クリアさ
れると、ＭＩＳＣ１１８はこれらのＩ／Ｏアドレスを絶
対的にデコードしない。好ましくは、ソフトウエアが、
ＭＩＳＣ−Ｌ１１８ｂ内のこのビットをセットし、ＭＩ
ＳＣ−Ｅ１１８ｂ内のこのビットをクリアする。SUB_DE
CODE_ENビットは、セットされると、ＭＩＳＣ１１８が
ＰＣＩバス１１２上の減算的デコーダとなり、クリアさ
れると、絶対的にデコードされたアドレス上でのみＭＩ
ＳＣ１１８にサイクルを受け入れさせる。このビット
は、ラップトップ・コンピュータＬが拡張ベースＥ内に
ドッキングされているか否かに応じて、ソフトウエアに
よってコンフィギュレーションの変更が可能である。ド
ッキングされている場合、このビットは、ＭＩＳＣ−Ｅ
１１８ｂにおいてはセットされ、ＭＩＳＣ−Ｌ１１８ａ
においてはクリアされる。また、ドッキングされていな
い場合、このビットはＭＩＳＣ−Ｌ１１８ａ内でセット
される。

【００３７】図５〜図１１は、好適実施例にしたがっ
て、ある選択信号を発生するためのロジックを示す。当
業者にとっては、本発明の精神から逸脱することなく、
他の論理回路でも同等の機能性を与え、アドレスを変更
可能であることが明らかであろう。図５には、ＲＯＭ１
２６にアクセスするために使用する、ＲＯＭチップ選択
デコーダ３００が示されている。ＭＩＳＣ−Ｌ１１８ａ
またはＭＩＳＣ−Ｅ１１８ｂのいずれかをプログラム
し、デコードされた領域に対するＲＯＭチップ・セレク
トを行うことができるが、双方でないことが好ましい。
ＲＯＭ１２６がアドレスされているときを示すために、
多数のアドレス比較器が設けられている。ＭＩＳＣ１１
８は、固定メモリ領域およびプログラム可能メモリ領域
の双方を含み、ＰＣＩによって開始されたメモリ・サイ
クルが、ＭＩＳＣ−Ｌ１１８ａの後ろで絶対的にデコー
ドされ内部ＩＳＡバス１３８に渡されるのか、あるいは
ＭＩＳＣ−Ｅ１１８ｂの後ろで減算的にデコードされ内
部バス１４０に渡されるのかを判定する。アドレス範囲
000E000h〜000FFFFFhに対するメモリ・リード・サイク
ルおよびメモリ・ライト・サイクルの間、ＲＯＭチップ
・セレクト(ROM_CS)信号が絶対的にデコードされ、FFFE
000h〜FFFFFFFFhにエリアス(alias)が作られる。作られ
たエリアスの１２８ｋ(FFFE0000h〜FFFFFFFFh)および上
位６４ｋ(000F0000h〜000FFFFFh)に対するＲＯＭチップ
・セレクト・デコードは、コンフィギュレーション・レ
ジスタ２２４からのアービタ・マスタ・モード(ARB_MAS
TER)信号によって、ＭＩＳＣ−Ｌ１１８ａの後ろで常に
イネーブルされマップされている。ＭＩＳＣ１１８がリ
セットされると、I_LAP_EXP_信号の状態によって、ＭＩ
ＳＣ−Ｌ１１８ａがアービトレーション・マスタ(arbit
ration master)として構成され、ＭＩＳＣ−Ｅ１１８ｂ
がアービトレーション・スレーブとして構成される。し
たがって、ＭＩＳＣ−Ｌ１１８ａのみが、アサートされ
たARB_MASTER信号を有する。下位の６４ｋブロック(000
E0000h〜000EFFFFh)は、コンフィギュレーション・レジ
スタ２２４からのＲＯＭチップ・セレクト・イネーブル
(ROMCS_EN)信号によって、ソフトウエア的にイネーブル
される。ＭＩＳＣ−Ｌ１１８ａまたはＭＩＳＣ−Ｅ１１
８ｂのいずれかを、このメモリ領域をデコードするよう
に設定することができるが、双方を設定することはでき
ない。

【００３８】先に定義した１２８ｋに加えて、ＭＩＳＣ
１１８は追加の１２８ｋのデコード領域を与え、FFFC00
00h〜FFFDFFFFhに配置する。これは、コンフィギュレー
ション・レジスタ２２４からの別のＲＯＭチップ・セレ
クト・イネーブル(A_ROMCS_EN)信号によって、ソフトウ
エア的にイネーブルされる。ＭＩＳＣ−Ｌ１１８ａまた
はＭＩＳＣ−Ｅ１１８ｂのいずれかを、このメモリ領域
をデコードするように設定することができるが、双方を
設定することはできない。図５には、ＣＯＭ１およびＣ
ＯＭ２として知られている、標準的な非同期通信ポート
にアクセスするためのシリアル・ポート・デコード・ロ
ジック３０４が示されている。ＰＣＩアドレス信号は、
１対のアドレス比較器３０６に受け取られ、ＣＯＭポー
トがアドレスされているときを示す。ＣＯＭ１は、Ｉ／
Ｏアドレス3F8〜3FFhにおいてアクセスされ、ＣＯＭ２
はＩ／Ｏアドレス2F8〜2FFhにおいてアクセスされる。
シリアル・ポートＣＯＭ３およびＣＯＭ４に対するロジ
ックを図８示す。信号COM1_DECおよびCOM2_DECは、それ
ぞれ、ポートＣＯＭ１およびＣＯＭ２に対する選択イン
ディケータとなる。

【００３９】図６を参照すると、標準的な一体化ドライ
ブ電子回路（ＩＤＥ）に準拠したハード・ドライブおよ
びその他のＩＤＥと互換性のある装置にアクセスするた
めの、ＭＩＳＣ１１８のハード・ドライブ・デコード・
ロジック３０８、３１０が示されている。デコーダ３０
８は、チャネル１上のＩＤＥ装置にアクセスするため
に、IDE1_CS1信号およびIDE1_CS3信号を供給する。ＰＣ
Ｉアドレスがレガシ（legacy)・アドレス(h1Fxおよびh3
f6)またはプログラム可能ベース・アドレス(BAR0および
BAR1)と等しいとき、多数のアドレス比較器３１２が指
示を与える。デコーダ３１０は、チャネル２上のＩＤＥ
装置にアクセスするために、IDE2_CS1信号およびIDE2_P
IO_EN信号を供給する。ＰＣＩアドレスがレガシ・アド
レス(h17xおよびh376)またはプログラム可能ベース・ア
ドレス(BAR2およびBAR3)と等しいとき、多数のアドレス
比較器３１４が指示を与える。ＭＩＳＣ１１８は、４台
までのＩＤＥ装置のために、２つのＩＤＥチャネルを受
け持つ。各チャネルは、それぞれ、IDE1_PIO_EN信号お
よびIDE2_PIO_EN信号によって、ソフトウエア的にイネ
ーブルされる。イネーブル信号およびプログラム可能ベ
ース・アドレスは、コンフィギュレーション・レジスタ
２２４から供給される。チャネル１に対するデフォルト
Ｉ／Ｏアドレスは、1F0〜1f7hであり、ステータス（状
態）は3F6hにある。また、チャネル２に対するデフォル
トＩ／Ｏアドレスは170〜177hであり、ステータスは376
hにある。

【００４０】図７を参照すると、複数のＩＳＡ装置およ
びＩ／Ｏレジスタのためのデコード・ロジックが示され
ている。好適実施例による図７の回路によってデコード
されるＩＳＡ装置およびＩ／Ｏレジスタの好適なリスト
のために、表８及び９を参照する。表８及び９に提示し
た装置は、各々、セレクト信号を有し、セレクト信号は
ＯＲゲート３２０に受け取られる。表５は３４種類の装
置を示し、各装置は対応するＩ／Ｏアドレス（Ｂ）を有
し、このＩ／Ｏアドレス（Ｂ）は所定のＰＣＩアドレス
・ビット(A)と比較され、イネーブル信号（Ｃ）によっ
て認定される(qualified)。これらの装置番号は、説明
の便宜上割り当てられているに過ぎない。セレクト信号
を比較し認定するためのロジックは、簡略化のために、
図７では略されている。装置０〜３３は、表８及び９を
参照して、図７のロジックによってデコードされる。

【００４１】キーボード・デコード・ロジックを一例と
して与える。比較器３１６＿０がＰＣＩアドレスビット
31:0を受け取り、これをＩ／Ｏアドレス60hと比較す
る。比較器３１６＿０の出力は、ＭＩＳＣ１１８のデコ
ード・イネーブル(MISC_DEC-EN)信号による認定のため
に、二入力ＡＮＤゲート３１８＿０に受け取られる。Ａ
ＮＤゲート３１８＿０の出力はＯＲゲート３２０に供給
される。直後の＃で表されている装置１〜３３は、ＯＲ
ゲート３２０に供給されるそれらの出力によって、同様
にデコードされる。リストに示す装置は、アドレス比較
器３１６＿＃によってデコードされ、ここで、ＰＣＩア
ドレスＡ＃は固定アドレスＢ＃と比較される。等しい比
較器３１６＿＃の出力は、ＡＮＤゲート３１８＿＃の１
つの入力に受け取られる。ＡＮＤゲート３１８＿＃の第
２の入力は、コンフィギュレーション・レジスタ２２４
からのイネーブル信号C＃を受け取る。ＡＮＤゲート３
１８＿＃の出力は、多入力ＯＲゲート３２０に受け取ら
れる。

【００４２】ＯＲゲート３２０は、ROM_CS、IDE1_CS1、
IDE1_CS3、IDE2_CS1、IDE_CS3信号を含む、複数のデコ
ード信号を受け取る。コンフィギュレーション・レジス
タ２２４からのソフトウエアによるコンフィギュレーシ
ョンの設定が可能なイネーブル信号COM1_DEC_ENおよびC
OM2_DEC_ENを用いて、COM1_DECおよびCOM2_DEC信号のＡ
ＮＤを取る。ＯＲゲート３２０の出力は、ＡＮＤゲート
３３２の非反転入力に受け取られ、PCI_INTA信号、PM_I
O_信号、およびGPIO14_DEC信号によって認定される。PC
I_INTA信号は、ＰＣＩバス１１２上でＰＣＩ割込許可サ
イクルが実行中であることを示す。PM_IO_信号は、ＰＣ
Ｉバス１１２上でメモリまたはＩ／Ｏ動作が実行中であ
ることを示す。ＡＮＤゲート３３２の出力は、内部また
は外部ＩＳＡ Ｉ／Ｏレジスタがデコードされたことを
示すために、ＩＳＡデコード(ISA_DEC)信号を供給す
る。

【００４３】また、ＭＩＳＣ１１８は、外部装置が、Ｍ
ＩＳＣ１１８に、ＰＣＩバス・トランザクションを絶対
的にデコードしそれをＩＳＡバスに渡すことを要求する
ための機構も提供する。汎用入力ピンGPIO15は、I_GPIO
[15]信号によって、フリップ・フロップ３２４のＤ入力
に、内部的に接続されている。フリップ・フロップ３２
４のＱ出力は、３入力ＡＮＤゲート３２６の１つの入力
に接続されている。I_GPIO[15]信号は、コンフィギュレ
ーション・レジスタ２２４からのGPIO15_DEC_EN信号に
よって、ソフトウエア的にイネーブルされる。GPIO15入
力ピンは、ＭＩＳＣ１１８に、現ＰＣＩサイクルを絶対
的にデコードさせ、ＩＳＡバス１３８にそれを渡させ
る。汎用入力ピンGPIO14も、I_GPIO[14]信号によって、
フリップ・フロップ３２８のＤ入力に、内部的に接続さ
れている。フリップ・フロップ３２８のＱ出力は、３入
力ＡＮＤゲート３３０の１つの入力に接続されている。
I_GPIO[14]信号は、コンフィギュレーション・レジスタ
２２４からのGPIO14_DEC_EN信号によって、ソフトウエ
ア的にイネーブルされ、MED信号によって中間のタイミ
ングで要求される。GPIO14入力ピンは、ＭＩＳＣ１１８
に、ＯＲゲート３２０の出力によって表わされるアドレ
ス範囲のいずれをも無視させる。ＭＩＳＣ１１８外部の
ロジック（図示せず）は、汎用入力ピンのいずれかへの
信号をアサートし、その各ＩＳＡバスに対するサイクル
を絶対的に要求することができる。

【００４４】

【表８】

【００４５】

【表９】

【００４６】次に図８を参照すると、ＭＩＳＣ−Ｌ１１
８ａおよびＭＩＳＣ−Ｅ１１８ｂ内のパワー（電力）管
理ロジックにアクセスするためのパワー管理デコード・
ロジックが示されている。パワー管理デコード(PM-DECO
DE)信号は、ＭＩＳＣ１１８内の電力管理ロジックがア
クセスされているときを示す。多数のアドレス比較器３
４０が、固定Ｉ／ＯアドレスをＰＣＩアドレスと比較す
る。コンフィギュレーション・レジスタ（CONFIG REG)
２２４からのMISCL_DEC_EN信号は、多数のＡＮＤゲート
３４２による、所定のロジックまたはレジスタのデコー
ディングを認定する。初期化時に、ソフトウエアによっ
て、このMISCL_DEC_ENビットを、ＭＩＳＣ−Ｌ１１８ａ
において常にセットし、ＭＩＳＣ−Ｅ１１８ｂにおいて
常にクリアするようにセットする。したがって、ＭＩＳ
Ｃａ１１８ａは、E6h、E8h、E9h、EAh、EBh、10hおよび
11hにおいてパワー管理レジスタにマップされているＩ
／Ｏアドレスを絶対的にデコードし、ＭＩＳＣ−Ｅ１１
８ｂは、E7h、ECh、EDh、EEhおよびEFhにおいてパワー
管理レジスタにマップされているＩ／Ｏアドレスを絶対
的にデコードする。MISCL_DEC_ENがセットされると、Ｍ
ＩＳＣ−Ｅ１１８ｂ内のパワー管理レジスタは、ＭＩＳ
Ｃ−Ｌ１１８ａにおいてアクセス不可となり、逆に、Ｍ
ＩＳＣ−Ｅ１１８ａ内のパワー管理レジスタは、ＭＩＳ
Ｃ−Ｌ１１８ｂにおいてアクセス不可となる。

【００４７】次に図９を参照すると、割込コントローラ
・デコード・ロジック、およびタイマ・デコード・ロジ
ックが示されている。INT_READ_DEC信号は、割込コント
ローラから読み出されているときを示し、INT_DECODE信
号は、割込コントローラに書き込みが行われているとき
を示す。TMR_40_DEC信号は、タイマにアクセスしている
ときを示す。MISCL_DEC_EN信号がデコーディングを認定
することによって、デコード信号は、ＭＩＳＣ−Ｌ１１
８ａについては、イネーブルされ絶対的にデコードさ
れ、一方、ＭＩＳＣ−Ｅ１１８ｂについてはディゼーブ
ルされる。次に図１０を参照すると、ＩＳＡ装置に対す
る非ポスタブルＰＣＩＩ／Ｏデコード(non-postalbe PC
I I/O)を示すための、非ポスタブル領域デコード・ロジ
ック３４６が示されている。NO-POST信号は、特にリセ
ット動作について、Ｉ／Ｏアドレス６０または９２がア
クセスされているとき、GPIO15_DEC信号がアサートされ
ているとき、またはNO_POST_EN信号がコンフィギュレー
ション・レジスタ２２４によってイネーブルされている
ときを示す。図１０にはさらに、拡張ＤＭＡコントロー
ラ２１４のためのデコード・ロジック３４８が示されて
いる。EDMA_DECODE信号は、拡張ＤＭＡコントローラが
アクセスされているときを示す。EDMA_DECODE_EN信号は
このデコード・ロジックをイネーブルし、MISCL_DEC_EN
信号は、アドレスC14hおよびC1h, 00xxbにおいて、ＭＩ
ＳＣ−Ｌ１１８ＡにＥＤＭＡを絶対的にデコードさせ、
アドレスC1ChおよびC1h,10xxbにおいて、ＭＩＳＣ−Ｅ
１１８ＢにＥＤＭＡを絶対的にデコードさせる。図１０
にはさらに、ＭＩＳＣ１１８のＩ／Ｏレジスタがアクセ
スされている場合を示すロジック３５０が示されてい
る。MISC_IO_DEC信号は、拡張ＤＭＡレジスタ(EDMA_DEC
ODE)、パワー管理レジスタ(PM_DECODE)、割込コントロ
ーラ・レジスタ(INT_DECODE)またはタイマ・レジスタ(T
MR_40_DECODE)がアクセスされている場合を示す。以上
のように、ＭＩＳＣ−Ｌ１１８ａおよびＭＩＳＣ−Ｅ１
１８ｂは、内部Ｉ／Ｏレジスタおよび外部Ｉ／Ｏレジス
タに指定されたサイクルをデコードするために、上述の
アドレス・デコード・ロジックを含む。各ＭＩＳＣ１１
８は同一のロジックを含むが、ソフトウエアによってＭ
ＩＳＣ−Ｌ１１８ａおよびＭＩＳＣ−Ｅ１１８ｂのコン
フィギュレーションを設定し、各々が機能の内所定のも
ののみをイネーブルするようにしている。コンフィギュ
レーション・レジスタ２２４からのイネーブル信号は、
どの機能がイネーブルされているのかを識別する。

【００４８】次に図１１を参照すると、ＤＭＡコントロ
ーラ２２２およびフロッピ・ディスク・ドライブ１３０
のためのデコード・ロジックが示されている。レガシＤ
ＭＡデコード・ブロック４００は、PCI_ADDR[31:2]バ
ス、マスタＤＭＡイネーブル(MASTER_DMA_EN)信号、PCI
_INTA信号、およびPM_IO_信号を受け取る。ＤＭＡコン
トローラ２２２のレジスタのいずれかがアクセスされる
と、LDMA_DEC[4:0]バスが当該レジスタを示し、その他
の場合、このバスはアイドル状態を示す。分散ＤＭＡデ
コード・ブロック４０２は、PCI_ADDR[31:1]バス、PCI_
INTA信号、PM_IO_信号、および分散ＤＭＡチャネルがロ
ーカルかあるいはリモートかを示す信号(DMA_LOCAL_EN
[7:5, 3:0]を受け取る。ＰＣＩアドレスが、ローカル分
散ＤＭＡコントローラ２２２のいずれかのレジスタに対
応する場合、DDMA_DEC[4:0]バスが当該レジスタを示
し、その他の場合、DDMA_DEC[4:0]バスはアイドル状態
を示す。フロッピ・デコード・ブロック４０４はPCI_AD
DR[31:2]バス、PCI_INTA信号およびPM_IO_信号を受け取
る。前記レジスタのいずれかが、ＭＳＩＯ１２４内に含
まれるフロッピ・コントローラのレジスタに対応する場
合、FLOPPY_DEC[4:0]バスが当該レジスタを示し、その
他の場合、FLOPPY_DEC[4:0]バスはアイドル状態を示
す。

【００４９】ＭＩＳＣ１１８の再試行エンジン２１８
は、LDMA_DEC[4:0]バス、DDMA_DEC[4:0]バス、およびFL
OPPY_DEC[4:0]バスを受け取り、分散ＤＭＡ処理を実行
する。DDMA_CHN_WORKING信号は、分散ＤＭＡ状態機械が
実行しているときを示す。DDMA_CHN_BTRDY信号は、ＭＩ
ＳＣ−Ｅ１１８ｂの後ろで、ＩＳＡバス１４０上でサイ
クルが発生するまで、TRDY_を阻止する。DDMA_MST_DEC
信号およびDDMA_ISA_DEC信号は、ＭＩＳＣ−Ｌのマスタ
ＤＭＡコントローラ２２２がアクセスされている場合を
示す。DDMA_CHN_DEC信号は、ＤＭＡチャネルがアクセス
される場合を示している。

【００５０】図１２のＡ〜Ｇは、絶対的デコーディング
および減算的デコーディングにおいて用いられる種々の
回路を示す。まず図１２Ａを参照すると、ＥＩＳＡバス
が準備できているときを示す信号(EISA_READY)を受け取
る、Ｄフリップ・フロップ５００およびＡＮＤゲート５
０２が示されている。ＡＮＤゲート５０２の反転入力
は、ＰＣＩ−ＥＩＳＡサイクル開始(PCI_START)信号を
受け取り、非反転入力は、フリップ・フロップ５００の
出力を受け取る。ＡＮＤゲート５０２は、データ有効信
号(EDAV)を生成する。図１２Ｂには、再試行または再試
行コンフィギュレーション（環境設定）処理が行われる
ときを示すためのロジックが示されている。ＡＮＤゲー
ト５０４は、CLOCK_SLOW_MASK信号に接続された入力
と、CPU_OWNER信号に接続された反転入力と、ＯＲゲー
ト５１０の入力に接続された出力とを有する。CLOCK_SL
OW_MASK信号は、非ＣＰＵサイクルをマスクし、再試行
を強制する。CPU_OWNER信号は、ＣＰＵがバスサイクル
を所有するときを示す。ＡＮＤゲート５０６は、PCI LO
CK(L_PCILOCK)信号のラッチされたバージョンに接続さ
れた入力と、ロック・サイクル(LOCKED)信号に接続され
た第２入力と、ＯＲゲート５１０の入力に接続された出
力とを有する。ＡＮＤゲート５０８は、LOCKED信号に接
続された反転入力、リフレッシュ・ホールド要求(S_RHO
LD)信号に接続された第２の入力、およびIDE_SD_GNT信
号に接続された第３の入力、ならびにＯＲゲート５１０
の入力に接続された出力を有する。IDE_SD_GNT信号は、
ＥＤＭＡ２１４がＩＳＡバス１３８または１４０を所有
するときを示す。上述の既にＯＲゲート５１０に受け取
られた信号に加えて、再試行エンジンのリトライ(REM_R
ETRY)信号、割込コントローラ・リトライ(INT_RETRY)信
号、および反転アドレス・ラッチ・イネーブル(N_ALE)
信号が、ＯＲゲート５１０に受け取られる。ＯＲゲート
５１０の出力はリトライ(RETRY)信号を供給する。ＯＲ
ゲート５１２は、ＡＮＤゲート５０６からの出力を受け
取り、N_ALE信号に接続された反転入力を有し、リトラ
イ・コンフィギュレーション・サイクル(RETRY_CONFIG)
信号を生成する。

【００５１】次に図１２Ｃを参照すると、ブロック５１
４が示されている。ブロック５１４は、ＰＣＩコマンド
／バイト・イネーブル信号(I_CBE[3:0])を受け取り、こ
れらの信号のＡＮＤを取り、バイト・イネーブル(NO_B
E)信号を生成する。Ｄフリップ・フロップ５１６がNO_B
E信号を受け取り、同期バージョン(S_NO_BE)を生成す
る。Ｄフリップ・フロップ５１８がＰＣＩイニシエータ
・レディ信号(I_IRDY)を受け取り、この信号の同期バー
ジョン(S_IRDY)を生成する。図１２Ｄには、ＩＤ選択信
号(S_IDSEL)を生成し、ＰＣＩコンフィギュレーション
・サイクルをデコードするためのロジックが示されてい
る。マルチプレクサ５２０は、ＰＣＩアドレス・ビット
３０(I_AD[30])に接続された０入力、およびＰＣＩアド
レス／データ信号３１(I_AD[31])に接続された１入力、
ならびにラップトップ／拡張入力ピン(I_LAP_EXP_)に接
続された選択入力を有する。Ｄフリップ・フロップ５２
２は、マルチプレクサ５２０の出力を受け取り、同期Ｉ
Ｄ選択信号(S_IDSEL)を生成する。

【００５２】次に図１２Ｅを参照すると、ＰＣＩコマン
ド／バイト・イネーブル信号から右／リード(PW_R_)信
号およびメモリ／ＩＯ(PM_IO_)信号を生成するための、
バッファリング・ロジック５２４，５２６が示されてい
る。図１２Ｆには、コンフィギュレーション・コマンド
が存在するとき、およびコンフィギュレーション・サイ
クルが発生しているときを示すためのロジックが示され
ている。比較器５２８はＰＣＩコマンド信号(PCI_CMD
[3:1])を受け取り、ビット3:1が1:0:1に等しいとき、コ
ンフィギュレーション・コマンド(CONFIG_CMD)を示す。
比較器５３０はＰＣＩアドレス・ビット１〜０(PCI_ADD
R[1:0]を受け取り、ビット１および０が双方とも０に等
しい場合、ＡＮＤゲート５３２に出力を供給する。ま
た、ＡＮＤゲート５３２は、CONFG_CMD信号を受信し、C
ONFIG_CYCLE信号を供給する。

【００５３】次に図１２Ｇを参照すると、本質的にはＯ
Ｒゲートの集合体であり、PCI_CMD[3:0]バスを既知の無
効ＰＣＩコマンド値と比較し、値が存在する場合INVALI
D_CYCLE信号を生成する、ロジック５３４が示されてい
る。図１２Ｈには、ＰＣＩインターフェース２００のＰ
ＣＩスレーブの状態マシンが示されている。フリップ・
フロップ５４２のＱ出力は、図４に示すように、上述の
デコード信号ならびに図５〜１１の出力信号と共に、次
の状態ロジック・ブロック５４０に受け取られる。次の
状態ロジック・ブロック５４０は、フリップ・フロップ
５４２への次の状態の指示（Ｄ）と共に、種々のＰＣＩ
フェーズ指示をＰＣＩインターフェース２００に与え
る。次の状態ロジック５４０の状態マシンを表１０〜表
１３に示す。

【００５４】ＰＣＩの仕様によれば、装置選択信号(DEV
SEL#)は、アドレス・フェーズ（図３）に続いて、１、
２または３クロックにわたって、駆動することができ
る。好適実施例は、図１２Ｈに示すように、信号FAST、
MEDおよびSLOWを用い、どのタイミングをO_DEVSEL_信号
に適用すべきかを示す。FRAME_の３クロック以内にI_DE
VSEL_をアサートするエージェントがない場合、ＭＩＳ
Ｃ−Ｌ１１８ａまたはＭＩＳＣ−Ｅ１１８ｂのいずれか
が、減算的デコード・エージェントとして、O_DEVSEL_
を要求しアサートする。次の状態ロジック５４０によっ
て供給される信号には、ＰＣＩバスがアイドル状態にあ
るときを示すアイドル(IDLE)信号、ＭＩＳＣ１１８が応
答を待っている間ＰＣＩバスを保持していることを示す
待ち(WAIT)信号、データ・レディ(DATA_RDY)信号、ＰＣ
Ｉバス・ビジー(PCI_BUSY)信号、ＰＣＩバス・リトライ
(RETRY)信号、およびＰＣＩサイクルがＩＳＡバス・サ
イクルを試行しているのでＥＤＭＡ２１４はＩＳＡバス
を放棄しなければならないことを示す、スレーブ・プリ
エンプション(SLV_PRE)信号が含まれる。

【００５５】次に図１２のＩを参照すると、ＰＣＩバス
上のアドレスに応答し、サイクルを要求するためのロジ
ックが示されている。ＡＮＤゲート５５０は、I_FRAME_
信号に接続された第１の反転入力、I_RDY信号に接続さ
れた第２の反転入力、DDMA_CHN_BTRDY信号に接続された
第３の反転入力、およびDATA_RDY信号に接続され、ＯＲ
ゲート５５２の１入力に出力を供給する第４の入力を有
する。ＯＲゲート５５２の第２の入力は、RETRY信号を
受け取り、Ｄフリップ・フロップ５５４の入力に出力を
供給する。Ｄフリップ・フロップ５５４の反転出力は、
ＰＣＩストップ信号(O_STOP_)を供給する。ＯＲゲート
５５６は、DDMA_CHN_DECおよびDDMA_CHN_WORKING信号を
受け取り、ＡＮＤゲート５５８の入力に出力を供給す
る。ＡＮＤゲート５６０の入力およびＡＮＤゲート５５
８の第２の入力は、ＭＥＤ信号に接続されている。ＡＮ
Ｄゲート５６０の第２の入力は、DDMA_MST_DEC信号に接
続されている。ＡＮＤゲート５５８，５６０の出力は、
ＯＲゲート５６２の入力に供給される。また、ＯＲゲー
ト５６２は、RETRY信号、DATA_RDY信号、WAIT信号およ
びSLV_PRE信号も受け取り、フリップ・フロップ５６４
のＤ入力に出力を供給する。フリップ・フロップ５６４
の反転出力は、ＰＣＩ装置選択信号(O_DEVSEL_)を供給
する。ＡＮＤゲート５６６は、DATA_RDY信号およびDDMA
_CHN_BTRDY信号を受け取り、Ｄフリップ・フロップ５６
８の入力に出力を供給する。Ｄフリップ・フロップ５６
８の出力は、ＰＣＩターゲット・レディ信号(O_TRDY_)
信号を供給する。

【００５６】ＭＩＳＣ１１８は、絶対的または減算的に
O_DEVSEL_をアサートし、ＰＣＩトランザクションを要
求する。ＭＩＳＣ１１８がO_DEVSEL_をアサートする
と、ＰＣＩバス１１２上でトランザクションが終了する
まで、O_DEVSEL_をニゲートしない。ＰＣＩの仕様で
は、装置選択信号は、高速、中速、低速、または減算デ
コード・タイミングを満足するようにアサート可能であ
ることが示されている。ＰＣＩエージェントが低速サン
プリング・タイムによってサイクルを要求していない場
合、ＭＩＳＣ１１８はO_DEVSEL_をアサートし、ＩＳＡ
バス１３８または１４０のためのサイクルを減算的に要
求することができる。ＭＩＳＣ−Ｌ１１８ａおよびＭＩ
ＳＣ−Ｅ１１８ｂ双方がＰＣＩバス１１２上に存在する
場合、絶対的および減算的にデコードされた領域に対し
てエージェントが責任を負う、内部Ｉ／Ｏ絶対的デコー
ド・イネーブル・コンフィギュレーション・レジスタを
通じて同意を得る。しかしながら、ラップトップ・コン
ピュータＬが拡張ベースＥ内にドッキングされていない
場合、ＭＩＳＣ−Ｌは、そのレジスタ、内部装置、およ
び内部ＩＳＡバス１３８上の装置の絶対的デコーディン
グおよび減算的デコーディングの双方を受け持つ。

【００５７】表１０〜表１３を参照すると、次の状態ロ
ジック５４０に対する遷移状態が記載されている。いく
つかの信号を除いて、表１０の欄「条件」を構成する次
の状態ロジック５４０への入力は先に述べたものであ
る。分散ＤＭＡロジックは、開始(START_PCI_SLV)信号
のような、分散ＤＭＡチャネルがＰＣＩバス１１２上で
ＤＭＡ転送を開始していることをＰＣＩスレーブロジッ
ク２００に示すための、所定の開始および終了信号、お
よび分散ＤＭＡ転送が終了したときをＰＣＩスレーブ・
ロジック２００に示す分散ＤＭＡチャネル終了(DC_FINI
SH)信号を含む。PCI_SD_GNT信号は、ＰＣＩスレーブ２
００がＩＳＡバス１３８または１４０を所有するときに
アサートされる。RE_RETRY信号は、ＭＩＳＣ−Ｌ１１８
ａが現サイクルをリトライすべきことを意味する、内部
ＭＩＳＣ１１８信号である。

【００５８】本発明の減算的および絶対的デコード機構
について特に重要なのは、内部Ｉ／Ｏ絶対的デコード・
イネーブル・コンフィギュレーション・レジスタから供
給される減算的デコード(SUB_DECODE_EN)信号の使用で
ある。この信号は状態マシンによって使用され、図１２
のＩのロジックが受け取る信号を生成することにより、
O_DEVSEL_信号がアサートされ、サイクルを減算的に要
求する。FAST、MEDまたはSLOWタイミングでサイクルが
絶対的に要求されない場合、減算的デコーディングがイ
ネーブルされているＭＩＳＣ１１８が、そのサイクルを
要求する。したがって、ラップトップ・コンピュータＬ
がドッキングされていない場合、ＭＩＳＣ−Ｌ１１８ａ
は、絶対的および減算的デコーディング双方を実行する
ように構成される。ラップトップ・コンピュータＬが拡
張ベースＥにドッキングされると、ＭＩＳＣ−Ｌ１１８
ａは、コンフィギュレーション・レジスタを通じて、そ
の内部Ｉ／ＯレジスタおよびそのＩＳＡバス１３８上に
存在することが知られているＩＳＡ装置へのサイクルを
絶対的にデコードするように構成される。ドッキングさ
れた場合、ＭＩＳＣ−Ｅ１１８ｂは、その内部および外
部Ｉ／Ｏレジスタに対するサイクルを絶対的にデコード
し、他の全サイクルを減算的にデコードする。

【００５９】

【表１０】

【００６０】

【表１１】

【００６１】

【表１２】

【００６２】

【表1３】

【００６３】以上の本発明の開示および記載は、本発明
の例示および説明であり、本発明の精神から逸脱するこ
となく、サイズ、形状、物質、構成要素、回路要素、配
線接続および接点における様々な変更、ならびに図示し
た回路および構造ならびに処理方法の詳細における変更
が可能である。

【図面の簡単な説明】

【図１】好適実施例のラップトップ・コンピュータ・シ
ステムＬおよび対応する拡張ベース・ユニットＥを示す
ブロック図。

【図２】好適実施例によるモービル・インテグテイテド
・システム・コントローラを示すブロック図。

【図３】ＰＣＩバス・トランザクションを示すタイミン
グ図。

【図４】好適実施例による、アドレス・デコード処理を
するためのＭＩＳＣの一部を示すブロック図。

【図５】好適実施例による、所定の装置選択信号をデコ
ードするロジックを示すブロック図。

【図６】好適実施例による、所定の装置選択信号をデコ
ードするロジックを示すブロック図。

【図７】好適実施例による、所定の装置選択信号をデコ
ードするロジックを示すブロック図。

【図８】好適実施例による、所定の装置選択信号をデコ
ードするロジックを示すブロック図。

【図９】好適実施例による、所定の装置選択信号をデコ
ードするロジックを示すブロック図。

【図１０】好適実施例による、所定の装置選択信号をデ
コードするロジックを示すブロック図。

【図１１】好適実施例による、直接メモリ・アクセス
（ＤＭＡ）サイクルをデコードするロジックを示すブロ
ック図。

【図１２】好適実施例によるＭＩＳＣのある制御信号を
発生するロジックを示す詳細ブロック図。

【符号の説明】

Ｌ ラップトップ部分 Ｅ 拡張ベース・ユニット部分 １００ 中央演算装置 １０２ キャッシュ・メモリ １０４ モービル・データ・バッファ １０６ システム・メモリ １０８ モービル周辺要素相互接続バス・キャッシュ
・コントローラ １１０ ホスト・バス １１２ ＰＣＩバス １１４ ビデオ・グラフィック・コントローラ １１６ カードバス・インターフェース １１８ モービル一体化システム・コントローラ １２０ 低電力液晶表示装置 １２２ ハード・ドライブ １２６ ＲＯＭ １３０ フロッピ・ドライブ １３２ キーボード １３４ パラレル・ポート １３６ マイクロコントローラ標準的シリアル・ポー
ト １３８、１４０ 業界標準アーキテクチャ １４６ クイックスイッチ １４８ ＰＣＩスロット １５０ ポインティング・デバイス ２００ ＰＣＩインターフェース・ロジック ２０２ ＩＳＡインターフェース ２０４ ＰＣＩバス・アービタ ２０６ ＩＳＡバス・アービタ ２０８ ライト（書込）・ポスト・バッファ ２１０ リード（読出）先行バッファ ２１２ ライト・アセンブリ・ラッチ ２１４ 拡張直接メモリ・アクセス（ＤＭＡ）コント
ローラ ２１６ ＩＳＡバス・マスタ・ロジック ２１８ 再試行（リトライ）エンジン ２２０ ＰＣＩライト・ポスティングおよびＥＤＭＡ
ライト・バッファ ２２２ ＤＭＡコントローラ ２２４ コンフィギュレーション・レジスタ ２２６ 割込コントローラ ２２８ パワー管理ロジック ２３０ タイマ ２３２ シリアル・インターフェース・ロジック ２３４ シリアル割込ロジック ２３６ ＩＳＡプラグ・アンド・プレイ・ロジック ２３８ 絶対的デコーダ ３００ ＲＯＭチップ選択デコーダ ３０４ シリアル・ポート・デコード・ロジック ３０６ アドレス比較器 ３０８、３１０ ハード・ドライブ・デコード・ロジ
ック ３１６ 比較器 ３１８ ２入力ＡＮＤゲート ３２０ ＯＲゲート ３２４、３２８ フリップ・フロップ ３２６ ３入力ＡＮＤゲート ３３０ ３入力ＡＮＤゲート ３３２ ＡＮＤゲート ３４０ アドレス比較器 ３４２ ＡＮＤゲート ３４６ 非ポスタブル領域デコード・ロジック ３４８ デコード・ロジック ３５０ ロジック ４００ レガシＤＭＡデコード・ブロック ４０２ 分散ＤＭＡデコード・ブロック ４０４ フロッピ・デコード・ブロック ５００ Ｄフリップ・フロップ ５０２ ＡＮＤゲート ５０４、５０６、５０８ ＡＮＤゲート ５１０、５１２ ＯＲゲート ５１６、５１８ Ｄフリップ・フロップ ５２０ マルチプレクサ ５２２ Ｄフリップ・フロップ ５２４、５２６ バッファリング・ロジック ５２８、５３０ 比較器 ５３２ ＡＮＤゲート ５３４ ロジック ５４２ フリップ・フロップ ５４０ 次の状態ロジック・ブロック ５５０、５５８、５６０、５６６ ＡＮＤゲート ５５２、５５６、５６２ ＯＲゲート ５５４、５６８ Ｄフリップ・フロップ ５６４ フリップ・フロップ

フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 デーヴィッド・ジェイ・マグイリ アメリカ合衆国テキサス州77379，スプリ ング，サニー・ポイント・ドライブ 8806 (72)発明者 ドワイト・ディー・リリー アメリカ合衆国テキサス州77064，ヒュー ストン，ウエスト・グリーンズ・ロード 7250，アパートメント・ナンバー 309 (72)発明者 ジェームズ・アール・エドワーズ アメリカ合衆国コロラド州80501，ロング モント，チェリー・ウッド・ドライブ 536

Claims (27)

【特許請求の範囲】
1. 【請求項１】 コンピュータ・システムにおいて、 バス・サイクルを提供するプロセッサと、 前記プロセッサに結合され、前記バス・サイクルを搬送
   するメザニン・バスと、 第１の入出力バスと、 前記メザニン・バスと前記第１の入出力バスとの間に結
   合された第１のブリッジであって、前記第１の入出力バ
   スに指定されたバス・サイクルを絶対的にデコードしか
   つ要求し、そして選択的にバス・サイクルを減算的にデ
   コードしかつ要求する機能を含む第１のアドレス・デコ
   ーダを備えた第１のブリッジと、 第２の入出力バスと、 前記メザニン・バスと前記第２の入出力バスとの間に結
   合された第２のブリッジであって、前記第２の入出力バ
   スに指定されたバス・サイクルを絶対的にデコードしか
   つ要求し、そして選択的にバス・サイクルを減算的にデ
   コードしかつ要求する機能を含む第２のアドレス・デコ
   ーダを備えた第２のブリッジとから成り、 前記第１のブリッジの減算的デコード動作がイネーブル
   され、前記第２のブリッジの減算的デコード動作がディ
   ゼーブルされた場合、前記第１のブリッジが減算的にバ
   ス・サイクルをデコードしかつ要求し、 前記第２のブリッジの減算的デコード動作がイネーブル
   され、前記第１のブリッジの減算的デコード動作がディ
   ゼーブルされた場合、前記第１のブリッジが絶対的にデ
   コードされないバス・サイクルを要求せずに、前記第２
   のブリッジが絶対的にデコードされないバス・サイクル
   を減算的にデコードしかつ要求することを特徴とするコ
   ンピュータ・システム。
2. 【請求項２】 請求項１記載のコンピュータ・システム
   において、前記メザニン・バスは、第１の部分と第２の
   部分とから成り、前記第１および第２の部分はコネクタ
   によって接続可能であり、前記第１の部分は前記プロセ
   ッサに結合されており、前記第１のブリッジは前記第１
   の部分に結合され、前記第２のブリッジは前記第２の部
   分に結合されており、 前記コンピュータ・システムはさらに、前記第１および
   第２の部分が接続されたか否かを検出する手段を含み、 前記第１および第２の部分が接続されていない場合、前
   記第１のブリッジはバス・サイクルを減算的にデコード
   しかつ要求し、 前記第１および第２の部分が接続されている場合、前記
   第１および第２のブリッジの一方のみがバス・サイクル
   を減算的にデコードしかつ要求することを特徴とするコ
   ンピュータ・システム。
3. 【請求項３】 請求項２記載のコンピュータ・システム
   において、該システムはさらに、 前記第１の入出力バスに結合された第１の入出力装置で
   あって、第１のアドレス範囲においてアドレス指定可能
   な前記第１の入出力装置と、 前記第２の入出力バスに結合された第２の入出力装置で
   あって、第２のアドレス範囲においてアドレス指定可能
   な前記第２の入出力装置とを含み、 前記第１および第２のブリッジはそれぞれ、前記第１お
   よび第２のアドレス範囲へのアドレスのデコード動作を
   選択的にイネーブルするためのコンフィギュレーション
   ・レジスタを含むことを特徴とするコンピュータ・シス
   テム。
4. 【請求項４】 請求項３記載のコンピュータ・システム
   において、前記第１および第２の入出力装置は、同一ア
   ドレス範囲において同一であることを特徴とするコンピ
   ュータ・システム。
5. 【請求項５】 請求項１記載のコンピュータ・システム
   において、該システムはさらに、 前記第１の入出力バスに接続された第１のの入出力装置
   であって、第１のアドレス範囲においてアドレス指定可
   能な前記第１の入出力装置と、 前記第２の入出力バスに結合された第２の入出力装置で
   あって、第２のアドレス範囲においてアドレス指定可能
   な前記第２の入出力装置とを含み、 前記第１および第２のブリッジはそれぞれ、前記第１お
   よび第２のアドレス範囲へのアドレスのデコード動作を
   選択的にイネーブルするためのコンフィギュレーション
   ・レジスタを含むことを特徴とするコンピュータ・シス
   テム。
6. 【請求項６】 請求項５記載のコンピュータ・システム
   において、前記第１および第２の入出力装置は、同一ア
   ドレス範囲において同一であることを特徴とするコンピ
   ュータ・システム。
7. 【請求項７】 請求項１記載のコンピュータ・システム
   において、前記第１および第２のブリッジは、減算的デ
   コード動作をイネーブルするためのコンフィギュレーシ
   ョン・ビットを含み、前記第１および第２のアドレス・
   デコーダは、前記ビットが減算的デコード動作がイネー
   ブルされていることを示す場合、アドレスを減算的にデ
   コードし、前記第１および第２のアドレスデコーダは、
   前記ビットが減算デコード動作がディゼーブルされてい
   ることを示す場合、アドレスを絶対的にデコードするこ
   とを特徴とするコンピュータ・システム。
8. 【請求項８】 請求項１記載のコンピュータ・システム
   において、前記メザニン・バスは、周辺素子相互接続
   （ＰＣＩ）バスであることを特徴とするコンピュータ・
   システム。
9. 【請求項９】 請求項１記載のコンピュータ・システム
   において、前記第１および第２の入出力バスは、業界標
   準アーキテクチャ（ＩＳＡ）バスであることを特徴とす
   るコンピュータ・システム。
10. 【請求項１０】 コンピュータ・システムにおいて、 ユーザからの入力を受け取る入力装置と、 バス・サイクルを前記入力装置に供給するプロセッサ
    と、 前記プロセッサに結合され、前記バス・サイクルを搬送
    するメザニン・バスと、 第１の入出力バスと、 前記メザニン・バスと前記第１の入出力バスとの間に結
    合された第１のブリッジであって、前記第１の入出力バ
    スに指定されたバス・サイクルを絶対的にデコードしか
    つ要求し、そして選択的にバス・サイクルを減算的にデ
    コードする機能を含む第１のアドレス・デコーダを備え
    た第１のブリッジと、 第２の入出力バスと、 前記メザニン・バスと前記第２の入出力バスとの間に結
    合された第２のブリッジであって、前記第２の入出力バ
    スに指定されたバス・サイクルを絶対的にデコードしか
    つ要求し、そして選択的にバス・サイクルを減算的にデ
    コードする機能を含む第２のアドレス・デコーダを備え
    た第２のブリッジとから成り、 前記入力装置は前記第１および第２のバスに取付可能で
    あり、 前記第１のブリッジの減算的デコーディングがイネーブ
    ルされ、前記第２のブリッジの減算的デコーディングが
    ディゼーブルされた場合、前記第１のブリッジが減算的
    にバス・サイクルをデコードしかつ要求し、 前記第２のブリッジの減算的デコーディングがイネーブ
    ルされ、前記第１のブリッジの減算的デコーディングが
    ディゼーブルされた場合、前記第１のブリッジは絶対的
    にデコードされないバス・サイクルを要求せず、前記第
    ２のブリッジは絶対的にデコードされないバス・サイク
    ルを減算的にデコードしかつ要求することを特徴とする
    コンピュータ・システム。
11. 【請求項１１】 請求項１０記載のコンピュータ・シス
    テムにおいて、前記メザニン・バスは、第１の部分と第
    ２の部分とから成り、前記第１および第２の部分はコネ
    クタによって接続可能であり、前記第１の部分は前記プ
    ロセッサに結合されており、前記第１のブリッジは前記
    第１の部分に結合され、前記第２のブリッジは前記第２
    の部分に結合されており、 前記コンピュータ・システムはさらに、前記第１および
    第２の部分が接続されたか否かを検出する手段を含み、 前記第１および第２の部分が接続されていない場合、前
    記第１のブリッジはバス・サイクルを減算的にデコード
    しかつ要求し、 前記第１および第２の部分が接続されている場合、前記
    第１および第２のブリッジの一方のみがバス・サイクル
    を減算的にデコードしかつ要求することを特徴とするコ
    ンピュータ・システム。
12. 【請求項１２】 請求項１１記載のコンピュータ・シス
    テムにおいて、該システムはさらに、 前記第１の入出力バスに結合された第１の入出力装置で
    あって、第１のアドレス範囲においてアドレス指定可能
    な前記第１の入出力装置と、 前記第２の入出力バスに結合された第２の入出力装置で
    あって、第２のアドレス範囲においてアドレス指定可能
    な前記第２の入出力装置とを含み、 前記第１および第２のブリッジはそれぞれ、前記第１お
    よび第２のアドレス範囲へのアドレスのデコーディング
    を選択的にイネーブルするためのコンフィギュレーショ
    ン・レジスタを含むことを特徴とするコンピュータ・シ
    ステム。
13. 【請求項１３】 請求項１２記載のコンピュータ・シス
    テムにおいて、前記第１および第２の入出力装置は、同
    一アドレス範囲において同一であることを特徴とするコ
    ンピュータ・システム。
14. 【請求項１４】 請求項１０記載のコンピュータ・シス
    テムにおいて、該システムはさらに、 前記第１の入出力バスに接続された第１のの入出力装置
    であって、第１のアドレス範囲においてアドレス指定可
    能な前記第１の入出力装置と、 前記第２の入出力バスに結合された第２の入出力装置で
    あって、第２のアドレス範囲においてアドレス指定可能
    な前記第２の入出力装置とを含み、 前記第１および第２のブリッジはそれぞれ、前記第１お
    よび第２のアドレス範囲へのアドレスのデコーディング
    を選択的にイネーブルするためのコンフィギュレーショ
    ン・レジスタを含むことを特徴とするコンピュータ・シ
    ステム。
15. 【請求項１５】 請求項１４記載のコンピュータ・シス
    テムにおいて、前記第１および第２の入出力装置は、同
    一アドレス範囲において同一であることを特徴とするコ
    ンピュータ・システム。
16. 【請求項１６】 請求項１０記載のコンピュータ・シス
    テムにおいて、前記第１および第２のブリッジは、減算
    的デコーディングをイネーブルするためのコンフィギュ
    レーション・ビットを含み、前記第１および第２のアド
    レス・デコーダは、前記ビットが減算的デコーディング
    がイネーブルされていることを示す場合、アドレスを減
    算的にデコードし、前記第１および第２のアドレス・デ
    コーダは、前記ビットが減算的デコーディングがディゼ
    ーブルされていることを示す場合、アドレスを絶対的に
    のみデコードすることを特徴とするコンピュータ・シス
    テム。
17. 【請求項１７】 請求項１０記載のコンピュータ・シス
    テムにおいて、前記メザニン・バスは周辺要素相互接続
    （ＰＣＩ）バスであることを特徴とするコンピュータ・
    システム。
18. 【請求項１８】 請求項１０記載のコンピュータ・シス
    テムにおいて、前記第１および第２の入出力バスは、業
    界標準アーキテクチャ（ＩＳＡ）バスであることを特徴
    とするコンピュータ・システム。
19. 【請求項１９】 請求項１０記載のコンピュータ・シス
    テムにおいて、該システムはさらに、 大容量記憶システムと、 ビデオ表示システムとを含むことを特徴とするコンピュ
    ータ・システム。
20. 【請求項２０】 コンピュータ・システムにおいて、 モービル部分であって、 バス・サイクルを供給するプロセッサと、 前記プロセッサに結合されたメザニン・バスと、 第１の入出力バスと、 前記メザニン・バスと前記第１の入出力バスとの間に結
    合された第１のブリッジであって、前記第１の入出力バ
    スに指定されたバス・サイクルを絶対的にデコードしか
    つ要求し、そして選択的にバス・サイクルを減算的にデ
    コードする機能を含む第１のアドレス・デコーダを備え
    た第１のブリッジとから成るモービル部分と、 前記モービル部分に接続可能な拡張ベース部分であっ
    て、 前記モービル部分が前記拡張ベース部分に接続されると
    き、前記メザニン・バスに接続されるメザニン拡張バス
    と、 第２の入出力バスと、 前記メザニン・バスと前記第２の入出力バスとの間に結
    合された第２のブリッジであって、前記第２の入出力バ
    スに指定されたバス・サイクルを絶対的にデコードしか
    つ要求し、そして選択的にバス・サイクルを減算的にデ
    コードする機能を含む第２のアドレス・デコーダを備え
    た第２のブリッジとから成る拡張ベース部分とを具備す
    ることを特徴とするコンピュータ・システム。
21. 【請求項２１】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記モービル部分が前記拡張ベースに接
    続された場合、前記第１のブリッジは絶対的にデコード
    されたバス・サイクルを要求ぜず、前記第２のブリッジ
    がバス・サイクルを減算的にデコードしかつ要求し、前
    記モービル部分が前記拡張ベースに接続されない場合、
    前記第１のブリッジはバス・サイクルを減算的にデコー
    ドしかつ要求することを特徴とするコンピュータ・シス
    テム。
22. 【請求項２２】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記メザニン・バスは周辺要素相互接続
    （ＰＣＩ）バスであることを特徴とするコンピュータ・
    システム。
23. 【請求項２３】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記第１および第２の入出力バスは、業
    界標準アーキテクチャ（ＩＳＡ）バスであることを特徴
    とするコンピュータ・システム。
24. 【請求項２４】 コンピュータ・システムにおいてアド
    レスをデコードするデコード方法であって、前記コンピ
    ュータ・システムは、バス・サイクルを与えるプロセッ
    サと、前記プロセッサに結合され、前記バス・サイクル
    を搬送するメザニン・バスと、第１の入出力バスと、前
    記メザニン・バスと前記第１の入出力バスとの間に結合
    された第１のブリッジであって、前記第１の入出力バス
    に指定されたバス・サイクルを絶対的にデコードしかつ
    要求する第１のアドレス・デコーダを有し、該第１アド
    レス・デコーダが更に選択的にバス・サイクルを減算的
    にデコードする機能を含む、前記第１のブリッジと、第
    ２の入出力バスと、前記メザニン・バスと前記第２の入
    出力バスとの間に結合された第２のブリッジであって、
    前記第２の入出力バスに指定されたバス・サイクルを絶
    対的にデコードしかつ要求する第２のアドレス・デコー
    ダを有し、該第２のアドレス・デコーダが更に選択的に
    バス・サイクルを減算的にデコードする機能を含む、前
    記第２のブリッジとから成り、前記デコード方法は、 前記第１のブリッジを、絶対的デコーディングのみを行
    うように構成するステップと、 前記第２のブリッジを、絶対的デコーディングおよび減
    算的デコーディングを行うように構成するステップと、 前記プロセッサがバス・サイクルを装置に供給するステ
    ップと、 前記装置が前記第１のバスに結合されている場合にの
    み、前記第１のブリッジが前記バス・サイクルをデコー
    ドしかつ要求するステップと、 前記装置が前記第２のブリッジに結合されている場合、
    または前記第１のブリッジが前記バス・サイクルを要求
    しない場合に、前記第２のブリッジが前記バス・サイク
    ルをデコードしかつ要求するステップとから成ることを
    特徴とする方法。
25. 【請求項２５】 請求項２４記載の方法において、該方
    法はさらに、 前記第１のブリッジを、絶対的および減算的デコーディ
    ングを行うように構成するステップと、 前記第２のブリッジをディゼーブルするステップと、 バス・サイクルを装置に供給するステップと、 前記第１のブリッジが前記バス・サイクルをデコードし
    かつ要求するステップとを含むことを特徴とする方法。
26. 【請求項２６】 請求項２４記載の方法において、前記
    メザニン・バスは周辺要素相互接続（ＰＣＩ）バスであ
    ることを特徴とする方法。
27. 【請求項２７】 請求項２４記載の方法において、前記
    第１および第２の入出力バスは、業界標準アーキテクチ
    ャ（ＩＳＡ）バスであることを特徴とする方法。