JPH099251A - Parallel picture encoding method and device therefor - Google Patents

Abstract

PURPOSE: To reduce power consumption in the case of encoding dynamic images. CONSTITUTION: An image encoding device for encoding the dynamic images is provide with a valid/invalid judgement circuit 101 for storing the result of judging whether respective image blocks in one screen are valid or invalid and plural encoding processing elements 100-i for performing an encoding processing corresponding to the number of the valid blocks within one screen calculated in the valid/invalid judgement circuit 101. Then, the required encoding processing element 100-i is selected and activated from the plural encoding processing elements corresponding to the ratio of the valid blocks for which a processing amount is large.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ディジタル回線および
無線回線を利用して圧縮した画像を伝送するテレビ（以
下TV）電話やTV会議などの画像符号化方法において、消
費電力の少ない並列画像符号化方法およびその装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel image code which consumes less power in an image coding method such as a television (hereinafter referred to as TV) telephone or a video conference for transmitting an image compressed by using a digital line and a wireless line. And a device therefor.

【０００２】[0002]

【従来の技術】従来より画像符号化方法としては、一般
的に駒落し法が広く知られている。通常のTV信号（NTSC
信号）が毎秒３０フレーム（６０フィールド）で２駒を
送信側から伝送しているのに対して、駒落し法では、例
えば二つのフィールド内の片方のみを伝送して毎秒３０
駒で伝送したり、上記片フィールドをさらに間引いて毎
秒１５駒以下で伝送する方法である。受信側では、伝送
された同一の駒を複数回表示することにより、伝送すべ
き信号量の削減を可能にしている。例えば、TV放送では
１秒間に３０枚〜６０枚で送っており、人間の目には駒
落しとは感じられないが、電話回線等のように伝送路の
容量に制限されて、１秒間に１０枚〜１５枚しか送れな
い場合には、人間の目には違和感を覚える。しかし、TV
会議やTV電話等のように被写体の動き量が比較的小さい
場合には、駒落し法を実施しても違和感の小さいことが
実験的に知られている。これに加えて「離散コサイン変
換等の直交変換」，「量子化」，「フレーム間予測」，
「動き補償フレーム間予測」等の信号処理により、画像
信号を高能率符号化して伝送することが可能になってき
ている。この中で単純フレーム間予測，および動き補償
フレーム間予測は、直前に符号化されたフレーム信号を
参照して次のフレームを予測符号化する方法である。こ
れらの符号化方式と直交変換を組み合わせると、大幅な
冗長度圧縮が可能となることから、ITU-T（旧CCITT：国
際電信電話諮問委員会）で勧告されている動画像符号化
方式（H.261）でも採用されている。2. Description of the Related Art A frame dropping method has been widely known as a conventional image coding method. Normal TV signal (NTSC
In the frame dropping method, for example, only one of the two fields is transmitted at 30 frames (60 fields) per second.
It is a method of transmitting by one frame or by further thinning out one side field and transmitting at 15 frames or less per second. On the receiving side, the same transmitted frame is displayed a plurality of times, so that the amount of signal to be transmitted can be reduced. For example, in TV broadcasting, 30 to 60 sheets are sent per second, and although it is not perceived by the human eye as dropping frames, it is limited to the capacity of the transmission line such as a telephone line and so on per second. If only 10 to 15 sheets can be sent, the human eyes feel uncomfortable. But TV
It is experimentally known that when the amount of movement of a subject is relatively small, such as in a conference or a videophone, even if the drop-of-frame method is implemented, the feeling of strangeness is small. In addition to this, "orthogonal transformation such as discrete cosine transformation", "quantization", "interframe prediction",
It has become possible to highly efficiently code and transmit an image signal by signal processing such as “motion-compensated interframe prediction”. Among them, simple inter-frame prediction and motion-compensated inter-frame prediction are methods of predictively encoding the next frame by referring to the frame signal encoded immediately before. By combining these coding methods and orthogonal transformation, it is possible to significantly reduce the redundancy. Therefore, the moving picture coding method (H) recommended by ITU-T (former CCITT: International Telegraph and Telephone Consultative Committee) .261) has also been adopted.

【０００３】上述の動画像符号化方式の画像符号化装置
を実現する場合、伝送路の伝送速度が大きく影響する。
伝送路が高速である場合（例えば、転送速度1.5Mbps）
には、伝送できる情報量が多いため、品質の良い（動き
の速い）画像を符号化復号化できることが期待できる
が、その反面、１秒間に30フレームの高速処理を実現で
きる高価なハードウエアを開発することが必要とされ
る。一方、伝送路が低速である場合（例えば、転送速度
64kbps）には、伝送できる情報量が少ないため、画質は
劣化（動きが遅い駒落し画像、１秒間に５〜１５フレー
ム）するものの、低価格なハードウエアで実現すること
が可能となる。そこで、伝送速度に応じて別々のハード
ウェアを開発した場合には、当然のことながら開発コス
トがかかってしまう。結局、伝送速度が低速な場合に動
作するハードウェアを一つ開発しておき、これを複数個
配置して並列処理させるようにして、伝送速度が高速な
場合でも適用できる並列処理可能なハードウェアを実現
することにより、開発コストを大幅に削減することが可
能となる。When the image coding apparatus of the above moving image coding system is realized, the transmission speed of the transmission line has a great influence.
When the transmission path is high speed (for example, transfer speed 1.5Mbps)
Since there is a large amount of information that can be transmitted, it can be expected that high-quality (fast-moving) images can be encoded and decoded, but on the other hand, expensive hardware that can achieve high-speed processing of 30 frames per second is required. Needed to be developed. On the other hand, if the transmission line is slow (for example, transfer rate
At 64 kbps), the amount of information that can be transmitted is small, so the image quality deteriorates (frame-moving images with slow motion, 5 to 15 frames per second), but it can be realized with low-cost hardware. Therefore, when different hardware is developed according to the transmission speed, the development cost is naturally required. After all, we developed one piece of hardware that operates when the transmission rate is low, and arrange multiple pieces of this to perform parallel processing so that parallel processing can be applied even when the transmission rate is high. By realizing the above, the development cost can be significantly reduced.

【０００４】[0004]

【発明が解決しようとする課題】従来の並列処理を実現
する画像符号化装置としては、例えば特開平５ー３０４
６６３号公報に記載された「画像符号化装置」がある。
それまでは並列処理方式においても画質を改善すること
に重点が置かれていた。しかしながら、画像符号化装置
を並列化するときには、演算処理装置の並列化による消
費電力の増加が問題となる。特に携帯型装置の場合に
は、電池やバッテリで動作させる必要があるため、消費
電力に関しての改善が不可欠である。本発明の目的は、
このような従来の課題を解決し、携帯型の情報端末で画
像を伝送して画像を符号化復号化する場合に、できるだ
け電力消費の少ない並列画像符号化方法およびその装置
を提供することにある。An example of a conventional image coding apparatus for realizing parallel processing is, for example, Japanese Patent Laid-Open No. 5-304.
There is an "image coding device" described in Japanese Patent No. 663.
Until then, emphasis was placed on improving image quality even in parallel processing systems. However, when the image encoding devices are parallelized, an increase in power consumption due to the parallelization of the arithmetic processing devices becomes a problem. In particular, in the case of a portable device, it is necessary to operate with a battery or a battery, so improvement in power consumption is indispensable. The purpose of the present invention is
It is an object of the present invention to provide a parallel image encoding method and an apparatus thereof that solves the above conventional problems and consumes as little power as possible when transmitting and encoding an image with a portable information terminal. .

【０００５】[0005]

【課題を解決するための手段】上記目的を達成すめた
め、本発明の並列画像符号化方法では、一つ前に符号
化復号化された画像データ（参照画像）と、次に符号化
する画像データ（現画像）とを特定の画素単位であるブ
ロック（例えば８画素×８ライン）毎に相関をとり、相
関が小さいときは動きのない無効ブロックとみなし、一
方、相関が大きいときは動きのある有効ブロックとみな
し、１画面内の有効ブロックの数を算出して、処理量の
多い有効ブロック数が多い場合には１画面を複数の領域
に分割し、分割した領域毎に符号化処理を行う符号化処
理回路を動作させ、また有効ブロック数が少ない場合に
は１画面の分割を少なくし（または、分割しなくてもよ
い）、分割した領域毎に動作させる符号化処理回路の数
を少なくすることにより、低消費電力化を図る。また、
参照画像と現画像とを特定のブロック毎に相関をと
り、相関が小さいときには動きのない無効ブロックとみ
なすが、相関が大きいときは動きのある有効ブロックと
みなし、１画面内の有効ブロックの数を算出し、有効ブ
ロック数に応じて１画面の画像を分割して並列に符号化
する場合に、分割した領域内での有効ブロックの比率が
同じ数に近づくように１画面の画像を分割し、それぞれ
分割した画像を並列に符号化するようにして、低消費電
力化を図る。In order to achieve the above object, in the parallel image encoding method of the present invention, the image data (reference image) coded and decoded one before and the image to be coded next The data (current image) is correlated with each block (for example, 8 pixels × 8 lines) which is a specific pixel unit, and when the correlation is small, it is regarded as an inactive block having no motion. It is considered as a certain valid block, the number of valid blocks in one screen is calculated, and when the number of valid blocks with a large amount of processing is large, one screen is divided into a plurality of areas, and the encoding processing is performed for each divided area. If the number of effective blocks is small, one screen is divided (or not divided) when the number of effective blocks is small. By reducing , Reduce power consumption. Also,
The reference image and the current image are correlated for each specific block. When the correlation is small, it is regarded as an inactive block having no motion, but when the correlation is large, it is regarded as an effective block having motion, and the number of effective blocks in one screen. When dividing the image of one screen according to the number of effective blocks and encoding in parallel, the image of one screen is divided so that the ratio of the effective blocks in the divided area approaches the same number. The power consumption is reduced by encoding the divided images in parallel.

【０００６】また、本発明の並列画像符号化方法では、
参照画像と現画像とをブロック毎に相関をとり、相関
が小さいときには動きのない無効ブロックとみなし、相
関が大きいときには動きのある有効ブロックとみなし
て、１画面内の有効ブロックの数を算出し、有効ブロッ
クの比率が高い場合には、符号化処理を行う符号化処理
回路のクロック周波数を高くし、少ない場合には、符号
化処理回路のクロック周波数を下げるようにすること
で、低消費電力化を図る。また、このように並列に配
置して動作させる符号化処理回路を、低消費電力のマイ
クロコンピュータで実現することにより、低消費電力化
を図る。また、このように並列に配置して動作させる
符号化処理回路を、動作速度の速いディジタルシグナル
プロセッサで実現する。さらに、有効／無効を判定す
る有効／無効判定回路と、並列に符号化を行う複数個の
符号化処理回路と、これらの符号化処理回路で符号化さ
れたデータを選択して伝送する符号送信回路をそれぞれ
LSIのマクロブロックとして設計することにより、これ
を１チップ化する。Further, according to the parallel image coding method of the present invention,
The number of valid blocks in one screen is calculated by correlating the reference image and the current image block by block. When the correlation is small, it is regarded as a motionless invalid block, and when the correlation is large, it is regarded as a moving effective block. When the ratio of effective blocks is high, the clock frequency of the encoding processing circuit that performs the encoding processing is increased, and when it is small, the clock frequency of the encoding processing circuit is decreased to reduce the power consumption. Try to change. Further, low power consumption is achieved by implementing the encoding processing circuits arranged and operated in parallel as described above with a low power consumption microcomputer. Further, the encoding processing circuits arranged and operated in parallel in this way are realized by a digital signal processor having a high operation speed. Further, a validity / invalidity determination circuit that determines validity / invalidity, a plurality of encoding processing circuits that perform encoding in parallel, and code transmission that selects and transmits data encoded by these encoding processing circuits. Each circuit
This is made into one chip by designing it as an LSI macro block.

【０００７】[0007]

【作用】本発明においては、情報通信端末装置に実装す
る画像符号化装置で画像の符号化・復号化を行う場合、
処理量が多い有効ブロックの割合に応じて複数の符号化
処理回路の中から処理量に必要な符号化処理回路を選択
して、これを起動し動作させるので、無駄に動作する回
路が無くなり、画像符号化装置の低消費電力化を図るこ
とができる。特に、携帯型の情報通信端末を開発する際
に利点が大である。また、バスの数を増加することによ
り、並列化する符号化処理エレメントの数を増加するこ
とができる。さらに、有効ブロック数を算出して、処理
量が少ない場合には、クロック周波数を低くすることに
より、消費電力を少なくする。この場合には、伝送速度
が遅いシステムあるいは画素数が少ないシステムに有効
である。According to the present invention, when an image is coded / decoded by the image coding device mounted on the information communication terminal device,
Since a coding processing circuit required for the processing amount is selected from a plurality of coding processing circuits according to the ratio of effective blocks having a large processing amount, and this is activated and operated, there is no needlessly operating circuit, It is possible to reduce the power consumption of the image encoding device. In particular, the advantage is great when developing a portable information communication terminal. Also, by increasing the number of buses, the number of encoding processing elements to be parallelized can be increased. Further, the number of effective blocks is calculated, and when the processing amount is small, the clock frequency is lowered to reduce the power consumption. In this case, it is effective for a system having a low transmission speed or a system having a small number of pixels.

【０００８】[0008]

【実施例】以下、本発明の前提となる動画像符号化方式
の説明、および本発明の実施例を図面により詳細に説明
する。図３は、本発明の前提となるTV電話の動画像符号
化方式（国際標準規格のH.261）の一例図である。ここ
で、入力画像２０は、例えばカメラからの出力画像信号
である。入力画像２０は符号化フレームメモリ（以下、
FM）１７に取り込まれて、１画像ブロック単位（８画素
×８ラインまたは１６画素×１６ライン）毎に有効無効
・INTRA/INTER判定回路１１で参照フレームメモリ（以
下、FM）６に格納されている参照画像２２（一つ前のフ
レームの符号化後、復号化された画像信号）と比較され
る。すなわち、有効無効・INTRA/INTER判定回路１１に
は、符号化FM１７を介して直接、現画像２７が入力され
るとともに、参照もFM６からの参照画像２２が入力され
て、有効／無効およびINTRA（フレーム内符号化）/INTE
R（フレーム間符号化）が判定される。比較された結
果、二つの画像の差分が特定のしきい値より小さい時に
は、同じ画像（動きの無い画像）とみなされて無効ブロ
ックと判定され、またしきい値より大きい時には有効ブ
ロックと判定される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A moving picture coding system which is a premise of the present invention and an embodiment of the present invention will be described in detail below with reference to the drawings. FIG. 3 is a diagram showing an example of a moving picture coding system (H.261 of the international standard) of a video phone which is a premise of the present invention. Here, the input image 20 is, for example, an output image signal from the camera. The input image 20 is an encoded frame memory (hereinafter,
FM) 17 and valid / invalid for each image block unit (8 pixels × 8 lines or 16 pixels × 16 lines) ・ Stored in the reference frame memory (hereinafter, FM) 6 by the INTRA / INTER determination circuit 11 It is compared with the reference image 22 (the image signal decoded after the encoding of the previous frame). That is, the valid / invalid / INTRA / INTER determination circuit 11 is directly input with the current image 27 via the coded FM 17, and the reference image 22 from the FM 6 is also input, and the valid / invalid and INTRA ( Intra-frame coding) / INTE
R (interframe coding) is determined. As a result of the comparison, when the difference between the two images is smaller than a specific threshold value, it is considered as the same image (an image without motion) and is determined as an invalid block, and when it is larger than the threshold value, it is determined as a valid block. It

【０００９】次に、無効ブロックと有効ブロックの処理
手順を説明する。無効ブロックの場合には、参照フレー
ム（参照画像２２）と符号化フレーム（現画像２７）の
画像データが等しいことにより、受信側に画像データを
伝送する必要がないので、可変長符号化回路５からは単
に無効ブロックであるという情報を伝送する。これに対
して、有効の場合には、INTRA（フレーム内符号化）/IN
TER（フレーム間符号化）を判定する。INTRAは一つ前の
フレームとの相関がない場合であり、現画像２７そのも
のを符号化し伝送する。例えば、TV放送の場合、放送画
像の次にコマーシャル画像が挿入されて、全く相関がな
い画像になったとき等がこれに相当する。これに対し
て、INTERは一つ前のフレームと相関がある場合であ
り、例えば、TV放送の場合、同一放送のある画像と次の
画像を比較した場合にこれに相当する。この場合には、
現画像２７と参照画像２２との差分を取って、その差分
信号を符号化し伝送する。INTERとINTRAの判定は、現画
像２７と参照画像２２の相関があるか否かで決定され
る。しかし、同じ位置の画像だけでなく、現画像２７が
参照画像２２に対して動いている場合にも、符号化した
時の情報量の少ないINTERとして扱えるように、動きベ
クトル検出回路８で現画像２７がどの方向に何画素動い
ているかを求める動きベクトル検出を行って、上下左右
に数画素ずらした参照画像２２と現画像２７を比較する
ことにより、画像の動き方向を予測する。すなわち、動
きを検索して、一致した位置が原点に対してどの程度動
いているかを抽出する。この時、最も相関の高かった位
置を動きベクトル２３とする。この動きベクトルの位置
での差分が特定のしきい値よりも小さいときにINTER
（フレーム間符号化）となり、またしきい値より大きい
場合、すなわち相関が無い場合にINTRA（フレーム内符
号化）となる。Next, the procedure for processing invalid blocks and valid blocks will be described. In the case of an invalid block, since the image data of the reference frame (reference image 22) and the encoded frame (current image 27) are the same, there is no need to transmit the image data to the receiving side, so the variable length encoding circuit 5 Transmits information that the block is simply an invalid block. On the other hand, when enabled, INTRA (intraframe coding) / IN
Determine TER (interframe coding). INTRA is a case where there is no correlation with the previous frame, and the current image 27 itself is encoded and transmitted. For example, in the case of TV broadcasting, this corresponds to the case where a commercial image is inserted next to the broadcast image, resulting in an image having no correlation. On the other hand, INTER is a case where there is a correlation with the immediately preceding frame. For example, in the case of TV broadcasting, this corresponds to the case where a certain image of the same broadcast is compared with the next image. In this case,
The difference between the current image 27 and the reference image 22 is taken, and the difference signal is encoded and transmitted. The determination of INTER and INTRA is determined by whether or not there is a correlation between the current image 27 and the reference image 22. However, not only the image at the same position, but also when the current image 27 is moving with respect to the reference image 22, the motion vector detection circuit 8 uses the current image so that it can be treated as an INTER having a small amount of information when encoded. Motion vector detection for determining how many pixels 27 are moving in which direction is performed, and the moving direction of the image is predicted by comparing the reference image 22 and the current image 27 which are shifted by several pixels vertically and horizontally. That is, the movement is searched and the degree to which the coincident position moves with respect to the origin is extracted. At this time, the position having the highest correlation is set as the motion vector 23. INTER when the difference at the position of this motion vector is smaller than a certain threshold
(Inter-frame coding), and when it is larger than the threshold value, that is, when there is no correlation, it becomes INTRA (intra-frame coding).

【００１０】INTRA（フレーム内符号化）の場合には、
有効無効・INTRA/INTER判定回路１１によりセレクタ１
２を制御することにより、現画像２７を選択してＤＣＴ
（Ｄiscrete Ｃosine Ｔransform)(離散コサイン変
換)回路１４でＤＣＴ処理した後、量子化回路１５で量
子化し、可変長符号化回路５で可変長符号化して伝送す
る。さらに、逆量子化回路３で逆量子化した画像をＩＤ
ＣＴ回路４で逆DCTし、加算回路１６を通過して参照FM
６に書き込む。INTER（フレーム間符号化）の場合に
は、加算回路１３に符号化画像２７を入力するととも
に、その符号化画像に最も相関のあった参照画像を参照
FM６から動き補償回路７とローパスフィルタ（ＬＰＦ）
９を通過した画像を入力して、差分とり、ＤＣＴ回路１
４でＤＣＴし、量子化回路１５で量子化した後、可変長
符号化回路５で可変長符号化して伝送する。同時に、参
照フレームの動きベクトル２３も、可変長符号化回路５
に入力することにより、可変長符号化し伝送する。さら
に、前述と同じように、逆量子化した画像を逆ＤＣＴ
し、差分に元の画像を加えるために、参照FM６から動作
補償回路７、ＬＰＦ９を通過してセレクタ１０から加算
回路１６に入力した参照画像２２を加算し、参照FM６に
書き込む。この参照FM６に書き込まれた画像が、次のフ
レームを符号化する場合の参照画像になる。従来の並列
符号化装置では、図３に示すような符号化処理を行う符
号化処理エレメント全体回路を複数台並列に配置し、入
力画像２０をその台数分に分割して分配し、複数の符号
化処理エレメントが同時に分割した入力画像を並列処理
していたので、必ず複数台分の電力を消費していた。こ
のため、消費電力が大きくなるという問題があった。In the case of INTRA (intra-frame coding),
Valid / invalid ・ Selector 1 by INTRA / INTER judgment circuit 11
The current image 27 is selected and the DCT
After performing DCT processing in the (Discrete Cosine Transform) circuit 14, the quantization circuit 15 quantizes, and the variable length coding circuit 5 performs variable length coding and transmits. Further, the image which is inversely quantized by the inverse quantization circuit 3 is ID
Inverse DCT is performed in the CT circuit 4, and the reference FM is passed through the addition circuit 16.
Write to 6. In the case of INTER (interframe coding), the coded image 27 is input to the adder circuit 13 and the reference image having the highest correlation with the coded image is referred to.
From FM6 to motion compensation circuit 7 and low-pass filter (LPF)
The image that has passed 9 is input, the difference is calculated, and the DCT circuit 1
The DCT is performed at 4, the quantization circuit 15 quantizes the data, and the variable length coding circuit 5 performs the variable length coding for transmission. At the same time, the motion vector 23 of the reference frame also includes the variable length coding circuit 5
By inputting to, variable length code is transmitted. Further, as in the above, the inversely quantized image is subjected to the inverse DCT.
Then, in order to add the original image to the difference, the reference image 22 that has passed from the reference FM 6 through the motion compensation circuit 7 and LPF 9 and has been input from the selector 10 to the addition circuit 16 is added and written to the reference FM 6. The image written in the reference FM 6 becomes the reference image when the next frame is encoded. In a conventional parallel coding device, a plurality of coding processing element circuits for performing a coding process as shown in FIG. 3 are arranged in parallel, and the input image 20 is divided into the number of units and distributed to obtain a plurality of codes. Since the conversion processing element processes the divided input images in parallel at the same time, the power for a plurality of units is always consumed. Therefore, there is a problem that power consumption increases.

【００１１】本発明では、画像符号化する場合に、有効
ブロックと無効ブロックの処理量の違いに着目して、低
消費電力化を実現するものである。すなわち、無効ブロ
ックの場合には処理量は極めて少なく、また有効ブロッ
クの場合には動きベクトル検索，DCT，量子化，可変長
符号化，逆量子化，逆DCT等の各処理が必要となるた
め、処理量が多くなる。これは、１フレームの符号化に
必要な処理量は、有効ブロックの数に比例することを意
味している。そこで、本発明においては、１フレーム内
の有効ブロック数が少ない場合には、動作する符号化処
理エレメントの数を少なくし、また有効ブロック数が多
い場合には、並列に動作する符号化処理エレメントの数
を増加するようにする。このようにして、処理量に適応
して動作させる符号化処理エレメントの数を制御するよ
うにして、低消費電力化を図るのである。これにより、
処理量が少ない場合には、動作させない符号化処理エレ
メントのクロックを止めたり、あるいは電源を切った
り、あるいはパワーダウンモードにして電力の消費を抑
えることが可能となる。In the present invention, when image coding is performed, the power consumption is reduced by paying attention to the difference in the processing amount between the valid block and the invalid block. That is, the processing amount is extremely small in the case of an invalid block, and each processing such as motion vector search, DCT, quantization, variable length coding, inverse quantization, inverse DCT is required in the case of an effective block. , The processing amount increases. This means that the amount of processing required to encode one frame is proportional to the number of effective blocks. Therefore, in the present invention, when the number of effective blocks in one frame is small, the number of operating encoding processing elements is reduced, and when the number of effective blocks is large, encoding processing elements operating in parallel are used. Try to increase the number of. In this way, the power consumption is reduced by controlling the number of coding processing elements that operate in accordance with the processing amount. This allows
When the amount of processing is small, it is possible to stop the clock of the coding processing element that is not operated, turn off the power, or enter the power down mode to suppress power consumption.

【００１２】次に、本発明の並列符号化装置の実施例を
説明する。図１は、本発明の第１の実施例を示す並列符
号化装置の構成図である。本実施例の並列符号化装置
は、複数の符号化FM１７-i(i=1,・・・,4)，複数台の参照F
M６-i(i=1,・・・,4)，１台の有効／無効判定回路１０１，
４台の符号化処理エレメント１００-i(i=1,・・・,4)，１
台の符号送信回路１０２から構成されている。なお、こ
の例では、符号化処理エレメントの数を４台で説明して
いるが、符号化処理エレメントの数は何台でもよく、任
意の数に設定できる。符号化FM１７-i(i=1,・・・,4)は、
１フレーム分の入力画像を取り込むメモリである。一
方、参照FM６-i(i=1,・・・,4)は、前述と同じように、１
フレーム分の画像を符号化復号化した後に格納しておく
メモリで、通常１フレーム前に復号化した画像データを
格納しておくメモリである。有効／無効判定回路１０１
は、符号化FM１７-i(i=1,・・・,4)への画像取り込み制
御、画像ブロック毎の有効／無効判定と有効ブロック数
の算出、有効ブロックの数に応じて符号化処理エレメン
ト１００-i(i=1,・・・,4)の起動制御等を行う。符号化処
理エレメント１００-i(i=1,・・・,4)は、有効／無効判定
回路１０１により起動されると、符号化FM１７-i(i=1,・
・・,4)の現画像２７-i(i=1,・・・,4)と参照FM６-i(i=1,・・
・,4)の参照画像２２-i(i=1,・・・,4)とから画像を符号化
し、符号化データ２０２-i(i=1,・・・,4)を生成して符号
送信回路１０２に転送する。すなわち、符号化処理エレ
メント１００-iは、図３におけるＤＣＴ回路１４，量子
化回路１５，逆量子化回路３，ＩＤＣＴ回路４，加算回
路１３，１６を含んでいる。符号送信回路１０２は、符
号化処理エレメント１００-i(i=1,・・・,4)からの符号化
データを受信すると、伝送する順番に伝送インタフェー
スへ送信データを伝送する。ここで、２０１-ｉは、現
画像２７-ｉと参照画像２２-ｉとを符号化処理エレメン
ト１００-iに伝送するとともに、符号化処理エレメント
１００-iで逆量子化、逆ＤＣＴ化された参照画像を参照
FM６に伝送するためのバスであって（矢印が両方に付さ
れている）、バス数iと符号化処理エレメント１００-i
の台数はそれぞれ対応しているため、バス数iが多い
程、符号化処理エレメント１００-iの台数を増加させる
ことができる。Next, an embodiment of the parallel coding apparatus of the present invention will be described. FIG. 1 is a block diagram of a parallel encoding apparatus showing a first embodiment of the present invention. The parallel encoding apparatus according to the present embodiment includes a plurality of encoding FMs 17-i (i = 1, ..., 4) and a plurality of reference Fs.
M6-i (i = 1, ..., 4), one valid / invalid judgment circuit 101,
Four coding processing elements 100-i (i = 1, ..., 4), 1
It is composed of a code transmission circuit 102 of a table. In this example, the number of coding processing elements is four, but the number of coding processing elements may be any number and can be set to an arbitrary number. The coded FM17-i (i = 1, ..., 4) is
This is a memory for loading an input image for one frame. On the other hand, the reference FM6-i (i = 1, ..., 4) is
This is a memory for storing an image for a frame after encoding and decoding, and is a memory for storing the image data which is normally decoded one frame before. Valid / invalid decision circuit 101
Is an image capture control to the coded FM17-i (i = 1, ..., 4), valid / invalid determination for each image block, calculation of the number of valid blocks, and a coding processing element according to the number of valid blocks. The start control of 100-i (i = 1, ..., 4) is performed. When the coding processing element 100-i (i = 1, ..., 4) is activated by the valid / invalid determination circuit 101, the coding FM 17-i (i = 1, ...
.., 4) current image 27-i (i = 1, ..., 4) and reference FM6-i (i = 1, ...
., 4) is encoded from the reference image 22-i (i = 1, ..., 4) and the encoded data 202-i (i = 1, ..., 4) is generated and encoded. Transfer to the transmission circuit 102. That is, the encoding processing element 100-i includes the DCT circuit 14, the quantization circuit 15, the inverse quantization circuit 3, the IDCT circuit 4, and the addition circuits 13 and 16 in FIG. Upon receiving the encoded data from the encoding processing element 100-i (i = 1, ..., 4), the code transmission circuit 102 transmits the transmission data to the transmission interface in the order of transmission. Here, 201-i transmits the current image 27-i and the reference image 22-i to the encoding processing element 100-i, and is also dequantized and inverse DCT-ized by the encoding processing element 100-i. See reference image
A bus for transmitting to the FM6 (arrows are attached to both), the number of buses i and the encoding processing element 100-i
The number of the encoding processing elements 100-i can be increased as the number of buses i increases.

【００１３】図２は、図１における有効／無効判定回路
の動作フローチャートである。以下に、このフローの各
ステップの処理内容を説明する。先ず、ステップ３００
では、特定のフレーム間隔（１／３０秒，１／１５秒，
１／１０秒等）で入力画像２０を符号化FM１７-1，１７
-2，１７-3，１７-4に取り込む。そして、ブロック数を
初期化するために、有効ブロック数，無効ブロック数と
もにクリアして０にする。次に、ステップ３０１では、
ブロック単位で符号化FM１７-1内の現画像２７-1と参照
FM６-1の参照画像２２-1の差分を求め、それを有効／無
効判定の評価関数とする。次に、ステップ３０２では、
ステップ３０１で求めた有効／無効判定の評価関数が所
定のしきい値よりも小さい場合には無効と判定し、ステ
ップ３０４に分岐する。所定のしきい値よりも大きい場
合には有効と判定し、ステップ３０３へ分岐する。次
に、ステップ３０３では、有効ブロック数を１歩進させ
る。そしてステップ３０５へ進む。一方、ステップ３０
４では、無効ブロック数を１歩進させる。そしてステッ
プ３０５に進む。次に、ステップ３０５では、全ブロッ
クの有効／無効判定を終了していれば、ステップ３０７
に進み、さもなければステップ３０６へ進む。FIG. 2 is an operation flowchart of the valid / invalid decision circuit in FIG. The processing contents of each step of this flow will be described below. First, step 300
Then, a specific frame interval (1/30 second, 1/15 second,
The input image 20 is coded with FM 17-1, 17
Incorporated into -2, 17-3, 17-4. Then, in order to initialize the number of blocks, both the number of valid blocks and the number of invalid blocks are cleared to zero. Next, in step 301,
Refer to the current image 27-1 in the encoded FM 17-1 in block units
The difference between the reference image 22-1 of the FM 6-1 is calculated and used as the evaluation function of the valid / invalid judgment. Next, in step 302,
If the evaluation function for valid / invalid determination obtained in step 301 is smaller than a predetermined threshold value, it is determined to be invalid, and the process branches to step 304. If it is larger than the predetermined threshold value, it is determined to be valid and the process branches to step 303. Next, in step 303, the number of valid blocks is incremented by one. Then, the process proceeds to step 305. On the other hand, step 30
In 4, the number of invalid blocks is incremented by one. Then, the process proceeds to step 305. Next, in step 305, if the valid / invalid determination of all blocks has been completed, step 307
Otherwise go to step 306.

【００１４】ステップ３０６では、次のブロックへ処理
を移す（処理ブロック番号をインクリメントする）。す
なわち、ステップ３０１へ戻って再び３０１〜３０５の
処理を行う。一方、ステップ３０７では、有効ブロック
の割合を算出する。有効ブロックが０％から２５％まで
の時には、ステップ３０８へ分岐する。また、有効ブロ
ックが２６％から５０％までの時には、ステップ３０９
へ分岐する。さらに、有効ブロックが５０％から７５％
までの時には、ステップ３１０へ分岐する。さらに、有
効ブロックが７６％から１００％までの時には、ステッ
プ３１１へ分岐する。ステップ３０８では、有効ブロッ
クが少ないために画像を分割せず、符号化処理エレメン
ト１００-1を起動する。一方、ステップ３０９では、有
効ブロック数がやや多いので、画像を２分割してそれら
に対応させる２台の符号化処理エレメント１００-1，１
００-2を起動する。一方、ステップ３１０では、有効ブ
ロック数が多いので、画像を３分割してそれらに対応さ
せる３台の符号化処理エレメント１００-1，１００-2，
１００-3を起動する。一方、ステップ３１１では、有効
ブロック数が非常に多いので、画像を４分割してそれら
に対応させる４台の符号化処理エレメント１００-1，１
００-2，１００-3，１００-4を起動する。次に、ステッ
プ３１２では、１フレームの符号化処理が終了するまで
待つ。終了したならば、次のフレームを符号化するため
にステップ３００に分岐する。In step 306, the processing is moved to the next block (the processing block number is incremented). That is, the process returns to step 301 and the processes of 301 to 305 are performed again. On the other hand, in step 307, the ratio of valid blocks is calculated. When the effective block is 0% to 25%, the process branches to step 308. When the effective block is 26% to 50%, step 309
Branch to. Furthermore, the effective block is 50% to 75%
Until, the process branches to step 310. Further, when the effective block is from 76% to 100%, the process branches to step 311. In step 308, the coding processing element 100-1 is activated without dividing the image because the number of effective blocks is small. On the other hand, in step 309, since the number of effective blocks is slightly large, the two coding processing elements 100-1 and 100-1 which divide the image into two and correspond to them are divided.
Start 00-2. On the other hand, in step 310, since the number of effective blocks is large, the three coding processing elements 100-1, 100-2, 100-2,
Start 100-3. On the other hand, in step 311, since the number of effective blocks is very large, the four coding processing elements 100-1 and 100-1 and 1 corresponding to the four divided images are divided.
00-2, 100-3, 100-4 are started. Next, in step 312, the process waits until the encoding process for one frame is completed. When finished, branch to step 300 to encode the next frame.

【００１５】図４（１）（２）（３）は、具体的に１フ
レームの画素数が３５２画素×２８８ラインの画像を符
号化する場合を例にした並列画像符号化方法の説明図で
ある。１ブロックの単位を１６画素×１６ラインとする
と、１フレーム内のブロック数は３９６ブロックであ
る。ここで符号化処理エレメントは、符号化処理に与え
られた時間（例えば１／３０秒，１／１５秒，１／１０
秒）内に有効ブロック９９個の処理が可能であるとす
る。全ブロックの有効／無効判定結果、有効ブロック数
が０％から２５％までの時、つまり有効ブロック数が９
９個以下の場合には、符号化処理エレメント１個で有効
ブロックの符号化復号化処理を時間内で処理することが
できる。有効ブロック数が２６％から５０％までの時、
つまり有効ブロック数が１００個から１９８個の時に
は、２個の符号化処理エレメントを起動して並列処理さ
せる。この場合に、二つの符号化処理エレメントは例え
ば図４の（１）に示すように、処理部分を４０１と４０
２に分割して並列処理を行う。次に、有効ブロックが５
１％から７５％までの時、つまり有効ブロック数が１９
９個から２９７個の場合には、３個の符号化処理エレメ
ントを起動して並列処理させる。この場合に、二つの符
号化処理エレメントは例えば図４の（２）に示すよう
に、処理部分を４０３と４０４と４０５に分割して並列
処理を行う。次に、有効ブロックが７６％以上の場合に
は、４個の符号化処理エレメントを起動して並列処理さ
せる。この場合に、二つの符号化処理エレメントは例え
ば図４の（３）に示すように、処理部分を４０６と４０
７と４０８と４０９に分割して並列処理を行う。FIGS. 4 (1), (2) and (3) are explanatory views of a parallel image encoding method, specifically, an example of encoding an image in which the number of pixels in one frame is 352 pixels × 288 lines. is there. When the unit of one block is 16 pixels × 16 lines, the number of blocks in one frame is 396 blocks. Here, the encoding processing element is the time (eg, 1/30 second, 1/15 second, 1/10) given to the encoding processing.
It is assumed that 99 effective blocks can be processed within (second). As a result of valid / invalid judgment of all blocks, when the number of valid blocks is 0% to 25%, that is, the number of valid blocks is 9
In the case of 9 or less, the coding / decoding process of the effective block can be processed in time with one coding processing element. When the number of effective blocks is from 26% to 50%,
That is, when the number of effective blocks is 100 to 198, two coding processing elements are activated to perform parallel processing. In this case, the two coding processing elements have processing parts 401 and 40 as shown in (1) of FIG. 4, for example.
Divide into 2 and perform parallel processing. Next, the effective block is 5
From 1% to 75%, that is, the number of valid blocks is 19
In the case of 9 to 297, three coding processing elements are activated to perform parallel processing. In this case, the two coding processing elements divide the processing portion into 403, 404, and 405 and perform parallel processing, as shown in (2) of FIG. 4, for example. Next, when the effective block is 76% or more, the four coding processing elements are activated to perform parallel processing. In this case, the two coding processing elements have processing parts 406 and 40 as shown in (3) of FIG. 4, for example.
7 and 408 and 409 are divided and parallel processing is performed.

【００１６】図６および図７は、本発明の第２の実施例
を示す並列画像符号化方法の説明図である。本実施例の
原理は、並列に動作する符号化処理エレメント１００-i
の処理量を平均化することである。これができれば、そ
れぞれの符号化処理エレメント１００-iの処理が同時に
終わるので、どの符号化処理エレメント１００-iにも待
ち時間がなくなり、処理効率が向上して低消費電力化に
つながる。これを実現するためには、各符号化処理エレ
メント１００-iが処理する画像部分における有効ブロッ
ク数が同じになれば良い。有効／無効判定回路１０１で
有効ブロック数を計数する場合に、有効ブロックがどの
場所に片寄っているかを調べることにより、各符号化処
理エレメント１００-iに平均化するように画像を分割す
るものである。図６では、画像を２分割に分割した例を
示している。すなわち、（１）と（２）では有効ブロッ
クがほぼ中央に集っているため、６０１と６０２、およ
び６０３と６０４に均等に分割する。（３）と（４）に
示すように、有効ブロックが左隅に片寄っている場合に
は、分割ラインを左側に寄せて分割する。このように、
本実施例では、有効ブロックが二つの分割した領域で平
均化するように画面を分割して、それぞれが並列に画像
符号化するようにする。分割した後は、現画像と参照画
像を符号化処理エレメント１００-ｉに分配する際に、
分割された画面に合致させた画素を各符号処理エレメン
ト１００-ｉに伝送すればよい。図７では、画像を４分
割に分割した例を示している。いずれも、有効ブロック
が四つの分割した領域で平均化するように画面を分割し
て、それぞれが並列に画像符号化するようにする。な
お、図７の（１）（２）では、それぞれ縦と横に４分割
しているが、有効ブロックが楕円状に集合しているの
で、当然のことながら両側の分割された横幅の寸法は中
央部分のそれよりも少し広い（図では幅が等しくなって
いる）。FIGS. 6 and 7 are explanatory views of a parallel image coding method showing a second embodiment of the present invention. The principle of this embodiment is that the encoding processing elements 100-i operating in parallel are used.
Is to average the throughput. If this can be done, the processing of each of the encoding processing elements 100-i ends at the same time, so that no waiting time is required for any of the encoding processing elements 100-i, the processing efficiency is improved, and the power consumption is reduced. In order to realize this, the number of effective blocks in the image portion processed by each coding processing element 100-i should be the same. When the number of valid blocks is counted by the valid / invalid determination circuit 101, the image is divided so as to be averaged to each coding processing element 100-i by checking where the valid block is offset. is there. FIG. 6 shows an example in which the image is divided into two. That is, in (1) and (2), the effective blocks are gathered almost in the center, so that they are equally divided into 601 and 602, and 603 and 604. As shown in (3) and (4), when the effective block is offset to the left corner, the division line is moved to the left side for division. in this way,
In the present embodiment, the screen is divided so that the effective blocks are averaged in the two divided areas, and the images are coded in parallel. After the division, when distributing the current image and the reference image to the encoding processing element 100-i,
The pixels matched with the divided screen may be transmitted to each code processing element 100-i. FIG. 7 shows an example in which the image is divided into four. In either case, the screen is divided so that the effective blocks are averaged in the four divided regions, and the respective images are coded in parallel. In addition, in (1) and (2) of FIG. 7, the vertical and horizontal divisions are made into four, respectively. However, since the effective blocks are gathered in an elliptical shape, the width of the divided widths on both sides is, of course, A little wider than that of the central part (the width is equal in the figure).

【００１７】図５は、本発明の第３の実施例を示す画像
符号化装置のブロック図である。第３の実施例では、符
号化処理エレメント１００-iを並列に配置することな
く、クロック周波数を制御することにより低消費電力化
を実現するものである。一つの符号化処理エレメント１
００-1を使用するとともに、有効／無効判定回路１０１
で有効ブロックの数を算出した結果、処理量が多い場合
にはクロック制御回路５００のクロック周波数を高く
し、一方、処理量が少ない場合には、クロック周波数を
低くして、処理に必要な最適なクロック周波数にし、消
費電力を抑えるものである。この実施例の場合には、伝
送速度が遅いアプリケーションや画素数が少ないアプリ
ケーションの場合に特に有効である。なお、第３の実施
例の応用として、符号化処理エレメント１００-iをマイ
クロコンピュータで実現することにより、符号化制御を
プログラム可能にし、各種アプリケーション，例えばMP
EG，JPEG等の動画・静止画の符号化方式にも対応できる
ようにする方法がある。符号化処理エレメント１００-i
をマイコンで構成した場合には、消費電力も少なくかつ
安価となるので、携帯情報端末として好適である。さら
に、第３の実施例の別の応用として、符号化処理エレメ
ント１００-iをＤＳＰ（Ｄigital Ｓignal Processo
r)で実現することにより、符号化制御をプログラム可能
にして、各種アプリケーション，例えばMPEG，JPEG等の
動画・静止画の符号化方式にも対応できるようにする方
法がある。ＤＳＰの場合には、積和演算を得意とするの
で、処理速度も速く高速な画像符号化が可能である。さ
らに、第３の実施例の別の応用として、符号化処理エレ
メント１００-i，有効／無効判定回路１０１，符号送信
回路１０２をそれぞれLSIのマクロブロックとして設計
し、これを１チップ化したLSIにする方法がある。マク
ロブロックとは、LSIを製造するとき、普通はそれぞれ
単独に設計するのであるが、この場合には予め決定され
ている設計を単にはり付けるだけで製造することができ
るものを言う。このようにマクロブロックでLSI化する
ことにより、特に携帯端末に実装する場合に利点が大き
い。なお、本発明は、情報通信端末装置に限定するもの
ではなく、家庭用電気製品，ゲーム等、電池やバッテリ
ーで動作する装置に適用可能である。FIG. 5 is a block diagram of an image coding apparatus showing a third embodiment of the present invention. In the third embodiment, low power consumption is realized by controlling the clock frequency without arranging the encoding processing elements 100-i in parallel. One coding processing element 1
00-1 is used, and the valid / invalid determination circuit 101 is used.
As a result of calculating the number of effective blocks with, when the processing amount is large, the clock frequency of the clock control circuit 500 is increased, while when the processing amount is small, the clock frequency is decreased to obtain the optimum value required for the processing. The clock frequency is set to a low level to reduce power consumption. This embodiment is particularly effective in the case of an application having a low transmission speed or an application having a small number of pixels. As an application of the third embodiment, by implementing the encoding processing element 100-i by a microcomputer, encoding control can be programmed and various applications such as MP can be performed.
There is a method to support moving picture / still picture coding methods such as EG and JPEG. Encoding processing element 100-i
When configured by a microcomputer, it consumes less power and is less expensive, and is suitable as a portable information terminal. Furthermore, as another application of the third embodiment, the encoding processing element 100-i is replaced with a DSP (Digital Signal Processo).
There is a method in which the coding control can be programmed by implementing the method r) so that it can be applied to various applications, for example, moving picture / still picture coding methods such as MPEG and JPEG. In the case of the DSP, since it is good at the product-sum operation, the processing speed is fast and high-speed image encoding is possible. Further, as another application of the third embodiment, the coding processing element 100-i, the validity / invalidity determination circuit 101, and the code transmission circuit 102 are each designed as a macro block of the LSI, and the macro block is integrated into an LSI. There is a way to do it. Macroblocks are usually designed individually when manufacturing an LSI, but in this case, they can be manufactured by simply pasting a predetermined design. In this way, by forming an LSI with macroblocks, there are great advantages particularly when it is mounted on a mobile terminal. The present invention is not limited to the information communication terminal device, but can be applied to devices that operate on batteries or batteries, such as household electric appliances and games.

【００１８】[0018]

【発明の効果】以上説明したように、本発明によれば、
情報通信端末装置に実装する画像符号化装置で画像の符
号化・復号化を行う場合、処理量が多い有効ブロックの
割合に応じて複数の符号化処理エレメントの中から必要
な符号化処理エレメントを選択して起動させるので、画
像符号化装置の低消費電力化を図ることができる。ま
た、符号化の処理量が多いときにはクロック周波数を高
くし、処理量が少ないときにはクロック周波数を低くし
て、最適なクロック周波数にすることにより、伝送速度
が遅いアプリケーションや画素数の少ないアプリケーシ
ョンに特に有効となり、携帯型の情報通信端末を開発す
る場合にその効果が大きい。As described above, according to the present invention,
When an image is encoded / decoded by the image encoding device installed in the information communication terminal device, a required encoding processing element is selected from among a plurality of encoding processing elements according to the ratio of effective blocks having a large processing amount. Since it is selected and activated, the power consumption of the image encoding device can be reduced. In addition, by increasing the clock frequency when the amount of encoding processing is large and lowering the clock frequency when the amount of processing is small to obtain the optimum clock frequency, it is particularly suitable for applications with a low transmission rate or a small number of pixels. It becomes effective, and its effect is great when developing a portable information communication terminal.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例を示す画像符号化装置の
構成図である。FIG. 1 is a configuration diagram of an image encoding device according to a first embodiment of the present invention.

【図２】本発明の一実施例を示す符号化アルゴリズムの
フローチャートである。FIG. 2 is a flowchart of an encoding algorithm showing an embodiment of the present invention.

【図３】従来の国際標準規格（H.261）の一般的な画像
符号化装置の構成図である。[Fig. 3] Fig. 3 is a configuration diagram of a general image encoding device of a conventional international standard (H.261).

【図４】本発明の並列処理の処理分担を説明する図であ
る。FIG. 4 is a diagram for explaining processing sharing of parallel processing of the present invention.

【図５】本発明の第３の実施例を示す画像符号化装置の
構成図である。FIG. 5 is a configuration diagram of an image coding apparatus showing a third embodiment of the present invention.

【図６】本発明の第２の実施例を示す並列画像符号化装
置の構成図であって、二つの符号化処理エレメントで符
号化処理を平均化する場合の処理分担を説明するもので
ある。[Fig. 6] Fig. 6 is a configuration diagram of a parallel image encoding device according to a second embodiment of the present invention, and illustrates processing sharing in the case of averaging encoding processing by two encoding processing elements. .

【図７】同じく第２の実施例を示す並列画像符号化装置
の構成図であって、四つの符号化処理エレメントで符号
化処理を平均化する場合の処理分担を説明するものであ
る。FIG. 7 is a configuration diagram of a parallel image coding apparatus according to the second embodiment as well, and is for explaining processing sharing when the coding processing is averaged by four coding processing elements.

【符号の説明】[Explanation of symbols]

１００-i…符号化処理エレメント、１０１…有効／無効
判定回路、１０２…符号送信回路、１７-i…符号化フレ
ームメモリ、２００-i…画像符号化復号化信号、２０１
-i…信号バス、６-i…参照フレームメモリ、５００…ク
ロック制御回路。100-i ... Encoding processing element, 101 ... Validity / invalidity determination circuit, 102 ... Code transmission circuit, 17-i ... Encoding frame memory, 200-i ... Image encoding / decoding signal, 201
-i ... Signal bus, 6-i ... Reference frame memory, 500 ... Clock control circuit.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】一つ前に符号化復号化された参照画像を格
納しておく参照画像記憶手段と、 該参照画像と次に符号化する現画像とを特定の画素単位
ブロック毎に差分をとり、該差分の大きさに応じて該画
素単位ブロック毎に動きのない無効ブロックに対する無
効処理と、動きのある有効ブロックに対する有効処理と
に符号化方法を変える有効／無効判定手段と、 該有効／無効判定手段からの起動信号により現画像を分
割し、それぞれが並列に符号化復号化する複数の符号化
処理手段と、 該複数の画像符号化処理手段からの出力である符号化さ
れたデータの伝送順序を制御する符号送信手段とを有す
ることを特徴とする並列画像符号化装置。1. A reference image storage means for storing a reference image coded and decoded one by one, and a difference between the reference image and a current image to be coded next for each specific pixel unit block. The valid / invalid determination means for changing the coding method into invalid processing for an inactive block having no motion and effective processing for an active block having motion for each pixel unit block according to the magnitude of the difference; / A plurality of encoding processing means for dividing the current image by the activation signal from the invalidity determining means and encoding and decoding each in parallel, and encoded data which is an output from the plurality of image encoding processing means And a code transmitting unit for controlling the transmission order of the parallel image encoding apparatus. 【請求項２】参照画像と現画像の二つの画像から該現画
像の符号化を行うとともに、次の画像の符号化に必要な
参照画像を作成する動画像の符号化方法において、 １画面内の有効ブロックの数を算出し、 整全体のブロックに対する該有効ブロックの比率が高い
場合には、符号化処理の並列度を高め、 該有効ブロックの比率が小さい場合には、符号化処理の
並列度を下げるようにしたことを特徴とする並列画像符
号化方法。2. A moving picture coding method for coding a current picture from two pictures, a reference picture and a current picture, and creating a reference picture necessary for coding the next picture. The number of effective blocks is calculated, and if the ratio of the effective blocks to the whole blocks is high, the parallelism of the encoding process is increased, and if the ratio of the effective blocks is small, the parallelization of the encoding processes is performed. A parallel image coding method characterized in that the degree is reduced. 【請求項３】請求項１に記載の画像符号化装置におい
て、前記有効／無効判定手段と符号化処理手段と符号送
信手段とを集積回路で構成したことを特徴とする並列画
像符号化装置。3. A parallel image coding apparatus according to claim 1, wherein said valid / invalid judging means, coding processing means and code transmitting means are constituted by an integrated circuit. 【請求項４】請求項２に記載の画像符号化方法におい
て、前記符号化処理の並列度を高めたり、低下させたり
するとともに、 現画像を分割して並列に符号化する場合に、各符号化処
理手段に割り当てられた有効ブロックの比率が同じ数に
近づくように現画像を複数に分割し、 それぞれ分割した画像を各符号化処理手段に分配し、 各符号化処理手段で並列に符号化することを特徴とする
並列画像符号化方法。4. The image coding method according to claim 2, wherein the degree of parallelism of the coding process is increased or decreased, and when the current image is divided and coded in parallel, each code is encoded. The current image is divided into a plurality of pieces so that the ratio of the effective blocks assigned to the encoding processing means approaches the same number, the divided images are distributed to the respective encoding processing means, and the encoding processing means perform parallel encoding. A parallel image coding method characterized by: 【請求項５】一つ前に符号化復号化された参照画像を格
納しておく参照データ記憶手段と、 該参照画像と次に符号化する現画像とを特定の画素単位
ブロック毎に差分をとり、該差分の大きさに応じて該画
素単位ブロック毎に動きのない無効ブロックに対する無
効処理と、動きのある有効ブロックに対する有効処理と
に符号化方法を変える有効／無効判定手段と、 該有効／無効判定手段からの有効ブロック数情報に応じ
て動作クロックを制御するクロック制御手段と、 該クロック制御手段からのクロックにより動作する画像
符号化処理手段とを有することを特徴とする画像符号化
装置。5. A reference data storage means for storing a reference image coded and decoded one by one, and a difference between the reference image and a current image to be coded next for each specific pixel unit block. The valid / invalid determination means for changing the coding method into invalid processing for an inactive block having no motion and effective processing for an active block having motion for each pixel unit block according to the magnitude of the difference; / An image coding apparatus comprising: a clock control means for controlling an operation clock according to the valid block number information from the invalidity determination means; and an image coding processing means which operates by a clock from the clock control means. . 【請求項６】参照画像と現画像の二つの画像から該現画
像の符号化を行うとともに、次の画像の符号化に必要な
参照画像を作成する動画像の符号化方法において、 １画面内の有効ブロックの数を算出し、 有効ブロックの比率が高い場合には、符号化処理回路の
クロック周波数を高くし、 有効ブロックの比率が小さい場合には、該符号化処理回
路のクロック周波数を下げることを特徴とする画像符号
化方法。6. A moving picture coding method for coding a current picture from two pictures, a reference picture and a current picture, and creating a reference picture necessary for coding the next picture. The number of effective blocks is calculated. If the effective block ratio is high, the clock frequency of the encoding processing circuit is increased, and if the effective block ratio is small, the clock frequency of the encoding processing circuit is decreased. An image coding method characterized by the above. 【請求項７】請求項１に記載の並列画像符号化装置にお
いて、前記符号化処理手段をマイクロコンピュータで構
成することを特徴とする並列画像符号化装置。7. The parallel image coding apparatus according to claim 1, wherein the coding processing means is composed of a microcomputer. 【請求項８】請求項１に記載の並列画像符号化装置にお
いて、前記符号化処理手段をディジタルシグナルプロセ
ッサで構成することを特徴とする並列画像符号化装置。8. The parallel image coding device according to claim 1, wherein the coding processing means is constituted by a digital signal processor.