JPH098613A - Oscillation circuit - Google Patents

Abstract

PURPOSE: To eliminate useless current consumption during the oscillation stop of an oscillation circuit with which an oscillating operation combining an active circuit element such as inverter and a passive circuit element can be started/ stopped. CONSTITUTION: The output of a logic gate 11 as a NOR gate for generating the output of a logical state reverse to one input in an enable state or a logic gate 12 as a clocked inverter is applied to an inverter 20. Then, a conductive circuit element 30 such as a resistor is connected between the input terminal of one of the logic gates 11 and 12 and its output terminal, a capacitive circuit element 40 such as a capacitor is connected with the output terminal of the inverter 20, a start/stop transistor 50 is connected with a reference potential point such as a ground potential point E, and a start/stop command Sc is applied to the start/stop transistor 50 and the other input of the logic gates 11 and 12. In the state of oscillation stop for turning on the start/stop transistor 50 corresponding to this start/stop command Sc, the logic gate 11 or 12 is turned to a disable state and its output is set at the same reference potential as one input so that a useless current can be prevented from flowing to the conductive circuit element 30 or the start/stop transistor 50.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はインバータ等の論理ゲー
トとキャパシタ等の回路素子を組み合わせた比較的簡単
な構成の発振回路であって、発停指令によりその発振動
作を随時発停できるようにした発振回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillation circuit having a relatively simple structure in which a logic gate such as an inverter and a circuit element such as a capacitor are combined, and its oscillation operation can be stopped at any time by a start / stop command. Concerning the oscillating circuit.

【０００２】[0002]

【従来の技術】半導体集積回路等の種々な電子回路で
は、その動作に必要な発振回路を簡単な回路構成で組み
込んで必要なときに限って発振動作を行なわせたい場合
があり、かかる目的には能動的な回路要素として最も簡
単なインバータとキャパシタ等の受動的な回路素子とを
組み合わせて発振回路を構成し、発停指令によりその発
振動作を発停制御するのが便利である。図２は２個のイ
ンバータと，容量性の回路要素としてキャパシタと，導
電性の回路要素として抵抗を組み合わせた発停制御可能
な従来の発振回路の例を示すものである。2. Description of the Related Art In various electronic circuits such as semiconductor integrated circuits, it is sometimes desired to incorporate an oscillating circuit required for its operation into a simple circuit structure so that the oscillating operation is performed only when necessary. It is convenient to construct an oscillation circuit by combining the simplest inverter as an active circuit element and a passive circuit element such as a capacitor, and control the oscillation operation of the oscillation circuit according to an activation / deactivation command. FIG. 2 shows an example of a conventional oscillating circuit in which start / stop control is possible by combining two inverters, a capacitor as a capacitive circuit element, and a resistor as a conductive circuit element.

【０００３】図２の発振回路の本体はインバータ10と，
その出力を受けるインバータ20と，インバータ10の入出
力端子間に接続された抵抗30と，インバータ20の出力端
子とインバータ10の入力端子間に接続されたキャパシタ
40とからなり、その発停用にインバータ10の入力端子と
接地電位点との間に発停トランジスタ50を設けてそのオ
ンオフの状態を発停指令Scにより制御して発振動作を発
停させながら、図示の例ではインバータ20の出力を発振
出力Soとして取り出すようになっている。この図２の発
振回路の動作を説明すると次のとおりである。The main body of the oscillation circuit of FIG. 2 is an inverter 10,
An inverter 20 receiving the output, a resistor 30 connected between the input and output terminals of the inverter 10, and a capacitor connected between the output terminal of the inverter 20 and the input terminal of the inverter 10.
40, and a start / stop transistor 50 is provided between the input terminal of the inverter 10 and the ground potential point for start / stop, and the on / off state is controlled by the start / stop command Sc to stop and start the oscillation operation. In the illustrated example, the output of the inverter 20 is taken out as the oscillation output So. The operation of the oscillator circuit of FIG. 2 will be described below.

【０００４】発停トランジスタ50がオン状態の時はイン
バータ10の入力が接地電位のローに拘束されるのでその
出力はハイになり、これを受けるインバータ20の出力は
常にローになるのでキャパシタ40は放電されていて発振
動作は停止状態にある。発停トランジスタ50がオフ状態
になるとインバータ10の入力のローへの拘束が解けるの
で、その出力のハイによって抵抗30を介してキャパシタ
40が充電されて行き、それに応じてインバータ10の入力
電位が上昇する。この電位が上側のしきい値に達すると
インバータ10の出力がローに変わりそれを受けるインバ
ータ20の出力がハイになるので、こんどはキャパシタ40
が放電され, さらにいままでと逆方向に充電されるが、
その過程でインバータ10の入力電位が出力と接続された
抵抗30により出力のローの電位に近づくよう下降する。
この電位がインバータ10の下側のしきい値まで下がると
その出力がハイに戻り、以降は同じ動作が繰り返され
る。このように図２の回路は発停トランジスタ50のオフ
状態でキャパシタ40を充放電しながら発振し、その発振
周波数は主に抵抗30の抵抗値Ｒとキャパシタ40の静電容
量値Ｃの積である時定数CRにより設定される。When the start / stop transistor 50 is in the ON state, the input of the inverter 10 is restricted to the ground potential low, its output becomes high, and the output of the inverter 20 receiving this is always low. It is discharged and the oscillation operation is stopped. When the start / stop transistor 50 is turned off, the input to the inverter 10 can be released from being restrained to be low, so that the output of the output high causes the capacitor to pass through the resistor 30.
40 is charged, and the input potential of the inverter 10 rises accordingly. When this potential reaches the upper threshold, the output of the inverter 10 changes to low and the output of the inverter 20 receiving it changes to high, so this time the capacitor 40
Is discharged and then charged in the opposite direction, but
In the process, the input potential of the inverter 10 drops so as to approach the low potential of the output by the resistor 30 connected to the output.
When this potential drops to the lower threshold of the inverter 10, its output returns to high, and the same operation is repeated thereafter. As described above, the circuit of FIG. 2 oscillates while charging / discharging the capacitor 40 with the start / stop transistor 50 off, and the oscillation frequency is mainly the product of the resistance value R of the resistor 30 and the capacitance value C of the capacitor 40. It is set by a certain time constant CR.

【０００５】なお、発振出力Soは原理上はインバータ10
と20のいずれの側から取り出してもよいが、図のように
インバータ20側から取り出す方が有利である。この場合
でも発振出力Soの波形は必ずしも矩形波にならないが、
１〜２個の後段インバータにより波形整形することによ
り正確な波形のクロック信号や繰り返しパルス信号が得
られる。発振周波数は電源電圧等の影響を若干受ける
が、とくに厳密を要する場合を除いて通常の用途では問
題ない。導電性の回路素子には図の抵抗30のほか必要に
応じてインダクタ等を適宜利用できる。In principle, the oscillation output So is the inverter 10
Although it may be taken out from either side of 20 and 20, it is advantageous to take out from the inverter 20 side as shown in the figure. Even in this case, the waveform of the oscillation output So is not necessarily a rectangular wave,
By performing waveform shaping by one or two post-stage inverters, a clock signal or a repetitive pulse signal having an accurate waveform can be obtained. The oscillation frequency is slightly affected by the power supply voltage and the like, but there is no problem in normal use unless particularly strict. In addition to the resistor 30 shown in the figure, an inductor or the like can be appropriately used for the conductive circuit element, if necessary.

【０００６】[0006]

【発明が解決しようとする課題】しかし、図２のような
従来の発振回路ではその発振停止状態でインバータ10の
ハイの出力側から抵抗30とオン状態にある発停トランジ
スタ50を介して接地点に電流が絶えず流れるため消費電
流が大きくなる問題がある。発停制御される発振回路に
は元々必要なときにだけ発振させることにより消費電流
を減らせる利点があり、発振状態にある時間より停止状
態にある時間の方がずっと長いのが通例であるが、発振
停止状態でも相当な電流を消費するのでは折角の効果が
減殺されてしまうことになる。とくに、発振回路を電池
駆動される装置用の集積回路装置に組み込む場合は消費
電流を最小にすることが要求される。However, in the conventional oscillation circuit as shown in FIG. 2, in the oscillation stopped state, the high output side of the inverter 10 is connected to the ground point via the resistor 30 and the start / stop transistor 50 in the ON state. There is a problem that the current consumption increases because the current constantly flows. Oscillation circuits that are controlled to start / stop have the advantage of reducing current consumption by oscillating only when originally necessary, and it is customary that the time in the stopped state is much longer than the time in the oscillated state. However, if a considerable amount of current is consumed even when the oscillation is stopped, the effect of bending will be diminished. Particularly, when the oscillation circuit is incorporated in an integrated circuit device for a battery-driven device, it is required to minimize current consumption.

【０００７】本発明の目的は、かかる問題点を解決して
発停制御される発振回路の発振停止状態における電流消
費を減少させることにある。An object of the present invention is to solve the above problems and reduce the current consumption in the oscillation stop state of the oscillation circuit controlled to start and stop.

【０００８】[0008]

【課題を解決するための手段】上記の目的は本発明の発
振回路によれば、イネーブル状態で一方の入力と逆の論
理状態の出力を発する論理ゲートと，その一方の入力端
子と出力端子との間に接続された導電性回路素子と，論
理ゲートの出力を入力するインバータと、このインバー
タの出力端子と論理ゲートの一方の入力端子との間に接
続された容量性回路素子と，論理ゲートの一方の入力端
子と基準電位点との間に接続された発停トランジスタと
から発停制御可能な発振回路を構成して、発停指令によ
って発停トランジスタと論理ゲートの他方の入力を制御
しながら発停トランジスタをオン状態にし論理ゲートの
入力を基準電位に拘束した状態で発振を停止させてお
き，発停トランジスタをオフ状態にして拘束を解くとと
もに論理ゲートをイネーブル状態に入れて発振させるこ
とによって達成される。According to the oscillator circuit of the present invention, the above object is to provide a logic gate which, in an enabled state, outputs an output of a logic state opposite to one input, and one of its input terminal and output terminal. A conductive circuit element connected between the two, an inverter for inputting the output of the logic gate, a capacitive circuit element connected between the output terminal of this inverter and one input terminal of the logic gate, and a logic gate An oscillation circuit capable of controlling the start and stop of the start and stop transistors connected between one input terminal and the reference potential point is formed, and the other input of the start and stop transistor and the logic gate is controlled by the start and stop command. However, the oscillation transistor is stopped with the input / output of the logic gate locked to the reference potential by turning on the start / stop transistor, then the start / stop transistor is turned off to release the lock and the logic gate is turned on. It is accomplished by oscillating placed in Buru state.

【０００９】なお、上記の構成中にいう容量性回路素子
にはキャパシタを用いるのがよく、導電性回路素子には
抵抗やインダクタを用いることができる。また、発停ト
ランジスタの動作上の基準電位点が接地電位点である場
合には論理ゲートとしてノアゲートやクロックドインバ
ータ等を用いるのがよく、基準電位点が電源電位点の場
合には論理ゲートとしてナンドゲートやクロックドイン
バータを用いることができる。さらに、発振出力として
インバータと論理ゲートのいずれの出力を取り出すこと
でもよいが、インバータの出力を取り出す方が発振出力
の波形を良好にする上で若干有利である。A capacitor is preferably used for the capacitive circuit element in the above structure, and a resistor or an inductor can be used for the conductive circuit element. Further, when the reference potential point in the operation of the start / stop transistor is the ground potential point, it is preferable to use a NOR gate or a clocked inverter as the logic gate, and when the reference potential point is the power supply potential point, the logic gate is used. A NAND gate or a clocked inverter can be used. Further, either the output of the inverter or the logic gate may be taken out as the oscillation output, but taking out the output of the inverter is slightly advantageous in improving the waveform of the oscillation output.

【００１０】[0010]

【作用】本発明による発振回路は、受動回路素子に容量
性回路素子と導電性回路素子を用いる点は従来と同じで
あるが、能動回路要素に論理ゲートとその出力を受ける
インバータを用い，かつ発停指令により発停トランジス
タのほか論理ゲートをも制御するよう構成し、発停トラ
ンジスタのオンにより論理ゲートの一方の入力が基準電
位に拘束される発振停止状態では発停指令により論理ゲ
ートをその他方の入力を介しディセーブルしてその出力
を基準電位に拘束されている一方の入力と同じ基準電位
におくことにより、従来のように導電性回路素子および
発停トランジスタにむだな電流が流れることがないよう
にするものである。The oscillation circuit according to the present invention is the same as the conventional one in that the capacitive circuit element and the conductive circuit element are used as the passive circuit element, but the active circuit element uses the logic gate and the inverter for receiving the output thereof, and The logic gate is controlled by the start / stop command in addition to the start / stop transistor. When the start / stop transistor is turned on, one input of the logic gate is locked to the reference potential. By disabling via one input and placing its output at the same reference potential as one input, which is bound to the reference potential, useless current will flow through the conductive circuit element and start / stop transistor as in the past. There is no such thing.

【００１１】なお、この発振停止状態では論理ゲートが
ノアゲートやナンドゲートの場合はゲート自体により出
力が一方の入力と同じ論理状態，つまり基準電位に置か
れ、クロックドインバータの場合の出力は原理上はフロ
ート状態になるが導電性回路素子が一方の入力との間に
接続されているので実際には同じ電位になる。また、発
停トランジスタのオフにより論理ゲートの一方の入力が
基準電位への拘束から釈放された発振状態では論理ゲー
トは発停指令を他方の入力に受けてイネーブルされた状
態で機能的に従来と同じインバータとして動作する。In this oscillation stopped state, when the logic gate is a NOR gate or a NAND gate, the output of the gate itself is set to the same logic state as one input, that is, the reference potential, and the output of the clocked inverter is theoretically set. Although it is in a floating state, since the conductive circuit element is connected to one of the inputs, the potential is actually the same. Further, in the oscillation state in which one input of the logic gate is released from the restriction to the reference potential by turning off the start / stop transistor, the logic gate is functionally different from the conventional one in the state of being enabled by receiving the start / stop command to the other input. Operates as the same inverter.

【００１２】[0012]

【実施例】以下、図１を参照して本発明の実施例を説明
する。同図(a) は論理ゲート11としてノアゲートを，同
図(b) は論理ゲート12としてクロックドインバータをそ
れぞれ用いる本発明による発振回路の実施例回路図であ
り、いずれの図にも図２と対応する部分に同じ符号が付
けられている。An embodiment of the present invention will be described below with reference to FIG. 2A is a circuit diagram of an oscillator circuit according to the present invention using a NOR gate as the logic gate 11 and a clocked inverter as the logic gate 12, and FIG. Corresponding parts have the same reference numerals.

【００１３】図１(a) に示す実施例では、図２のインバ
ータ10を２入力のノアゲートである論理ゲート11で置き
換え、発停トランジスタ50をその一方の入力と基準電位
点としての接地電位点Ｅとの間に接続し、発停指令Scを
そのゲートと論理ゲート10の他方の入力に与える。ま
た、導電性回路素子30には従来と同じ抵抗を用いて論理
ゲート10の一方の入力端子と出力端子の相互間に接続
し、同じ一方の入力端子とインバータ20の出力端子の相
互間に従来と同じキャパシタを容量性回路素子40として
接続する。発振出力Soとしてはこの実施例でも従来と同
様にインバータ20の出力を取り出すようになっている
が、もちろん必要に応じ論理ゲート10の出力を発振出力
Soとして取り出すこともできる。In the embodiment shown in FIG. 1 (a), the inverter 10 of FIG. 2 is replaced with a logic gate 11 which is a 2-input NOR gate, and the start / stop transistor 50 is connected to one input thereof and a ground potential point serving as a reference potential point. It is connected to E and gives a start / stop command Sc to its gate and the other input of the logic gate 10. Further, the conductive circuit element 30 is connected between one input terminal and the output terminal of the logic gate 10 by using the same resistance as the conventional one, and between the one input terminal and the output terminal of the inverter 20 is conventionally connected. The same capacitor is connected as the capacitive circuit element 40. As the oscillation output So, the output of the inverter 20 is also taken out in this embodiment as in the conventional case, but of course, the output of the logic gate 10 is oscillated as necessary.
It can also be taken out as So.

【００１４】なお、論理ゲート11としての２入力ノアゲ
ートは通例のように電源電位点Vdと接地電位点Ｅの相互
間に２個のｐチャネル形トランジスタ1pと2pの直列回路
と,２個のｎチャネル形トランジスタ1nと2nの並列回路
を接続し、トランジスタ1pと1nのゲートから一方の入力
端子を, トランジスタ2pと2nのゲートから他方の入力端
子をそれぞれ導出し、さらに直列回路と並列回路の相互
接続点から出力端子を導出してなる。容易にわかるよ
う、この論理ゲート11は他方の入力に受ける発停信号Sc
のローによりイネーブルされた状態では、その出力を一
方の入力とは逆の論理状態で発するインバータとして機
能する。The 2-input NOR gate as the logic gate 11 is, as usual, a series circuit of two p-channel transistors 1p and 2p and two n-channels between the power supply potential point Vd and the ground potential point E. Connect a parallel circuit of channel type transistors 1n and 2n, derive one input terminal from the gates of transistors 1p and 1n, and derive the other input terminal from the gates of transistors 2p and 2n. The output terminal is derived from the connection point. As can be easily understood, this logic gate 11 receives the start / stop signal Sc received at the other input.
In the state enabled by the low of the input, it functions as an inverter which outputs its output in the logic state opposite to that of the one input.

【００１５】このように構成された図１(a) の発振回路
では、発停指令Scのハイにより発停トランジスタ50をオ
ン状態にして論理ゲート11の一方の入力を図示の例では
接地電位Ｅであるローの基準電位に拘束することにより
発振停止状態にする。これと同時に論理ゲート11はその
他方の入力に発停指令Scのハイを受けてディセーブル状
態, すなわち一方の入力の論理状態とは無関係にゲート
が閉じた状態になり、出力はローの論理状態, つまり一
方の入力と同じ基準電位の接地電位Ｅになる。従って、
この発振停止状態では従来のように論理ゲート11の出力
端子から導電性回路素子30を通ってその一方の入力端子
や接地電位点Ｅに電流が流れるおそれが全くなくなる。
発停指令Scをローを切り換えるとそれを他方の入力に受
ける論理ゲート10はイネーブル状態になり、同時に発停
トランジスタ50がオフして一方の入力の基準電位への拘
束が解けるから、発振回路は論理ゲート10が上述のよう
にインバータとして機能する正常な発振状態に入る。In the oscillation circuit of FIG. 1 (a) thus configured, the start / stop transistor 50 is turned on by the start / stop command Sc being high, and one input of the logic gate 11 is connected to the ground potential E in the illustrated example. The oscillation is stopped by restraining the low reference potential. At the same time, the logic gate 11 receives the high level of the start / stop command Sc at the other input and is disabled, that is, the gate is closed regardless of the logic state of one input, and the output is at the low logic state. That is, the ground potential E becomes the same reference potential as one input. Therefore,
In this oscillation stopped state, there is no possibility of current flowing from the output terminal of the logic gate 11 through the conductive circuit element 30 to one of the input terminals and the ground potential point E as in the conventional case.
When the start / stop command Sc is switched to low, the logic gate 10 receiving it at the other input is enabled, and at the same time, the start / stop transistor 50 is turned off and the constraint of one input to the reference potential is released. The logic gate 10 enters the normal oscillation state that functions as an inverter as described above.

【００１６】図１(b) に示す実施例では、同図(a) では
ノアゲートであった論理ゲート11をいわゆるクロックド
インバータである論理ゲート12で置き換える。図示のよ
うにこのクロックドインバータは図１(a) のノアゲート
からそのｎチャネル形トランジスタ2nを省いたより簡単
な回路構成のもので、その他方の入力にはクロックを与
えるのがふつうであるが, 本発明ではクロックのかわり
に発停指令Scを与えて電源電位点Vd側にあるｐチャネル
形トランジスタ2pを制御する。なお、他の回路部分は図
１(a) の実施例と同じである。In the embodiment shown in FIG. 1B, the logic gate 11 which is the NOR gate in FIG. 1A is replaced with the logic gate 12 which is a so-called clocked inverter. As shown in the figure, this clocked inverter has a simpler circuit configuration in which the n-channel transistor 2n is omitted from the NOR gate of FIG. 1 (a), and it is common to give a clock to the other input. In the present invention, the start / stop command Sc is applied instead of the clock to control the p-channel transistor 2p on the power supply potential point Vd side. The other circuit parts are the same as those of the embodiment shown in FIG.

【００１７】この実施例では、発停指令Scがハイで発停
トランジスタ50がオンしている発振停止状態でｐチャネ
ル形トランジスタ1pはオンしているが，ｐチャネル形ト
ランジスタ2pとｎチャネル形トランジスタ1nがオフする
ので、論理ゲート12の出力はフロートないしは浮動状態
になる。しかし、その出力端子が導電性回路素子30を介
して基準電位にある一方の入力端子と繋がっているので
論理ゲート12の出力は実際にはローの論理状態である接
地電位Ｅに下がり、従って前の実施例と同様に導電性回
路素子30や発停トランジスタ50を流れる電流は発生しな
い。次に、発停指令Scのローにより発停トランジスタ50
がオフして論理ゲート12の一方の入力の基準電位への拘
束が解けると、ｐチャネル形トランジスタ2pがオンする
ので論理ゲート12がイネーブルされてインバータとして
機能する発振状態になる。In this embodiment, the start / stop command Sc is high and the start / stop transistor 50 is on, and the p-channel transistor 1p is on in the oscillation stopped state. However, the p-channel transistor 2p and the n-channel transistor 2p are turned on. Since 1n is off, the output of logic gate 12 will float. However, since its output terminal is connected to one input terminal at the reference potential through the conductive circuit element 30, the output of the logic gate 12 actually drops to the ground potential E, which is a low logic state, and thus As in the above embodiment, no current flows through the conductive circuit element 30 or the start / stop transistor 50. Next, when the start / stop command Sc goes low, the start / stop transistor 50
Is turned off and the constraint of one input of the logic gate 12 to the reference potential is released, the p-channel transistor 2p is turned on, so that the logic gate 12 is enabled and enters an oscillation state that functions as an inverter.

【００１８】以上説明した図１(a) および図１(b) のい
ずれの実施例でも、発振停止状態で導電性回路素子30や
発停トランジスタ50に流れていたむだな電流の発生を完
全に防止できるが、本発明はこれらの実施例に限らず種
々な態様で実施をすることができる。例えば実施例では
基準電位点を接地電位点Ｅとしていたが電源電位点とす
ることもできる。この場合は発停トランジスタ50を論理
ゲートの一方の入力と電源電位点との間に接続して発停
指令Scのローによりこれをオンさせて発振停止状態にお
く。さらに論理ゲートとしては例えばナンドゲートを用
いるのがよく、発停トランジスタのオンによって一方の
入力がハイの電源電位に拘束されているとき、他方の入
力に受ける発停指令Scのローによりディセーブル状態に
なるのでその出力が一方の入力と同じハイの電源電位に
なるので導電性回路素子30や発停トランジスタ50にむだ
な電流は流れない。発振状態では発停指令Scのハイによ
りナンドゲートはイネーブルされてインバータとして機
能する。In any of the embodiments shown in FIGS. 1 (a) and 1 (b) described above, the generation of the waste current flowing through the conductive circuit element 30 and the start / stop transistor 50 in the oscillation stopped state is completely eliminated. Although it can be prevented, the present invention is not limited to these examples and can be implemented in various modes. For example, although the reference potential point is the ground potential point E in the embodiment, it may be a power source potential point. In this case, the start / stop transistor 50 is connected between one input of the logic gate and the power supply potential point, and is turned on by the low of the start / stop command Sc to put it in the oscillation stop state. Further, for example, a NAND gate is preferably used as the logic gate, and when one input is locked to the high power supply potential by turning on the start / stop transistor, it is disabled by the low start / stop command Sc received at the other input. Therefore, the output becomes the same high power supply potential as one input, so that no unnecessary current flows through the conductive circuit element 30 and the start / stop transistor 50. In the oscillation state, the NAND gate is enabled by the start / stop command Sc being high, and functions as an inverter.

【００１９】さらに、このナンドゲートのかわりにクロ
ックドインバータを用いてもよい。この場合のクロック
ドインバータには図１(b) の論理ゲート12の他方の入力
用のｐチャネル形トランジスタ2pのかわりに発停指令Sc
を受けるｎチャネル形トランジスタを接地電位点Ｅ側に
組み込んだものを用いることでよい。もちろん、このク
ロックドインバータの動作は図１(b) の実施例と同様で
ある。Further, a clocked inverter may be used instead of the NAND gate. In this case, the clocked inverter has a start / stop command Sc instead of the p-channel transistor 2p for the other input of the logic gate 12 in FIG. 1 (b).
It is sufficient to use an n-channel type transistor that receives the signal on the side of the ground potential point E. Of course, the operation of this clocked inverter is similar to that of the embodiment shown in FIG.

【００２０】[0020]

【発明の効果】以上説明したとおり本発明の発振回路で
は、能動回路要素として論理ゲートとその出力を受ける
インバータを用い、論理ゲートの一方の入力端子に対し
てその出力端子との間に抵抗等の導電性回路素子を, イ
ンバータの出力端子との間にはキャパシタ等の容量性回
路素子を, 基準電位点との間に発停トランジスタをそれ
ぞれ接続し、発停指令を発停トランジスタと論理ゲート
の他方の入力とに与えるようにしたので、(a) 発停指令
により発停トランジスタをオンさせて論理ゲートの一方
の入力を基準電位に拘束する発振停止状態では、同じ発
停指令を他方の入力に受ける論理ゲートをディセーブル
状態にして出力を一方の入力と同じ基準電位におくこと
により導電性回路素子や発停トランジスタに流れるむだ
な電流の発生をほぼ完全に防止することができ、(b) 発
停指令により発停トランジスタをオフさせて論理ゲート
の一方の入力を拘束から解除する発振状態では、発振指
令により論理ゲートをイネーブル状態にして一方の入力
と逆の論理状態で出力を発するインバータとして動作さ
せながら安定した発振動作を行なわせることができる。As described above, in the oscillator circuit of the present invention, the logic gate and the inverter receiving the output thereof are used as the active circuit elements, and the resistance or the like is provided between one input terminal of the logic gate and the output terminal thereof. Connected to the output terminal of the inverter is a capacitive circuit element such as a capacitor, and the start / stop transistor is connected to the reference potential point. Since it is applied to the other input of (a) the start / stop command turns on the start / stop transistor to lock one input of the logic gate to the reference potential, the same start / stop command is applied to the other. By disabling the logic gate received at the input and setting the output at the same reference potential as one input, the generation of waste current flowing through the conductive circuit element or the start / stop transistor is almost eliminated. In the oscillation state where the start / stop command turns off the start / stop transistor to release one input of the logic gate from the constraint, the logic command is enabled to enable one input. A stable oscillation operation can be performed while operating as an inverter that outputs an output in a logic state opposite to the above.

【００２１】なお、発停トランジスタの動作の基準電位
点を接地電位点や電源電位点として論理ゲートにノアゲ
ートやナンドゲートを用いる本発明の実施態様は、発振
停止状態においてゲート自体により出力を一方の入力と
同じ基準電位に確実に置いてむだな電流の発生を防止で
きる効果がある。また、論理ゲートとしてクロックドイ
ンバータを用いる実施態様は、より簡単な回路構成でそ
の出力を一方の入力と実質的に同じ基準電位に置ける利
点がある。さらに、発振回路の発振出力としてインバー
タの出力を取り出す実施態様は、発振出力を矩形波に近
い良好な波形で取り出し得る利点がある。In the embodiment of the present invention in which the NOR gate or the NAND gate is used as the logic gate with the reference potential point of the operation of the start / stop transistor as the ground potential point or the power supply potential point, the output is one input by the gate itself in the oscillation stop state. There is an effect that it can be surely placed at the same reference potential to prevent the generation of waste current. Further, the embodiment using the clocked inverter as the logic gate has an advantage that the output can be placed at substantially the same reference potential as one input with a simpler circuit configuration. Further, the embodiment in which the output of the inverter is extracted as the oscillation output of the oscillation circuit has an advantage that the oscillation output can be extracted in a good waveform close to a rectangular wave.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明による発振回路の実施例を示し、同図
(a) は論理ゲートにノアゲートを用いる実施例の回路
図、同図(b) は論理ゲートにクロックドインバータを用
いる実施例の回路図である。FIG. 1 is a diagram showing an embodiment of an oscillator circuit according to the present invention.
(a) is a circuit diagram of an embodiment using a NOR gate as a logic gate, and (b) is a circuit diagram of an embodiment using a clocked inverter as a logic gate.

【図２】従来の発振回路を示す回路図である。FIG. 2 is a circuit diagram showing a conventional oscillator circuit.

【符号の説明】[Explanation of symbols]

11 論理ゲートとしてのノアゲート 12 論理ゲートとしてのクロックドインバータ 20 インバータ 30 導電性回路素子としての抵抗 40 容量性回路素子としてのキャパシタ 50 発停トランジスタ Sc 発停指令 So 発振出力 11 NOR gate as logic gate 12 Clocked inverter as logic gate 20 Inverter 30 Resistor as conductive circuit element 40 Capacitor as capacitive circuit element 50 Start / stop transistor Sc Start / stop command So oscillation output

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】イネーブル状態では一方の入力と逆の論理
状態の出力を発する論理ゲートと、論理ゲートの一方の
入力端子と出力端子の間に接続された導電性回路素子
と、論理ゲートの出力を受けるインバータと、インバー
タの出力端子と論理ゲートの一方の入力端子の間に接続
された容量性回路素子と、論理ゲートの一方の入力端子
と基準電位点の間に接続された発停トランジスタとを備
え、発停指令により発停トランジスタおよび論理ゲート
の他方の入力を制御しながら発停トランジスタをオン状
態にして発振を停止させておき，発停トランジスタをオ
フ状態にするとともに論理ゲートをイネーブル状態に入
れて発振させるようにしたことを特徴とする発振回路。1. A logic gate which, when enabled, outputs a logic state opposite to one input, a conductive circuit element connected between one input terminal and an output terminal of the logic gate, and an output of the logic gate. An inverter receiving the voltage, a capacitive circuit element connected between the output terminal of the inverter and one input terminal of the logic gate, and a start / stop transistor connected between one input terminal of the logic gate and the reference potential point. And controlling the other input of the start / stop transistor and the logic gate by the start / stop command to stop the oscillation by turning on / off the start / stop transistor, turn off the start / stop transistor and enable the logic gate. An oscillating circuit which is characterized by being put in a oscillating body. 【請求項２】請求項１に記載の回路において、論理ゲー
トとしてノアゲートが用いられることを特徴とする発振
回路。2. The oscillator circuit according to claim 1, wherein a NOR gate is used as a logic gate. 【請求項３】請求項１に記載の回路において、論理ゲー
トとしてクロックドインバータが用いられることを特徴
とする発振回路。3. The oscillator circuit according to claim 1, wherein a clocked inverter is used as a logic gate. 【請求項４】請求項１に記載の回路において、容量性回
路素子としてキャパシタが用いられることを特徴とする
発振回路。4. The oscillator circuit according to claim 1, wherein a capacitor is used as the capacitive circuit element. 【請求項５】請求項１に記載の回路において、導電性回
路素子として抵抗が用いられることを特徴とする発振回
路。5. The oscillator circuit according to claim 1, wherein a resistor is used as the conductive circuit element. 【請求項６】請求項１に記載の回路において、発振出力
としてインバータと論理ゲートのいずれかの出力が取り
出されることを特徴とする発振回路。6. The oscillator circuit according to claim 1, wherein an output of either an inverter or a logic gate is taken out as an oscillation output. 【請求項７】請求項１に記載の回路において、発停トラ
ンジスタの動作上の基準電位点が接地電位点であること
を特徴とする発振回路。7. The oscillator circuit according to claim 1, wherein a reference potential point for operating the start / stop transistor is a ground potential point.