JPH0983351A - Divider - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a divider which can perform a fast dividing operation in a simpler circuit constitution. SOLUTION: A divider includes a switch 6 which is turned on and off by an input clock signal CLK, an inverting circuit 7 which uses one of both ends of the switch 6 as its input terminal and the other end of the switch 6 as its output terminal respectively, and a delay line 8 which is placed in a loop consisting of the switch 6 and the circuit 7. In such a constitution, the loop delay time τ satisfies (N-1) + ton< τ <NT (N: a natural number), where T and ton show the cycle of the signal CLK and ON time of the switch 6 respectively.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、高速動作に適した
分周器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency divider suitable for high speed operation.

【０００２】[0002]

【従来の技術】従来の分周器は、一般に図７に示すよう
に構成される。図７において、１１、１２はスイッチ、
１３は反転回路、１４は非反転回路である。反転回路１
３の出力はスイッチ１２、非反転回路１４、スイッチ１
１を介して反転回路１３の入力に帰還される。2. Description of the Related Art A conventional frequency divider is generally constructed as shown in FIG. In FIG. 7, 11 and 12 are switches,
Reference numeral 13 is an inverting circuit, and 14 is a non-inverting circuit. Inversion circuit 1
The output of 3 is a switch 12, a non-inverting circuit 14, a switch 1
It is fed back to the input of the inverting circuit 13 via 1.

【０００３】スイッチ１１、１２は相補の入力クロック
信号ＣＬＫ、ＣＬＫ′で駆動され、それぞれ入力クロッ
ク信号ＣＬＫ、ＣＬＫ′が高レベル（以下は「Ｈ」と略
する）のときオン、低レベル（以下は「Ｌ」と略する）
のときオフとなる。反転回路１３及び非反転回路１４
は、それぞれの入力側のスイッチ１１あるいはスイッチ
１２がオフの時には出力を保持する機能を有する。The switches 11 and 12 are driven by complementary input clock signals CLK and CLK ', and are on and low level (hereinafter abbreviated as "H") when the input clock signals CLK and CLK' are at a high level (hereinafter abbreviated as "H"). Is abbreviated as "L")
It turns off when. Inversion circuit 13 and non-inversion circuit 14
Has a function of holding the output when the switch 11 or the switch 12 on the input side is off.

【０００４】図８に図７におけるスイッチ１１、スイッ
チ１２への入力クロック信号ＣＬＫ、ＣＬＫ′、及び反
転回路１３の出力信号ｅ、非反転回路１４の出力信号ｆ
のタイムチャートを示す。FIG. 8 shows the input clock signals CLK and CLK 'to the switches 11 and 12 in FIG. 7, the output signal e of the inverting circuit 13 and the output signal f of the non-inverting circuit 14.
Shows a time chart of.

【０００５】まず、初期状態として、スイッチ１１がオ
フ、スイッチ１２がオンであり、反転回路１３の入力が
「Ｌ」であるものとする。このとき、反転回路１３の出
力信号ｅ、非反転回路１４の出力信号ｆは「Ｈ」であ
る。First, as an initial state, it is assumed that the switch 11 is off, the switch 12 is on, and the input of the inverting circuit 13 is "L". At this time, the output signal e of the inverting circuit 13 and the output signal f of the non-inverting circuit 14 are "H".

【０００６】各クロックＣＬＫ、ＣＬＫ′が反転し、ス
イッチ１１がオン、スイッチ１２がオフされると、非反
転回路１４の出力ｆは「Ｈ」に保持され、反転回路１３
の出力ｅは反転回路１３の遅延時間τe 後に「Ｌ」にな
る。When the clocks CLK and CLK 'are inverted, the switch 11 is turned on and the switch 12 is turned off, the output f of the non-inverting circuit 14 is held at "H" and the inverting circuit 13 is held.
Output e becomes "L" after the delay time τe of the inverting circuit 13.

【０００７】続いてスイッチ１１がオフ、スイッチ１２
がオンされると、反転回路１３の出力は「Ｌ」に保持さ
れ、非反転回路１４の出力ｆは非反転回路１４の遅延時
間τf 経過後に「Ｌ」になる。Then, the switch 11 is turned off and the switch 12 is turned on.
When is turned on, the output of the inverting circuit 13 is held at "L", and the output f of the non-inverting circuit 14 becomes "L" after the delay time τf of the non-inverting circuit 14 has elapsed.

【０００８】次にスイッチ１１がオン、スイッチ１２が
オフされると、非反転回路１４の出力ｆは「Ｌ」に保持
され、反転回路１３の出力ｅは反転回路１３の遅延時間
τe経過後に「Ｈ」となる。Next, when the switch 11 is turned on and the switch 12 is turned off, the output f of the non-inverting circuit 14 is held at "L", and the output e of the inverting circuit 13 becomes "after the delay time τe of the inverting circuit 13 elapses." H ”.

【０００９】この一連の動作を繰り返すことにより、反
転回路１３の出力ｅ、非反転回路１４の出力ｆのどちら
からでも、入力クロック信号ＣＬＫ（またはＣＬＫ′）
を２分周した出力クロック信号を得ることができる。By repeating this series of operations, the input clock signal CLK (or CLK ') is output from either the output e of the inverting circuit 13 or the output f of the non-inverting circuit 14.
It is possible to obtain an output clock signal obtained by dividing the frequency by two.

【００１０】また、初期状態として、スイッチ１１がオ
フ、スイッチ１２がオン、反転回路１３の入力が「Ｈ」
のとき、及び、スイッチ１１がオン、スイッチ１２がオ
フ、反転回路１３の入力が「Ｌ」のとき、及び、スイッ
チ１１がオン、スイッチ１２がオフ、反転回路１３の入
力が「Ｈ」のときも、同様に反転回路１３の出力ｅ、非
反転回路１４の出力ｆから入力クロック信号ＣＬＫ（ま
たはＣＬＫ′）を２分周した出力クロック信号を得るこ
とができる。In the initial state, the switch 11 is off, the switch 12 is on, and the input of the inverting circuit 13 is "H".
And when the switch 11 is on, the switch 12 is off, and the input of the inverting circuit 13 is “L”, and when the switch 11 is on, the switch 12 is off, and the input of the inverting circuit 13 is “H”. Similarly, an output clock signal obtained by dividing the input clock signal CLK (or CLK ′) by two can be obtained from the output e of the inverting circuit 13 and the output f of the non-inverting circuit 14.

【００１１】さらに、入力クロック信号ＣＬＫ（または
ＣＬＫ′）を２分周した出力クロック信号を２つに分岐
し、分岐された出力クロック信号の一方を反転して、図
７と同じ構成の別の分周器への入力クロック信号とする
と、４分周された出力クロック信号が得られる。以下、
同様にして図７の分周器をＮ個用いることにより、２^N
分周された出力クロック信号が得られる。Further, an output clock signal obtained by dividing the input clock signal CLK (or CLK ') by 2 is branched into two, one of the branched output clock signals is inverted, and another output clock signal having the same configuration as in FIG. When the input clock signal to the frequency divider is used, an output clock signal divided by 4 is obtained. Less than,
Similarly, by using N frequency dividers in FIG. 7, 2 ^N
The divided output clock signal is obtained.

【００１２】しかしながら、上記構成による従来の分周
器では、二つのスイッチに相補の入力クロック信号を必
要とするため、回路構成が複雑になるという問題点があ
った。また、回路素子数が多いため、回路素子単体の遅
延や回路素子間の配線遅延によって回路全体の動作速度
が制限され、さらなる高速化が困難であるという問題点
があった。また、分周数を増加させるには、複数の分周
器を用いる必要があるため、さらに回路構成が複雑とな
るという問題点があった。However, the conventional frequency divider having the above-mentioned configuration has a problem that the circuit configuration becomes complicated because the two switches require complementary input clock signals. Further, since the number of circuit elements is large, there is a problem that the operation speed of the entire circuit is limited by the delay of the circuit elements alone and the wiring delay between the circuit elements, and it is difficult to further increase the speed. Further, since it is necessary to use a plurality of frequency dividers in order to increase the number of frequency divisions, there is a problem that the circuit configuration becomes more complicated.

【００１３】[0013]

【発明が解決しようとする課題】以上述べたように、従
来の分周器においては、相補の入力クロック信号が必要
なために回路構成が複雑となり、また、回路素子数が多
いために回路素子単体の遅延や回路素子間の配線遅延に
よって回路全体の動作速度が制限され、高速化が困難で
あるという問題点があった。また、分周数を増加させる
には複数の分周器を用いなければならないという問題点
があった。本発明の課題は、上記の問題を解決し、より
簡単な回路構成でより高速な分周動作を実現できる分周
器を提供することにある。As described above, in the conventional frequency divider, the circuit configuration is complicated because complementary input clock signals are required, and the number of circuit elements is large. There is a problem that the operation speed of the entire circuit is limited by the delay of a single unit or the wiring delay between circuit elements, and it is difficult to increase the speed. Further, there is a problem that a plurality of frequency dividers must be used to increase the number of frequency divisions. An object of the present invention is to provide a frequency divider which solves the above-mentioned problems and can realize a faster frequency dividing operation with a simpler circuit configuration.

【００１４】[0014]

【課題を解決するための手段】上記の課題を解決するた
めに本発明に係る分周器は、入力クロック信号によって
オン・オフするスイッチと、前記スイッチの一端を入力
とし、他端を出力とする反転回路と、前記スイッチ及び
反転回路によって形成されるループ上に介在される遅延
線路とを具備し、前記ループ上の前記反転回路及び前記
遅延線路による遅延時間τは、入力クロック信号の周期
をＴとし、前記スイッチのオン時間をｔonとした時に、 （Ｎ−１）＋ｔon＜τ＜ＮＴ （但しＮは自然数）の条件を満足することを特徴とす
る。In order to solve the above problems, a frequency divider according to the present invention has a switch which is turned on / off by an input clock signal, and one end of which is an input and the other end of which is an output. And a delay line interposed on the loop formed by the switch and the inverting circuit, and the delay time τ by the inverting circuit and the delay line on the loop is the cycle of the input clock signal. It is characterized by satisfying the condition of (N-1) + ton <τ <NT (where N is a natural number), where T is the on-time of the switch.

【００１５】上記構成による分周器では、遅延線路を利
用して回路構成を簡素化することで分周動作を高速化
し、ひいては遅延線路の遅延量を変化させることで分周
数を変化させることを可能としている。In the frequency divider having the above-mentioned structure, the delay line is utilized to simplify the circuit structure to speed up the frequency dividing operation, and by changing the delay amount of the delay line, the frequency dividing number is changed. Is possible.

【００１６】尚、遅延線路は反転回路内に含まれるよう
にしてもよい。また、スイッチは電界効果トランジスタ
（ＦＥＴ）、ｐｉｎダイオードを用いて構成するように
してもよい。The delay line may be included in the inverting circuit. Further, the switch may be configured by using a field effect transistor (FET) and a pin diode.

【００１７】[0017]

【発明の実施の形態】以下、図１乃至図６面を参照して
本発明の実施形態を詳細に説明する。図１は本発明に係
る分周器の構成を示すものである。図１において、１は
ゲートに供給される入力クロック信号ＣＬＫが「Ｈ」の
ときオン、「Ｌ」のときオフとなるＨＥＭＴ（High Ele
ctron Mobility Transistor ：ヘテロ接合ＦＥＴ）を用
いたトランスファ・ゲートである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to FIGS. FIG. 1 shows the configuration of a frequency divider according to the present invention. In FIG. 1, reference numeral 1 denotes a HEMT (High Ele) which is turned on when the input clock signal CLK supplied to the gate is “H” and turned off when the input clock signal CLK is “L”.
ctron Mobility Transistor: A transfer gate using a heterojunction FET.

【００１８】また、２はＨＥＭＴ、３はＨＥＭＴ２の負
荷抵抗であり、ＨＥＭＴ２及び負荷抵抗３により反転回
路４を構成している。反転回路４はＨＥＭＴ２の入力ゲ
ートに一時的に電荷を蓄えることによりドレイン出力レ
ベルを保持する機能を有する。ＨＥＭＴ２のゲート電極
はトランスファ・ゲート１のソース電極に接続され、Ｈ
ＥＭＴ２のドレイン電極は適当な長さの遅延線路５を介
してトランスファ・ゲート１のドレイン電極に接続され
る。Reference numeral 2 is a HEMT, 3 is a load resistance of the HEMT 2, and the HEMT 2 and the load resistance 3 constitute an inverting circuit 4. The inverting circuit 4 has a function of holding the drain output level by temporarily storing charges in the input gate of the HEMT 2. The gate electrode of HEMT2 is connected to the source electrode of transfer gate 1,
The drain electrode of the EMT 2 is connected to the drain electrode of the transfer gate 1 via the delay line 5 having an appropriate length.

【００１９】上記構成による分周器の等価回路を図２に
示す。図２において、６は入力クロック信号ＣＬＫでオ
ン・オフするスイッチ（上記トランスファ・ゲート１に
該当する）、７はスイッチ６によって導出される信号を
反転出力する反転回路（上記ＨＥＭＴ２及び負荷抵抗３
による反転回路４に相当する）、８はこの反転回路７の
出力を適当に遅延してスイッチ６を介して反転回路７に
送出する遅延線路（上記遅延線路５に相当する）であ
る。FIG. 2 shows an equivalent circuit of the frequency divider having the above structure. In FIG. 2, 6 is a switch (corresponding to the transfer gate 1) that is turned on / off by the input clock signal CLK, and 7 is an inverting circuit (the HEMT 2 and the load resistor 3 that outputs the signal derived from the switch 6 by inversion).
And 8 are delay lines (corresponding to the delay line 5) for appropriately delaying the output of the inverting circuit 7 and sending it to the inverting circuit 7 via the switch 6.

【００２０】入力クロック信号ＣＬＫの周期をＴ、スイ
ッチ６がオンされている時間をｔonとする。反転回路７
及び遅延線路８によるループ遅延時間τは（Ｎ−１）Ｔ
＋ｔon＜τ＜ＮＴ（Ｎは自然数）に設定する。反転回路
７の反転処理に要する時間をτi 、遅延線路８の遅延時
間をτ8 とすると、ループ遅延時間τはτ＝τi ＋τ8
となる。It is assumed that the cycle of the input clock signal CLK is T and the time when the switch 6 is on is ton. Inversion circuit 7
And the loop delay time τ due to the delay line 8 is (N-1) T.
Set to + ton <τ <NT (N is a natural number). Assuming that the time required for the inverting process of the inverting circuit 7 is τi and the delay time of the delay line 8 is τ8, the loop delay time τ is τ = τi + τ8.
Becomes

【００２１】図３に、第１の実施例として、Ｎ＝１、つ
まりループ遅延時間τをｔon＜τ＜Ｔに設定し、初期状
態としてスイッチ６をオフ、反転回路７の入力を「Ｌ」
とした場合の図２における入力クロック信号ＣＬＫ、反
転回路７の入力信号ａ、反転回路７の出力信号ｂ、遅延
線路８の出力信号ｃのタイムチャートを示す。In FIG. 3, as a first embodiment, N = 1, that is, the loop delay time τ is set to ton <τ <T, the switch 6 is turned off in the initial state, and the input of the inverting circuit 7 is set to "L".
2 shows a time chart of the input clock signal CLK, the input signal a of the inverting circuit 7, the output signal b of the inverting circuit 7, and the output signal c of the delay line 8 in FIG.

【００２２】初期状態の期間中、反転回路７の入力ａは
「Ｌ」、反転回路７の出力ｂ及び遅延線路８の出力ｃは
「Ｈ」である。ｔ＝０で入力クロック信号が「Ｈ」とな
りスイッチ８がオンされると、反転回路７の入力ａは遅
延線路８の出力ｃを取り込んで「Ｈ」となり、反転回路
７の出力ｂは反転処理に要する時間τi だけ経過した後
に反転して「Ｌ」となる。この反転回路７の出力ｂは遅
延線路８を伝搬する。よって、遅延線路８の出力ｃは遅
延時間τ8 経過後に「Ｌ」となる。すなわち、遅延線路
８の出力ｃはｔ＝τi ＋τ8 ＝τで「Ｌ」となる。τを
ｔon＜τ＜Ｔに設定しているので、ｔ＝τではスイッチ
６はオフである。よって、反転回路７の入力ａはｔ＝０
〜Ｔの期間だけ「Ｈ」に保持され、反転回路７の出力ｂ
はｔ＝τi 〜Ｔ＋τi の期間だけ「Ｌ」に保持され、さ
らに遅延線路８の出力ｃはｔ＝τ〜Ｔ＋τの期間だけ
「Ｌ」に保持される。During the initial period, the input a of the inverting circuit 7 is "L", the output b of the inverting circuit 7 and the output c of the delay line 8 are "H". When the input clock signal becomes "H" and the switch 8 is turned on at t = 0, the input a of the inverting circuit 7 takes in the output c of the delay line 8 and becomes "H", and the output b of the inverting circuit 7 is inverted. After lapse of the time τi required for τ, it is inverted and becomes “L”. The output b of the inverting circuit 7 propagates through the delay line 8. Therefore, the output c of the delay line 8 becomes "L" after the delay time τ8 has elapsed. That is, the output c of the delay line 8 is "L" at t = τi + τ8 = τ. Since τ is set to ton <τ <T, the switch 6 is off at t = τ. Therefore, the input a of the inverting circuit 7 is t = 0.
The output b of the inverting circuit 7 is held at "H" only for a period of ~ T.
Is held at "L" for a period of t = τi to T + τi, and the output c of the delay line 8 is held at "L" for a period of t = τ to T + τ.

【００２３】ｔ＝Ｔでスイッチ６がオンされると、反転
回路７の入力ａは遅延線路８の出力ｃを取り込んで
「Ｌ」となり、反転回路７の出力ｂは反転処理に要する
時間τiだけ経過した後、つまりｔ＝Ｔ＋τi で反転し
て「Ｈ」となる。When the switch 6 is turned on at t = T, the input a of the inverting circuit 7 takes in the output c of the delay line 8 and becomes "L", and the output b of the inverting circuit 7 is the time τi required for the inverting process. After a lapse of time, that is, at t = T + τi, it is inverted to become "H".

【００２４】反転回路７の出力ｂは再び遅延線路８を伝
搬し、遅延線路８の出力ｃは遅延時間τ8 経過後、つま
りｔ＝Ｔ＋τi ＋τ8 ＝Ｔ＋τで「Ｈ」となる。τをｔ
on＜τ＜Ｔに設定しているので、ｔ＝Ｔ＋τではスイッ
チ６はオフである。よって、反転回路７の入力ａはｔ＝
Ｔ＋τ〜２Ｔの期間だけ「Ｌ」に保持され、反転回路７
の出力ｂはｔ＝Ｔ＋τi 〜２Ｔ＋τi の期間だけ「Ｈ」
に保持され、さらに遅延線路８の出力ｃはｔ＝Ｔ＋τ〜
２Ｔ＋τの期間だけ「Ｈ」に保持される。The output b of the inverting circuit 7 propagates through the delay line 8 again, and the output c of the delay line 8 becomes "H" after the delay time τ8 has passed, that is, at t = T + τi + τ8 = T + τ. τ to t
Since on <τ <T is set, the switch 6 is off at t = T + τ. Therefore, the input a of the inverting circuit 7 is t =
It is held at “L” only for the period of T + τ to 2T, and the inverting circuit 7
Output b is "H" only during the period of t = T + τi to 2T + τi.
And the output c of the delay line 8 is t = T + τ
It is held at “H” for a period of 2T + τ.

【００２５】ｔ＝２Ｔでスイッチ６がオンされると、ｔ
＝０のときと全く同じように動作し、ｔ＝３Ｔでスイッ
チ６がオンさせると、ｔ＝Ｔのときと全く同じように動
作する。すなわち、以上の一連の動作を繰り返すことに
より、反転回路７の入力ａ、反転回路７の出力ｂ、遅延
線路８の出力ｃのどこからでも、周期２Ｔの出力クロッ
ク信号を得ることができる。When the switch 6 is turned on at t = 2T, t
When t = 3T, the switch 6 is turned on in exactly the same way as when = 0, and when t = T, the operation is exactly the same as when t = T. That is, by repeating the series of operations described above, it is possible to obtain the output clock signal of the period 2T from any of the input a of the inverting circuit 7, the output b of the inverting circuit 7 and the output c of the delay line 8.

【００２６】尚、初期状態として、スイッチ６がオフの
状態で、反転回路７の入力ａが「Ｈ」の場合も同様に動
作し、周期２Ｔの出力クロック信号を得ることができ
る。次に、図２に示す構成において、ループ遅延時間τ
を上記と同様にｔon＜τ＜Ｔに設定し、初期状態として
スイッチ６がオンである場合について、図４を参照して
説明する。Incidentally, as an initial state, when the switch 6 is off and the input a of the inverting circuit 7 is "H", the same operation is performed and an output clock signal having a cycle of 2T can be obtained. Next, in the configuration shown in FIG. 2, the loop delay time τ
In the same manner as described above, a case will be described in which ton <τ <T and the switch 6 is on in the initial state with reference to FIG.

【００２７】図４は、初期状態としてスイッチ８がオン
の場合の入力クロック信号ＣＬＫ、反転回路７の入力
ａ、反転回路７の出力ｂ、遅延線路８の出力ｃのタイム
チャートを示している。FIG. 4 shows a time chart of the input clock signal CLK, the input a of the inverting circuit 7, the output b of the inverting circuit 7, and the output c of the delay line 8 when the switch 8 is turned on as an initial state.

【００２８】入力クロック信号ＣＬＫが入力される以前
の初期状態の期間では、この回路はループ遅延時間τで
状態が反転するリング発振器として機能している。この
状態から、ｔ＝０で入力クロック信号ＣＬＫが入力さ
れ、スイッチ６がオフになると、スイッチ６がオフする
直前の反転回路７の入力ａ及び遅延線路８の出力ｃの状
態反転時刻をｔ＝−ｔp とすれば、反転回路７の出力ｂ
はｔ＝τi −ｔp で状態が反転する。よって遅延線路８
の出力ｃは、遅延時間τ8 によりｔ＝τi −ｔp＋τ8
＝τ−ｔp で状態が反転する。In the initial state period before the input clock signal CLK is input, this circuit functions as a ring oscillator whose state is inverted by the loop delay time τ. In this state, when the input clock signal CLK is input at t = 0 and the switch 6 is turned off, the state inversion time of the input a of the inverting circuit 7 and the output c of the delay line 8 immediately before the switch 6 is turned off is t = If -tp, the output b of the inverting circuit 7
Is inverted at t = τi-tp. Therefore delay line 8
Output c is t = τi-tp + τ8 due to the delay time τ8.
The state is inverted at = τ-tp.

【００２９】ｔon＜τ＜Ｔより、入力クロック信号ＣＬ
Ｋとリング発振器の同期はとれておらず、ｔ＝ｍτ−ｔ
p （ｍは自然数）でスイッチ６がオフである状態が必ず
存在する。ｔ＝ｍτ−ｔp でスイッチ６がオフであれ
ば、ｔ＝ｍτ−ｔp 直後のスイッチ６がオンされる時刻
をｔ＝ｔ0 とすると、反転回路７の入力ａはｔ＝ｍτ−
ｔp からｔ＝ｔ0 までの期間保持される。これにより、
反転回路７の出力ｂ、遅延線路８の出力ｃもτi 、τ8
だけずれて保持される。From ton <τ <T, the input clock signal CL
K and the ring oscillator are not synchronized, and t = mτ−t
There always exists a state where the switch 6 is off at p (m is a natural number). If the switch 6 is off at t = m [tau] -tp and the time when the switch 6 is turned on immediately after t = m [tau] -tp is t = t0, the input a of the inverting circuit 7 is t = m [tau]-.
It is held for a period from tp to t = t0. This allows
The output b of the inverting circuit 7 and the output c of the delay line 8 are also τi, τ8.
It is held only by shifting.

【００３０】すなわち、ｔ＝ｍτ−ｔp からｔ＝ｔ0 ま
での期間は、前述の初期状態でスイッチ６をオフとした
場合と同様であり、ｔ＝ｔ0 以後、周期２Ｔの出力クロ
ック信号を得ることができる。That is, the period from t = mτ-tp to t = t0 is the same as when the switch 6 is turned off in the above-mentioned initial state, and after t = t0, the output clock signal of the period 2T is obtained. You can

【００３１】このように、ループ遅延時間τをｔon＜τ
＜Ｔに設定すれば、スイッチ６のオン／オフ、反転回路
７の入力ａの初期状態にかかわらず、入力クロック信号
ＣＬＫを２分周した出力クロック信号を得ることができ
る。In this way, the loop delay time τ is set as ton <τ
If <T is set, an output clock signal obtained by dividing the input clock signal CLK by 2 can be obtained regardless of the on / off state of the switch 6 and the initial state of the input a of the inverting circuit 7.

【００３２】以上のことから明らかなように、図２にお
いて、ループ遅延時間τにおける（Ｎ−１）Ｔ＋ｔon＜
τ＜ＮＴの設定に際して、ｔon＜τ＜Ｔ、つまりＮ＝１
とすると、スイッチ６のオン／オフ、反転回路７の入力
ａの初期状態にかかわらず、入力クロック信号を２×１
分周した出力クロック信号を得ることができる。As is apparent from the above, (N-1) T + ton <in the loop delay time τ in FIG.
When setting τ <NT, ton <τ <T, that is, N = 1
Then, the input clock signal is 2 × 1 regardless of the on / off state of the switch 6 and the initial state of the input a of the inverting circuit 7.
A divided output clock signal can be obtained.

【００３３】続いて、第２の実施例として、Ｎ＝２の場
合を説明する。図５に、図２の構成において、Ｎ＝２、
つまり遅延時間τをＴ＋ｔon＜τ＜２Ｔに設定し、初期
状態としてスイッチ６をオフ、反転回路７の入力を
「Ｌ」とした場合の入力クロック信号ＣＬＫ、反転回路
７の入力信号ａ、反転回路７の出力信号ｂ、遅延線路８
の出力信号ｃのタイムチャートを示す。Next, the case of N = 2 will be described as a second embodiment. 5, in the configuration of FIG. 2, N = 2,
That is, the delay time τ is set to T + ton <τ <2T, the switch 6 is turned off in the initial state, and the input of the inverting circuit 7 is set to “L”, the input clock signal CLK, the input signal a of the inverting circuit 7, and the inverting circuit. 7 output signal b, delay line 8
7 shows a time chart of the output signal c of FIG.

【００３４】初期状態の期間中、反転回路７の入力ｂは
「Ｌ」、反転回路７の出力ｂ及び遅延線路８の出力ｃは
「Ｈ」である。ｔ＝０で入力クロック信号ＣＬＫが
「Ｈ」となってスイッチ６がオンされると、反転回路７
の入力ａは遅延線路８の出力ｃを取り込んで「Ｈ」とな
る。よって反転回路７の出力ｂはｔ＝τi で「Ｌ」とな
る。反転回路７の出力ｂは遅延線路８を伝搬する。よっ
て、遅延線路５の出力ｃはｔ＝τi ＋τ8 ＝τで「Ｌ」
となる。During the initial period, the input b of the inverting circuit 7 is "L", the output b of the inverting circuit 7 and the output c of the delay line 8 are "H". When the input clock signal CLK becomes “H” at t = 0 and the switch 6 is turned on, the inverting circuit 7
The input a of is taken into the output c of the delay line 8 and becomes "H". Therefore, the output b of the inverting circuit 7 becomes "L" at t = τi. The output b of the inverting circuit 7 propagates through the delay line 8. Therefore, the output c of the delay line 5 is “L” at t = τi + τ8 = τ
Becomes

【００３５】ｔ＝Ｔでスイッチ６がオンとなるが、遅延
線路８の出力ｃ及び反転回路７の入力ａはいずれも
「Ｈ」であるため、遅延線路８の出力ｃ、反転回路７の
入力ａ及びその出力ｂの状態は変化しない。Although the switch 6 is turned on at t = T, the output c of the delay line 8 and the input a of the inverting circuit 7 are both "H", so the output c of the delay line 8 and the input of the inverting circuit 7 are The states of a and its output b do not change.

【００３６】この場合、ループ遅延時間τをＴ＋ｔon＜
τ＜２Ｔに設定しているので、ｔ＝τではスイッチ６は
オフである。よって、ｔ＝０〜２Ｔまでの間、反転回路
７の入力ａは「Ｈ」を保持し、反転回路７の出力ｂはτ
i だけずれて「Ｌ」を保持し、遅延線路８の出力ｃはさ
らにτ8 だけずれて「Ｌ」を保持するようになる。In this case, the loop delay time τ is set to T + ton <
Since τ <2T is set, the switch 6 is off at t = τ. Therefore, during t = 0 to 2T, the input a of the inverting circuit 7 holds “H” and the output b of the inverting circuit 7 is τ.
The output "c" of the delay line 8 is shifted by i and held "L", and the output "c" of the delay line 8 is further shifted by .tau.8 and held "L".

【００３７】次に、ｔ＝２Ｔのスイッチ６の立ち上がり
で、反転回路７の入力ａは遅延線路８の出力ｃを取り込
んで「Ｌ」となる。よって、反転回路７の出力ｂはｔ＝
２Ｔ＋τi で「Ｈ」となる。反転回路７の出力ｂは再び
遅延線路８を伝搬する。よって、遅延線路８の出力ｃは
ｔ＝２Ｔ＋τi ＋τ8 ＝２Ｔ＋τで「Ｈ」となる。Next, at the rise of the switch 6 at t = 2T, the input a of the inverting circuit 7 takes in the output c of the delay line 8 and becomes "L". Therefore, the output b of the inverting circuit 7 is t =
It becomes “H” at 2T + τi. The output b of the inverting circuit 7 propagates through the delay line 8 again. Therefore, the output c of the delay line 8 becomes “H” at t = 2T + τi + τ8 = 2T + τ.

【００３８】ｔ＝３Ｔでスイッチ６がオンとなるが、遅
延線路８の出力ｃ及び反転回路７の入力ａはいずれも
「Ｌ」であるため、遅延線路８の出力ｃ、反転回路７の
入力ａ及びその出力ｂの状態は変化しない。Although the switch 6 is turned on at t = 3T, since the output c of the delay line 8 and the input a of the inverting circuit 7 are both "L", the output c of the delay line 8 and the input of the inverting circuit 7 are given. The states of a and its output b do not change.

【００３９】τをＴ＋ｔon＜τ＜２Ｔに設定しているの
で、ｔ＝２Ｔ＋τではスイッチ６はオフである。よっ
て、ｔ＝２Ｔ〜４Ｔまでの間、反転回路７の入力ａは
「Ｌ」を保持し、反転回路７の出力ｂはτi だけずれて
「Ｈ」を保持し、遅延線路８の出力ｃはさらにτ8 だけ
ずれて「Ｌ」を保持するようになる。Since τ is set to T + ton <τ <2T, the switch 6 is off at t = 2T + τ. Therefore, from t = 2T to 4T, the input a of the inverting circuit 7 holds "L", the output b of the inverting circuit 7 shifts by τi and holds "H", and the output c of the delay line 8 is Further, it shifts by τ8 and holds "L".

【００４０】ｔ＝４Ｔのスイッチ６の立ち上がりで、反
転回路７の入力ａは遅延線路８の出力ｃを取り込んで
「Ｈ」となる。よって、反転回路７の出力ｂはｔ＝４Ｔ
＋τiで「Ｌ」となる。反転回路７の出力ｃは遅延線路
８を伝搬する。よって、遅延線路５の出力ｃはｔ＝４Ｔ
＋τi ＋τ8 ＝４Ｔ＋τで「Ｌ」となる。この一連の動
作を繰り返すことにより、周期４Ｔの出力クロック信号
を、反転回路７の入力ａ、反転回路７の出力ｂ、遅延線
路８の出力ｃのどの点からでも取り出すことができる。At the rising of the switch 6 at t = 4T, the input a of the inverting circuit 7 takes in the output c of the delay line 8 and becomes "H". Therefore, the output b of the inverting circuit 7 is t = 4T
It becomes “L” at + τi. The output c of the inverting circuit 7 propagates through the delay line 8. Therefore, the output c of the delay line 5 is t = 4T
+ Τi + τ8 = 4T + τ, which is “L”. By repeating this series of operations, the output clock signal of cycle 4T can be taken out from any point of the input a of the inverting circuit 7, the output b of the inverting circuit 7, and the output c of the delay line 8.

【００４１】尚、初期状態として、スイッチ６がオフ、
反転回路７の入力が「Ｈ」の場合も同様に周期４Ｔの出
力クロック信号を得ることができる。また、初期状態と
して、スイッチ６がオンの場合には、第１の実施例で説
明したＮ＝１の場合と同様、入力クロック信号ＣＬＫが
入力される以前の初期状態の期間は、ループ遅延時間τ
で状態が反転するリング発振器として機能しており、Ｔ
＋ｔon＜τ＜２Ｔより、入力クロック信号ＣＬＫとリン
グ発振器の同期はとれておらず、ｔ＝ｍτ−ｔp （ｍは
自然数）でスイッチ６がオフである状態が必ず存在す
る。したがって、ｔ＝ｍτ−ｔp でスイッチ６がオフで
あれば、ｔ＝ｍτ−ｔp 直後のスイッチ６がオンされる
時刻をｔ＝ｔ0 とすると、前述の初期状態でスイッチ６
をオフとした場合と同様に、ｔ＝ｔ0 以後、周期４Ｔの
出力クロック信号を得ることができる。As an initial state, the switch 6 is turned off,
Similarly, when the input of the inverting circuit 7 is "H", the output clock signal having the period 4T can be obtained. Further, when the switch 6 is turned on as the initial state, the loop delay time is the same as the case of N = 1 described in the first embodiment before the input clock signal CLK is input. τ
It functions as a ring oscillator whose state is inverted at
Since + ton <τ <2T, the input clock signal CLK is not synchronized with the ring oscillator, and there always exists a state in which the switch 6 is off at t = mτ−tp (m is a natural number). Therefore, if the switch 6 is off at t = m [tau] -tp, and the time when the switch 6 is turned on immediately after t = m [tau] -tp is t = t0, the switch 6 is in the initial state described above.
Similarly to the case of turning off, after t = t0, an output clock signal with a period of 4T can be obtained.

【００４２】すなわち、ループ遅延時間τを（Ｎ−１）
Ｔ＋ｔon＜τ＜ＮＴに設定した図２の構成において、Ｔ
＋ｔon＜τ＜２Ｔ、つまりＮ＝２とすると、スイッチ６
のオン／オフ、反転回路７の入力ａの初期状態にかかわ
らず、入力クロック信号ＣＬＫを２×２＝４分周した出
力クロック信号を得ることができる。That is, the loop delay time τ is (N-1)
In the configuration of FIG. 2 in which T + ton <τ <NT, T
+ Ton <τ <2T, that is, N = 2, the switch 6
It is possible to obtain an output clock signal obtained by dividing the input clock signal CLK by 2 × 2 = 4, regardless of whether the input clock signal CLK is turned on / off or the initial state of the input a of the inverting circuit 7.

【００４３】上記実施例からわかるように、ループ遅延
時間τを（Ｎ−１）Ｔ＋ｔon＜τ＜ＮＴに設定した図２
の構成において、Ｎは任意の自然数で成り立ち、スイッ
チ６のオン／オフ、反転回路７の入力ａの初期状態にか
かわらず、入力クロック信号を２Ｎ分周した出力クロッ
ク信号を得ることができる。As can be seen from the above embodiment, the loop delay time τ is set to (N-1) T + ton <τ <NT in FIG.
In the above configuration, N is an arbitrary natural number, and an output clock signal obtained by dividing the input clock signal by 2N can be obtained regardless of the on / off state of the switch 6 and the initial state of the input a of the inverting circuit 7.

【００４４】したがって、図１の構成において、反転回
路４及び遅延線路５によるループ遅延時間τを（Ｎ−
１）Ｔ＋ｔon＜τ＜ＮＴに設定すると、トランスファ・
ゲート１、反転回路４の初期状態にかかわらず、入力ク
ロック信号ＣＬＫを２Ｎ分周した出力クロック信号を得
ることができる。Therefore, in the configuration of FIG. 1, the loop delay time τ by the inverting circuit 4 and the delay line 5 is (N-
1) If T + ton <τ <NT is set, transfer
An output clock signal obtained by dividing the input clock signal CLK by 2N can be obtained regardless of the initial states of the gate 1 and the inverting circuit 4.

【００４５】尚、本発明は上記実施形態に限定されるも
のではない。例えば図６に示すように、図１におけるト
ランスファ・ゲート１をｐｉｎダイオード９に置き換
え、ｐｉｎダイオード９に周期Ｔのクロック信号ＣＬＫ
を入力するように構成した場合でも、同様にループ遅延
時間τを（Ｎ−１）Ｔ＋ｔon＜τ＜ＮＴに設定すると、
ｐｉｎダイオード１０、反転回路４の初期状態にかかわ
らず、入力クロック信号ＣＬＫを２Ｎ分周した出力クロ
ック信号を得ることができる。以上の回路構成は、極め
て高速なクロック信号の分周に有効である。The present invention is not limited to the above embodiment. For example, as shown in FIG. 6, the transfer gate 1 in FIG. 1 is replaced with a pin diode 9, and the pin diode 9 is supplied with a clock signal CLK having a period T.
Even if the loop delay time τ is set to (N−1) T + ton <τ <NT even when configured to input
An output clock signal obtained by dividing the input clock signal CLK by 2N can be obtained regardless of the initial states of the pin diode 10 and the inverting circuit 4. The above circuit configuration is effective for frequency division of an extremely high speed clock signal.

【００４６】[0046]

【発明の効果】以上述べたように本発明によれば、構成
素子間の配線遅延を積極的に利用し、遅延線路を用いて
回路構成を簡素化しているので、従来の技術で問題であ
った構成素子単体の遅延や構成素子間の配線遅延による
動作速度の制限を克服することが可能となり、より簡単
な回路構成でより高速な分周動作を実現できる分周器を
提供することができる。As described above, according to the present invention, the wiring delay between the constituent elements is positively utilized, and the circuit configuration is simplified by using the delay line, which is a problem in the conventional technique. It is possible to overcome the limitation of the operation speed due to the delay of the constituent elements alone or the wiring delay between the constituent elements, and it is possible to provide a frequency divider that can realize a faster frequency dividing operation with a simpler circuit configuration. .

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る分周器の一実施形態としてトラン
スファ・ゲートを用いた場合の構成を示すブロック回路
図。FIG. 1 is a block circuit diagram showing a configuration when a transfer gate is used as an embodiment of a frequency divider according to the present invention.

【図２】同実施形態の等価回路構成を示すブロック回路
図。FIG. 2 is a block circuit diagram showing an equivalent circuit configuration of the same embodiment.

【図３】第１の実施例として、図２においてループ遅延
時間τをｔon＜τ＜Ｔに設定し、初期状態としてスイッ
チをオフとした場合のタイミングチャート。FIG. 3 is a timing chart when the loop delay time τ is set to ton <τ <T and the switch is turned off as an initial state in FIG. 2 as a first embodiment.

【図４】第１の実施例として、図２においてループ遅延
時間τをｔon＜τ＜Ｔに設定し、初期状態としてスイッ
チをオンとした場合のタイミングチャート。FIG. 4 is a timing chart when the loop delay time τ is set to ton <τ <T and the switch is turned on as an initial state in FIG. 2 as the first embodiment.

【図５】第２の実施例として、図２においてループ遅延
時間τをＴ＋ｔon＜τ＜２Ｔに設定し、初期状態として
スイッチをオフとした場合のタイミングチャート。FIG. 5 is a timing chart of a second embodiment in which the loop delay time τ is set to T + ton <τ <2T in FIG. 2 and the switch is turned off as an initial state.

【図６】本発明に係る他の実施形態としてｐｉｎダイオ
ードを用いた場合の構成を示すブロック回路図。FIG. 6 is a block circuit diagram showing a configuration when a pin diode is used as another embodiment of the present invention.

【図７】従来の分周器の構成を示すブロック回路図。FIG. 7 is a block circuit diagram showing a configuration of a conventional frequency divider.

【図８】従来構成の各部出力タイミングを示すタイミン
グチャート。FIG. 8 is a timing chart showing the output timing of each unit in the conventional configuration.

【符号の説明】[Explanation of symbols]

１…トランスファ・ゲート ２…ＨＥＭＴ ３…負荷抵抗 ４…反転回路 ５…遅延線路 ６…スイッチ ７…反転回路 ８…遅延線路 ９…ｐｉｎダイオード １１、１２…スイッチ １３…反転回路 １４…非反転回路 DESCRIPTION OF SYMBOLS 1 ... Transfer gate 2 ... HEMT 3 ... Load resistance 4 ... Inversion circuit 5 ... Delay line 6 ... Switch 7 ... Inversion circuit 8 ... Delay line 9 ... Pin diode 11, 12 ... Switch 13 ... Inversion circuit 14 ... Non-inversion circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】入力クロック信号によってオン・オフする
スイッチと、 前記スイッチの一端を入力とし、他端を出力とする反転
回路と、 前記スイッチ及び反転回路によって形成されるループ上
に介在される遅延線路とを具備し、 前記ループ上の前記反転回路及び前記遅延線路による遅
延時間τは、入力クロック信号の周期をＴとし、前記ス
イッチのオン時間をｔonとした時に、 （Ｎ−１）＋ｔon＜τ＜ＮＴ （但しＮは自然数）の条件を満足することを特徴とする
分周器。1. A switch that is turned on / off by an input clock signal, an inverting circuit that inputs one end of the switch and an output of the other end, and a delay interposed on a loop formed by the switch and the inverting circuit. The delay time τ by the inverting circuit and the delay line on the loop is (N−1) + ton <when the period of the input clock signal is T and the on time of the switch is ton. A frequency divider characterized by satisfying a condition of τ <NT (where N is a natural number). 【請求項２】前記遅延線路は前記反転回路内に含まれる
ことを特徴とする請求項１記載の分周器。2. The frequency divider according to claim 1, wherein the delay line is included in the inverting circuit. 【請求項３】前記スイッチは電界効果トランジスタで構
成されることを特徴とする請求項１記載の分周器。3. The frequency divider according to claim 1, wherein the switch comprises a field effect transistor. 【請求項４】前記スイッチはｐｉｎダイオードで構成さ
れることを特徴とする請求項１記載の分周器。4. The frequency divider according to claim 1, wherein the switch comprises a pin diode.