JPH0983351A - Divider - Google Patents
DividerInfo
- Publication number
- JPH0983351A JPH0983351A JP7241272A JP24127295A JPH0983351A JP H0983351 A JPH0983351 A JP H0983351A JP 7241272 A JP7241272 A JP 7241272A JP 24127295 A JP24127295 A JP 24127295A JP H0983351 A JPH0983351 A JP H0983351A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- output
- inverting circuit
- input
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、高速動作に適した
分周器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency divider suitable for high speed operation.
【0002】[0002]
【従来の技術】従来の分周器は、一般に図7に示すよう
に構成される。図7において、11、12はスイッチ、
13は反転回路、14は非反転回路である。反転回路1
3の出力はスイッチ12、非反転回路14、スイッチ1
1を介して反転回路13の入力に帰還される。2. Description of the Related Art A conventional frequency divider is generally constructed as shown in FIG. In FIG. 7, 11 and 12 are switches,
Reference numeral 13 is an inverting circuit, and 14 is a non-inverting circuit. Inversion circuit 1
The output of 3 is a switch 12, a non-inverting circuit 14, a switch 1
It is fed back to the input of the inverting circuit 13 via 1.
【0003】スイッチ11、12は相補の入力クロック
信号CLK、CLK′で駆動され、それぞれ入力クロッ
ク信号CLK、CLK′が高レベル(以下は「H」と略
する)のときオン、低レベル(以下は「L」と略する)
のときオフとなる。反転回路13及び非反転回路14
は、それぞれの入力側のスイッチ11あるいはスイッチ
12がオフの時には出力を保持する機能を有する。The switches 11 and 12 are driven by complementary input clock signals CLK and CLK ', and are on and low level (hereinafter abbreviated as "H") when the input clock signals CLK and CLK' are at a high level (hereinafter abbreviated as "H"). Is abbreviated as "L")
It turns off when. Inversion circuit 13 and non-inversion circuit 14
Has a function of holding the output when the switch 11 or the switch 12 on the input side is off.
【0004】図8に図7におけるスイッチ11、スイッ
チ12への入力クロック信号CLK、CLK′、及び反
転回路13の出力信号e、非反転回路14の出力信号f
のタイムチャートを示す。FIG. 8 shows the input clock signals CLK and CLK 'to the switches 11 and 12 in FIG. 7, the output signal e of the inverting circuit 13 and the output signal f of the non-inverting circuit 14.
Shows a time chart of.
【0005】まず、初期状態として、スイッチ11がオ
フ、スイッチ12がオンであり、反転回路13の入力が
「L」であるものとする。このとき、反転回路13の出
力信号e、非反転回路14の出力信号fは「H」であ
る。First, as an initial state, it is assumed that the switch 11 is off, the switch 12 is on, and the input of the inverting circuit 13 is "L". At this time, the output signal e of the inverting circuit 13 and the output signal f of the non-inverting circuit 14 are "H".
【0006】各クロックCLK、CLK′が反転し、ス
イッチ11がオン、スイッチ12がオフされると、非反
転回路14の出力fは「H」に保持され、反転回路13
の出力eは反転回路13の遅延時間τe 後に「L」にな
る。When the clocks CLK and CLK 'are inverted, the switch 11 is turned on and the switch 12 is turned off, the output f of the non-inverting circuit 14 is held at "H" and the inverting circuit 13 is held.
Output e becomes "L" after the delay time τe of the inverting circuit 13.
【0007】続いてスイッチ11がオフ、スイッチ12
がオンされると、反転回路13の出力は「L」に保持さ
れ、非反転回路14の出力fは非反転回路14の遅延時
間τf 経過後に「L」になる。Then, the switch 11 is turned off and the switch 12 is turned on.
When is turned on, the output of the inverting circuit 13 is held at "L", and the output f of the non-inverting circuit 14 becomes "L" after the delay time τf of the non-inverting circuit 14 has elapsed.
【0008】次にスイッチ11がオン、スイッチ12が
オフされると、非反転回路14の出力fは「L」に保持
され、反転回路13の出力eは反転回路13の遅延時間
τe経過後に「H」となる。Next, when the switch 11 is turned on and the switch 12 is turned off, the output f of the non-inverting circuit 14 is held at "L", and the output e of the inverting circuit 13 becomes "after the delay time τe of the inverting circuit 13 elapses." H ”.
【0009】この一連の動作を繰り返すことにより、反
転回路13の出力e、非反転回路14の出力fのどちら
からでも、入力クロック信号CLK(またはCLK′)
を2分周した出力クロック信号を得ることができる。By repeating this series of operations, the input clock signal CLK (or CLK ') is output from either the output e of the inverting circuit 13 or the output f of the non-inverting circuit 14.
It is possible to obtain an output clock signal obtained by dividing the frequency by two.
【0010】また、初期状態として、スイッチ11がオ
フ、スイッチ12がオン、反転回路13の入力が「H」
のとき、及び、スイッチ11がオン、スイッチ12がオ
フ、反転回路13の入力が「L」のとき、及び、スイッ
チ11がオン、スイッチ12がオフ、反転回路13の入
力が「H」のときも、同様に反転回路13の出力e、非
反転回路14の出力fから入力クロック信号CLK(ま
たはCLK′)を2分周した出力クロック信号を得るこ
とができる。In the initial state, the switch 11 is off, the switch 12 is on, and the input of the inverting circuit 13 is "H".
And when the switch 11 is on, the switch 12 is off, and the input of the inverting circuit 13 is “L”, and when the switch 11 is on, the switch 12 is off, and the input of the inverting circuit 13 is “H”. Similarly, an output clock signal obtained by dividing the input clock signal CLK (or CLK ′) by two can be obtained from the output e of the inverting circuit 13 and the output f of the non-inverting circuit 14.
【0011】さらに、入力クロック信号CLK(または
CLK′)を2分周した出力クロック信号を2つに分岐
し、分岐された出力クロック信号の一方を反転して、図
7と同じ構成の別の分周器への入力クロック信号とする
と、4分周された出力クロック信号が得られる。以下、
同様にして図7の分周器をN個用いることにより、2N
分周された出力クロック信号が得られる。Further, an output clock signal obtained by dividing the input clock signal CLK (or CLK ') by 2 is branched into two, one of the branched output clock signals is inverted, and another output clock signal having the same configuration as in FIG. When the input clock signal to the frequency divider is used, an output clock signal divided by 4 is obtained. Less than,
Similarly, by using N frequency dividers in FIG. 7, 2 N
The divided output clock signal is obtained.
【0012】しかしながら、上記構成による従来の分周
器では、二つのスイッチに相補の入力クロック信号を必
要とするため、回路構成が複雑になるという問題点があ
った。また、回路素子数が多いため、回路素子単体の遅
延や回路素子間の配線遅延によって回路全体の動作速度
が制限され、さらなる高速化が困難であるという問題点
があった。また、分周数を増加させるには、複数の分周
器を用いる必要があるため、さらに回路構成が複雑とな
るという問題点があった。However, the conventional frequency divider having the above-mentioned configuration has a problem that the circuit configuration becomes complicated because the two switches require complementary input clock signals. Further, since the number of circuit elements is large, there is a problem that the operation speed of the entire circuit is limited by the delay of the circuit elements alone and the wiring delay between the circuit elements, and it is difficult to further increase the speed. Further, since it is necessary to use a plurality of frequency dividers in order to increase the number of frequency divisions, there is a problem that the circuit configuration becomes more complicated.
【0013】[0013]
【発明が解決しようとする課題】以上述べたように、従
来の分周器においては、相補の入力クロック信号が必要
なために回路構成が複雑となり、また、回路素子数が多
いために回路素子単体の遅延や回路素子間の配線遅延に
よって回路全体の動作速度が制限され、高速化が困難で
あるという問題点があった。また、分周数を増加させる
には複数の分周器を用いなければならないという問題点
があった。本発明の課題は、上記の問題を解決し、より
簡単な回路構成でより高速な分周動作を実現できる分周
器を提供することにある。As described above, in the conventional frequency divider, the circuit configuration is complicated because complementary input clock signals are required, and the number of circuit elements is large. There is a problem that the operation speed of the entire circuit is limited by the delay of a single unit or the wiring delay between circuit elements, and it is difficult to increase the speed. Further, there is a problem that a plurality of frequency dividers must be used to increase the number of frequency divisions. An object of the present invention is to provide a frequency divider which solves the above-mentioned problems and can realize a faster frequency dividing operation with a simpler circuit configuration.
【0014】[0014]
【課題を解決するための手段】上記の課題を解決するた
めに本発明に係る分周器は、入力クロック信号によって
オン・オフするスイッチと、前記スイッチの一端を入力
とし、他端を出力とする反転回路と、前記スイッチ及び
反転回路によって形成されるループ上に介在される遅延
線路とを具備し、前記ループ上の前記反転回路及び前記
遅延線路による遅延時間τは、入力クロック信号の周期
をTとし、前記スイッチのオン時間をtonとした時に、 (N−1)+ton<τ<NT (但しNは自然数)の条件を満足することを特徴とす
る。In order to solve the above problems, a frequency divider according to the present invention has a switch which is turned on / off by an input clock signal, and one end of which is an input and the other end of which is an output. And a delay line interposed on the loop formed by the switch and the inverting circuit, and the delay time τ by the inverting circuit and the delay line on the loop is the cycle of the input clock signal. It is characterized by satisfying the condition of (N-1) + ton <τ <NT (where N is a natural number), where T is the on-time of the switch.
【0015】上記構成による分周器では、遅延線路を利
用して回路構成を簡素化することで分周動作を高速化
し、ひいては遅延線路の遅延量を変化させることで分周
数を変化させることを可能としている。In the frequency divider having the above-mentioned structure, the delay line is utilized to simplify the circuit structure to speed up the frequency dividing operation, and by changing the delay amount of the delay line, the frequency dividing number is changed. Is possible.
【0016】尚、遅延線路は反転回路内に含まれるよう
にしてもよい。また、スイッチは電界効果トランジスタ
(FET)、pinダイオードを用いて構成するように
してもよい。The delay line may be included in the inverting circuit. Further, the switch may be configured by using a field effect transistor (FET) and a pin diode.
【0017】[0017]
【発明の実施の形態】以下、図1乃至図6面を参照して
本発明の実施形態を詳細に説明する。図1は本発明に係
る分周器の構成を示すものである。図1において、1は
ゲートに供給される入力クロック信号CLKが「H」の
ときオン、「L」のときオフとなるHEMT(High Ele
ctron Mobility Transistor :ヘテロ接合FET)を用
いたトランスファ・ゲートである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to FIGS. FIG. 1 shows the configuration of a frequency divider according to the present invention. In FIG. 1, reference numeral 1 denotes a HEMT (High Ele) which is turned on when the input clock signal CLK supplied to the gate is “H” and turned off when the input clock signal CLK is “L”.
ctron Mobility Transistor: A transfer gate using a heterojunction FET.
【0018】また、2はHEMT、3はHEMT2の負
荷抵抗であり、HEMT2及び負荷抵抗3により反転回
路4を構成している。反転回路4はHEMT2の入力ゲ
ートに一時的に電荷を蓄えることによりドレイン出力レ
ベルを保持する機能を有する。HEMT2のゲート電極
はトランスファ・ゲート1のソース電極に接続され、H
EMT2のドレイン電極は適当な長さの遅延線路5を介
してトランスファ・ゲート1のドレイン電極に接続され
る。Reference numeral 2 is a HEMT, 3 is a load resistance of the HEMT 2, and the HEMT 2 and the load resistance 3 constitute an inverting circuit 4. The inverting circuit 4 has a function of holding the drain output level by temporarily storing charges in the input gate of the HEMT 2. The gate electrode of HEMT2 is connected to the source electrode of transfer gate 1,
The drain electrode of the EMT 2 is connected to the drain electrode of the transfer gate 1 via the delay line 5 having an appropriate length.
【0019】上記構成による分周器の等価回路を図2に
示す。図2において、6は入力クロック信号CLKでオ
ン・オフするスイッチ(上記トランスファ・ゲート1に
該当する)、7はスイッチ6によって導出される信号を
反転出力する反転回路(上記HEMT2及び負荷抵抗3
による反転回路4に相当する)、8はこの反転回路7の
出力を適当に遅延してスイッチ6を介して反転回路7に
送出する遅延線路(上記遅延線路5に相当する)であ
る。FIG. 2 shows an equivalent circuit of the frequency divider having the above structure. In FIG. 2, 6 is a switch (corresponding to the transfer gate 1) that is turned on / off by the input clock signal CLK, and 7 is an inverting circuit (the HEMT 2 and the load resistor 3 that outputs the signal derived from the switch 6 by inversion).
And 8 are delay lines (corresponding to the delay line 5) for appropriately delaying the output of the inverting circuit 7 and sending it to the inverting circuit 7 via the switch 6.
【0020】入力クロック信号CLKの周期をT、スイ
ッチ6がオンされている時間をtonとする。反転回路7
及び遅延線路8によるループ遅延時間τは(N−1)T
+ton<τ<NT(Nは自然数)に設定する。反転回路
7の反転処理に要する時間をτi 、遅延線路8の遅延時
間をτ8 とすると、ループ遅延時間τはτ=τi +τ8
となる。It is assumed that the cycle of the input clock signal CLK is T and the time when the switch 6 is on is ton. Inversion circuit 7
And the loop delay time τ due to the delay line 8 is (N-1) T.
Set to + ton <τ <NT (N is a natural number). Assuming that the time required for the inverting process of the inverting circuit 7 is τi and the delay time of the delay line 8 is τ8, the loop delay time τ is τ = τi + τ8.
Becomes
【0021】図3に、第1の実施例として、N=1、つ
まりループ遅延時間τをton<τ<Tに設定し、初期状
態としてスイッチ6をオフ、反転回路7の入力を「L」
とした場合の図2における入力クロック信号CLK、反
転回路7の入力信号a、反転回路7の出力信号b、遅延
線路8の出力信号cのタイムチャートを示す。In FIG. 3, as a first embodiment, N = 1, that is, the loop delay time τ is set to ton <τ <T, the switch 6 is turned off in the initial state, and the input of the inverting circuit 7 is set to "L".
2 shows a time chart of the input clock signal CLK, the input signal a of the inverting circuit 7, the output signal b of the inverting circuit 7, and the output signal c of the delay line 8 in FIG.
【0022】初期状態の期間中、反転回路7の入力aは
「L」、反転回路7の出力b及び遅延線路8の出力cは
「H」である。t=0で入力クロック信号が「H」とな
りスイッチ8がオンされると、反転回路7の入力aは遅
延線路8の出力cを取り込んで「H」となり、反転回路
7の出力bは反転処理に要する時間τi だけ経過した後
に反転して「L」となる。この反転回路7の出力bは遅
延線路8を伝搬する。よって、遅延線路8の出力cは遅
延時間τ8 経過後に「L」となる。すなわち、遅延線路
8の出力cはt=τi +τ8 =τで「L」となる。τを
ton<τ<Tに設定しているので、t=τではスイッチ
6はオフである。よって、反転回路7の入力aはt=0
〜Tの期間だけ「H」に保持され、反転回路7の出力b
はt=τi 〜T+τi の期間だけ「L」に保持され、さ
らに遅延線路8の出力cはt=τ〜T+τの期間だけ
「L」に保持される。During the initial period, the input a of the inverting circuit 7 is "L", the output b of the inverting circuit 7 and the output c of the delay line 8 are "H". When the input clock signal becomes "H" and the switch 8 is turned on at t = 0, the input a of the inverting circuit 7 takes in the output c of the delay line 8 and becomes "H", and the output b of the inverting circuit 7 is inverted. After lapse of the time τi required for τ, it is inverted and becomes “L”. The output b of the inverting circuit 7 propagates through the delay line 8. Therefore, the output c of the delay line 8 becomes "L" after the delay time τ8 has elapsed. That is, the output c of the delay line 8 is "L" at t = τi + τ8 = τ. Since τ is set to ton <τ <T, the switch 6 is off at t = τ. Therefore, the input a of the inverting circuit 7 is t = 0.
The output b of the inverting circuit 7 is held at "H" only for a period of ~ T.
Is held at "L" for a period of t = τi to T + τi, and the output c of the delay line 8 is held at "L" for a period of t = τ to T + τ.
【0023】t=Tでスイッチ6がオンされると、反転
回路7の入力aは遅延線路8の出力cを取り込んで
「L」となり、反転回路7の出力bは反転処理に要する
時間τiだけ経過した後、つまりt=T+τi で反転し
て「H」となる。When the switch 6 is turned on at t = T, the input a of the inverting circuit 7 takes in the output c of the delay line 8 and becomes "L", and the output b of the inverting circuit 7 is the time τi required for the inverting process. After a lapse of time, that is, at t = T + τi, it is inverted to become "H".
【0024】反転回路7の出力bは再び遅延線路8を伝
搬し、遅延線路8の出力cは遅延時間τ8 経過後、つま
りt=T+τi +τ8 =T+τで「H」となる。τをt
on<τ<Tに設定しているので、t=T+τではスイッ
チ6はオフである。よって、反転回路7の入力aはt=
T+τ〜2Tの期間だけ「L」に保持され、反転回路7
の出力bはt=T+τi 〜2T+τi の期間だけ「H」
に保持され、さらに遅延線路8の出力cはt=T+τ〜
2T+τの期間だけ「H」に保持される。The output b of the inverting circuit 7 propagates through the delay line 8 again, and the output c of the delay line 8 becomes "H" after the delay time τ8 has passed, that is, at t = T + τi + τ8 = T + τ. τ to t
Since on <τ <T is set, the switch 6 is off at t = T + τ. Therefore, the input a of the inverting circuit 7 is t =
It is held at “L” only for the period of T + τ to 2T, and the inverting circuit 7
Output b is "H" only during the period of t = T + τi to 2T + τi.
And the output c of the delay line 8 is t = T + τ
It is held at “H” for a period of 2T + τ.
【0025】t=2Tでスイッチ6がオンされると、t
=0のときと全く同じように動作し、t=3Tでスイッ
チ6がオンさせると、t=Tのときと全く同じように動
作する。すなわち、以上の一連の動作を繰り返すことに
より、反転回路7の入力a、反転回路7の出力b、遅延
線路8の出力cのどこからでも、周期2Tの出力クロッ
ク信号を得ることができる。When the switch 6 is turned on at t = 2T, t
When t = 3T, the switch 6 is turned on in exactly the same way as when = 0, and when t = T, the operation is exactly the same as when t = T. That is, by repeating the series of operations described above, it is possible to obtain the output clock signal of the period 2T from any of the input a of the inverting circuit 7, the output b of the inverting circuit 7 and the output c of the delay line 8.
【0026】尚、初期状態として、スイッチ6がオフの
状態で、反転回路7の入力aが「H」の場合も同様に動
作し、周期2Tの出力クロック信号を得ることができ
る。次に、図2に示す構成において、ループ遅延時間τ
を上記と同様にton<τ<Tに設定し、初期状態として
スイッチ6がオンである場合について、図4を参照して
説明する。Incidentally, as an initial state, when the switch 6 is off and the input a of the inverting circuit 7 is "H", the same operation is performed and an output clock signal having a cycle of 2T can be obtained. Next, in the configuration shown in FIG. 2, the loop delay time τ
In the same manner as described above, a case will be described in which ton <τ <T and the switch 6 is on in the initial state with reference to FIG.
【0027】図4は、初期状態としてスイッチ8がオン
の場合の入力クロック信号CLK、反転回路7の入力
a、反転回路7の出力b、遅延線路8の出力cのタイム
チャートを示している。FIG. 4 shows a time chart of the input clock signal CLK, the input a of the inverting circuit 7, the output b of the inverting circuit 7, and the output c of the delay line 8 when the switch 8 is turned on as an initial state.
【0028】入力クロック信号CLKが入力される以前
の初期状態の期間では、この回路はループ遅延時間τで
状態が反転するリング発振器として機能している。この
状態から、t=0で入力クロック信号CLKが入力さ
れ、スイッチ6がオフになると、スイッチ6がオフする
直前の反転回路7の入力a及び遅延線路8の出力cの状
態反転時刻をt=−tp とすれば、反転回路7の出力b
はt=τi −tp で状態が反転する。よって遅延線路8
の出力cは、遅延時間τ8 によりt=τi −tp+τ8
=τ−tp で状態が反転する。In the initial state period before the input clock signal CLK is input, this circuit functions as a ring oscillator whose state is inverted by the loop delay time τ. In this state, when the input clock signal CLK is input at t = 0 and the switch 6 is turned off, the state inversion time of the input a of the inverting circuit 7 and the output c of the delay line 8 immediately before the switch 6 is turned off is t = If -tp, the output b of the inverting circuit 7
Is inverted at t = τi-tp. Therefore delay line 8
Output c is t = τi-tp + τ8 due to the delay time τ8.
The state is inverted at = τ-tp.
【0029】ton<τ<Tより、入力クロック信号CL
Kとリング発振器の同期はとれておらず、t=mτ−t
p (mは自然数)でスイッチ6がオフである状態が必ず
存在する。t=mτ−tp でスイッチ6がオフであれ
ば、t=mτ−tp 直後のスイッチ6がオンされる時刻
をt=t0 とすると、反転回路7の入力aはt=mτ−
tp からt=t0 までの期間保持される。これにより、
反転回路7の出力b、遅延線路8の出力cもτi 、τ8
だけずれて保持される。From ton <τ <T, the input clock signal CL
K and the ring oscillator are not synchronized, and t = mτ−t
There always exists a state where the switch 6 is off at p (m is a natural number). If the switch 6 is off at t = m [tau] -tp and the time when the switch 6 is turned on immediately after t = m [tau] -tp is t = t0, the input a of the inverting circuit 7 is t = m [tau]-.
It is held for a period from tp to t = t0. This allows
The output b of the inverting circuit 7 and the output c of the delay line 8 are also τi, τ8.
It is held only by shifting.
【0030】すなわち、t=mτ−tp からt=t0 ま
での期間は、前述の初期状態でスイッチ6をオフとした
場合と同様であり、t=t0 以後、周期2Tの出力クロ
ック信号を得ることができる。That is, the period from t = mτ-tp to t = t0 is the same as when the switch 6 is turned off in the above-mentioned initial state, and after t = t0, the output clock signal of the period 2T is obtained. You can
【0031】このように、ループ遅延時間τをton<τ
<Tに設定すれば、スイッチ6のオン/オフ、反転回路
7の入力aの初期状態にかかわらず、入力クロック信号
CLKを2分周した出力クロック信号を得ることができ
る。In this way, the loop delay time τ is set as ton <τ
If <T is set, an output clock signal obtained by dividing the input clock signal CLK by 2 can be obtained regardless of the on / off state of the switch 6 and the initial state of the input a of the inverting circuit 7.
【0032】以上のことから明らかなように、図2にお
いて、ループ遅延時間τにおける(N−1)T+ton<
τ<NTの設定に際して、ton<τ<T、つまりN=1
とすると、スイッチ6のオン/オフ、反転回路7の入力
aの初期状態にかかわらず、入力クロック信号を2×1
分周した出力クロック信号を得ることができる。As is apparent from the above, (N-1) T + ton <in the loop delay time τ in FIG.
When setting τ <NT, ton <τ <T, that is, N = 1
Then, the input clock signal is 2 × 1 regardless of the on / off state of the switch 6 and the initial state of the input a of the inverting circuit 7.
A divided output clock signal can be obtained.
【0033】続いて、第2の実施例として、N=2の場
合を説明する。図5に、図2の構成において、N=2、
つまり遅延時間τをT+ton<τ<2Tに設定し、初期
状態としてスイッチ6をオフ、反転回路7の入力を
「L」とした場合の入力クロック信号CLK、反転回路
7の入力信号a、反転回路7の出力信号b、遅延線路8
の出力信号cのタイムチャートを示す。Next, the case of N = 2 will be described as a second embodiment. 5, in the configuration of FIG. 2, N = 2,
That is, the delay time τ is set to T + ton <τ <2T, the switch 6 is turned off in the initial state, and the input of the inverting circuit 7 is set to “L”, the input clock signal CLK, the input signal a of the inverting circuit 7, and the inverting circuit. 7 output signal b, delay line 8
7 shows a time chart of the output signal c of FIG.
【0034】初期状態の期間中、反転回路7の入力bは
「L」、反転回路7の出力b及び遅延線路8の出力cは
「H」である。t=0で入力クロック信号CLKが
「H」となってスイッチ6がオンされると、反転回路7
の入力aは遅延線路8の出力cを取り込んで「H」とな
る。よって反転回路7の出力bはt=τi で「L」とな
る。反転回路7の出力bは遅延線路8を伝搬する。よっ
て、遅延線路5の出力cはt=τi +τ8 =τで「L」
となる。During the initial period, the input b of the inverting circuit 7 is "L", the output b of the inverting circuit 7 and the output c of the delay line 8 are "H". When the input clock signal CLK becomes “H” at t = 0 and the switch 6 is turned on, the inverting circuit 7
The input a of is taken into the output c of the delay line 8 and becomes "H". Therefore, the output b of the inverting circuit 7 becomes "L" at t = τi. The output b of the inverting circuit 7 propagates through the delay line 8. Therefore, the output c of the delay line 5 is “L” at t = τi + τ8 = τ
Becomes
【0035】t=Tでスイッチ6がオンとなるが、遅延
線路8の出力c及び反転回路7の入力aはいずれも
「H」であるため、遅延線路8の出力c、反転回路7の
入力a及びその出力bの状態は変化しない。Although the switch 6 is turned on at t = T, the output c of the delay line 8 and the input a of the inverting circuit 7 are both "H", so the output c of the delay line 8 and the input of the inverting circuit 7 are The states of a and its output b do not change.
【0036】この場合、ループ遅延時間τをT+ton<
τ<2Tに設定しているので、t=τではスイッチ6は
オフである。よって、t=0〜2Tまでの間、反転回路
7の入力aは「H」を保持し、反転回路7の出力bはτ
i だけずれて「L」を保持し、遅延線路8の出力cはさ
らにτ8 だけずれて「L」を保持するようになる。In this case, the loop delay time τ is set to T + ton <
Since τ <2T is set, the switch 6 is off at t = τ. Therefore, during t = 0 to 2T, the input a of the inverting circuit 7 holds “H” and the output b of the inverting circuit 7 is τ.
The output "c" of the delay line 8 is shifted by i and held "L", and the output "c" of the delay line 8 is further shifted by .tau.8 and held "L".
【0037】次に、t=2Tのスイッチ6の立ち上がり
で、反転回路7の入力aは遅延線路8の出力cを取り込
んで「L」となる。よって、反転回路7の出力bはt=
2T+τi で「H」となる。反転回路7の出力bは再び
遅延線路8を伝搬する。よって、遅延線路8の出力cは
t=2T+τi +τ8 =2T+τで「H」となる。Next, at the rise of the switch 6 at t = 2T, the input a of the inverting circuit 7 takes in the output c of the delay line 8 and becomes "L". Therefore, the output b of the inverting circuit 7 is t =
It becomes “H” at 2T + τi. The output b of the inverting circuit 7 propagates through the delay line 8 again. Therefore, the output c of the delay line 8 becomes “H” at t = 2T + τi + τ8 = 2T + τ.
【0038】t=3Tでスイッチ6がオンとなるが、遅
延線路8の出力c及び反転回路7の入力aはいずれも
「L」であるため、遅延線路8の出力c、反転回路7の
入力a及びその出力bの状態は変化しない。Although the switch 6 is turned on at t = 3T, since the output c of the delay line 8 and the input a of the inverting circuit 7 are both "L", the output c of the delay line 8 and the input of the inverting circuit 7 are given. The states of a and its output b do not change.
【0039】τをT+ton<τ<2Tに設定しているの
で、t=2T+τではスイッチ6はオフである。よっ
て、t=2T〜4Tまでの間、反転回路7の入力aは
「L」を保持し、反転回路7の出力bはτi だけずれて
「H」を保持し、遅延線路8の出力cはさらにτ8 だけ
ずれて「L」を保持するようになる。Since τ is set to T + ton <τ <2T, the switch 6 is off at t = 2T + τ. Therefore, from t = 2T to 4T, the input a of the inverting circuit 7 holds "L", the output b of the inverting circuit 7 shifts by τi and holds "H", and the output c of the delay line 8 is Further, it shifts by τ8 and holds "L".
【0040】t=4Tのスイッチ6の立ち上がりで、反
転回路7の入力aは遅延線路8の出力cを取り込んで
「H」となる。よって、反転回路7の出力bはt=4T
+τiで「L」となる。反転回路7の出力cは遅延線路
8を伝搬する。よって、遅延線路5の出力cはt=4T
+τi +τ8 =4T+τで「L」となる。この一連の動
作を繰り返すことにより、周期4Tの出力クロック信号
を、反転回路7の入力a、反転回路7の出力b、遅延線
路8の出力cのどの点からでも取り出すことができる。At the rising of the switch 6 at t = 4T, the input a of the inverting circuit 7 takes in the output c of the delay line 8 and becomes "H". Therefore, the output b of the inverting circuit 7 is t = 4T
It becomes “L” at + τi. The output c of the inverting circuit 7 propagates through the delay line 8. Therefore, the output c of the delay line 5 is t = 4T
+ Τi + τ8 = 4T + τ, which is “L”. By repeating this series of operations, the output clock signal of cycle 4T can be taken out from any point of the input a of the inverting circuit 7, the output b of the inverting circuit 7, and the output c of the delay line 8.
【0041】尚、初期状態として、スイッチ6がオフ、
反転回路7の入力が「H」の場合も同様に周期4Tの出
力クロック信号を得ることができる。また、初期状態と
して、スイッチ6がオンの場合には、第1の実施例で説
明したN=1の場合と同様、入力クロック信号CLKが
入力される以前の初期状態の期間は、ループ遅延時間τ
で状態が反転するリング発振器として機能しており、T
+ton<τ<2Tより、入力クロック信号CLKとリン
グ発振器の同期はとれておらず、t=mτ−tp (mは
自然数)でスイッチ6がオフである状態が必ず存在す
る。したがって、t=mτ−tp でスイッチ6がオフで
あれば、t=mτ−tp 直後のスイッチ6がオンされる
時刻をt=t0 とすると、前述の初期状態でスイッチ6
をオフとした場合と同様に、t=t0 以後、周期4Tの
出力クロック信号を得ることができる。As an initial state, the switch 6 is turned off,
Similarly, when the input of the inverting circuit 7 is "H", the output clock signal having the period 4T can be obtained. Further, when the switch 6 is turned on as the initial state, the loop delay time is the same as the case of N = 1 described in the first embodiment before the input clock signal CLK is input. τ
It functions as a ring oscillator whose state is inverted at
Since + ton <τ <2T, the input clock signal CLK is not synchronized with the ring oscillator, and there always exists a state in which the switch 6 is off at t = mτ−tp (m is a natural number). Therefore, if the switch 6 is off at t = m [tau] -tp, and the time when the switch 6 is turned on immediately after t = m [tau] -tp is t = t0, the switch 6 is in the initial state described above.
Similarly to the case of turning off, after t = t0, an output clock signal with a period of 4T can be obtained.
【0042】すなわち、ループ遅延時間τを(N−1)
T+ton<τ<NTに設定した図2の構成において、T
+ton<τ<2T、つまりN=2とすると、スイッチ6
のオン/オフ、反転回路7の入力aの初期状態にかかわ
らず、入力クロック信号CLKを2×2=4分周した出
力クロック信号を得ることができる。That is, the loop delay time τ is (N-1)
In the configuration of FIG. 2 in which T + ton <τ <NT, T
+ Ton <τ <2T, that is, N = 2, the switch 6
It is possible to obtain an output clock signal obtained by dividing the input clock signal CLK by 2 × 2 = 4, regardless of whether the input clock signal CLK is turned on / off or the initial state of the input a of the inverting circuit 7.
【0043】上記実施例からわかるように、ループ遅延
時間τを(N−1)T+ton<τ<NTに設定した図2
の構成において、Nは任意の自然数で成り立ち、スイッ
チ6のオン/オフ、反転回路7の入力aの初期状態にか
かわらず、入力クロック信号を2N分周した出力クロッ
ク信号を得ることができる。As can be seen from the above embodiment, the loop delay time τ is set to (N-1) T + ton <τ <NT in FIG.
In the above configuration, N is an arbitrary natural number, and an output clock signal obtained by dividing the input clock signal by 2N can be obtained regardless of the on / off state of the switch 6 and the initial state of the input a of the inverting circuit 7.
【0044】したがって、図1の構成において、反転回
路4及び遅延線路5によるループ遅延時間τを(N−
1)T+ton<τ<NTに設定すると、トランスファ・
ゲート1、反転回路4の初期状態にかかわらず、入力ク
ロック信号CLKを2N分周した出力クロック信号を得
ることができる。Therefore, in the configuration of FIG. 1, the loop delay time τ by the inverting circuit 4 and the delay line 5 is (N-
1) If T + ton <τ <NT is set, transfer
An output clock signal obtained by dividing the input clock signal CLK by 2N can be obtained regardless of the initial states of the gate 1 and the inverting circuit 4.
【0045】尚、本発明は上記実施形態に限定されるも
のではない。例えば図6に示すように、図1におけるト
ランスファ・ゲート1をpinダイオード9に置き換
え、pinダイオード9に周期Tのクロック信号CLK
を入力するように構成した場合でも、同様にループ遅延
時間τを(N−1)T+ton<τ<NTに設定すると、
pinダイオード10、反転回路4の初期状態にかかわ
らず、入力クロック信号CLKを2N分周した出力クロ
ック信号を得ることができる。以上の回路構成は、極め
て高速なクロック信号の分周に有効である。The present invention is not limited to the above embodiment. For example, as shown in FIG. 6, the transfer gate 1 in FIG. 1 is replaced with a pin diode 9, and the pin diode 9 is supplied with a clock signal CLK having a period T.
Even if the loop delay time τ is set to (N−1) T + ton <τ <NT even when configured to input
An output clock signal obtained by dividing the input clock signal CLK by 2N can be obtained regardless of the initial states of the pin diode 10 and the inverting circuit 4. The above circuit configuration is effective for frequency division of an extremely high speed clock signal.
【0046】[0046]
【発明の効果】以上述べたように本発明によれば、構成
素子間の配線遅延を積極的に利用し、遅延線路を用いて
回路構成を簡素化しているので、従来の技術で問題であ
った構成素子単体の遅延や構成素子間の配線遅延による
動作速度の制限を克服することが可能となり、より簡単
な回路構成でより高速な分周動作を実現できる分周器を
提供することができる。As described above, according to the present invention, the wiring delay between the constituent elements is positively utilized, and the circuit configuration is simplified by using the delay line, which is a problem in the conventional technique. It is possible to overcome the limitation of the operation speed due to the delay of the constituent elements alone or the wiring delay between the constituent elements, and it is possible to provide a frequency divider that can realize a faster frequency dividing operation with a simpler circuit configuration. .
【図1】本発明に係る分周器の一実施形態としてトラン
スファ・ゲートを用いた場合の構成を示すブロック回路
図。FIG. 1 is a block circuit diagram showing a configuration when a transfer gate is used as an embodiment of a frequency divider according to the present invention.
【図2】同実施形態の等価回路構成を示すブロック回路
図。FIG. 2 is a block circuit diagram showing an equivalent circuit configuration of the same embodiment.
【図3】第1の実施例として、図2においてループ遅延
時間τをton<τ<Tに設定し、初期状態としてスイッ
チをオフとした場合のタイミングチャート。FIG. 3 is a timing chart when the loop delay time τ is set to ton <τ <T and the switch is turned off as an initial state in FIG. 2 as a first embodiment.
【図4】第1の実施例として、図2においてループ遅延
時間τをton<τ<Tに設定し、初期状態としてスイッ
チをオンとした場合のタイミングチャート。FIG. 4 is a timing chart when the loop delay time τ is set to ton <τ <T and the switch is turned on as an initial state in FIG. 2 as the first embodiment.
【図5】第2の実施例として、図2においてループ遅延
時間τをT+ton<τ<2Tに設定し、初期状態として
スイッチをオフとした場合のタイミングチャート。FIG. 5 is a timing chart of a second embodiment in which the loop delay time τ is set to T + ton <τ <2T in FIG. 2 and the switch is turned off as an initial state.
【図6】本発明に係る他の実施形態としてpinダイオ
ードを用いた場合の構成を示すブロック回路図。FIG. 6 is a block circuit diagram showing a configuration when a pin diode is used as another embodiment of the present invention.
【図7】従来の分周器の構成を示すブロック回路図。FIG. 7 is a block circuit diagram showing a configuration of a conventional frequency divider.
【図8】従来構成の各部出力タイミングを示すタイミン
グチャート。FIG. 8 is a timing chart showing the output timing of each unit in the conventional configuration.
1…トランスファ・ゲート 2…HEMT 3…負荷抵抗 4…反転回路 5…遅延線路 6…スイッチ 7…反転回路 8…遅延線路 9…pinダイオード 11、12…スイッチ 13…反転回路 14…非反転回路 DESCRIPTION OF SYMBOLS 1 ... Transfer gate 2 ... HEMT 3 ... Load resistance 4 ... Inversion circuit 5 ... Delay line 6 ... Switch 7 ... Inversion circuit 8 ... Delay line 9 ... Pin diode 11, 12 ... Switch 13 ... Inversion circuit 14 ... Non-inversion circuit
Claims (4)
スイッチと、 前記スイッチの一端を入力とし、他端を出力とする反転
回路と、 前記スイッチ及び反転回路によって形成されるループ上
に介在される遅延線路とを具備し、 前記ループ上の前記反転回路及び前記遅延線路による遅
延時間τは、入力クロック信号の周期をTとし、前記ス
イッチのオン時間をtonとした時に、 (N−1)+ton<τ<NT (但しNは自然数)の条件を満足することを特徴とする
分周器。1. A switch that is turned on / off by an input clock signal, an inverting circuit that inputs one end of the switch and an output of the other end, and a delay interposed on a loop formed by the switch and the inverting circuit. The delay time τ by the inverting circuit and the delay line on the loop is (N−1) + ton <when the period of the input clock signal is T and the on time of the switch is ton. A frequency divider characterized by satisfying a condition of τ <NT (where N is a natural number).
ことを特徴とする請求項1記載の分周器。2. The frequency divider according to claim 1, wherein the delay line is included in the inverting circuit.
成されることを特徴とする請求項1記載の分周器。3. The frequency divider according to claim 1, wherein the switch comprises a field effect transistor.
れることを特徴とする請求項1記載の分周器。4. The frequency divider according to claim 1, wherein the switch comprises a pin diode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7241272A JPH0983351A (en) | 1995-09-20 | 1995-09-20 | Divider |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7241272A JPH0983351A (en) | 1995-09-20 | 1995-09-20 | Divider |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0983351A true JPH0983351A (en) | 1997-03-28 |
Family
ID=17071798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7241272A Pending JPH0983351A (en) | 1995-09-20 | 1995-09-20 | Divider |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0983351A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7595668B2 (en) * | 2006-03-28 | 2009-09-29 | Fujitsu Limited | High speed dynamic frequency divider |
-
1995
- 1995-09-20 JP JP7241272A patent/JPH0983351A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7595668B2 (en) * | 2006-03-28 | 2009-09-29 | Fujitsu Limited | High speed dynamic frequency divider |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0711472B1 (en) | Clock phase shifting method and apparatus | |
JPH07114348B2 (en) | Logic circuit | |
KR100394841B1 (en) | Data latch circuit and driving method thereof | |
KR970031341A (en) | Level conversion circuit controlled by clock signal (LEVEL CONVERSION CIRCUIT CONTROLLED BY COLCK SIGNAL) | |
CA1062343A (en) | Frequency correction arrangement | |
EP0940918A2 (en) | Feedback pulse generators | |
US6362694B1 (en) | Method and apparatus for providing a ring oscillator | |
US6329861B1 (en) | Clock generator circuit | |
JPH0983351A (en) | Divider | |
JPS61101113A (en) | Flip-flop circuit | |
US5912859A (en) | Method for the resetting of a shift register and associated register | |
KR890001104A (en) | Semiconductor integrated circuit | |
US6593782B2 (en) | Static frequency divider with a divider ratio which can be switched over | |
KR950015047B1 (en) | Cluck converter circuit | |
CN114679158B (en) | Periodic signal generating device, signal processing system and periodic signal generating method thereof | |
JPH06132807A (en) | Output buffer ability control circuit | |
JPS55105407A (en) | Oscillation circuit | |
JPH06188695A (en) | Information latch circuit | |
KR100278271B1 (en) | A clock frequency divider | |
KR940012090A (en) | Clock divider | |
JPH0691425B2 (en) | Frequency divider using D-type flip-flop | |
JP2654202B2 (en) | Digital phase comparator | |
KR950002349Y1 (en) | Circuit for controlling defrost cycle of refrigerator | |
KR100295638B1 (en) | Negative delay for ddr sdram | |
JP2000163155A (en) | Data processing circuit |