KR940012090A - Clock divider - Google Patents

Abstract

본 발명은 클럭분주회로에 관한 것으로, 소정주파수를 갖는 발진 클럭펄스를 출력하는 발진기와; 상기 발진기로부터 출력된느 발진 클럭펄스를 분주기와;상기발진기로부터 출력되는 발진 클럭펄스에 동기하여 상기 분주기의 출력신호를 클럭펄스의 반주기동안 지연하여 출력하는 지연기와; 상기 발진기로부터 출력되는 발진 클럭펄스에 따라 “하이”레벨신호와 “로우”레벨신호중 그 하나를 교호적으로 선택함으로써 제1클럭펄스를 출력하는 제1선택수단과;상기 발진기로부터 출력되는 발진 클럭펄스에 따라 상기 분주기의 출력신호와 상기 지연기의 출력신호중 그 하나를 교호적으로 선택함으로써 제2클럭펄스를 출력하는 제2선택수단을 구비하여 서로 다른 주파수를 가진 제1클럭펄스 및 제2클럭펄스를 출력하는 제2선택수단을 구비하여 서로 다른 주파수를 가진 제1클럭펄스 및 제2클럭펄스의 엣지스큐를 최소화 하는 것을 특징으로 한다.The present invention relates to a clock divider circuit, comprising: an oscillator for outputting an oscillating clock pulse having a predetermined frequency; A divider for dividing an oscillating clock pulse output from the oscillator; and delaying and outputting an output signal of the divider for half a period of a clock pulse in synchronization with an oscillating clock pulse output from the oscillator; First selecting means for outputting a first clock pulse by alternately selecting one of a "high" level signal and a "low" level signal according to an oscillation clock pulse output from the oscillator; an oscillation clock pulse output from the oscillator; And a second selection means for outputting a second clock pulse by alternately selecting one of the output signal of the divider and the output signal of the delayer according to the first clock pulse and the second clock having different frequencies. It is characterized by minimizing the edge skew of the first clock pulse and the second clock pulse having a different frequency by providing a second selection means for outputting a pulse.

이와 같이 구성된 클럭분주회로는 휨(skew)현상이 일어나는 기간이 짧아지게 되어 이를 채용하는 시스템에서 각 소자들을 안정적으로 동작시킬수 있는 기간이 증가하므로 시스템의 성능을 향상시키는 효과가 있다.The clock division circuit configured as described above has an effect of improving the performance of the system because the period in which the skew phenomenon occurs is shortened and the period in which each element can be stably operated in the system employing the same increases.

Description

클럭분주회로Clock divider

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제2도는 본 발명에 따른 클럭분주회로의 블럭도이다2 is a block diagram of a clock division circuit according to the present invention.

제3도는 각부 파형도이다.3 is a waveform diagram of each part.

Claims (5)

소정주파수를 갖는 발진 클럭펄스를 출력하느 발진기와;상기 발진기로부터 출력되는 발진 클럭펄스를 분주하는 분주기와; 상기 발진기로부터 출력되는 발진 클럭펄스에 동기하여 상기 분주기의 클럭신호를 클럭펄스의 반주기동안지연하여 출력하는 지연기와; 상기 발진기로부터 출력되는 발진 클럭펄스에 따라 “하이”레벨신호와 “로우”레벨신호중 그 하나를 교호적으로 선택함으로써 제1클럭펄스를 출력하는 제1선택수단과; 상기 발진기로부터 출력되는 발진 클럭펄스에 따라 상기 분주기의 출력신호와 상기 지연기의 출력신호중 그 하나를 교호적으로 선택함으로써 제2클럭펄스를 출력하는 제2선택수단을 구비하여 서로 다른 주파수를 가진 제1클럭펄스및 제2클럭펄스의 엣지스큐를 최소화 하는 것을 특징으로 하는 클럭분주회로.An oscillator for outputting an oscillating clock pulse having a predetermined frequency; a divider for dividing an oscillating clock pulse output from the oscillator; A delay unit for delaying and outputting the clock signal of the divider for half a period of a clock pulse in synchronization with the oscillation clock pulse output from the oscillator; First selecting means for outputting a first clock pulse by alternately selecting one of a "high" level signal and a "low" level signal according to an oscillation clock pulse output from the oscillator; A second selection means for outputting a second clock pulse by alternately selecting one of the output signal of the divider and the output signal of the delayer according to the oscillation clock pulse output from the oscillator and having different frequencies. A clock divider circuit for minimizing edge skew of a first clock pulse and a second clock pulse. 제1항에 있어서, 상기 분주기는 상기 발진기의 출력을 클럭단자로 입력하고 그 자신의 부극성 출력신호를 입력단자로 귀환하여 입력하는 제1-D플립플롭을 구비하는 것을 특징으로 하는 클럭분주회로.The clock divider of claim 1, wherein the divider includes a first-D flip-flop for inputting an output of the oscillator to a clock terminal and returning its own negative output signal to an input terminal. Circuit. 제1항에 있어서, 상기 지연기는 상기 분주기의 출력신호를 그 자신의 입력단자로 입력하고 상기 발진기의 출력을 클럭단자로 입력하는 제2D플립플롭을 구비하는 것을 특징으로 하는 클럭분주회로.The clock divider circuit of claim 1, wherein the delay unit comprises a second flip-flop for inputting the output signal of the divider to its own input terminal and the output of the oscillator to a clock terminal. 제1항에 있어서, 상기 제1선택수단은 상기 발진기의 출력을 그 자신의 선택제어단자로 입력하고 2개의 입력단자로는 “하이”레벨을 나타내는 전원신호와, “로우”레벨을 나타내는 접지신호가 각각 연결되는 제1멀티플렉서를 구비하는 것을 특징으로 하는 클럭분주회로.2. The power supply of claim 1, wherein the first selection means inputs the output of the oscillator to its own selection control terminal, the two input terminals having a power signal representing a "high" level and a ground signal representing a "low" level. And a first multiplexer connected to each other. 제1항에 있어서, 상기 제2선택수단은 상기 발진기의 출력을 그 자신의 선택제어단자로 입력하고 2개의 입력단자로는 상기 분주기의 출력신호 및 지연기의 출력신호를 각각 입력하여 상기 제1클럭펄스와 동기를 이루며 분주된 제2클럭펄스를 출력하는 제2멀티플렉서를 구비하는 것을 특징으로 하는 클럭분주회로.2. The apparatus of claim 1, wherein the second selection means inputs the output of the oscillator as its own selection control terminal and inputs the output signal of the divider and the output signal of the delayer to two input terminals, respectively. And a second multiplexer for synchronizing with one clock pulse and outputting a divided second clock pulse. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.