JPH0983017A - エピタキシャルウェハおよびその製造方法 - Google Patents

エピタキシャルウェハおよびその製造方法

Info

Publication number
JPH0983017A
JPH0983017A JP25707095A JP25707095A JPH0983017A JP H0983017 A JPH0983017 A JP H0983017A JP 25707095 A JP25707095 A JP 25707095A JP 25707095 A JP25707095 A JP 25707095A JP H0983017 A JPH0983017 A JP H0983017A
Authority
JP
Japan
Prior art keywords
gan
substrate
coating layer
epitaxial wafer
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP25707095A
Other languages
English (en)
Inventor
Yasunori Miura
祥紀 三浦
Mitsuru Shimazu
充 嶋津
Kensaku Motoki
健作 元木
Takuji Okahisa
拓司 岡久
Masato Matsushima
政人 松島
Hisashi Seki
壽 関
Akinori Koketsu
明伯 纐纈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP25707095A priority Critical patent/JPH0983017A/ja
Priority to US08/705,330 priority patent/US6031252A/en
Priority to TW085110661A priority patent/TW341731B/zh
Priority to KR1019960038575A priority patent/KR100243623B1/ko
Publication of JPH0983017A publication Critical patent/JPH0983017A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02387Group 13/15 materials
    • H01L21/02392Phosphides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02387Group 13/15 materials
    • H01L21/02395Arsenides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)
  • Led Devices (AREA)

Abstract

(57)【要約】 【課題】 高温でのエピタキシャル成長が可能なエピタ
キシャルウェハおよびその製造方法を提供する。 【解決手段】 AsまたはPを含む化合物半導体基板1
と、基板1の表面1aおよび裏面1bを被覆するように
形成された、GaN、InNまたはAlN、もしくはA
lとGaとInとNとからなる窒化物混晶材料からなる
被覆層2とを備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、エピタキシャル
ウェハおよびその製造方法に関するものであり、特に、
青色発光素子または紫外部各種デバイス等に用いられる
GaN系薄膜成長用エピタキシャルウェハおよびその製
造方法に関するものである。
【0002】
【従来の技術】図13は、現在市販が開始されているサ
ファイア基板を用いたGaN系の青色発光素子(LE
D)に使用されるエピタキシャルウェハの構造を示す断
面図である。
【0003】図13を参照して、このエピタキシャルウ
ェハは、サファイア基板11と、基板11上に形成され
た窒化ガリウム(GaN)バッファ層12と、GaNバ
ッファ層12上に形成された六方晶のGaNエピタキシ
ャル層13とから構成されている。このエピタキシャル
ウェハにおいて、GaNバッファ層12は、サファイア
基板11とGaNエピタキシャル層13との格子定数の
差による歪みを緩和するために設けられている。
【0004】図14は、図13に示すエピタキシャルウ
ェハを使用したGaN系の青色発光素子の構造を示す断
面図である。
【0005】図14を参照して、この青色発光素子は、
図13に示すエピタキシャルウェハ上に、クラッド層1
4、発光層15、クラッド層16およびGaNエピタキ
シャル層17が順に形成され、GaNエピタキシャル層
13,17上には、オーミック電極18,19がそれぞ
れ形成されている。
【0006】図13および図14を参照して、このエピ
タキシャルウェハは、基板11として絶縁性のサファイ
アを用いているため、電極を形成して素子を作製する際
には、フォトリソグラフィーによるパターニングが2回
以上必要となり、反応性イオンエッチングによる窒化物
層のエッチングを行なう必要もあり、複雑な工程を要す
る。また、サファイアは硬度が高いため、取扱いにくい
という問題もある。さらに、このサファイアは、へき開
ができないため、へき開端面を光共振器とするレーザダ
イオードに適用できないという発光素子応用面での問題
もあった。
【0007】そこで、このような欠点を有するサファイ
アに代えて、導電性のGaAs等の揮発性材料を、基板
として使用するという試みがなされている。
【0008】
【発明が解決しようとする課題】しかしながら、GaA
s等の揮発性材料を基板として使用すると、エピタキシ
ャル成長時に、基板裏面から揮発性のヒ素(As)が抜
けてしまい、基板がダメージを受けるという問題があっ
た。
【0009】その結果、GaNエピタキシャル層を成長
させる際には、処理温度をあまり高温にできないため、
得られるGaNエピタキシャル層の特性の向上に限界が
あった。
【0010】この発明の目的は、上述の問題点を解決
し、高温でのエピタキシャル成長が可能なエピタキシャ
ルウェハおよびその製造方法を提供することにある。
【0011】
【課題を解決するための手段】この発明によるエピタキ
シャルウェハは、ヒ素(As)またはリン(P)等の揮
発性成分を含む化合物半導体基板と、基板の少なくとも
表裏両面を被覆するように形成された被覆層とを備える
ことを特徴としている。被覆層は、GaN、InNまた
はAlN、もしくは、AlとGaとInとNとからなる
窒化物混晶材料からなる。AlとGaとNからなる窒化
物混晶材料には、AlGaN、InGaN、AlInN
の3元混晶材料、ならびにAlInGaNの4元混晶材
料が含まれる。
【0012】この発明によれば、揮発性基板の表裏両面
がGaN等の薄膜からなる被覆層で被覆されているた
め、エピタキシャル成長時に、基板の裏面からAsまた
はP等の揮発性成分が抜けることがない。そのため、通
常800℃〜1200℃という非常に高温でエピタキシ
ャル成長する必要のあるGaN等の薄膜を、容易に成長
することができるとともに、高特性を有するエピタキシ
ャル層の成長が可能となる。
【0013】また、被覆層は、基板の表裏両面のみなら
ず、基板の端面をも被覆することにより、基板の全面を
被覆するものであってもよい。
【0014】さらに、被覆層の厚さは、5nm以上、5
μm未満、さらに好ましくは、10nm以上、1μm未
満であるとよい。被覆層の厚さが、5nmより薄いと、
成長後のアニール処理により部分的にピンホールが発生
してしまうからである。一方、5μm以上になると、表
面の凹凸が大きくなる上に、コストが高くなって工業的
に問題となるからである。
【0015】また、この発明に用いられる揮発性基板と
しては、たとえば、GaAs、InP、GaPまたはI
nAs等の二元系結晶基板や、AlGaAsまたはGa
AsP等の三元混晶基板等が挙げられる。
【0016】また、この発明によるエピタキシャルウェ
ハの製造方法は、ヒ素(As)またはリン(P)を含む
基板の少なくとも表裏両面を被覆するように、GaN、
InNまたはAlN、もしくは、AlとGaとInとN
とからなる窒化物混晶材料からなる被覆層を、300℃
以上、800℃未満の成長温度で成長させるステップ
と、被覆層が成長された基板を、700℃以上、120
0℃未満の温度でアニールするステップとを備えてい
る。
【0017】成長温度を300℃以上、800℃未満と
したのは、300℃未満ではGaN等の薄膜が成長しな
いからである。一方、800℃以上では、GaN等の薄
膜がピラミッド型に成長し、実用的な平坦性に優れた被
覆層が形成できないからである。
【0018】なお、成長温度は、好ましくは、400℃
以上、600℃未満であるとよい。また、この発明にお
いて、被覆層の成長後にアニール処理するのは、被覆層
として成長したGaN等の薄膜を単結晶化させるためで
ある。アニール処理は、温度が低い場合は長時間必要で
あり、一方、温度が高い場合は短時間でよい。具体的に
は、たとえば、850℃であれば10分、または110
0℃であれば5分程度が好ましい。なお、被覆層の成長
方法は、特に限定されるものではないが、たとえば、O
MVPE法(有機金属気相エピタキシ成長法)、GS−
MBE法(ガスソース分子線エピタキシ成長法)、ハイ
ドライドVPE法(気相エピタキシ成長法)およびMO
CVPE法(有機金属クロライド気相エピタキシ成長
法)等が利用される。
【0019】ここで、OMVPE法とは、高周波加熱に
より反応室内の基板のみを加熱しながら、トリメチルガ
リウム(TMGa)等を含む第1のガスとアンモニア
(NH3 )を含む第2ガスとを反応室内に導入して、基
板上にGaN等のエピタキシャル層を気相成長させる方
法である。
【0020】また、ハイドライドVPE法とは、反応室
内に、基板と、Ga等の金属を入れたソースボートとを
設置し、抵抗加熱ヒータにより外部から反応室全体を加
熱しながら塩化水素(HCl)を含む第1のガスとアン
モニア(NH3 )を含む第2のガスとを導入して、基板
上にGaN等のエピタキシャル層を気相成長させる方法
である。
【0021】さらに、MOCVPE法とは、外部から反
応室全体を加熱しながら塩化水素およびガリウム等を含
む有機金属原料を含む第1のガスとアンモニアを含む第
2のガスとを反応室内に導入して、反応室内に設置され
た基板上に気相成長させる方法である。
【0022】また、この発明においては、上述のよう
に、基板の表裏両面に被覆層を形成するため、基板とし
ては、表面のみならず、裏面もミラー面加工されている
ものを用いることが好ましい。
【0023】
【実施例】
(実施例1)図1は、この発明によるエピタキシャルウ
ェハの一例の構造を示す断面図である。
【0024】図1を参照して、このエピタキシャルウェ
ハは、GaAs基板1の表面1aおよび裏面1bに、G
aNからなる被覆層2が形成されている。
【0025】また、図2は、この発明によるエピタキシ
ャルウェハの他の例の構造を示す断面図である。
【0026】図2を参照して、このエピタキシャルウェ
ハは、GaAs基板1の表面1a、裏面1bおよび端面
1cに、GaNからなる被覆層2が形成されている。
【0027】次に、このように構成されるエピタキシャ
ルウェハの製造方法について、以下に説明する。
【0028】なお、以下の実施例においては、MOCV
PE法を用いた例について説明するが、被覆層の成長方
法は、これに限られるものではない。
【0029】図3は、MOCVPE法に用いられる気相
成長装置の概略構成を示す図である。図3を参照して、
この装置は、第1のガス導入口51と第2のガス導入口
52と排気口3とを有する反応チャンバ54と、この反
応チャンバ54の外部からチャンバ内全体を加熱するた
めの抵抗加熱ヒータ55とから構成される。
【0030】このように構成される装置を用いて、以下
のようにエピタキシャルウェハの作製をを行なった。
【0031】図3を参照して、まず、石英からなる反応
チャンバ54内の保持台56に、H2 SO4 系の通常の
エッチング液で前処理された両面ミラーの砒化ガリウム
GaAs(100)面基板1を設置した。
【0032】なお、基板1の設置の際には、基板1の表
裏両面に被覆層を成長させることができるようにするた
め、図4に示すように、基板1を垂直にして保持台56
に保持させた。
【0033】次に、図5に示す成長シーケンスに従い、
基板の表裏両面にGaNからなる被覆層を成長させた。
【0034】すなわち、まず、抵抗加熱ヒータ55によ
り外部からチャンバ内全体を加熱して、水素中で基板1
を500℃まで昇温し、第1のガス導入口51からII
I族原料としてトリメチルガリウム(TMGa)および
塩化水素(HCl)を、それぞれ分圧8×10-4at
m、8×10-4atmで導入し、一方、第2のガス導入
口52からはV族原料としてアンモニアガス(NH3
を分圧1.6×10-1atmで導入した。このような条
件で15分間エピタキシャル成長させ、厚さ30nmの
GaNからなる被覆層2を形成した。
【0035】その後、基板を850℃まで昇温し、約1
0分間アニールした。アニール時の雰囲気ガスとして
は、水素ガスや窒素ガスの他、アルゴン等の不活性ガス
でもよい。アニールの処理温度は、700℃以上、12
00℃未満が好ましい。このアニールは、成長されたG
aN薄膜の単結晶化に大きな効果がある。
【0036】確認のため、アニールの前後におけるウェ
ハサンプルを透過電子顕微鏡(TEM)および電子線回
折で調べたところ、アニール前は多結晶であったGaN
薄膜が、アニール後は単結晶膜となっている状態が観察
された。
【0037】図6は、アニール前サンプルの結晶構造を
(110)方向から観察した高分解TEM像を示す写真
である。
【0038】図6を参照して、基板1上に形成されたG
aN薄膜2は、矢印Aにより示すように、種々の方位を
持つ多くの多結晶から成り立っていることがわかる。ま
た、GaAs基板1とGaN薄膜2との界面は非常に平
坦ではあるが、GaNの薄膜2近傍のGaAs基板1内
には、格子定数差によって発生したと思われる、矢印B
により示す暗部が観察された。
【0039】図7は、図6に示すアニール前サンプルの
結晶構造を同様に(110)方向から観察した電子線回
折パターンを示す写真である。
【0040】また、図8は、図7の中央部分を拡大して
示す模式図である。図7および図8を参照して、電子線
回折パターンは、矢印Cにより示すGaAs基板1から
の強い回折スポットと、矢印Dにより示すGaN薄膜2
からのリングパターンとからなっていた。この結果か
ら、アニール前サンプルにおいては、GaN薄膜は、主
として多結晶から形成されていることがわかる。
【0041】一方、図9は、850℃で10分のアニー
ル後サンプルの結晶構造を(110)方向から観察した
高分解TEM像を示す写真である。
【0042】図9を参照して、図6に示すアニール前サ
ンプルにおいて基板1とGaN薄膜2との界面に観察さ
れた暗部は、熱アニールよる応力緩和により消失してい
ることがわかる。また、GaAs基板1の表面近傍に
は、(111)のファセット成長が観察される。
【0043】すなわち、矢印Eにより示す暗線の間隔
は、4つのGaAsの格子に対して5つのGaNの格子
が周期的にミスフィット転位を伴ってつながっているこ
とを表しており、これは、GaAsとGaNの格子定数
差と一致する。したがって、GaN薄膜2は、応力の緩
和された状態でいくらかの(111)方向に延びた欠陥
はあるものの、単結晶の立方晶GaNであることがわか
る。また、GaAs基板1近傍のGaN薄膜2には、矢
印Fに示すような明暗部が観察されるが、これは、Ga
As基板1近傍のGaN薄膜2においては、結晶方位が
わずかに異なった結晶が混在していることを意味してい
る。
【0044】図10は、図9に示すアニール後サンプル
の結晶構造を同様に(110)方向から観察した電子線
回折パターンを示す写真である。
【0045】また、図11は、図10の中央部分を拡大
して示す模式図である。図10および図11を参照し
て、図7および図8に示すアニール前サンプルで観察さ
れたリングパターンが、矢印Gに示すようにスポットパ
ターンに変化していることがわかる。これは、熱アニー
ルによってGaN薄膜が単結晶化したことを意味してい
る。また、矢印Hに示すように、(111)方向のライ
ンパターンも観察された。これらの結果から、GaN薄
膜成長後のアニール工程は、多結晶を単結晶化するのに
重要であることがわかる。
【0046】次に、このようにGaNからなる被覆層2
が形成された基板1を成長炉から一度取り出し、これを
基板として再度エピタキシャル成長装置に設置し、Ga
Nエピタキシャル成長を行なった。成長温度を、抵抗加
熱ヒータ55により850℃まで昇温した後、TMG
a、HCl、NH3 の分圧をそれぞれ8×10-4at
m、8×10-4atm、1.6×10-1atmという条
件で、60分間エピタキシャル成長させた。
【0047】その結果、被覆層2により被覆された基板
1上に、厚さ3μmの鏡面状のGaNエピタキシャル層
が形成された。このGaNエピタキシャル層のフォトル
ミネッセンス(PL)スペクトルは、ピーク波長が36
0nmの強い発光が観測された。また、X線回折の結
果、六方晶を含まない立方晶のGaNエピタキシャル層
が成長していることが確認された。
【0048】また、比較のため、被覆層としてのGaN
薄膜成長後にアニール処理していない基板を用いて、同
様の条件で、GaNエピタキシャル層の成長を行なっ
た。その結果、アニール処理していない基板を用いた場
合には、エピタキシャル層の成長後に被覆層が剥離して
しまった。これは、被覆層としてのGaN薄膜が多結晶
状態のままであったため、高温でのエピタキシャル成長
の際に剥離してしまったものと考えられる。
【0049】図12は、GaNエピタキシャルウェハの
表面を示す実体顕微鏡写真である。左側はGaN薄膜成
長後にアニール処理していない基板を用いたサンプルで
あり、一方、右側はアニール処理した基板を用いたサン
プルである。
【0050】図12により明らかなように、アニール処
理をしていない場合には、被覆層が剥離してしまうこと
がわかる。
【0051】(実施例2)GaN被覆層2およびGaN
エピタキシャル層の成長条件を以下のように変更し、他
の条件は実施例1と同様にして、図1に示す構造を有す
るエピタキシャルウェハを作製した。
【0052】GaN被覆層の成長条件 基板温度:400℃ TMGa分圧:1×10-4atm HClの分圧:1×10-4atm NH3 の分圧:5×10-3atm 成長時間:80分間GaNエピタキシャル層の成長条件 基板温度:900℃ TMGa分圧:3×10-4atm HClの分圧:3×10-4atm NH3 の分圧:8×10-2atm 成長時間:60分間 このようにして、厚さ40nmのGaN被覆層2により
被覆された基板1上に、厚さ8μmの鏡面状のGaNエ
ピタキシャル層が形成された。
【0053】このGaNエピタキシャル層のPLスペク
トルは、ピーク波長が360nmの強い発光が観測され
た。また、X線回折の結果、六方晶を含まない立方晶の
GaNエピタキシャル層が成長していることが確認され
た。
【0054】(比較例1)GaN被覆層の有無によるG
aNエピタキシャル層の特性の差異について調べるた
め、GaAs基板上に、直接GaNエピタキシャル層を
成長させた。なお、GaNエピタキシャル層の成長条件
は、実施例1と同様とした。
【0055】その結果、GaN被覆層を設けない場合に
は、高温でのエピタキシャル成長時にGaAs基板にヒ
素抜けが生じ、基板表面がダメージを受けて凹凸がで
き、その上に形成されたGaNエピタキシャル層は、基
板から剥がれてしまっている状態が観察できた。
【0056】また、被覆層の有無による特性の差異を比
較するため、前述の実施例1とこの比較例1で得られた
エピタキシャル層について、表面粗さ計によるGaNエ
ピタキシャル層表面の凹凸の測定、X線回折およびPL
測定の結果を比較した。
【0057】その結果、GaNエピタキシャル層表面の
凹凸については大きな差が見られ、GaN被覆層を設け
ることにより、著しく表面ホモロジーが改善されること
がわかった。また、X線回折、PL測定の結果について
も、GaN被覆層を設けた実施例についてのみ、非常に
シャープなピークが観察された。
【0058】(実施例3)GaN被覆層の最適厚さを検
討するため、GaAs基板の表裏両面に種々の厚さのG
aN被覆層を形成し、このように被覆層により被覆され
た基板上に、GaNエピタキシャル層を成長させて、得
られたGaNエピタキシャル層の特性を比較した。
【0059】なお、GaN被覆層およびGaNエピタキ
シャル層の成長条件は、実施例1と同様とした。
【0060】その結果、被覆層の厚さが薄すぎても厚す
ぎても、成長するGaNエピタキシャル層の結晶特性は
低下してしまうことがわかった。すなわち、GaN被覆
層の厚さとしては、5nm以上、5μm未満が好まし
く、さらに好ましくは、10nm以上、1μm未満であ
るとよいことがわかった。
【0061】具体的には、例えば、GaN被覆層が薄す
ぎると、アニールするために基板を500℃から850
℃に昇温する際、被覆層に部分的にピンホールができて
しまうことが観察できた。一方、被覆層が厚すぎると、
GaN被覆層上に核生成が起こり、被覆層としてのGa
N薄膜はこの核を中心にピラミッド状の成長をしてしま
うことが観察できた。
【0062】(実施例4)GaAs基板の代わりに、I
nP、GaP、InAs、AlGaAsおよびGaAs
P基板を用いて、実施例1と同様の条件でGaN被覆層
を形成し、さらにその基板上に、実施例1と同様の条件
でGaNエピタキシャル層を形成した。
【0063】このようにして得られたエピタキシャル層
について、PL測定およびX線回折測定を行なった。そ
の結果、実施例1と同様に良好なピークが得られた。
【0064】(実施例5)被覆層材料として、GaNの
代わりに、InN、AlN、およびAlとGaとInと
Nとからなる窒化物混晶材料を用いて、実施例1と同様
の条件で被覆層を形成した後、アニールし、このように
して得られた基板上に実施例1と同様の条件でGaNエ
ピタキシャル層を成長させた。
【0065】このようにして得られたエピタキシャル層
について、PL測定およびX線回折測定を行なった。そ
の結果、実施例1と同様に良好なピークが得られた。
【0066】
【発明の効果】以上説明したように、この発明によれ
ば、GaAs等の揮発性基板の表裏両面に被覆層が形成
されているため、GaNエピタキシャル層を高温で容易
に成長することができる。
【0067】また、本発明によれば、へき開可能な導電
型の基板の使用が可能となるため、低価格LED用基板
として用いることができるだけでなく、へき開面を共振
器とするレーザ用基板としても有効に利用できる。
【図面の簡単な説明】
【図1】この発明によるエピタキシャルウェハの一例の
構造を示す断面図である。
【図2】この発明によるエピタキシャルウェハの他の例
の構造を示す断面図である。
【図3】MOCVPE法に用いられる気相成長装置の概
略構成を示す図である。
【図4】この発明によるエピタキシャルウェハの製造方
法において、被覆層成長時の基板保持方法の一例を説明
するための図である。
【図5】この発明によるエピタキシャルウェハの製造方
法において、被覆層成長時の成長シーケンスの一例を示
す図である。
【図6】アニール前サンプルの結晶構造のTEM像を示
す写真である。
【図7】アニール前サンプルの結晶構造の電子線回折パ
ターンを示す写真である。
【図8】図7の中央部分を拡大して示す模式図である。
【図9】アニール後サンプルの結晶構造のTEM像を示
す写真である。
【図10】アニール後サンプルの結晶構造の電子線回折
パターンを示す写真である。
【図11】図10の中央部分を拡大して示す模式図であ
る。
【図12】GaNエピタキシャルウェハの表面を示す実
体顕微鏡写真である。
【図13】従来のエピタキシャルウェハの一例の構造を
示す断面図である。
【図14】図6に示すエピタキシャルウェハを使用した
青色発光素子の構造を示す断面図である。
【符号の説明】
1 GaAs基板 2 GaN被覆層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡久 拓司 兵庫県伊丹市昆陽北一丁目1番1号 住友 電気工業株式会社伊丹製作所内 (72)発明者 松島 政人 兵庫県伊丹市昆陽北一丁目1番1号 住友 電気工業株式会社伊丹製作所内 (72)発明者 関 壽 東京都八王子市南陽台3−21−12 (72)発明者 纐纈 明伯 東京都府中市幸町2−41−13

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 AsおよびPからなる群から選ばれる少
    なくとも1つの揮発性成分を含む化合物半導体基板と、 前記基板の少なくとも表裏両面を被覆するように形成さ
    れた、(1)GaN、(2)InN、(3)AlN、お
    よび(4)AlとGaとInとNとからなる窒化物混晶
    材料からなる群から選ばれる材料からなる被覆層とを備
    えることを特徴とする、エピタキシャルウェハ。
  2. 【請求項2】 前記被覆層は、前記基板の全面を被覆す
    るように形成された、請求項1記載のエピタキシャルウ
    ェハ。
  3. 【請求項3】 前記被覆層の厚さは、5nm以上、5μ
    m未満である、請求項1または請求項2記載のエピタキ
    シャルウェハ。
  4. 【請求項4】 前記被覆層の厚さは、10nm以上、1
    μm未満である、請求項3記載のエピタキシャルウェ
    ハ。
  5. 【請求項5】 前記化合物半導体基板は、GaAs、I
    nP、GaP、InAs、AlGaAsおよびGaAs
    Pからなる群から選ばれる材料からなる、請求項1〜請
    求項4のいずれかに記載のエピタキシャルウェハ。
  6. 【請求項6】 AsおよびPからなる群から選ばれる少
    なくとも1つの揮発性成分を含む基板の少なくとも表裏
    両面を被覆するように、(1)GaN、(2)InN、
    (3)AlN、および(4)AlとGaとInとNとか
    らなる窒化物混晶材料からなる群から選ばれる材料から
    なる被覆層を、300℃以上、800℃未満の成長温度
    で成長させるステップと、前記被覆層が成長された基板
    を、700℃以上、1200℃未満の温度でアニールす
    るステップとを備える、エピタキシャルウェハの製造方
    法。
  7. 【請求項7】 前記被覆層の成長温度は、400℃以
    上、600℃未満である、請求項6記載のエピタキシャ
    ルウェハの製造方法。
  8. 【請求項8】 前記化合物半導体基板は、GaAs、I
    nP、GaP、InAs、AlGaAsおよびGaAs
    Pからなる群から選ばれる材料からなる、請求項6また
    は請求項7記載のエピタキシャルウェハの製造方法。
JP25707095A 1995-09-08 1995-09-08 エピタキシャルウェハおよびその製造方法 Withdrawn JPH0983017A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP25707095A JPH0983017A (ja) 1995-09-08 1995-09-08 エピタキシャルウェハおよびその製造方法
US08/705,330 US6031252A (en) 1995-09-08 1996-08-29 Epitaxial wafer and method of preparing the same
TW085110661A TW341731B (en) 1995-09-08 1996-08-31 Epitaxial wafer and production thereof
KR1019960038575A KR100243623B1 (ko) 1995-09-08 1996-09-06 에피택셜 웨이퍼 및 이의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25707095A JPH0983017A (ja) 1995-09-08 1995-09-08 エピタキシャルウェハおよびその製造方法

Publications (1)

Publication Number Publication Date
JPH0983017A true JPH0983017A (ja) 1997-03-28

Family

ID=17301334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25707095A Withdrawn JPH0983017A (ja) 1995-09-08 1995-09-08 エピタキシャルウェハおよびその製造方法

Country Status (4)

Country Link
US (1) US6031252A (ja)
JP (1) JPH0983017A (ja)
KR (1) KR100243623B1 (ja)
TW (1) TW341731B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034510A (ja) * 2006-07-27 2008-02-14 Showa Denko Kk Iii族窒化物化合物半導体発光素子及びその製造方法、並びにランプ
WO2009001833A1 (ja) * 2007-06-26 2008-12-31 Sumco Corporation エピタキシャルウェーハおよびその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344375B1 (en) * 1998-07-28 2002-02-05 Matsushita Electric Industrial Co., Ltd Substrate containing compound semiconductor, method for manufacturing the same and semiconductor device using the same
JP3262080B2 (ja) * 1998-09-25 2002-03-04 株式会社村田製作所 半導体発光素子
JP4522301B2 (ja) * 2005-03-30 2010-08-11 住友電工デバイス・イノベーション株式会社 半導体基板および半導体装置
PL1801855T3 (pl) * 2005-12-22 2009-06-30 Freiberger Compound Mat Gmbh Proces selektywnego maskowania warstw III-N i przygotowywania wolnostojących warstw III-N lub urządzeń
US7585769B2 (en) * 2006-05-05 2009-09-08 Applied Materials, Inc. Parasitic particle suppression in growth of III-V nitride films using MOCVD and HVPE
US9245736B2 (en) * 2013-03-15 2016-01-26 Semiconductor Components Industries, Llc Process of forming a semiconductor wafer
US9620461B2 (en) * 2014-06-09 2017-04-11 Globalwafers Co., Ltd. Laminar structure of semiconductor and manufacturing method thereof
KR102179974B1 (ko) * 2018-08-03 2020-11-17 안형수 질화물 코팅막 형성 장치 및 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3675619A (en) * 1969-02-25 1972-07-11 Monsanto Co Apparatus for production of epitaxial films
US3933538A (en) * 1972-01-18 1976-01-20 Sumitomo Electric Industries, Ltd. Method and apparatus for production of liquid phase epitaxial layers of semiconductors
US4833103A (en) * 1987-06-16 1989-05-23 Eastman Kodak Company Process for depositing a III-V compound layer on a substrate
JPH088217B2 (ja) * 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
TW290743B (ja) * 1995-03-27 1996-11-11 Sumitomo Electric Industries

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034510A (ja) * 2006-07-27 2008-02-14 Showa Denko Kk Iii族窒化物化合物半導体発光素子及びその製造方法、並びにランプ
WO2009001833A1 (ja) * 2007-06-26 2008-12-31 Sumco Corporation エピタキシャルウェーハおよびその製造方法
JP5146848B2 (ja) * 2007-06-26 2013-02-20 株式会社Sumco エピタキシャルウェーハの製造方法

Also Published As

Publication number Publication date
KR100243623B1 (ko) 2000-02-01
KR970017991A (ko) 1997-04-30
US6031252A (en) 2000-02-29
TW341731B (en) 1998-10-01

Similar Documents

Publication Publication Date Title
US7332031B2 (en) Bulk single crystal gallium nitride and method of making same
US8142566B2 (en) Method for producing Ga-containing nitride semiconductor single crystal of BxAlyGazIn1-x-y-zNsPtAs1-s-t (0<=x<=1, 0<=y<1, 0<z<=1, 0<s<=1 and 0<=t<1) on a substrate
JP3139445B2 (ja) GaN系半導体の成長方法およびGaN系半導体膜
US8202793B2 (en) Inclusion-free uniform semi-insulating group III nitride substrates and methods for making same
JP4581490B2 (ja) Iii−v族窒化物系半導体自立基板の製造方法、及びiii−v族窒化物系半導体の製造方法
US7976630B2 (en) Large-area seed for ammonothermal growth of bulk gallium nitride and method of manufacture
US8591652B2 (en) Semi-conductor substrate and method of masking layer for producing a free-standing semi-conductor substrate by means of hydride-gas phase epitaxy
WO1999023693A1 (en) GaN SINGLE CRYSTALLINE SUBSTRATE AND METHOD OF PRODUCING THE SAME
EP0865088B1 (en) Method of preparing an epitaxial wafer having a GaN epitaxial layer deposited on a GaAs substrate
EP0720240A2 (en) Epitaxial wafer and method of preparing the same
JPH0983017A (ja) エピタキシャルウェハおよびその製造方法
JP2001148348A (ja) GaN系半導体素子とその製造方法
JP4600146B2 (ja) 窒化物半導体基板の製造方法
JP2000340509A (ja) GaN基板およびその製造方法
JP2001135575A (ja) 3−5族化合物半導体
JP2677221B2 (ja) 窒化物系iii−v族化合物半導体結晶の成長方法
JP3743013B2 (ja) エピタキシャルウェハの製造方法
JP4507810B2 (ja) 窒化物半導体基板の製造方法及び窒化物半導体基板
JP2010132550A (ja) 窒化物半導体基板の製造方法及び窒化物半導体基板
WO2011111647A1 (ja) 窒化物系化合物半導体基板の製造方法、窒化物系化合物半導体基板及び窒化物系化合物半導体自立基板
JPH08264835A (ja) 化合物半導体発光素子およびその製造方法
JPH08264836A (ja) 化合物半導体発光素子およびその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20021203