JPH0982988A - Semiconductor device - Google Patents
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- JPH0982988A JPH0982988A JP23633895A JP23633895A JPH0982988A JP H0982988 A JPH0982988 A JP H0982988A JP 23633895 A JP23633895 A JP 23633895A JP 23633895 A JP23633895 A JP 23633895A JP H0982988 A JPH0982988 A JP H0982988A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ショットキーダイ
オード、特に順方向電圧降下及び逆方向リーク電流の少
ない低損失ショットキーダイオードに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Schottky diode, and more particularly to a low loss Schottky diode having a low forward voltage drop and a low reverse leakage current.
【０００２】[0002]
【従来の技術】半導体装置の縮小化及び省電力化を進め
るにあたり、それを構成するデバイスの電気的特性の向
上、及び小型化を図る必要がある。例えば、電源部の主
要構成部である、交流を直流に変える半導体整流素子に
は、低損失化が求められている。このため、PN接合型整
流素子に代わり、ショットキー接合ダイオードが使用さ
れている。2. Description of the Related Art In order to reduce the size and power consumption of semiconductor devices, it is necessary to improve the electrical characteristics of the devices that make them up and to reduce their size. For example, a semiconductor rectifier, which is a main constituent part of a power supply unit and which converts alternating current into direct current, is required to have low loss. Therefore, a Schottky junction diode is used instead of the PN junction type rectifying element.
【０００３】理由は、ショットキーダイオードの順方向
特性を決定するショットキー障壁φB は、PN接合型整流
素子のそれより小さいため、順方向電圧降下が低く、順
方向損失を低減できるからである。しかしながら、φB
が小さい故に、逆方向リーク電流はPN接合型整流素子に
比べ２桁以上大きく、逆方向損失は増加するため、総合
的な損失の低減は僅かであった。The reason is that the Schottky barrier φB that determines the forward characteristic of the Schottky diode is smaller than that of the PN junction type rectifying element, so that the forward voltage drop is low and the forward loss can be reduced. However, φ B
, The reverse leakage current is larger than that of the PN junction type rectifying element by two digits or more, and the reverse loss increases, so that the total loss is slightly reduced.
【０００４】そこで、ショットキー接合ダイオードの逆
方向リーク電流の低減を図る構造として、特開平3 −10
5975公報に開示されているような構造が開発されてい
る。図10(a) は、従来のショットキー接合ダイオードの
斜視図である。Therefore, as a structure for reducing the reverse leakage current of the Schottky junction diode, Japanese Patent Laid-Open No. 3-10 has been proposed.
A structure as disclosed in the 5975 publication has been developed. FIG. 10 (a) is a perspective view of a conventional Schottky junction diode.
【０００５】これによれば、 n / n+ 型半導体基板11
に、上面からみると所定間隔を空けストライプ状に複数
の p+ 層13、これらを包囲する環状 p+ 層( 以後、ガー
ドリング層17と称す) が形成されている。第一の電極は
基板11との界面でショットキー接合を形成し、ガードリ
ング層17の内周、及び p+ 層17に接触している。また、
ガードリング層17の外周部及びその外側の基板11を、絶
縁膜14が覆っているが、この上に第一の電極15の一部が
延在している。そして、基板11下には、これとオーミッ
ク接触する第二の電極16が設けられている。According to this, the n / n + type semiconductor substrate 11
In addition, a plurality of p + layers 13 are formed in stripes at a predetermined interval when viewed from the upper surface, and an annular p + layer (hereinafter, referred to as a guard ring layer 17) surrounding these is formed. The first electrode forms a Schottky junction at the interface with the substrate 11 and is in contact with the inner periphery of the guard ring layer 17 and the p + layer 17. Also,
The insulating film 14 covers the outer peripheral portion of the guard ring layer 17 and the substrate 11 outside thereof, and a part of the first electrode 15 extends on the insulating film 14. A second electrode 16 that makes ohmic contact with the substrate 11 is provided below the substrate 11.
【０００６】この構造による作用及び効果を以下に述べ
る。フィジックス・オブ・セミコンダクター・デヴァイ
ス（Physics of Semiconductor Devices ，S.M.SZE.
著，1969）のP.400 に記載されているように、逆方向電
流理論式は JR ＝ A* T2 exp(−q φB /kT)・exp(q(qE/4πε) 0.5 /kT)・・・(1) で表される。ここで、E はショットキー接合の半導体側
での表面電界強度、 ＪＲは逆方向電流 ＩＲ の電流
密度である。The operation and effect of this structure will be described below. Physics of Semiconductor Devices, SMSZE.
, 1969), the reverse current theoretical formula is J R = A * T 2 exp (−q φ B / kT) ・ exp (q (qE / 4πε) 0.5 / kT ) ・ ・ ・ Represented by (1). Here, E is the surface electric field strength on the semiconductor side of the Schottky junction, and J R is the current density of the reverse current I R.
【０００７】式(1) より、E が低減すれば、 IR は減少
することがわかる。すなわち、従来の構造は、 p+ 層13
を設けることにより、ショットキー接合面積を減少さ
せ、ショットキー接合の半導体層側での表面電界強度を
低減させることによって、 IR を減少させていた。From equation (1), it can be seen that I R decreases as E decreases. That is, the conventional structure has p + layer 13
By reducing the Schottky junction area, and reducing the surface electric field strength on the semiconductor layer side of the Schottky junction, I R is reduced.
【０００８】[0008]
【発明が解決しようとする課題】図10(b) のように、従
来の構造では、電圧を逆方向から順方向に印加した際、
pn接合の拡散電位によってｎ型半導体基板へ幅 w0 だけ
空乏層領域が広がる。そのため、ショットキー接合の幅
W のうち、順方向電流の通流に寄与するのは、W −2 ・
w0 となる。このため、順方向電流の通電流域が減少
し、順方向電圧降下が大きくなる問題を有していた。As shown in FIG. 10 (b), in the conventional structure, when voltage is applied from the reverse direction to the forward direction,
The diffusion potential of the pn junction spreads the depletion layer region to the n-type semiconductor substrate by the width w 0 . Therefore, the width of the Schottky junction
Of W, the one that contributes to the forward current flow is W −2
w 0 . Therefore, there has been a problem that the conduction region of the forward current is reduced and the forward voltage drop is increased.
【０００９】又、これを補償すべく、 p+ 層のないショ
ットキー接合ダイオード( 図11参照) と総ショットキー
接合面積を等しくすると、チップサイズが大きくなりす
ぎる問題が生じる。In order to compensate for this, if the Schottky junction diode without the p + layer (see FIG. 11) and the total Schottky junction area are made equal, there is a problem that the chip size becomes too large.
【００１０】そこで、本発明は、上記問題を解決し、逆
方向リーク電流を減少させた上で、従来より順方向電圧
降下を減少させ、且つチップサイズの増大を抑制するこ
とを目的とする。Therefore, an object of the present invention is to solve the above problems, reduce the reverse leakage current, reduce the forward voltage drop as compared with the conventional one, and suppress the increase in the chip size.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置では、第一導電型の半導体基板
に埋め込み形成された複数の第二導電型の埋め込み層
と、前記半導体基板の第一の主表面とショットキー接合
する第一の電極と、前記複数の埋め込み層を取り囲む様
に形成され、各埋め込み層と接合し、且つ前記第一の電
極と接触する第二導電型のガードリング層と、前記半導
体基板の他方の第二の主表面とオーミック接触する第二
の電極とを有することを特徴とする。To achieve the above object, in a semiconductor device of the present invention, a plurality of second conductivity type burying layers embedded and formed in a first conductivity type semiconductor substrate, and the semiconductor substrate. A first electrode that is in Schottky contact with the first main surface of, and a second conductivity type that is formed so as to surround the plurality of embedded layers, is in contact with each embedded layer, and is in contact with the first electrode. It has a guard ring layer and a second electrode in ohmic contact with the other second main surface of the semiconductor substrate.
【００１２】尚、上記埋め込み層の幅をＬ、その上面か
ら半導体基板の第一の主面までの深さをD 、前記埋め込
み層間の距離をＫ、０Ｖバイアス時の前記埋め込み層に
よる空乏層幅を w0 としたとき、２ w0 ＜Ｋ＜３ w0 、
Ｄ＝L/2 、 w0 ＜Ｄ＜３ w0 ( 或は w0 ＜ L/2＜３ w
0 )の関係を有することを特徴とする。The width of the buried layer is L, the depth from the upper surface to the first main surface of the semiconductor substrate is D, the distance between the buried layers is K, and the width of the depletion layer by the buried layer at 0 V bias. Where w 0 is 2 w 0 <K <3 w 0 ,
D = L / 2, w 0 <D <3 w 0 (or w 0 <L / 2 <3 w
0 ).
【００１３】尚、上記埋め込み層は、不純物を高エネル
ギーでイオン注入することにより形成されることを特徴
とする。尚、上記第一の電極は、複数のバリアハイトの
異なる金属層で構成されていることを特徴とする。尚、
上記第一の電極は、バナジウム、チタン、リチウム、ア
ルミ、銀、鉛、モリブデン、ニッケルのうち、少なくと
も一つを含むことを特徴とする。The buried layer is formed by ion-implanting impurities with high energy. The first electrode is composed of a plurality of metal layers having different barrier heights. still,
The first electrode is characterized by containing at least one of vanadium, titanium, lithium, aluminum, silver, lead, molybdenum, and nickel.
【００１４】[0014]
【発明の実施の形態】以下、図面を参照して本発明の実
施例にかかる半導体装置及びその製造方法を説明する。
図１は、本発明の実施例にかかる半導体装置を示した断
面図である。図２乃至図６(a) 及び図７は、本発明の半
導体装置の製造工程を示した概略断面図である。図6(b)
は、図6(a)の上面図である。DETAILED DESCRIPTION OF THE INVENTION A semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention. 2 to 6 (a) and 7 are schematic cross-sectional views showing the manufacturing process of the semiconductor device of the present invention. Figure 6 (b)
FIG. 6 is a top view of FIG. 6 (a).
【００１５】本発明の半導体装置は、 n / n+ 型半導体
基板1 に、上面からみると所定間隔を空けストライプ状
に複数の p+ 埋め込み層3 が形成されている。その断面
をみると p+ 埋め込み層3 はn 型半導体層1bに囲まれて
いる。In the semiconductor device of the present invention, a plurality of p + buried layers 3 are formed on an n / n + type semiconductor substrate 1 in stripes at predetermined intervals when viewed from the top surface. Looking at the cross section, the p + buried layer 3 is surrounded by the n-type semiconductor layer 1b.
【００１６】この p+ 埋め込み層3 を囲むように、且つ
端部と接合するように環状の p+ 埋め込み層( 以後、ガ
ードリング層7 と称す）が形成されている。そして、ガ
ードリング層7 と接触し、且つn 型半導体層1bとの界面
でショットキー接合を有するよう、第一の電極5 が形成
されている。また、ガードリング層7 の外周部及びその
外側の基板1 表面を、絶縁膜４が覆っているが、この上
に第一の電極５の一部が延在している。そして、基板1
下には、基板1 とオーミック接触する第二の電極６が設
けられている。An annular p + buried layer (hereinafter referred to as a guard ring layer 7) is formed so as to surround the p + buried layer 3 and to be joined to the end portion. Then, the first electrode 5 is formed so as to be in contact with the guard ring layer 7 and have a Schottky junction at the interface with the n-type semiconductor layer 1b. Further, the insulating film 4 covers the outer peripheral portion of the guard ring layer 7 and the surface of the substrate 1 outside thereof, and a part of the first electrode 5 extends on the insulating film 4. And board 1
A second electrode 6 which is in ohmic contact with the substrate 1 is provided below.
【００１７】尚、一般に知られているように、図12の従
来の構造を参照すると、ガードリング層７は、第一の電
極５のショットキー接合の外周を包囲している。なぜな
ら、ショットキー接合のコーナーには電流密度が高くな
り易くその部分の保護、またショットキー接合の逆方向
特性劣化の保護の目的のため形成されているからであ
る。しかし、本発明のガードリング層7 は、この従来の
構造に加え、各 p+ 埋め込み層3 に接合している特徴を
有している。As is generally known, referring to the conventional structure of FIG. 12, the guard ring layer 7 surrounds the outer periphery of the Schottky junction of the first electrode 5. This is because the corner of the Schottky junction is formed for the purpose of protecting the portion where the current density tends to be high and protecting the reverse characteristic deterioration of the Schottky junction. However, in addition to this conventional structure, the guard ring layer 7 of the present invention has a feature of being joined to each p + buried layer 3.
【００１８】次に、本発明の半導体装置の製造方法の実
施例を説明する。 (1) Siを材料とする n+ 半導体基板1aに、気相成長に
より比抵抗0.5 Ωcm、厚さ2.0 μm のn 型半導体層1bを
形成する。その後、熱酸化法により、0.3 μmの熱酸化
膜8 を形成する( 図2 参照) 。Next, an embodiment of the method for manufacturing a semiconductor device of the present invention will be described. (1) An n-type semiconductor layer 1b having a specific resistance of 0.5 Ωcm and a thickness of 2.0 μm is formed on an n + semiconductor substrate 1a made of Si by vapor phase growth. Then, a thermal oxide film 8 having a thickness of 0.3 μm is formed by the thermal oxidation method (see FIG. 2).
【００１９】(2) 1.0 μm 間隔に複数の1.0 μm 幅の
スリットを写真蝕刻法により熱酸化膜8 に窓開けし、拡
散源としてボロン珪化ガラス9 を0.5 μm 堆積する( 図
3 参照) 。次に熱拡散を0.2 μm 行い p+ 埋め込み層3
を形成する。つまり、深さ約0.2 μｍ、幅約1.32μｍの
形状を有す p+ 埋め込み層3 が、約0.7 μm 毎に形成さ
れる。(2) A plurality of 1.0 μm-width slits at 1.0 μm intervals are opened in the thermal oxide film 8 by photolithography, and 0.5 μm of boron silicide glass 9 is deposited as a diffusion source (see FIG.
3). Next, thermal diffusion is performed at 0.2 μm and p + buried layer 3
To form That is, the p + buried layer 3 having a depth of about 0.2 μm and a width of about 1.32 μm is formed every about 0.7 μm.
【００２０】(3) 熱酸化膜8 及び、ボロン珪化ガラス
9 を全面剥離し、更に1.0 μm ほどn 型半導体層1bを気
相成長させる( 図４参照) 。この時点で、 p+ 埋め込み
層3はn 型半導体層1bで覆われている。続いて熱酸化に
より、熱酸化膜8 を0.3 μm形成する（図５参照）。(3) Thermal oxide film 8 and boron silicified glass
The entire surface of 9 is peeled off, and the n-type semiconductor layer 1b is vapor-deposited by about 1.0 μm (see FIG. 4). At this point, the p + buried layer 3 is covered with the n-type semiconductor layer 1b. Then, thermal oxidation is performed to form a thermal oxide film 8 of 0.3 μm (see FIG. 5).
【００２１】(4) 所定パターニングを行ない、選択的
に熱酸化膜8 を除去し、この表面に、拡散源としてボロ
ン珪化ガラス9 を堆積し、熱拡散を行い1.0 〜1.5 μm
の深さを有する p+ 層( 以後、ガードリング層7 と称
す) を形成する( 図6 参照) 。このガードリング層7
は、 p+ 埋め込み層3 を囲む様に、且つその端部と接合
するように形成されている。(4) By performing predetermined patterning, the thermal oxide film 8 is selectively removed, boron silicide glass 9 is deposited on this surface as a diffusion source, and thermal diffusion is performed to 1.0 to 1.5 μm.
To form a p + layer (hereinafter referred to as a guard ring layer 7) having a depth (see FIG. 6). This guard ring layer 7
Are formed so as to surround the p + buried layer 3 and to be joined to the ends thereof.
【００２２】設計上の目安としては、上面からみて、シ
ョットキー接合予定領域の外側10μｍ、内側10μｍの幅
で、ショットキー接合を取り囲む形状になっている。そ
して、熱酸化法により、熱酸化膜8 を0.3 μm 形成す
る。As a design guide, the Schottky junction is surrounded by a width of 10 μm outside and 10 μm inside the Schottky junction planned region when viewed from the top surface. Then, the thermal oxide film 8 is formed to a thickness of 0.3 μm by the thermal oxidation method.
【００２３】(5) 上面からみて、ガードリング層7 の
外枠より約10μm 内側部分の熱酸化膜8 を除去すること
により、ショットキー接合用の開孔部を形成する。そし
て、順に、ショットキーメタルとしてバナジウムV 5aを
0.2 μm 、電極メタルとしてAl 5bを2.0 μm スパッタ
ー蒸着し第一の電極を形成した後、開口部全体から熱酸
化膜8 の一部に延在するよう（上面からみると、ガード
リング層の外枠より大きくなるよう）パターニングす
る。(5) When viewed from the upper surface, the thermal oxide film 8 on the inner side of the outer frame of the guard ring layer 7 by about 10 μm is removed to form an opening for Schottky junction. And, in order, Vanadium V 5a as Schottky metal
0.2 μm, Al 5b as electrode metal was 2.0 μm sputter-deposited to form the first electrode, and so that it extends from the entire opening to a part of the thermal oxide film 8 (when viewed from above, it is outside the guard ring layer). Patterning (so that it is larger than the frame).
【００２４】(6) 最後に、基板1 の裏面をラッピング研
磨し、その面に電極メタル( 例えば鉛金) を蒸着させ、
基板1 とオーミック接触する第二の電極6 を形成する(
図７参照) 。(6) Finally, the back surface of the substrate 1 is lapped and polished, and an electrode metal (for example, lead gold) is vapor-deposited on the surface,
Form a second electrode 6 in ohmic contact with the substrate 1 (
(See FIG. 7).
【００２５】以下、本発明の構成による作用及び効果を
述べる。本発明の半導体装置に逆バイアスをかけた際、
複数の p+ 埋め込み層3 は、ガードリング層7 を介し
て、ショットキー電極である第一の電極5 と同電位が与
えらる。このため、 p+ 埋め込み層3 から空乏層が広が
り、ショットキー接合の表面電界が緩和され、リーク電
流が低減することがわかる( 参照: 式(1))。The operation and effect of the structure of the present invention will be described below. When a reverse bias is applied to the semiconductor device of the present invention,
The plurality of p + buried layers 3 are given the same potential as the Schottky electrode first electrode 5 via the guard ring layer 7. Therefore, it can be seen that the depletion layer spreads from the p + buried layer 3, the surface electric field of the Schottky junction is relaxed, and the leak current is reduced (see Formula (1)).
【００２６】図８は、３種のダイオードにおいて、ショ
ットキー逆方向電流 IR と順方向電圧 VF の関係をシュ
ミレーションした相関図である。Ａは第一の電極と基板
が直接接触している従来のダイオード( 図12参照) 、Ｂ
は特開平3 −105975で開示された構成の従来のダイオー
ド( 図10(a) 参照) 、Ｃは本発明のダイオードである。
V F が約0.275V〜約0.352Vのデーターでは、Ａに比べ
Ｃは、 IR が減少している。 VF が約0.275V〜約0.300V
のデーターでは、Ｂに比べＣは、 IR は減少している
が、約0.300V〜約0.352 のデーターでは増加している。FIG. 8 is a correlation diagram simulating the relationship between the Schottky reverse current I R and the forward voltage V F in the three types of diodes. A is a conventional diode in which the first electrode is in direct contact with the substrate (see Fig. 12), B
Is a conventional diode (see FIG. 10 (a)) having the structure disclosed in Japanese Patent Application Laid-Open No. 3-105975, and C is the diode of the present invention.
In the data in which V F is about 0.275 V to about 0.352 V, C has a smaller I R than A. V F is about 0.275V to about 0.300V
In the data, C is compared to B, I R is has decreased, has increased in data about 0.300V~ about 0.352.
【００２７】従って、本発明は最も効率良く（ VF の増
大を少なくした上で）、 IR が低減されている。また、
言い換えれば、Ａの順方向電圧降下を基準に、同じ電圧
降下を補償したチップサイズをＳとおくと、 Ａ： IR ＝1.0 ，Ｓ＝ＳA Ｂ： IR ＝0.1 ，Ｓ＝2.2 ・ＳA Ｃ： IR ＝0.1 ，Ｓ＝1.6 ・ＳA という、シュミレーション結果を得られる。つまり、順
方向電圧降下を補償した条件では、チップサイズの拡大
を押えることができる。Therefore, the present invention is most efficient (with a small increase in V F ) and has a reduced I R. Also,
In other words, if the chip size that compensates for the same voltage drop is S based on the forward voltage drop of A, A: I R = 1.0, S = S A B: I R = 0.1, S = 2.2 S A C: I R = 0.1, S = 1.6 · S A The simulation result is obtained. That is, under the condition that the forward voltage drop is compensated, the expansion of the chip size can be suppressed.
【００２８】尚、本発明は、本実施例に限定されず、以
下の様に変更しても良い。p+ 埋め込み層3 及びガード
リング層7 の製造にあたり、固相拡散法を用いたが、イ
オン注入をもちいても良い。特に、高エネルギーでのイ
オン注入を用いp+ 埋め込み層3 を形成した場合、(2)
、(3) のように、ボロン珪化ガラス9 を堆積、除去を
行なう必要がないため、工程が簡便になる。さらに、イ
オン注入は、設計どうり、且つ制御性良く、不純物層を
形成できる利点を有す。The present invention is not limited to this embodiment and may be modified as follows. Although the solid phase diffusion method was used for manufacturing the p + buried layer 3 and the guard ring layer 7, ion implantation may also be used. In particular, when the p + buried layer 3 is formed using high energy ion implantation, (2)
, (3), there is no need to deposit and remove the boron silicide glass 9, so that the process is simplified. Further, ion implantation has an advantage that an impurity layer can be formed according to design and controllability.
【００２９】また、 p+ 埋め込み層3 及びガードリング
層7 の形状は、上記実施例に限定されない。 p+ 埋め込
み層3 は上面からみて、ガードリング層7 と接合する部
分以外はｎ型半導体層1bで囲まれていれば、複数の短形
及び円形であっても良い。また、ガードリング層7 は、
第一の電極5 におけるショットキー接合外周を囲み、各
p+ 埋め込み層と接合していれば良い。The shapes of the p + buried layer 3 and the guard ring layer 7 are not limited to those in the above embodiment. The p + buried layer 3 may have a plurality of rectangular shapes and a circular shape when viewed from the upper surface as long as it is surrounded by the n-type semiconductor layer 1b except for the portion bonded to the guard ring layer 7. In addition, the guard ring layer 7 is
Enclose the outer circumference of the Schottky junction in the first electrode 5 and
It only needs to be joined to the p + buried layer.
【００３０】但し、図９のように、 p+ 埋め込み層の間
隔をＫ、 p+ 埋め込み層による０Ｖバイアス時の空乏層
幅を w0 、第一の電極との接触面から浮遊 p+ 埋め込み
層までの深さをＤとおいた場合、以下の関係を満たすこ
とが望ましい。However, as shown in FIG. 9, the interval between the p + buried layers is K, the width of the depletion layer by the p + buried layer at 0 V bias is w 0 , and the floating p + buried layer from the contact surface with the first electrode is If the depth up to is D, it is desirable to satisfy the following relationship.
【００３１】２ w0 ＜Ｋ＜３ w0 Ｄ＝0.5 Ｌ w0 ＜Ｄ＜２ w0 ( ∴ w0 ＜0.5 Ｌ＜２ w0 ) 尚、半導体基板は、Siに限定されず、GaAs等化合物半導
体基板でも良い。また、Ｎ型半導体基板にのみ適用され
るものでなく、Ｐ型半導体基板に使用しても良い。但し
この時、 p+ 埋め込み層3 及びガードリング層7 は、Ｎ
型でなければならない。2 w 0 <K <3 w 0 D = 0.5 L w 0 <D <2 w 0 (∴w 0 <0.5 L <2 w 0 ) The semiconductor substrate is not limited to Si, but may be GaAs or the like. A compound semiconductor substrate may be used. Further, it is not limited to being applied to the N-type semiconductor substrate, but may be used for the P-type semiconductor substrate. However, at this time, the p + buried layer 3 and the guard ring layer 7 are N
Must be type.
【００３２】第一の電極5 は、一種類の金属でも、図７
のように異なる金属の二層構造であっても良い。金属の
種類は、半導体基板の多数キャリアに対し、バリアを形
成する材料、例えばバナジウムＶ、チタンTi、モリブデ
ンＭｏ、リチウムLi、銀Ag、鉛Pb、ニッケルNi、アルミ
Alなどが使用される。尚、バリアハイトの異なる材料を
組み合わせても良い。第二の電極は、基板とオーミック
接触をとれるものであれば、特に限定されないが、低オ
ーミック接触を呈する材料ほど好ましい。The first electrode 5 can be made of one kind of metal, as shown in FIG.
It may have a two-layer structure of different metals as described above. The type of metal is a material that forms a barrier against the majority carrier of the semiconductor substrate, such as vanadium V, titanium Ti, molybdenum Mo, lithium Li, silver Ag, lead Pb, nickel Ni, aluminum.
Al or the like is used. Materials having different barrier heights may be combined. The second electrode is not particularly limited as long as it can make ohmic contact with the substrate, but a material exhibiting low ohmic contact is preferable.
【００３３】[0033]
【発明の効果】本発明は、上述のように構成されている
ので、チップ面積の増大を抑制した上で、損失化を低減
したショットキーダイオードを提供することができる。Since the present invention is configured as described above, it is possible to provide a Schottky diode that suppresses an increase in chip area and reduces loss.
【図１】 本発明の実施例にかかる半導体装置の断面図
である。FIG. 1 is a cross-sectional view of a semiconductor device according to an example of the present invention.
【図２】 本発明の半導体装置の製造工程を示した概略
断面図である。FIG. 2 is a schematic cross-sectional view showing a manufacturing process of a semiconductor device of the present invention.
【図３】 本発明の半導体装置の製造工程を示した概略
断面図である。FIG. 3 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of the invention.
【図４】 本発明の半導体装置の製造工程を示した概略
断面図である。FIG. 4 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of the invention.
【図５】 本発明の半導体装置の製造工程を示した概略
断面図である。FIG. 5 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of the invention.
【図６】 (a) は、本発明の半導体装置の製造工程を示
した概略断面図、(b) は、その上面図である。6A is a schematic cross-sectional view showing a manufacturing process of a semiconductor device of the present invention, and FIG. 6B is a top view thereof.
【図７】 本発明の半導体装置の製造工程を示した概略
断面図である。FIG. 7 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of the invention.
【図８】 ショットキー逆方向電流 IR と順方向電圧 V
F の関係をシュミレーションした相関図である。[Fig. 8] Schottky reverse current I R and forward voltage V
It is the correlation diagram which simulated the relationship of F.
【図９】 図１の構造を説明するための、一部拡大図で
ある。9 is a partially enlarged view for explaining the structure of FIG.
【図１０】 (a) は、特開平3-105975の構造を示す概略
斜視図、(b) は、(a) の半導体装置の作用を示すための
断面図である。FIG. 10A is a schematic perspective view showing the structure of Japanese Patent Laid-Open No. 3-105975, and FIG. 10B is a sectional view showing the operation of the semiconductor device of FIG. 10A.
【図１１】 従来の半導体装置を示す断面図である。FIG. 11 is a cross-sectional view showing a conventional semiconductor device.
【図１２】 従来の半導体装置を示す断面図である。FIG. 12 is a cross-sectional view showing a conventional semiconductor device.
1 、11 n / n+ 半導体基板、基板 1a n+ 型半導体基板 1b ｎ型半導体層 3 p+ 型埋め込み層 4 、14 絶縁膜 5 、15 第一の電極 5a V(バナジウム) 5b Al 6 、16 第二の電極 7 、17 ガードリング層 8 熱酸化膜 9 ボロン珪化ガラス 13 p+ 層1, 11 n / n + semiconductor substrate, substrate 1a n + type semiconductor substrate 1b n type semiconductor layer 3 p + type buried layer 4, 14 insulating film 5, 15 first electrode 5a V (vanadium) 5b Al 6, 16 Second electrode 7, 17 Guard ring layer 8 Thermal oxide film 9 Boron silicified glass 13 p + layer
Claims (5)
された複数の第二導電型の埋め込み層と、前記半導体基
板の第一の主表面とショットキー接合する第一の電極
と、前記複数の埋め込み層を取り囲む様に形成され、各
埋め込み層と接合し、且つ前記第一の電極と接触する第
二導電型のガードリング層と、前記半導体基板の他方の
第二の主表面とオーミック接触する第二の電極とを有す
ることを特徴とする半導体装置。1. A plurality of buried layers of a second conductivity type embedded in a semiconductor substrate of a first conductivity type, a first electrode that forms a Schottky junction with a first main surface of the semiconductor substrate, and a plurality of the plurality of buried layers. Of the second conductivity type guard ring layer, which is formed so as to surround the buried layer, is in contact with each of the buried layers, and is in contact with the first electrode, and is in ohmic contact with the other second main surface of the semiconductor substrate. And a second electrode for controlling the semiconductor device.
半導体基板の第一の主面までの深さをD 、前記埋め込み
層間の距離をＫ、０Ｖバイアス時の前記埋め込み層によ
る空乏層幅を w0 としたとき、２ w0 ＜Ｋ＜３ w0 、Ｄ
＝L/2 、 w0 ＜Ｄ＜３ w0 ( 或は w0 ＜L/2 ＜３ w0 )
の関係を有することを特徴とする請求項１記載の半導体
装置。2. The width of the buried layer is L, the depth from the upper surface to the first main surface of the semiconductor substrate is D, the distance between the buried layers is K, and the width of the depletion layer by the buried layer at 0 V bias. Where w 0 is 2 w 0 <K <3 w 0 , D
= L / 2, w 0 < D <3 w 0 ( or w 0 <L / 2 <3 w 0)
The semiconductor device according to claim 1, wherein the semiconductor device has the following relationship.
ーでイオン注入することにより形成されることを特徴と
する請求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the buried layer is formed by ion-implanting impurities with high energy.
の異なる金属層で構成されていることを特徴とする請求
項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein the first electrode is composed of a plurality of metal layers having different barrier heights.
ン、リチウム、アルミ、銀、鉛、モリブデン、ニッケル
のうち、少なくとも一つを含むことを特徴とする請求項
５又は請求項１記載の半導体装置。5. The semiconductor according to claim 5, wherein the first electrode contains at least one of vanadium, titanium, lithium, aluminum, silver, lead, molybdenum, and nickel. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23633895A JPH0982988A (en) | 1995-09-14 | 1995-09-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23633895A JPH0982988A (en) | 1995-09-14 | 1995-09-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982988A true JPH0982988A (en) | 1997-03-28 |
Family
ID=16999334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23633895A Pending JPH0982988A (en) | 1995-09-14 | 1995-09-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982988A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364923B1 (en) * | 2000-06-13 | 2002-12-16 | 주식회사 케이이씨 | Schottky Barrier Diode and its manufacturing method |
| CN100372129C (en) * | 2005-07-28 | 2008-02-27 | 浙江大学 | Germanium, silicon Schotty diode and preparation method |
| CN103681781A (en) * | 2012-09-18 | 2014-03-26 | 桂林斯壮微电子有限责任公司 | Buried PN junction barrier Schottky diode |
| JP2020533811A (en) * | 2017-09-15 | 2020-11-19 | アスカトロン アーベー | Integration of Schottky diode with MOSFET |
| CN111987139A (en) * | 2019-05-21 | 2020-11-24 | 上海先进半导体制造股份有限公司 | Silicon carbide Schottky diode and preparation method thereof |
| US11476371B2 (en) | 2019-08-20 | 2022-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1995
- 1995-09-14 JP JP23633895A patent/JPH0982988A/en active Pending
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| US11581431B2 (en) | 2017-09-15 | 2023-02-14 | Ii-Vi Delaware, Inc. | Integration of a Schottky diode with a MOSFET |
| US11984497B2 (en) | 2017-09-15 | 2024-05-14 | Ii-Vi Advanced Materials, Llc | Integration of a Schottky diode with a MOSFET |
| CN111987139A (en) * | 2019-05-21 | 2020-11-24 | 上海先进半导体制造股份有限公司 | Silicon carbide Schottky diode and preparation method thereof |
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