JPH0982800A - Semiconductor integrated circuit device and manufacture thereof - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve photolithography accuracy of a wiring consisting of high-melting point metal or the like and to minimize wire resistance by a method wherein a conductor layer, in which the top of the high-melting point metal film is constituted of a conductor film, has a patterning-formed wiring. SOLUTION: This semiconductor integrated circuit device has a first conductor layer 14, in which the top of a high-melting point film is composed of a conductive film 13 having a low reflection coefficient and an insulating film in which a connection hole is formed on the first conductive layer 14 and a second conductive layer 16 connecting to a part of the first conductive layer 14 located at the connection hole. That is to say this semiconductor integrated circuit device is composed of laminated wirings in which the top of the high-melting point is constituted of the conductor film 13 of a low reflective coefficient. As to the conductor film 13 having this low reflection coefficient, a TiN film is used so as to have a low reflection coefficient as compared with a resist film containing an extinction agent used by conventional wiring patterning besides having a higher etching selection ratio to the base high- melting point than an extinction containing resist and a photosensitive than an extinction-containing resist and a photosensitive resist.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路装置、
特にその製造方法におけるフォトリソグラフイ技術、及
びエッチング技術に適用して有効なものである。すなわ
ち本発明は、半導体製造プロセスであるリソグラフィ技
術、ドライエッチング技術に関するもので、特に高融点
金属より成る配線を高精度、かつ高選択に加工するプロ
セスであり、半導体製造分野におけるＷ配線加工工程お
よびその後の配線接続加工工程に有効である。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated circuit device,
In particular, it is effective when applied to the photolithography technique and etching technique in the manufacturing method. That is, the present invention relates to a lithography technique and a dry etching technique, which are semiconductor manufacturing processes, and is particularly a process for processing a wiring made of a refractory metal with high precision and high selection. This is effective in the subsequent wiring connection processing step.

【０００２】[0002]

【従来の技術】一般に、半導体集積回路装置を製造する
ためのフォトリソグラフィー及びエッチング技術は、パ
ターニングされたフォトレジストをマスクに用いて、被
エッチング材料が選択エッチングされる。しかし、例え
ば、凹凸を有する下地基板上に形成された金属膜をフォ
トレジストをマスクとして選択エッチングする場合、フ
ォトレジストのパターン露光の際に、その下地金属膜の
光の反射率が高いと、ハレーションによりフォトレジス
トの露光精度が低下する。2. Description of the Related Art Generally, in a photolithography and etching technique for manufacturing a semiconductor integrated circuit device, a material to be etched is selectively etched using a patterned photoresist as a mask. However, for example, in the case of selectively etching a metal film formed on a base substrate having irregularities using a photoresist as a mask, when the light reflectance of the base metal film is high during pattern exposure of the photoresist, halation may occur. This reduces the exposure accuracy of the photoresist.

【０００３】この光の反射によるハレーションを防止
し、露光精度すなわち金属膜のパターニング精度の向上
を図るための手段として、以下のような方法が知られて
いる。The following methods are known as means for preventing the halation due to the reflection of light and improving the exposure accuracy, that is, the patterning accuracy of the metal film.

【０００４】（１）パターニングすべき金属膜の上に吸
光剤入りフォトレジストであるＢＡＲＣ(Bottom Anti-R
eflection Coating)膜を反射防止膜として堆積し、その
膜上に感光用フォトレジストを堆積する。そして、それ
ら堆積膜よりなるフォトレジストをパターン露光する。
このようなパターニング手法をＢＡＲＣ法と称してい
る。(1) BARC (Bottom Anti-R) which is a photoresist containing a light absorber on a metal film to be patterned.
An eflection coating) film is deposited as an antireflection film, and a photoresist for photosensitivity is deposited on the film. Then, the photoresist made of these deposited films is pattern-exposed.
Such a patterning method is called a BARC method.

【０００５】（２）下地金属膜に堆積する反射防止膜と
して窒素化合物を用いた方法が特公平６−１７６４号公
報あるいは特開平１６００８１号公報に開示されてい
る。これら各公報に開示されているパターン露光方法
は、反射率の高いアルミニウム等の配線を形成するため
の反射防止膜として窒素化合物を使用するもである。(2) A method using a nitrogen compound as an antireflection film deposited on a base metal film is disclosed in JP-B-6-1764 or JP-A-160081. The pattern exposure method disclosed in each of these publications uses a nitrogen compound as an antireflection film for forming wiring such as aluminum having a high reflectance.

【０００６】すなわち、窒素化合物を被加工膜上に反射
防止膜として堆積し、この反射防止膜上に感光用フォト
レジストレジストを堆積する。そして、そのフォトレジ
ストをパターン露光するものである。That is, a nitrogen compound is deposited as an antireflection film on a film to be processed, and a photoresist for photosensitivity is deposited on the antireflection film. Then, the photoresist is pattern-exposed.

【０００７】[0007]

【発明が解決しようとする課題】１６ＭビットＤＲＡＭ
に用いられる配線材料は、アルミニウム系の配線材か
ら、低抵抗で、かつそのアルミニウムに比べ、エレクト
ロマイグレーション耐性や耐腐食性がはるかに良いＷあ
るいはＭｏなどの高融点金属が使用されるようになっ
た。特に、この高融点金属は、ゲート電極としてではな
く、２層配線あるいは３層配線として使われるようにな
った。DISCLOSURE OF THE INVENTION 16 Mbit DRAM
As the wiring material used for aluminum, a high melting point metal such as W or Mo, which has a low resistance and has much better electromigration resistance and corrosion resistance than aluminum, has come to be used. It was In particular, this refractory metal has come to be used not as a gate electrode but as a two-layer wiring or a three-layer wiring.

【０００８】高融点金属であるタングステン等の配線材
料を用いた場合、その配線材料はアルミニウムよりも比
較的に反射率が低いために、ハレーションによるフォト
レジスト露光精度への影響は問題とされていなかった。When a wiring material such as tungsten, which is a refractory metal, is used, since the wiring material has a relatively lower reflectance than aluminum, the influence of halation on the photoresist exposure accuracy is not a problem. It was

【０００９】しかし、次世代ビット、例えば６４Ｍビッ
トＤＲＡＭを実現していくためには、半導体プロセスの
微細化がさらに必要となり、従来問題とされていなかっ
たタングステン膜の反射率をも考慮しなければならない
ことが発明者等によって認識された。However, in order to realize a next-generation bit, for example, a 64-Mbit DRAM, it is necessary to further miniaturize the semiconductor process, and the reflectance of the tungsten film, which has not been a problem in the past, must be taken into consideration. It has been recognized by the inventors that this is not the case.

【００１０】したがって、Ｗ，Ｍｏなどの高融点金属を
用いた配線のパターニングを行う場合においても、上述
した例えばＢＡＲＣ法の採用が試みられた。Therefore, even when patterning a wiring using a refractory metal such as W or Mo, it has been attempted to adopt the above-mentioned BARC method, for example.

【００１１】ところが、このＢＡＲＣ法において、以下
のような新たな問題点があることを発明者等は見出し
た。However, the inventors have found that the BARC method has the following new problems.

【００１２】ＢＡＲＣ法は反射防止膜をドライエッチン
グした後、ホトレジスト／反射防止膜をマスクにタング
ステン配線を加工するプロセスであるが、反射防止膜加
工時のホトレジスト／反射防止膜削れ量が大きい。The BARC method is a process in which the tungsten wiring is processed using the photoresist / antireflection film as a mask after dry etching the antireflection film, but the amount of abrasion of the photoresist / antireflection film during the antireflection film processing is large.

【００１３】また、反射防止膜加工時の横方向へのエッ
チング量が大きいなどの理由により、タングステン削れ
の発生、寸法シフト量が大きいなどの問題があった。Further, there are problems such as occurrence of tungsten scraping and a large amount of dimensional shift due to a large amount of lateral etching during processing of the antireflection film.

【００１４】さらに、反射防止膜のエッチング加工にお
いて、例えばその膜厚が１０００Åの場合でも、約１８
０秒を要しておりスループットが低いといった問題があ
った。Further, in the etching processing of the antireflection film, even if the film thickness is 1000Å, for example, about 18
There is a problem that the throughput is low because it takes 0 seconds.

【００１５】これら問題点をさらに詳しく述べる。These problems will be described in more detail.

【００１６】ＢＡＲＣ法を用いたＷ配線加工プロセスを
図２４（ａ）〜図２４（ｃ）に示す。A W wiring process using the BARC method is shown in FIGS. 24 (a) to 24 (c).

【００１７】まず、図２４（ａ）に示すように配線用タ
ングステン金属膜１０１は、例えば層間絶縁膜１００上
に推積される。この金属膜１０１上にＢＡＲＣ膜（反射
防止膜）１０２及び感光用レジスト（フォトレジスト）
１０３が推積される。そして、フォトレジスト１０３お
よびＢＡＲＣ膜１０２がパターン露光された後、ドライ
エッチングによりフォトレジスト１０３がエッチされ
る。引き続いて、図２４（ｂ）に示すように、ＢＡＲＣ
膜１０２がエッチされる。この時、理想的には点線で示
されたようにエッチング加工が成されればよいが、フォ
トレジスト１０３に対するＢＡＲＣ膜１０２のエッチン
グ選択比は、約１である。すなわち、両膜はほぼ同じエ
ッチング速度を有する。よって、ＢＡＲＣ膜１０２のエ
ッチング時にフォトレジスト１０３上部のエッチングが
進みレジストロスｈが生じる。同時に、フォトレジスト
とＢＡＲＣ膜の側壁の削れ、すなわち寸法Ｗ₁から寸法
Ｗ₂への寸法シフトが生じる。つまり、エッチングマス
クの形状不良が生じる。特に、上記レジストロスを防止
するため、ＢＡＲＣ膜１０２上のフォトレジスト１０３
を厚く塗布すると、フォトレジストのフォーカスマージ
ンが低くなり、フォトレジストのパターニング不良が発
生した。また、このフォトレジスト１０３及びＢＡＲＣ
膜１０２をマスクとして用いたタングステン膜１０１の
エッチング時にエッチングマスクであるそれらフォトレ
ジスト１０３及びＢＡＲＣ膜１０２の削れが生じる。こ
れは、タングステン膜１０１に対するフォトレジスト１
０３及びＢＡＲＣ膜１０２のエッチング選択比は約２と
低いためである。First, as shown in FIG. 24A, the wiring tungsten metal film 101 is deposited on the interlayer insulating film 100, for example. A BARC film (antireflection film) 102 and a photosensitive resist (photoresist) are formed on the metal film 101.
103 is piled up. Then, after the photoresist 103 and the BARC film 102 are pattern-exposed, the photoresist 103 is etched by dry etching. Subsequently, as shown in FIG. 24 (b), BARC
The film 102 is etched. At this time, ideally, the etching process may be performed as shown by the dotted line, but the etching selection ratio of the BARC film 102 to the photoresist 103 is about 1. That is, both films have approximately the same etching rate. Therefore, when the BARC film 102 is etched, the etching of the upper portion of the photoresist 103 progresses, causing a resist loss h. At the same time, the sidewalls of the photoresist and the BARC film are scraped, that is, the dimension shift from the dimension W ₁ to the dimension W ₂ occurs. That is, the shape defect of the etching mask occurs. In particular, in order to prevent the above resist loss, the photoresist 103 on the BARC film 102 is
When was thickly applied, the focus margin of the photoresist was lowered, resulting in defective patterning of the photoresist. In addition, this photoresist 103 and BARC
When the tungsten film 101 is etched using the film 102 as a mask, the photoresist 103 and the BARC film 102, which are etching masks, are scraped. This is the photoresist 1 for the tungsten film 101.
This is because the etching selection ratio of 03 and the BARC film 102 is as low as about 2.

【００１８】この結果として、図２４（ｃ）に示すよう
に、タングステン配線の寸法シフト（Ｗ₃〈Ｗ₂）、及び
タングステン配線の肩落ち削れＥが生じ、配線断面形状
のばらつき２４が生じる。このため、電流密度の変化が
生じ、デバイスの性能のばらつきが発生する。As a result, as shown in FIG. 24 (c), a dimension shift (W ₃ <W ₂ ) of the tungsten wiring and a shoulder drop E of the tungsten wiring occur, and variations 24 in the wiring cross-sectional shape occur. As a result, the current density changes, and the device performance varies.

【００１９】また、反射防止膜（ＢＡＲＣ膜）１０２の
エッチング加工時には、その反射防止膜１０２のエッチ
ングレートが上層のフォトレジスト１０３よりも低く、
なおかつ上層のフォトレジスト１０３のレジストロスを
考えると、エッチング加工条件に制約があった。During the etching process of the antireflection film (BARC film) 102, the etching rate of the antireflection film 102 is lower than that of the upper layer photoresist 103.
In addition, considering the resist loss of the photoresist 103 in the upper layer, there are restrictions on the etching processing conditions.

【００２０】したがって、マスク（フォトレジスト／反
射防止膜）加工のスループット向上が図れない問題があ
る。Therefore, there is a problem that the throughput of mask (photoresist / antireflection film) processing cannot be improved.

【００２１】一方、Ｗ配線加工後の層間絶縁膜の平坦性
向上にともない深さの異なる配線接続孔を同時に加工す
る必要性が生じてきた。例えば、CMP(Chemical Mechani
calPolishing)技術の採用による層間絶縁膜の平坦化の
結果、アスペクト比の異なる配線接続孔を同時に形成す
るという必要性が生じてきた。そしてドライエッチング
技術については浅い穴のＷ削れ量の抑制と深い穴の開口
性確保を両立する必要が生じてきた。On the other hand, as the flatness of the interlayer insulating film after the W wiring processing is improved, it has become necessary to simultaneously process wiring connection holes having different depths. For example, CMP (Chemical Mechani
As a result of the flattening of the interlayer insulating film by the adoption of the calPolishing technology, it has become necessary to simultaneously form wiring connection holes having different aspect ratios. In the dry etching technique, it has become necessary to achieve both suppression of the amount of W scraping of shallow holes and ensuring the opening property of deep holes.

【００２２】また、浅い穴に過剰なオーバーエッチング
が加わっても穴径を精度良く抑制する必要性が生じてき
た。すなわち、アスペクト比の高い孔の開口の確保と、
アスペクト比の低い孔の過剰開口の抑制を同時に満足さ
せるという課題が発生している。Further, even if excessive over-etching is applied to a shallow hole, it becomes necessary to accurately control the hole diameter. That is, ensuring the opening of holes with a high aspect ratio,
At the same time, there is a problem that the suppression of excessive opening of holes having a low aspect ratio is satisfied.

【００２３】しかし、アスペクト比が異なる配線接続孔
を同時形成する、すなわち層間絶縁膜の膜厚の異なる部
分を同時エッチングして配線接続孔を形成する場合、図
２５に示すように層間絶縁膜１５のアスペクト比の高い
孔１５ｄ₁の孔底部に位置した下層配線材５２ａを開口
マージンを充分に拡大露出させる程度にエッチングを加
えると、アスペクト比の低い孔１５ｄ₂の孔底部に位置
した下層配線５２ｂの過剰エッチング、開孔部の側壁削
れ（孔径の拡大）そして、上層配線との合わせ余裕の減
少等の問題が発生する。すなわち、図２６に示すような
下層配線１４に設けられる設計上の層間絶縁膜の開孔寸
法ｄ，開口（接続孔）５１と上層配線１６との合わせ余
裕ｌと設定された時、現実におけるアスペクト比の低い
孔１５ｂ部分のエッチング状態は、図２７に示すパター
ン形状となる。つまり、開孔５１の径孔がｄ₂〉ｄのよ
うに拡大される。このため、上層配線との合わせ余裕の
減少（ｌ〉ｌ₂）が生じる。そして、下層配線１４の表
面部５２Ｃは過剰にエッチングがされてしまうという問
題が発生した。However, when the wiring connection holes having different aspect ratios are simultaneously formed, that is, when the wiring connection holes are formed by simultaneously etching portions having different film thicknesses of the interlayer insulation film, the interlayer insulation film 15 is formed as shown in FIG. When the lower layer wiring material 52a located at the bottom of the hole 15d ₁ having a high aspect ratio is etched to the extent that the opening margin is sufficiently enlarged and exposed, the lower layer wiring 52b located at the bottom of the hole 15d ₂ having a low aspect ratio is formed. However, there are problems such as excessive etching, abrasion of the sidewall of the opening (expansion of the hole diameter), and reduction of the alignment margin with the upper layer wiring. That is, when the opening dimension d of the designed interlayer insulating film provided in the lower layer wiring 14 as shown in FIG. 26 and the alignment margin l between the opening (connection hole) 51 and the upper layer wiring 16 are set, the actual aspect The etching state of the hole 15b having a low ratio has the pattern shape shown in FIG. That is, the diameter of the opening 51 is enlarged as d ₂ > d. Therefore, the alignment margin with the upper layer wiring is reduced (l> l ₂ ). Then, there occurs a problem that the surface portion 52C of the lower layer wiring 14 is excessively etched.

【００２４】本発明は上記課題に着目してなされたもの
である。The present invention has been made in view of the above problems.

【００２５】その目的は、高融点金属等から成る配線の
フォトリソグラフィー精度を向上し、配線抵抗を小とし
た半導体集積回路装置を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device in which the photolithography accuracy of wiring made of refractory metal or the like is improved and the wiring resistance is reduced.

【００２６】本発明の他の目的は、高融点金属等から成
る導体膜、及び接続孔（スルーホール）パターニング時
のフォトリソグラフィー精度を向上した半導体集積回路
装置を提供することにある。Another object of the present invention is to provide a semiconductor integrated circuit device in which a conductor film made of a refractory metal or the like and the photolithography accuracy at the time of patterning a connection hole (through hole) are improved.

【００２７】本発明の他の目的は、アスペクト比の異な
る接続孔形成時において、アスペクト比の高い孔の開口
性の確保しつつ、アスペクト比の低い孔の下地膜削れ、
及び接続孔の側壁削れを抑制した半導体集積回路装置の
製造方法を提供することにある。Another object of the present invention is, when forming a connection hole having a different aspect ratio, shaving an underlayer film of a hole having a low aspect ratio while ensuring the opening property of the hole having a high aspect ratio,
Another object of the present invention is to provide a method for manufacturing a semiconductor integrated circuit device in which side wall abrasion of a connection hole is suppressed.

【００２８】本発明のさらに他の目的は、配線接続孔加
工時の横方向へのエッチング反応を抑制し、孔径の寸法
精度を向上した半導体集積回路装置の製造方法を提供す
ることにある。Still another object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device in which lateral etching reaction at the time of processing a wiring connection hole is suppressed and the dimensional accuracy of the hole diameter is improved.

【００２９】[0029]

【課題を解決するための手段】本願によって開示される
発明のうち、代表的なものの概要を以下に述べる。Among the inventions disclosed by the present application, typical ones will be outlined below.

【００３０】本発明は、半導体集積回路装置であって、
高融点金属膜の上面が、その高融点金属膜と比較して低
反射率を有する導体膜で構成されている導体層がパター
ニング形成された配線を有することを特徴とするもので
ある。The present invention is a semiconductor integrated circuit device,
The upper surface of the refractory metal film has a wiring in which a conductor layer formed of a conductor film having a reflectance lower than that of the refractory metal film is patterned.

【００３１】ここで、高融点金属とは、例えばタングス
テン（Ｗ），チタン（Ｔｉ）等を用いる。また、低反射
率の導体膜とは、その下方に位置する高融点金属より
も、光の反射率の低い導体膜のことを言い、例えば、チ
ッ化チタン(ＴｉＮ)等を用いる。Here, as the refractory metal, for example, tungsten (W), titanium (Ti) or the like is used. The low-reflectance conductor film refers to a conductor film having a lower light reflectance than the refractory metal located below it, and for example, titanium nitride (TiN) or the like is used.

【００３２】また、本発明は半導体集積回路装置の製造
方法であって、半導体基体上に、高融点金属膜と低反射
率の導体膜とから成る積層膜を形成する工程と、フォト
リソグラフィーを用いて、前記積層膜から成る第１の導
体層を形成する工程と、前記第１の導体層上部に絶縁膜
を形成する工程と、第１の導体層上部において、前記絶
縁膜にフォトリソグラフィーを用いて接続孔を形成する
工程と、前記接続孔に第２の導体層を形成する工程とを
有することを特徴とするものである。Further, the present invention is a method for manufacturing a semiconductor integrated circuit device, which uses a step of forming a laminated film composed of a refractory metal film and a conductor film of low reflectance on a semiconductor substrate, and photolithography. A step of forming a first conductor layer composed of the laminated film, a step of forming an insulating film on the upper part of the first conductor layer, and a photolithography process for the insulating film on the upper part of the first conductor layer. And forming a connection hole, and forming a second conductor layer in the connection hole.

【００３３】[0033]

【作用】本発明においては、高融点金属膜の上面が低反
射率の導体膜で構成された積層配線から成る。この低反
射率の導体膜としてはＴｉＮ膜が用いられ、従来の配線
パターニングで用いられていた吸光剤入りレジスト膜と
比較して反射率が低く、なおかつ下地高融点金属膜に対
するエッチング選択比が吸光剤入りレジスト、感光用レ
ジストより高い。このため、配線パターニング（ドライ
エッチング）中のレジストロスが抑制され、かつレジス
トが無くなっても、そのＴｉＮ膜がハードマスクとな
り、下地高融点金属膜の削れを抑制する。したがって、
そのＴｉＮ膜を含めた実効的な配線幅の寸法加工精度を
向上し、かつ配線抵抗を小さくした配線を有する半導体
集積回路装置を達成することができる。In the present invention, the upper surface of the refractory metal film is composed of the laminated wiring composed of the conductor film having a low reflectance. A TiN film is used as this low-reflectance conductor film, and has a lower reflectance than a resist film containing a light absorber used in conventional wiring patterning, and has an etching selection ratio with respect to the underlying refractory metal film. Higher than the resist containing agent and the resist for photosensitivity. Therefore, resist loss during wiring patterning (dry etching) is suppressed, and even when the resist is used up, the TiN film serves as a hard mask and suppresses abrasion of the underlying refractory metal film. Therefore,
It is possible to achieve a semiconductor integrated circuit device having a wiring whose effective wiring width including the TiN film is improved and the wiring resistance is reduced.

【００３４】[0034]

【実施例】本発明の一実施例である半導体集積回路装置
及びその製造方法を図を用いて説明する。本実施例の半
導体集積回路装置は例えば６４ＭビットＤＲＡＭを構成
している。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor integrated circuit device according to an embodiment of the present invention and a method for manufacturing the same will be described with reference to the drawings. The semiconductor integrated circuit device of this embodiment constitutes, for example, a 64 Mbit DRAM.

【００３５】（実施例１）本発明の半導体集積回路装置
のメモリセル領域および周辺回路領域を含む要部断面図
を図１に示す。図中Ｍはメモリセル領域を示し、図中Ａ
は周辺回路領域を示す。(Embodiment 1) FIG. 1 is a sectional view of a main part including a memory cell region and a peripheral circuit region of a semiconductor integrated circuit device of the present invention. In the figure, M indicates a memory cell area, and A in the figure
Indicates a peripheral circuit area.

【００３６】半導体基板１は、例えば（１００）結晶面
を有するｐ形のシリコン単結晶から成る。半導体基板１
のメモリセル領域Ｍ及び周辺回路領域Ａには、メモリセ
ル及び周辺ＣＭＯＳのｎＭＯＳ（ＦＥＴ）のための共通
のｐウェル２ｐが形成されている。このｐウェル２ｐ
は、ｐ形不純物のホウ素（Ｂ）等が半導体基板１内に選
択的に導入されることによって形成される。また、半導
体基板１の周辺回路領域Ａには周辺ＣＭＯＳのＰＭＯＳ
（ＦＥＴ）のためのｎウェル２ｎが形成されている。こ
のｎウェル２ｎは、ｎ形不純物のリン（Ｐ）等が半導体
基板１内に選択的に導入されることによって形成され
る。The semiconductor substrate 1 is made of, for example, p-type silicon single crystal having a (100) crystal plane. Semiconductor substrate 1
In the memory cell region M and the peripheral circuit region A, the common p well 2p for the nMOS (FET) of the memory cell and the peripheral CMOS is formed. This p well 2p
Are formed by selectively introducing p-type impurities such as boron (B) into the semiconductor substrate 1. In the peripheral circuit area A of the semiconductor substrate 1, the PMOS of the peripheral CMOS is provided.
An n-well 2n for (FET) is formed. The n well 2n is formed by selectively introducing n-type impurities such as phosphorus (P) into the semiconductor substrate 1.

【００３７】ｐウェル２ｐには、ウェハ表面の寄生チャ
ンネル防止のためにｐ形チャンネルストッパ層４ｐが素
子分離用のフィールド絶縁膜３直下に、かつその絶縁膜
に接して形成されている。このチャネルストッパ層４ｐ
は、後述するように、ｐ形不純物のホウ素（Ｂ）等がウ
ェル内全体にフィールド絶縁膜３を通して導入されるこ
とで形成される。In the p-well 2p, a p-type channel stopper layer 4p is formed immediately below the field insulating film 3 for element isolation and in contact with the insulating film in order to prevent a parasitic channel on the wafer surface. This channel stopper layer 4p
Is formed by introducing a p-type impurity such as boron (B) into the entire well through the field insulating film 3, as described later.

【００３８】一方、ｎウェル２ｎには、ウェル表面の寄
生チャネル防止のためにｎ形チャネルストッパ層４ｎが
フィールド絶縁膜３直下に、かつその絶縁膜に接して形
成されている。このチャネルストッパ層４ｎには、後述
するように、ｎ形不純物のリン（Ｐ）等がウェル内全体
にフィールド絶縁膜を通して導入されることで形成され
る。なお、このフィールド絶縁膜３は、例えば半導体基
板を選択酸化することにより形成された二酸化ケイ素
（ＳｉＯ２）から成る。On the other hand, in the n-well 2n, an n-type channel stopper layer 4n is formed immediately below the field insulating film 3 and in contact with the insulating film in order to prevent a parasitic channel on the well surface. As will be described later, the channel stopper layer 4n is formed by introducing n-type impurities such as phosphorus (P) into the entire well through a field insulating film. The field insulating film 3 is made of, for example, silicon dioxide (SiO2) formed by selectively oxidizing the semiconductor substrate.

【００３９】前記チャネルストッパ層４ｐはフィールド
絶縁膜３に囲まれた素子形成領域５ｐの内部に位置した
部分に不純物濃度のピークを有し、耐α線防止対策のた
めのｐ＋埋込み層の役割を成す。The channel stopper layer 4p has a peak of impurity concentration in a portion located inside the element forming region 5p surrounded by the field insulating film 3 and serves as a p + buried layer for preventing α ray resistance. Make up.

【００４０】同様に、前記チャネルストッパ層４ｎは、
フィールド絶縁膜３に囲まれた素子形成領域４ｎの内部
に位置した部分に不純物濃度のピークを有し、耐α線防
止対策のためのｎ＋埋込み層の役割を成す。Similarly, the channel stopper layer 4n is
It has an impurity concentration peak in a portion located inside the element formation region 4n surrounded by the field insulating film 3 and plays a role of an n + buried layer as a measure against α ray resistance.

【００４１】メモリセル領域Ｍにおける素子形成領域５
ｐすなわちｐ型半導体領域上には、メモリセルを構成す
るスイッチ用のｎＭＯＳ（ＦＥＴ）６及び情報蓄積用の
キャパシタ１１が形成されている。Element forming region 5 in the memory cell region M
An nMOS (FET) 6 for a switch and a capacitor 11 for storing information which form a memory cell are formed on the p, that is, the p-type semiconductor region.

【００４２】ｎＭＯＳ６は、ＬＤＤ（Lightly Doped Dr
ain）構造を有し、ｐ形半導体領域５ｐ主面上に形成さ
れたゲート絶縁膜６ｃと、ゲート電極６ｂ及びｐ形半導
体領域５ｐ内に形成されたソース・ドレインを構成する
一対のｎ形の半導体領域６Ａ１，６Ａ２から成る。ゲー
ト絶縁膜６ｃは、例えばＳｉＯ２から成る。ゲート電極
６ｂは、例えばｎ形の低抵抗ポリシリコンから成る。こ
のゲート電極６ｂの上部には例えばＣＶＤ−ＳｉＯ２か
ら成るゲートキャップａが被覆されている。また、この
ゲート電極６ｂの側部にはＣＶＤ−ＳｉＯ２から成る、
サイドウォール絶縁膜１０が形成されている。前記一対
のｎ形の半導体領域６ａ１，６ａ２は、例えばリン
（Ｐ）が選択的にｐ形半導体領域５ｐ内に導入されるこ
とで形成される。The nMOS 6 is an LDD (Lightly Doped Dr
ain) structure, and a pair of n-types that form a gate insulating film 6c formed on the main surface of the p-type semiconductor region 5p and a source / drain formed in the gate electrode 6b and the p-type semiconductor region 5p. It is composed of semiconductor regions 6A1 and 6A2. The gate insulating film 6c is made of, for example, SiO2. The gate electrode 6b is made of, for example, n-type low resistance polysilicon. The upper portion of the gate electrode 6b is covered with a gate cap a made of, for example, CVD-SiO2. Further, the side portion of the gate electrode 6b is made of CVD-SiO2,
The sidewall insulating film 10 is formed. The pair of n-type semiconductor regions 6a1 and 6a2 are formed, for example, by selectively introducing phosphorus (P) into the p-type semiconductor region 5p.

【００４３】メモリセル領域Ｍ中のｎＭＯＳ６の一方の
半導体領域層６Ａ２は、隣接するｎＭＯＳ６の一方の半
導体領域層を構成し、２つのメモリセルの共通の領域と
なっている。One semiconductor region layer 6A2 of the nMOS 6 in the memory cell region M constitutes one semiconductor region layer of the adjacent nMOS 6 and is a common region for two memory cells.

【００４４】キャパシタ１１は、例えばフィン形状をと
り、一対のキャパシタ用電極１１ａ１，１１ａ２と、そ
の間に形成されたキャパシタ用絶縁膜１１ｂから構成さ
れる。The capacitor 11 has, for example, a fin shape, and is composed of a pair of capacitor electrodes 11a1 and 11a2 and a capacitor insulating film 11b formed therebetween.

【００４５】このキャパシタ用電極１１ａ１，１１ａ２
は、例えばｎ形の低抵抗ポリシリコンから成る。キャパ
シタ用絶縁膜１１ｂは、例えばチッ化シリコン（Ｓｉ３
Ｎ４）から成る。そして、一方のキャパシタ用電極１１
ａ１はｎＭＯＳ６の一方の半導体領域層６Ａ２と電気的
に接続しており、もう一方のキャパシタ用電極１１ａ２
は、給電用配線（図示せず）と電気的に接続しており、
もう一方のキャパシタ用電極１１ａ２は、給電用配線
（図示せず）と電気的に接続されている。The capacitor electrodes 11a1 and 11a2
Is made of, for example, n-type low resistance polysilicon. The capacitor insulating film 11b is formed of, for example, silicon nitride (Si3
N4). Then, one of the capacitor electrodes 11
a1 is electrically connected to one semiconductor region layer 6A2 of the nMOS 6, and the other capacitor electrode 11a2.
Is electrically connected to a power supply wiring (not shown),
The other capacitor electrode 11a2 is electrically connected to a power supply wiring (not shown).

【００４６】周辺回路領域Ａにおける素子形成領域（半
導体領域）５ｐ上には、ｎＭＯＳ（ＦＥＴ）７素子形成
領域（半導体領域）５ｎ上にはｐＭＯＳ（ＦＥＴ）８が
それぞれ形成されている。これらｎＭＯＳ７およびｐＭ
ＯＳ８によって、メモリセルの周辺回路を構成する。An nMOS (FET) 7 is formed on the element forming region (semiconductor region) 5p in the peripheral circuit region A, and a pMOS (FET) 8 is formed on the element forming region (semiconductor region) 5n. These nMOS7 and pM
The OS8 constitutes a peripheral circuit of the memory cell.

【００４７】前記ｎＭＯＳ７、及びｐＭＯＳ８は、それ
ぞれＬＤＤ（Lightly Doped Drain）構造を有する。The nMOS 7 and pMOS 8 each have an LDD (Lightly Doped Drain) structure.

【００４８】前記ｎＭＯＳ７は、ｐ形半導体領域５ｐ主
面上に形成されたゲート絶縁膜７ｃと、ゲート電極７
ｂ、および半導体領域５ｐ内に形成されたソース・ドレ
インを構成する一対のｎ形半導体領域７Ａ１、７Ａ２か
ら成る。ｎ形半導体領域７Ａ１、７Ａ２は、ｎ形不純物
のリン（Ｐ）及びヒ素（Ａｓ）等が選択的にｐ形半導体
領域５ｐ内に導入されることで形成される。一方、前記
ｐＭＯＳ８は、ｎ形半導体領域５ｎ主面上に形成された
ゲート絶縁膜８ｃと、ゲート電極８ｂおよび半導体領域
５ｎ内に形成されたソース・ドレインを構成する一対の
ｐ形半導体領域８Ａ１、８Ａ２から成る。ｐＭＯＳのｐ
形半導体領域８Ａ１、８Ａ２は、ｐ形不純物のホウ素
（Ｂ）等が選択的にｎ形半導体領域５ｎ内に導入される
ことで形成される。The nMOS 7 includes a gate insulating film 7c formed on the main surface of the p-type semiconductor region 5p and a gate electrode 7.
b, and a pair of n-type semiconductor regions 7A1 and 7A2 forming the source / drain formed in the semiconductor region 5p. The n-type semiconductor regions 7A1 and 7A2 are formed by selectively introducing n-type impurities such as phosphorus (P) and arsenic (As) into the p-type semiconductor region 5p. On the other hand, the pMOS 8 includes a gate insulating film 8c formed on the main surface of the n-type semiconductor region 5n, a pair of p-type semiconductor regions 8A1 forming a source / drain formed in the gate electrode 8b and the semiconductor region 5n, It consists of 8A2. p of pMOS
The p-type semiconductor regions 8A1 and 8A2 are formed by selectively introducing p-type impurities such as boron (B) into the n-type semiconductor region 5n.

【００４９】なお、前記ゲート絶縁膜７ｃ、８ｃは、例
えば半導体領域５ｐおよび半導体領域５ｎ表面をそれぞ
れ熱酸化することによって形成されたＳｉＯ２から成
る。前記ゲート電極７ｂは例えばｎ形の低抵抗ポリシリ
コンから成る。一方、前記ゲート電極８ｂは例えばｐ形
の低抵抗ポリシリコンから成る。そして、これらゲート
電極７ｂ、８ｂの上部にはＣＶＤ・ＳｉＯ２から成るゲ
ートキャップ９がそれぞれ被覆されている。また、この
ゲート電極７ｂ，８ｂの側部にはＣＶＤ・ＳｉＯ２から
成るサイドウォール絶縁膜１０が形成されている。The gate insulating films 7c and 8c are made of, for example, SiO 2 formed by thermally oxidizing the surfaces of the semiconductor region 5p and the semiconductor region 5n, respectively. The gate electrode 7b is made of, for example, n-type low resistance polysilicon. On the other hand, the gate electrode 8b is made of, for example, p-type low resistance polysilicon. A gate cap 9 made of CVD / SiO2 is coated on the gate electrodes 7b and 8b. A side wall insulating film 10 made of CVD / SiO2 is formed on the side portions of the gate electrodes 7b and 8b.

【００５０】キャパシタ１１、ｎＭＯＳ６、７、及びｐ
ＭＯＳ８が形成された半導体基板上には層間絶縁膜（第
１の絶縁膜）１２が形成されている。この第１の絶縁膜
は、例えばこの酸化ケイ素（ＳｉＯ２）及びそのＳｉＯ
２上に形成されたＢＰＳＧ（Boro-Phospho Silicate Gl
ass）の積層膜から成る。Capacitor 11, nMOS 6, 7 and p
An interlayer insulating film (first insulating film) 12 is formed on the semiconductor substrate on which the MOS 8 is formed. This first insulating film is, for example, this silicon oxide (SiO2) and its SiO.sub.2.
BPSG (Boro-Phospho Silicate Gl) formed on 2
ass) laminated film.

【００５１】そして、メモリセル領域Ｍの第１の絶縁膜
１２の上部にはビット線１４Ｂが形成され、絶縁膜に穿
孔された接続孔を通じ、メモリセルを構成するｎＭＯＳ
６の半導体領域６Ａ２と電気的に接続している。ビット
線１４Ｂで深い接続孔を通して半導体領域６Ａ２に直接
コンタクトすることが困難である。このため、この接続
孔内には、例えば、ｎ形の低抵抗ポリシリコン１３が埋
め込まれている。A bit line 14B is formed on the first insulating film 12 in the memory cell region M, and an nMOS forming a memory cell is formed through a connection hole formed in the insulating film.
6 is electrically connected to the semiconductor region 6A2. It is difficult to directly contact the semiconductor region 6A2 with the bit line 14B through the deep connection hole. For this reason, for example, n-type low-resistance polysilicon 13 is embedded in this connection hole.

【００５２】一方、周辺回路領域Ａにおいて、第１の絶
縁膜１２の上部には、ビット線１４Ｂと同時パターニン
グによって第１の導体層１４が形成され、第１の絶縁膜
に穿孔された接続孔を通じ、ｎＭＯＳ７、ｐＭＯＳ８そ
れぞれの半導体領域７Ａ２、８Ａ１と電気的に接続して
いる。On the other hand, in the peripheral circuit region A, the first conductor layer 14 is formed on the first insulating film 12 by the simultaneous patterning with the bit line 14B, and the connection hole formed in the first insulating film is formed. Through, are electrically connected to the semiconductor regions 7A2 and 8A1 of the nMOS 7 and the pMOS 8, respectively.

【００５３】前記ビット線１４Ｂと第１の導体層１４
は、本発明の特徴とする構成要素であり、ＴｉＮ／Ｗ／
ＴｉＮ構造、すなわち下方から順にチッ化チタン（Ｔｉ
Ｎ）膜１４ａ、タングステン（Ｗ）膜１４ｂ、そしてそ
の最上面はチッ化チタン膜１４ｃで構成されている。下
層ＴｉＮ膜１４ａは半導体領域７ａ２、８ａ１とのオー
ミックコンタクトを成すために形成されたもので、その
膜厚は約５０［ｎｍ］である。Ｗ膜１４ｂは主たる配線
材料として形成されたもので、その膜厚は約１５０［ｎ
ｍ］である。そして、上層ＴｉＮ膜１４ｃは配線加工時
の反射防止膜として用いられ、かつそのまま配線材料の
一部として残されたものであり、その膜厚は約５０［ｎ
ｍ］である。そして、これらビット線１４ｂおよび第１
の導体層１４の線幅は約４００［ｎｍ］である。The bit line 14B and the first conductor layer 14
Is a characteristic component of the present invention, and is TiN / W /
TiN structure, that is, titanium nitride (Ti
The N) film 14a, the tungsten (W) film 14b, and the uppermost surface thereof are composed of a titanium nitride film 14c. The lower TiN film 14a is formed to make ohmic contact with the semiconductor regions 7a2 and 8a1 and has a film thickness of about 50 [nm]. The W film 14b is formed as a main wiring material and has a film thickness of about 150 [n
m]. The upper TiN film 14c is used as an antireflection film at the time of wiring processing and is left as it is as a part of the wiring material, and its film thickness is about 50 [n.
m]. Then, these bit lines 14b and the first
The line width of the conductor layer 14 is about 400 [nm].

【００５４】第１の絶縁膜１２の上面には、ビット線及
び第１の導体層１４を被覆するように、例えばＣＭＰ
（Chemical Mechanical Polishing）により平坦化され
た層間絶縁膜（第２の絶縁膜）１５が形成されている。
すなわち、この第２の絶縁膜１５は、例えばＳｉＯ２／
ＳＯＧ／ＳｉＯ２（１５ａ，１５ｂ，１５ｃ）の重ね膜
から成り、その重ね膜中、ＳＯＧ１５ｂがＣＭＰ加工さ
れている。したがって、第２の絶縁膜１５は、それぞれ
メモリセル領域Ｍ上において約４００［ｎｍ］、周辺回
路領域Ａ上において約６００〜７００［ｎｍ］の膜厚を
有する。The upper surface of the first insulating film 12 is covered with, for example, CMP so as to cover the bit line and the first conductor layer 14.
An interlayer insulating film (second insulating film) 15 planarized by (Chemical Mechanical Polishing) is formed.
That is, the second insulating film 15 is formed of, for example, SiO2 /
It is composed of a laminated film of SOG / SiO2 (15a, 15b, 15c), and the SOG 15b is CMP processed in the laminated film. Therefore, the second insulating film 15 has a film thickness of about 400 [nm] on the memory cell region M and a film thickness of about 600 to 700 [nm] on the peripheral circuit region A, respectively.

【００５５】なお、第２の絶縁膜１５において、ＳＯＧ
１５ｂは熱的に安定なＳｉＯ２（１５ａ，１５ｃ）では
さみこまれている。このため、ＳＯＧ１５ｂそれ自身は
熱的に弱い（温度サイクルによりクラックが発生しやす
い）が、熱的安定なそれらＳｉＯ₂（１５ａ，１５ｃ）
によってそのＳＯＧ１５ｂが保護されているため、ＳＯ
Ｇ１５ｂにクラックが発生しても上層および下層の導体
層への悪影響を回避することができる。しかも、上層導
体層（第２の導体層１６）は安定なＳｉＯ₂（１５ｃ）
上に接して形成されるため、その上層導体層の加工寸法
精度の向上が図れる。In the second insulating film 15, SOG
15b is sandwiched by thermally stable SiO2 (15a, 15c). For this reason, the SOG 15b itself is thermally weak (cracks easily occur due to temperature cycling), but those thermally stable SiO ₂ (15a, 15c)
Since the SOG 15b is protected by
Even if cracks occur in G15b, it is possible to avoid adverse effects on the upper and lower conductor layers. Moreover, the upper conductor layer (second conductor layer 16) is made of stable SiO ₂ (15c).
Since the upper conductor layer is formed so as to be in contact with the upper surface, the processing dimension accuracy of the upper conductor layer can be improved.

【００５６】前記第２の絶縁膜１５上面には複数の第２
の導体層１６が形成され、接続孔を通じビット線１４Ｂ
及び第１の導体層１４とそれぞれ電気的に接続してい
る。第２の導体層１６は、ＴｉＮ／Ａｌ／Ｗ構造すなわ
ち、下方から順に、タングステン（Ｗ）膜１６ａ、アル
ミニウム（Ａｌ）膜１６ｂ、そして最上面はチッ化チタ
ン（ＴｉＮ）膜１６ｃで構成されている。下地Ｗ膜１６
ａは上層Ａｌ膜１６ｂ第１の導体層１４（ビット線１４
Ｂ）との間のバリア層として、また、第２の絶縁膜１５
の接続孔内のカバレジを良好にするために形成されたも
ので、その膜厚は約５０［ｎｍ］である。Ａｌ膜１６ｂ
は主たる低抵抗配線材料として形成されたもので、その
膜厚は約１００［ｎｍ］である。そして、上層ＴｉＮ膜
１６ｃは、前記第１の導体層１４（ビット線１４Ｂ）と
同様、配線加工時の反射防止膜として用いられ、かつ、
そのまま配線材料の一部として残されたものであり、そ
の膜厚は約５０［ｎｍ］である。A plurality of second insulating films 15 are formed on the upper surface of the second insulating film 15.
Of the conductor layer 16 of the bit line 14B is formed through the connection hole.
And the first conductor layer 14 are electrically connected. The second conductor layer 16 has a TiN / Al / W structure, that is, a tungsten (W) film 16a, an aluminum (Al) film 16b, and a titanium nitride (TiN) film 16c on the uppermost surface in order from the bottom. There is. Underlayer W film 16
a is the upper Al film 16b The first conductor layer 14 (bit line 14
B) as a barrier layer between the second insulating film 15 and
Was formed in order to improve the coverage in the connection hole, and its film thickness is about 50 [nm]. Al film 16b
Is formed as a main low resistance wiring material, and its film thickness is about 100 [nm]. Then, the upper TiN film 16c is used as an antireflection film at the time of wiring processing, like the first conductor layer 14 (bit line 14B), and
It is left as it is as a part of the wiring material, and its film thickness is about 50 [nm].

【００５７】前記第２の絶縁膜１５の上面には、第２の
導体層１６を被覆するように層間絶縁膜（第３の絶縁
膜）１７が形成されている。この絶縁膜は第２の絶縁膜
１６と同様にＳｉＯ２／ＳＯＧ／ＳｉＯ２（１６ａ，１
６ｂ，１６ｃ）の重ね膜から成る。さらに、第３の絶縁
膜１７の上面には複数の第３の導体層１８が形成されて
いる。図示されていないが、第３の導体層１８は第２の
絶縁膜１６に設けられた接続孔を通じ第２の導体層１６
と電気的に接続している。An interlayer insulating film (third insulating film) 17 is formed on the upper surface of the second insulating film 15 so as to cover the second conductor layer 16. This insulating film is formed of SiO2 / SOG / SiO2 (16a, 1) like the second insulating film 16.
6b, 16c). Further, a plurality of third conductor layers 18 are formed on the upper surface of the third insulating film 17. Although not shown, the third conductor layer 18 is formed through the connection hole provided in the second insulating film 16 to the second conductor layer 16
Is electrically connected to

【００５８】なお、第３の導体層１８は、例えば、第２
の導体層１６と同様のＴｉＮ／Ａｌ／Ｗ構造を有する。The third conductor layer 18 is, for example, the second conductor layer.
The same TiN / Al / W structure as the conductor layer 16 of FIG.

【００５９】第３の絶縁膜１７、及び第３の導体層１８
の上面には、例えば約６００［ｎｍ］膜厚を有するＳｉ
Ｏ２から成る表面保護としてのファイナルパッシベーシ
ョン膜（final passivation film)１９が形成されてい
る。Third insulating film 17 and third conductor layer 18
On the upper surface of Si has a film thickness of, for example, about 600 nm.
A final passivation film 19 made of O2 as a surface protection is formed.

【００６０】次に、本実施例１（図１）の半導体集積回
路装置の製造方法を図２から図１９を用いて説明する。
図中Ｍはメモリセル領域を示し、図中Ａは周辺回路領域
を示す。Next, a method of manufacturing the semiconductor integrated circuit device of the first embodiment (FIG. 1) will be described with reference to FIGS.
In the figure, M indicates a memory cell area, and A in the figure indicates a peripheral circuit area.

【００６１】図２に示すように、ｐ形シリコン単結晶か
ら成る半導体基板１の主面にｎウェル２ｎ、及びｐウェ
ル２ｐが形成される。ｎウェル２ｎは、ｎウェル領域の
みが露出するようなマスクを形成した後、リン（Ｐ）等
を半導体基板に注入し、アニールすることによって形成
される。一方、ｐウェル２ｐは、ｐウェル領域のみが露
出するようなマスクを形成した後、ホウ素（Ｂ）等を半
導体基板に注入し、アニールすることによって形成され
る。As shown in FIG. 2, an n well 2n and ap well 2p are formed on the main surface of a semiconductor substrate 1 made of p-type silicon single crystal. The n-well 2n is formed by forming a mask so that only the n-well region is exposed, and then implanting phosphorus (P) or the like into the semiconductor substrate and annealing it. On the other hand, the p-well 2p is formed by forming a mask so that only the p-well region is exposed, and then implanting boron (B) or the like into the semiconductor substrate and annealing it.

【００６２】具体的には、これらｐウェル２ｐ、及びｎ
ウェル２ｎの形成は、図に示されていないが、酸化膜の
厚さを利用したセルファライン技法（ツインウェルセル
ファライン）により達成される。すなわち、半導体基板
１のｐウェルが形成されるべき主面部を耐酸化性膜であ
るＳｉ₃Ｎ₄膜を選択的に覆う。そして、そのＳｉ₃Ｎ₄膜
が形成されていない半導体基板１のｎウェルが形成され
るべき主面部にｎ形を示すリンより成る不純物がイオン
打込みにより導入され、ｎ形イオン打込み層が形成され
る。この時のドーズ量は２．０×１０¹³atoms／ｃｍ
²で、打込みエネルギーは１２５ＫｅＶである。次に、
そのＳｉ₃Ｎ₄膜をマスクとして、そのｎ形イオン打込み
層表面を選択酸化し、その表面にＳｉＯ２膜を形成す
る。次に、前記Ｓｉ₃Ｎ₄膜を除去し、そのＳｉＯ２膜
（選択酸化膜）をマスクとし、ｐウェルが形成されるべ
き主面部（Ｓｉ₃Ｎ₄膜が除去された半導体基板１の主面
部）にｐ形を示すボロンより成る不純物がイオン打込み
により導入され、ｐ形イオン打込み層が形成される。こ
の時のドーズ量は８．０×１０¹²atoms／ｃｍ²で、打込
みエネルギーは６０ＫｅＶである。しかる後、温度条件
約８００℃〜１２００℃のもとでイオン打込みダメージ
回復のアニールをともなったウェル拡散を行なうことで
半導体基板１内にｐウェル２ｐ、及びｎウェル２ｎが形
成される。そして、これらウェル表面に形成されている
ＳｉＯ２膜が除去される。図２は、このＳｉＯ２膜が除
去された時の半導体基板を示している。Specifically, these p wells 2p and n
Although not shown in the figure, the formation of the well 2n is achieved by a self-alignment technique (twin well self-alignment) utilizing the thickness of the oxide film. That is, the main surface portion of the semiconductor substrate 1 where the p well is to be formed is selectively covered with the Si ₃ N ₄ film which is an oxidation resistant film. Then, an impurity of phosphorus showing an n-type is introduced by ion implantation into the main surface portion of the semiconductor substrate 1 on which the Si ₃ N ₄ film is not formed, where the n-well is to be formed, and an n-type ion implantation layer is formed. It The dose amount at this time is 2.0 × 10 ¹³ atoms / cm 3.
^{At 2} , the implantation energy is 125 KeV. next,
Using the Si ₃ N ₄ film as a mask, the surface of the n-type ion implantation layer is selectively oxidized to form a SiO 2 film on the surface. Next, the Si ₃ N ₄ film is removed, the SiO 2 film (selective oxide film) is used as a mask, and the main surface portion (the main surface portion of the semiconductor substrate 1 from which the Si ₃ N ₄ film has been removed) where the p-well is to be formed. An impurity consisting of boron showing a p-type is introduced by ion implantation to form a p-type ion-implanted layer. The dose amount at this time is 8.0 × 10 ¹² atoms / cm ² , and the implantation energy is 60 KeV. Thereafter, under the temperature condition of about 800 ° C. to 1200 ° C., the well diffusion accompanied by the annealing for ion implantation damage recovery is performed to form the p well 2p and the n well 2n in the semiconductor substrate 1. Then, the SiO2 film formed on the surface of these wells is removed. FIG. 2 shows the semiconductor substrate when the SiO2 film is removed.

【００６３】次に、図３に示すようにウェル２ｐ、２ｎ
が形成された半導体基板１の主面に、フィールド絶縁膜
３を選択的に形成する。フィールド絶縁膜３は、例えば
４００［ｎｍ］程度の膜厚を有するＳｉＯ２から成り、
周知のＬＯＣＯＳ（Local Oxidation of Silicon）法に
よって形成される。図３は、フィールド絶縁膜３形成時
に用いた耐酸化マスク（Ｓｉ₃Ｎ₄膜）を除去した状態で
の半導体基板を示す。Next, as shown in FIG. 3, the wells 2p and 2n are
A field insulating film 3 is selectively formed on the main surface of the semiconductor substrate 1 on which is formed. The field insulating film 3 is made of, for example, SiO 2 having a film thickness of about 400 [nm],
It is formed by the well-known LOCOS (Local Oxidation of Silicon) method. FIG. 3 shows the semiconductor substrate in a state where the oxidation resistant mask (Si ₃ N ₄ film) used when forming the field insulating film 3 is removed.

【００６４】て 次に、図４に示すように、半導体基板
１にｐ形チャネルストッパ層４ｐ、及びｎ形チャネルス
トッパ層４ｎを形成する。まず、ｐ形チャネルストッパ
層４ｐを形成するために、ｎウェル２ｎ表面上を覆うマ
スクを選択的に形成し、ホウ素等を例えばイオン注入法
でフィールド絶縁膜３を通して、表面にマスクが形成さ
れていないｐウェル２ｐ内に導入する。この時のドーズ
量は４×１０¹²atoms/cm²、打込みエネルギーは１８０
ＫｅＶである。このように高エネルギーでイオン打込み
することで、フィールド絶縁膜３を通してｐウェル２ｐ
内に不純物が導入され、かつ、そのフィールド絶縁膜３
とｐウェル２ｐとの界面近傍に不純物濃度のピークをも
たせることによって、フィールド絶縁膜３下の寄生チャ
ネル（ｎ形反転層）が形成されるのを防止できる。さら
に、このｐ形チャネルストッパ層４ｐは、フィールド絶
縁膜３が形成されていない薄いＳｉＯ２膜３ａが形成さ
れているｐウェル内においては、フィールド絶縁膜３直
下よりも深い位置に不純物濃度のピークを有し、いわゆ
る耐α線防止のための埋込みＰ＋層としての役目をはた
すことになる。Then, as shown in FIG. 4, a p-type channel stopper layer 4 p and an n-type channel stopper layer 4 n are formed on the semiconductor substrate 1. First, in order to form the p-type channel stopper layer 4p, a mask that covers the surface of the n-well 2n is selectively formed, and a mask is formed on the surface by passing boron or the like through the field insulating film 3 by, for example, an ion implantation method. Not introduced into p-well 2p. At this time, the dose amount is 4 × 10 ¹² atoms / cm ² , and the implantation energy is 180.
It is KeV. By implanting ions with high energy in this manner, the p-well 2p is penetrated through the field insulating film 3.
Impurities are introduced into the field insulating film 3 and
By forming an impurity concentration peak near the interface between the p-well 2p and the p-well 2p, formation of a parasitic channel (n-type inversion layer) under the field insulating film 3 can be prevented. Further, the p-type channel stopper layer 4p has an impurity concentration peak at a position deeper than directly below the field insulating film 3 in the p well in which the thin SiO 2 film 3a where the field insulating film 3 is not formed is formed. It has a function as a buried P + layer for preventing so-called α-ray resistance.

【００６５】また、ｎ形チャネルストッパ層４ｎを形成
するために、ｐウェル２ｐ表面上を覆うマスクを選択的
に形成し、リン等を例えばイオン注入法でフィールド絶
縁膜３を通して、表面にマスクが形成されていないｎウ
ェル２ｎ内に導入する。その後、半導体基板１をアニー
ルして、イオン打込みダメージの回復とともに、引き伸
し拡散することによって、図４に示したようにｐ形、及
びｎ形のチャネルストッパ層４ｐ、４ｎがｐウェル２
ｐ、及びｎウェル２ｎ内にそれぞれ形成される。Further, in order to form the n-type channel stopper layer 4n, a mask covering the surface of the p well 2p is selectively formed, and phosphorus or the like is passed through the field insulating film 3 by, for example, an ion implantation method to form a mask on the surface. It is introduced into the n well 2n not formed. Then, the semiconductor substrate 1 is annealed to recover the ion-implanted damage and to expand and diffuse, so that the p-type and n-type channel stopper layers 4p and 4n become the p-well 2 as shown in FIG.
It is formed in each of the p and n wells 2n.

【００６６】次に、図５及び図６に示すように、半導体
基板の主面にＭＩＳＦＥＴ６、７、８を形成する。Next, as shown in FIGS. 5 and 6, MISFETs 6, 7 and 8 are formed on the main surface of the semiconductor substrate.

【００６７】まず、ゲート（ゲート絶縁膜およびゲート
電極）形成に先立って、ｐウェル２ｐ、及びｎウェル２
ｎ表面に、ホウ素、及びリンをそれぞれイオン注入法等
によって導入し、ｐ形、及びｎ形の素子形成領域５ｐ、
５ｎを形成する。これは、素子形成領域５ｐ、５ｎに形
成されるＭＩＳＦＥＴに所望の電気特性を持たせるた
め、具体的にはしきい値電圧（Ｖth）制御のためにそれ
ぞれｐウェル２ｐ、及びｎウェル２ｎの表面不純物濃度
が制御される。すなわち、素子形成領域５ｐは、ｎＭＯ
Ｓが形成される領域であり、例えば、ドーズ量は３．６
×１０¹²atoms／ｃm²、打込みエネルギーは４５ＫｅＶ
の条件で、ボロンイオンの打込みによって形成される。
一方、素子形成領域５ｎは、ＰＭＯＳが形成される領域
であり、例えばドーズ量は４×１０¹¹atoms／ｃm²、打
込みエネルギーは４０ＫｅＶの条件で、リンイオンの打
込みによって形成される。前記ＳｉＯ２膜３ａ、３ｂが
除去された後、図５に示すように、それぞれの素子形成
領域５ｐ、５ｎの主面を熱酸化してＳｉＯ２から成るゲ
ート絶縁膜６ｃ、７ｃ、８ｃを形成する。この膜厚は、
１２［ｎｍ］程度である。次いで、素子形成領域５ｐ、
５ｎ表面にゲート電極６ｂ、７ｂ、８ｂを形成するた
め、まず、例えばｎ形の低抵抗ポリシリコン膜をＣＶＤ
法によって堆積する。このポリシリコン膜の膜厚は１５
０［ｎｍ］程度である。続いて、キャップ層として、例
えばＳｉＯ２から成る絶縁膜をＣＶＤ法等により堆積す
る。この膜厚は２００［ｎｍ］程度である。そして、フ
ォトリソグラフィー、及びエッチングにより、その絶縁
膜及びポリシリコン膜をパターニングし、ゲート電極６
ｂ、７ｂ、８ｂ及びゲートキャップ層９を形成する。そ
して、フィールド絶縁膜３及びゲート電極６ｂ、７ｂに
自己整合されたｎ形ＭＩＳＦＥＴの半導体領域６ａ１、
６ａ２、７ａ１、７ａ２が素子形成領域５ｐ内に選択的
に形成される。例えば、これら半導体領域はリンイオン
注入によって形成される。First, the p well 2p and the n well 2 are formed prior to formation of the gate (gate insulating film and gate electrode).
Boron and phosphorus are introduced into the n surface by an ion implantation method or the like to form p-type and n-type element formation regions 5p,
5n is formed. This is because the MISFETs formed in the element formation regions 5p and 5n have desired electrical characteristics, and specifically, the surfaces of the p well 2p and the n well 2n for controlling the threshold voltage (Vth), respectively. The impurity concentration is controlled. That is, the element formation region 5p is
This is a region where S is formed, and for example, the dose amount is 3.6.
× 10 ¹² atoms / cm ² , implantation energy is 45 KeV
It is formed by implanting boron ions under the condition of.
On the other hand, the element formation region 5n is a region where the PMOS is formed, and is formed by implanting phosphorus ions under the conditions of a dose amount of 4 × 10 ¹¹ atoms / cm ² and an implant energy of 40 KeV. After the SiO2 films 3a and 3b are removed, as shown in FIG. 5, the main surfaces of the element forming regions 5p and 5n are thermally oxidized to form gate insulating films 6c, 7c and 8c made of SiO2. This film thickness is
It is about 12 [nm]. Next, the element formation region 5p,
In order to form the gate electrodes 6b, 7b, 8b on the surface of 5n, first, for example, an n-type low resistance polysilicon film is formed by CVD.
Deposited by the method. The thickness of this polysilicon film is 15
It is about 0 [nm]. Subsequently, an insulating film made of, for example, SiO 2 is deposited as a cap layer by the CVD method or the like. This film thickness is about 200 [nm]. Then, the insulating film and the polysilicon film are patterned by photolithography and etching, and the gate electrode 6 is formed.
b, 7b, 8b and the gate cap layer 9 are formed. Then, the semiconductor region 6a1 of the n-type MISFET self-aligned with the field insulating film 3 and the gate electrodes 6b and 7b,
6a2, 7a1 and 7a2 are selectively formed in the element formation region 5p. For example, these semiconductor regions are formed by phosphorus ion implantation.

【００６８】この時のイオン打込み条件は、例えば、ド
ーズ量２×１０¹³atoms／ｃm²、打込みエネルギー４０
ＫｅＶである。次いで、フィールド絶縁膜３及びゲート
電極８ｂに自己整合されたｐ形ＭＩＳＦＥＴの半導体領
域８ａ１、８ａ２が素子形成領域５ｎ内に選択的に形成
される。例えば、これら半導体領域は、ホウ素イオン注
入によって形成される。この時のイオン打込み条件は、
例えばドーズ量２×１０¹³atoms/ｃｍ²、打込みエネル
ギー４５ＫｅＶである。The ion implantation conditions at this time are, for example, a dose amount of 2 × 10 ¹³ atoms / cm ² , and an implantation energy of 40.
It is KeV. Then, the semiconductor regions 8a1 and 8a2 of the p-type MISFET self-aligned with the field insulating film 3 and the gate electrode 8b are selectively formed in the element formation region 5n. For example, these semiconductor regions are formed by boron ion implantation. The ion implantation conditions at this time are
For example, the dose amount is 2 × 10 ¹³ atoms / cm ² , and the implantation energy is 45 KeV.

【００６９】次いで、図６に示すように、ゲート電極６
ｂ、７ｂ、８ｂ、及び絶縁膜９の側面に、サイドウォー
ル１０を形成する。具体的には、厚さ１００［ｎｍ］の
ＳｉＯ２膜を形成した後、このＳｉＯ２膜を異方性のエ
ッチングすることによりサイドウォール１０Ａ、１０Ｂ
が形成される。Then, as shown in FIG.
Sidewalls 10 are formed on the side surfaces of b, 7b, 8b and the insulating film 9. Specifically, after forming a SiO 2 film having a thickness of 100 nm, the SiO 2 film is anisotropically etched to form sidewalls 10A and 10B.
Is formed.

【００７０】この後、フィールド絶縁膜９及びびサイド
ウォール１０Ａに自己整合された半導体領域６Ａ１、６
Ａ２、７Ａ１、７Ａ２が素子形成領域５ｐ内に選択的に
形成される。この半導体領域６Ａ１、６Ａ２、７Ａ１、
７Ａ２は、リンイオン打込みとアニール処理を含む不純
物導入法により形成され、先に形成した半導体領域６ａ
１、６ａ２、７ａ１、７ａ２よりも深く、かつ高い不純
物濃度領域を有する。また、フィールド絶縁膜３及びサ
イドウォール１０Ｂに自己整合された半導体領域８Ａ
１、８Ａ２が素子形成領域５ｐ内に選択的に形成され
る。この半導体領域８Ａ１、８Ａ２は、ボロンイオン打
込みとアニール処理を含む不純物導入法により形成さ
れ、先に形成した半導体領域８ａ１、８ａ２よりも深
く、かつ高い不純物濃度領域を有する。なお、ｎ形を示
す半導体領域６Ａ１、６Ａ２、７Ａ１、７Ａ２と、ｐ形
を示す半導体領域８Ａ１、８Ａ２の形成のためのアニー
ル処理は同時に行なわれる。After that, the semiconductor regions 6A1 and 6A self-aligned with the field insulating film 9 and the side wall 10A.
A2, 7A1 and 7A2 are selectively formed in the element formation region 5p. The semiconductor regions 6A1, 6A2, 7A1,
7A2 is formed by an impurity introduction method including phosphorus ion implantation and annealing treatment, and the semiconductor region 6a previously formed is formed.
1, 6a2, 7a1, 7a2 are deeper and have a high impurity concentration region. In addition, the semiconductor region 8A self-aligned with the field insulating film 3 and the sidewall 10B.
1, 8A2 are selectively formed in the element formation region 5p. The semiconductor regions 8A1 and 8A2 are formed by an impurity introduction method including boron ion implantation and annealing treatment, and have deeper and higher impurity concentration regions than the semiconductor regions 8a1 and 8a2 previously formed. The annealing treatment for forming the semiconductor regions 6A1, 6A2, 7A1 and 7A2 showing the n-type and the semiconductor regions 8A1 and 8A2 showing the p-type are simultaneously performed.

【００７１】次に、図７に示すように、半導体基板（メ
モリセル領域Ｍ）の主面に、メモリセルを構成するフィ
ン形のキャパシタ１１を形成する。このキャパシタの具
体的形成方法の説明は省く。また、このキャパシタ１１
は、本実施例では、３枚のフィンを有するフィン形キャ
パシタを用いたが、これに限られるものではなく、クラ
ウン形のキャパシタ等を適用しても良い。Next, as shown in FIG. 7, fin-shaped capacitors 11 forming a memory cell are formed on the main surface of the semiconductor substrate (memory cell region M). A description of a specific method of forming this capacitor is omitted. In addition, this capacitor 11
In the present embodiment, a fin type capacitor having three fins is used, but the present invention is not limited to this, and a crown type capacitor or the like may be applied.

【００７２】次に、図８に示すように、キャパシタ１１
が形成された半導体基板の上面に、絶縁膜（第１の絶縁
膜）１２を形成する。第１の絶縁膜１２は、例えばＳｉ
Ｏ２及びＢＰＳＧとから成る。ＳｉＯ₂膜は、１００
［ｎｍ］程度の膜厚を有し、ＣＶＤ（Chemical Vapor D
eposition）法等によって堆積される。このとき用いる
反応ガスは、例えばＳｉＨ₄とＮ₂Ｏとの混合ガスであ
る。引き続き形成されるＢＰＳＧ（Boro-Phospho Silic
ate Glass）膜は、５００［ｎｍ］程度の膜厚を有し、
ＣＶＤ法等によって堆積される。このとき用いる反応ガ
スは、例えばＴＥＯＳ（Tetraethoxysilane）ガスにリ
ン及びホウ素を添加した混合ガスである。Next, as shown in FIG.
An insulating film (first insulating film) 12 is formed on the upper surface of the semiconductor substrate on which is formed. The first insulating film 12 is, for example, Si
It consists of O2 and BPSG. SiO ₂ film is 100
CVD (Chemical Vapor D
eposition) method or the like. The reaction gas used at this time is, for example, a mixed gas of SiH ₄ and N ₂ O. Subsequent BPSG (Boro-Phospho Silic)
ate Glass) film has a film thickness of about 500 [nm],
It is deposited by the CVD method or the like. The reaction gas used at this time is, for example, a mixed gas in which phosphorus and boron are added to TEOS (Tetraethoxysilane) gas.

【００７３】次いで、メモリセル領域Ｍと周辺回路領域
Ａとの間の前記絶縁膜１２の急激な段差をなくす目的
で、その絶縁膜の上面をなだらかにする。そのために、
例えば、半導体基板１をアニールして前記絶縁膜１２を
なだらかにした後、この絶縁膜１２の表面をエッチバッ
クする。そして、再び半導体基板１をアニールする。前
記アニール処理は、例えばＮ₂とＯ₂との混合ガス中にお
いて行う。このようにして層間絶縁膜としての第１の絶
縁膜１２を形成する。Next, the upper surface of the insulating film 12 is smoothed for the purpose of eliminating a sharp step of the insulating film 12 between the memory cell region M and the peripheral circuit region A. for that reason,
For example, after the semiconductor substrate 1 is annealed to make the insulating film 12 gentle, the surface of the insulating film 12 is etched back. Then, the semiconductor substrate 1 is annealed again. The annealing treatment is performed, for example, in a mixed gas of N ₂ and O ₂ . In this way, the first insulating film 12 as an interlayer insulating film is formed.

【００７４】次に、図９に示すように、前記第１の絶縁
膜１２に、メモリセルを構成するｎＭＯＳ６の半導体領
域６Ａ２との接続孔１２ａを形成する。前記接続孔は、
例えばフォトリソグラフィー技術及びエッチング技術に
よって形成される。そして次に、前記接続孔１２ａ内に
例えばｎ形の低抵抗ポリシリコンから成る導体膜１３を
埋め込む。この導体膜１３は、例えば以下のようにして
形成される。Next, as shown in FIG. 9, a connection hole 12a with the semiconductor region 6A2 of the nMOS 6 forming the memory cell is formed in the first insulating film 12. The connection hole is
For example, it is formed by a photolithography technique and an etching technique. Then, next, a conductor film 13 made of, for example, n-type low resistance polysilicon is embedded in the connection hole 12a. The conductor film 13 is formed, for example, as follows.

【００７５】まず、第１の絶縁膜１２の上面に、例えば
ｎ形の低抵抗ポリシリコンをＣＶＤ法で堆積する。この
とき用いる反応ガスは、例えばシランガス（ＳｉＨ₄）
とフォスフィン（ＰＨ₃）との混合ガスである。続い
て、ＣＶＤ形成したポリシリコン膜をエッチバックし、
接続孔１２ａのみに導体膜、すなわちポリシリコン膜が
残るようにして形成するものである。First, for example, n-type low resistance polysilicon is deposited on the upper surface of the first insulating film 12 by the CVD method. The reaction gas used at this time is, for example, silane gas (SiH ₄ )
Is a mixed gas of phosphine (PH ₃ ). Subsequently, the polysilicon film formed by CVD is etched back,
The conductive film, that is, the polysilicon film is formed only in the connection hole 12a.

【００７６】次に、図１０に示すように、第１の絶縁膜
１２に、周辺回路を構成するｎＭＯＳ７の一方の半導体
領域７Ａ２、及びｐＭＯＳ８の一方の半導体領域８Ａ１
との接続孔１２ｂを形成する。この接続孔１２ｂは、例
えばフォトリソグラフィー技術及びエッチング技術によ
って形成する。Next, as shown in FIG. 10, in the first insulating film 12, one semiconductor region 7A2 of the nMOS 7 and one semiconductor region 8A1 of the pMOS 8 constituting the peripheral circuit are formed.
To form a connection hole 12b. The connection hole 12b is formed by, for example, a photolithography technique and an etching technique.

【００７７】次に、図１１、及び図１２に示すように、
メモリセル回路を構成するためのビット線１４Ｂ、及び
周辺回路を構成するための第１の導体層１４を形成す
る。第１の導体層１４は、本発明の特徴とする構成要素
であり、以下のような方法によって形成される。Next, as shown in FIG. 11 and FIG.
A bit line 14B for forming a memory cell circuit and a first conductor layer 14 for forming a peripheral circuit are formed. The first conductor layer 14 is a constituent element that characterizes the present invention, and is formed by the following method.

【００７８】まず、図１１に示すように、接続孔１２ｂ
を有する第１の絶縁膜１２の主面に、例えばチッ化チタ
ン（ＴｉＮ）から成る金属膜１４ａをイオンスパッタリ
ング法により堆積する。若しくは、チタン（Ｔｉ）をイ
オンスパッタリング法により堆積し、窒素（Ｎ₂）雰囲
気中で熱処理をしてＴｉＮ膜１４ａを形成する方法を用
いても良い。この方法を用いた場合、堆積した金属膜と
半導体領域との接続部において、Ｔｉが半導体領域に拡
散し、コンタクト抵抗を低減することができる。前記Ｔ
ｉＮ膜１４ａは、約５０［ｎｍ］程度の膜厚を有する。
次に、例えばタングステン（Ｗ）から成る金属膜１４ｂ
を形成する。そのためにまず、Ｗ膜をイオンスパッタリ
ング法により堆積する。そして、引き続き、ＣＶＤ法に
よりＷ膜を堆積する。これらのＷ膜はそれぞれ約１５０
［ｎｍ］程度の膜厚を有する。前者のイオンスパッタリ
ング法によるＷ膜は、接続孔１２ｂ内へのカバレージを
良好にした下地膜としての役目をなす。First, as shown in FIG. 11, the connection hole 12b is formed.
A metal film 14a made of, for example, titanium nitride (TiN) is deposited on the main surface of the first insulating film 12 having the above by the ion sputtering method. Alternatively, a method of depositing titanium (Ti) by an ion sputtering method and performing heat treatment in a nitrogen (N ₂ ) atmosphere to form the TiN film 14a may be used. When this method is used, Ti diffuses into the semiconductor region at the connection between the deposited metal film and the semiconductor region, and the contact resistance can be reduced. The T
The iN film 14a has a film thickness of about 50 [nm].
Next, a metal film 14b made of, for example, tungsten (W)
To form Therefore, first, a W film is deposited by the ion sputtering method. Then, subsequently, a W film is deposited by the CVD method. Each of these W films is about 150
It has a film thickness of about [nm]. The former W film formed by the ion sputtering method serves as a base film with good coverage into the contact hole 12b.

【００７９】次に、本実施例においては、前記タングス
テン膜１４ｂの上にＴｉＮから成る膜１４ｃを例えばイ
オンスパッタリング法により形成する。このＴｉＮ膜１
４ｃは約５０［ｎｍ］程度の膜厚を有し、後述するよう
に本発明の目的を達成するために形成されたものであ
る。すなわち、このＴｉＮ膜１４は反射防止膜としての
機能を有する。続いて、フォトレジストをその上面に塗
布し、フォトリソグラフィ技術によりフォトレジストを
パターニングする。Next, in the present embodiment, a film 14c made of TiN is formed on the tungsten film 14b by, for example, the ion sputtering method. This TiN film 1
4c has a film thickness of about 50 [nm] and is formed to achieve the object of the present invention as described later. That is, the TiN film 14 has a function as an antireflection film. Subsequently, a photoresist is applied on the upper surface and the photoresist is patterned by the photolithography technique.

【００８０】次に、図１２に示すように、残されたフォ
トレジストＲのパターンと整合するように、ＴｉＮ膜１
４ａ、１４ｃ及びＷ膜１４ｂをドライエッチング法等に
よりパターニングする。ＴｉＮ膜及びＷ膜は、段階的に
エッチングしてもよいし、連続的にエッチングしてもよ
い。例えば、ＴｉＮ膜とＷ膜を段階的にエッチングする
場合、まずＴｉＮ膜を例えばＢＣｌ₃とＣｌ₂との混合ガ
スを用い、約４０［℃］の雰囲気中でドライエッチング
する。そして、Ｗ膜を例えば、ＳＦ₆とＮ₂との混合ガス
を用いて、約−１０〜−３０［℃］の雰囲気中でドライ
エッチングする。一方、例えば、ＴｉＮ膜とＷ膜を連続
的にエッチングする場合、例えばＳＦ₆とＢＣｌ₃との混
合ガスを用いて、約１０［℃］の雰囲気中でドライエッ
チングする。Next, as shown in FIG. 12, the TiN film 1 is formed so as to match the pattern of the remaining photoresist R.
4a, 14c and the W film 14b are patterned by a dry etching method or the like. The TiN film and the W film may be etched stepwise or continuously. For example, when the TiN film and the W film are etched stepwise, the TiN film is first dry-etched in an atmosphere of about 40 [° C.] using a mixed gas of BCl ₃ and Cl ₂ . Then, the W film is dry-etched, for example, using a mixed gas of SF ₆ and N _{2 in} an atmosphere of about −10 to −30 [° C.]. On the other hand, for example, when the TiN film and the W film are continuously etched, for example, dry etching is performed in an atmosphere of about 10 [° C.] using a mixed gas of SF ₆ and BCl ₃ .

【００８１】次いで、フォトレジストＲのみをアッシン
グにより除去する。以上のようにして、メモリセル回路
を構成するためのビット線１４Ｂを形成すると同時に、
周辺回路を構成するための第１の導体層１４が形成され
る。Then, only the photoresist R is removed by ashing. As described above, at the same time when the bit line 14B for forming the memory cell circuit is formed,
A first conductor layer 14 for forming a peripheral circuit is formed.

【００８２】次に、図１３に示すように、前記ビット線
１４Ｂ及び第１の導体層１４の上面に層間絶縁膜（第２
の絶縁膜）１５を形成する。第２の絶縁膜１５は例えば
次のように形成される。Next, as shown in FIG. 13, an interlayer insulating film (second layer) is formed on the upper surfaces of the bit line 14B and the first conductor layer 14.
Insulating film) 15 is formed. The second insulating film 15 is formed as follows, for example.

【００８３】まず、半導体基板上に、例えばＳｉＯ２か
ら成る絶縁膜１５ａをＣＶＤ法によって堆積する。この
膜厚は２００［ｎｍ］である。このとき用いる反応ガス
は、例えばＴＥＯＳとヘリウム（Ｈｅ）とＯ２との混合
ガスである。続いて絶縁膜１５ａ上に、例えばＳＯＧ
（Spin On Glass）膜１５ｂを塗布する。この膜厚は３
００［ｎｍ］である。その後、その２層構造の絶縁膜の
上部をエッチバックすることにより、その上面をなだら
かにする。続いて、ＳＯＧ膜１５ｂの上面に、例えばＳ
ｉＯ２から成る絶縁膜１５ｃをＣＶＤ法により堆積す
る。この膜厚は２００［ｎｍ］である。このとき用いる
反応ガスは、例えばＴＥＯＳとＨｅとＯ２との混合ガス
である。上層配線のパターニング精度向上のために、例
えば、ＣＭＰ技術の採用により第２の絶縁膜１５上面を
平坦化する。このＣＭＰはＳＯＧ膜１５ｂに対して行わ
れる。このように平坦化を行った場合、上層配線のフォ
トリソグラフィーの精度向上、すなわち露光時のフォー
カスマージンを向上し、さらにフォトレジストパターン
の形状不良を防止する。また、配線ピッチの微細化、信
頼性の向上が図れる。First, the insulating film 15a made of, for example, SiO2 is deposited on the semiconductor substrate by the CVD method. This film thickness is 200 [nm]. The reaction gas used at this time is, for example, a mixed gas of TEOS, helium (He), and O2. Then, on the insulating film 15a, for example, SOG
A (Spin On Glass) film 15b is applied. This film thickness is 3
It is 00 [nm]. After that, the upper surface of the insulating film having the two-layer structure is etched back to make the upper surface smooth. Then, on the upper surface of the SOG film 15b, for example, S
An insulating film 15c made of iO2 is deposited by the CVD method. This film thickness is 200 [nm]. The reaction gas used at this time is, for example, a mixed gas of TEOS, He, and O2. In order to improve the patterning accuracy of the upper layer wiring, the upper surface of the second insulating film 15 is flattened by employing, for example, the CMP technique. This CMP is performed on the SOG film 15b. When the flattening is performed in this manner, the accuracy of the photolithography of the upper layer wiring is improved, that is, the focus margin at the time of exposure is improved, and the defective shape of the photoresist pattern is prevented. Further, the wiring pitch can be made finer and the reliability can be improved.

【００８４】次に、図１４に示すように、第２の絶縁膜
１５に、第１の導体層１４と第２の導体層と電気的接続
を行うための接続孔１５ｄ１，１５ｄ２を形成する。そ
のため、第２の絶縁膜１５上にフォトレジストＲを塗布
し、フォトリソグラフィー技術を用いてパターニングす
る。そして、パターニングされたフォトレジストＲをエ
ッチングマスクに、ドライエッチング法によりメモリセ
ル領域Ｍ及び周辺回路領域Ａに位置した第２の絶縁膜１
５をエッチングし、接続孔１５ｄ１、１５ｄ２を同時に
形成する。エッチングガスとしては、例えばＣＦ₄とＣ
ＨＦ₃とＡｒとの混合ガスが用いられる。Next, as shown in FIG. 14, connection holes 15d1 and 15d2 for electrically connecting the first conductor layer 14 and the second conductor layer are formed in the second insulating film 15. Therefore, a photoresist R is applied on the second insulating film 15 and patterned by using a photolithography technique. Then, using the patterned photoresist R as an etching mask, the second insulating film 1 located in the memory cell region M and the peripheral circuit region A is dry-etched.
5 is etched to form the connection holes 15d1 and 15d2 at the same time. As the etching gas, for example, CF ₄ and C
A mixed gas of HF ₃ and Ar is used.

【００８５】次に、図１５、及び図１６に示すように、
第２の導体層１６を形成する。図１５に示すように、第
２の導体層１６は、例えば下方から順に、タングステン
（Ｗ）膜１６ａ、アルミニウム（Ａｌ）膜１６ｂ、そし
て最上面はチッ化チタン（ＴｉＮ）膜１６ｃから成り、
以下のような方法で形成される。Next, as shown in FIG. 15 and FIG.
The second conductor layer 16 is formed. As shown in FIG. 15, the second conductor layer 16 is composed of, for example, a tungsten (W) film 16a, an aluminum (Al) film 16b, and a titanium nitride (TiN) film 16c on the uppermost surface in order from the bottom.
It is formed by the following method.

【００８６】まず、例えば、タングステン（Ｗ）から成
る金属膜１６ａを形成する。前記第２の絶縁膜１５に設
けられた接続孔内における金属膜のカバレージ向上のた
めに、この金属膜１６ａは、イオンスパッタリング法に
より堆積される。この膜厚は、約５０［ｎｍ］程度であ
る。続いて、Ｗ膜をＣＶＤ法により堆積する。この膜厚
は約１００［ｎｍ］程度である。次に、例えばＡｌから
成る金属膜１６ｂをＣＶＤ法により堆積する。この膜厚
は、約４００［ｎｍ］程度である。次に、第１の導体膜
と同様の目的で、反射防止膜として、例えばＴｉＮから
成る金属膜１６ｃをイオンスパッタリング法により堆積
する。この膜厚は、約５０［ｎｍ］程度である。そし
て、図１６に示すように、第１の導体層１５のパターニ
ングと同様のフォトリソグラフィー及びエッチング技術
を用い、第２の導体層１６を形成する。 次に、図１７
に示すように、前記第２の導体層１６の上面に絶縁膜
（第３の絶縁膜）１７を形成する。この第３の絶縁膜１
７は、第２の絶縁膜１５と同様に形成され、ＳｉＯ２／
ＳＯＧ／ＳｉＯ２（１７ａ，１７ｂ，１７ｃ）の重ね膜
から成る。なお、ここでは、すでに第２の絶縁膜にＣＭ
Ｐを施すことにより、半導体基板主面の平坦化がされて
いるので、第３の絶縁膜にはＣＭＰを施さなくてもよ
い。次に、図示していないが、この第３の絶縁膜１７
に、第２の導体層１６との接続孔を形成する。この接続
孔は例えば前記第１の導体層１４と第２の導体層１６と
の接続孔と同様に形成される。First, a metal film 16a made of, for example, tungsten (W) is formed. The metal film 16a is deposited by an ion sputtering method in order to improve the coverage of the metal film in the connection hole formed in the second insulating film 15. This film thickness is about 50 nm. Then, a W film is deposited by the CVD method. This film thickness is about 100 nm. Next, a metal film 16b made of, for example, Al is deposited by the CVD method. This film thickness is about 400 [nm]. Next, for the same purpose as the first conductor film, a metal film 16c made of, for example, TiN is deposited by an ion sputtering method as an antireflection film. This film thickness is about 50 nm. Then, as shown in FIG. 16, the second conductor layer 16 is formed by using the same photolithography and etching technique as the patterning of the first conductor layer 15. Next, FIG.
As shown in, an insulating film (third insulating film) 17 is formed on the upper surface of the second conductor layer 16. This third insulating film 1
7 is formed in the same manner as the second insulating film 15, and is made of SiO2 /
It is composed of a laminated film of SOG / SiO2 (17a, 17b, 17c). Incidentally, here, the CM is already formed on the second insulating film.
Since the main surface of the semiconductor substrate is flattened by applying P, it is not necessary to apply CMP to the third insulating film. Next, although not shown, this third insulating film 17
Then, a connection hole with the second conductor layer 16 is formed. This connection hole is formed, for example, similarly to the connection hole between the first conductor layer 14 and the second conductor layer 16.

【００８７】次に、図１８に示すように、第３の導体層
１８を形成する。第３の導体層１８は、例えば第２の導
体層１６と同様にして形成される。Next, as shown in FIG. 18, the third conductor layer 18 is formed. The third conductor layer 18 is formed similarly to the second conductor layer 16, for example.

【００８８】そして図１９に示すように、半導体基板の
上面に第３の導体層１８を被覆するように、表面保護膜
１９を形成する。この表面保護膜１９は例えば、約６０
０［ｎｍ］程度の膜厚を有するＳｉＯ２から成り、ＣＶ
Ｄ法によって堆積する。反応ガスは、例えばＴＥＯＳと
ＨｅとＯ₂との混合ガスである。Then, as shown in FIG. 19, a surface protective film 19 is formed on the upper surface of the semiconductor substrate so as to cover the third conductor layer 18. The surface protection film 19 is, for example, about 60
CV is composed of SiO2 having a film thickness of about 0 [nm].
It is deposited by the D method. The reaction gas is, for example, a mixed gas of TEOS, He and O ₂ .

【００８９】以上が、本発明の半導体集積回路装置の製
造方法の具体的一実施例である。本実施例においては、
第１の導体層１４（及びビット線１４Ｂ）を構成するＷ
膜１４ｂの上面がＴｉＮ膜１４ｃで被覆されている。こ
れによって図１２に示した第１の導体層１４パターニン
グ時、次のような作用効果が得られる。The above is a specific example of the method for manufacturing a semiconductor integrated circuit device of the present invention. In this embodiment,
W constituting the first conductor layer 14 (and the bit line 14B)
The upper surface of the film 14b is covered with the TiN film 14c. As a result, the following effects can be obtained when patterning the first conductor layer 14 shown in FIG.

【００９０】発明者等は、ＢＡＲＣ膜とＴｉＮ反射防止
膜との比較を行った。その結果を図２０に示す。以下、
図２０に示した比較データに基づいて本発明の作用効果
を説明する。The inventors compared the BARC film with the TiN antireflection film. The result is shown in FIG. Less than,
The effects of the present invention will be described based on the comparison data shown in FIG.

【００９１】第１に、ＴｉＮの反射率は３０％と、タン
グステンの反射率６０％に比較して低い。このため、フ
ォトレジスト露光（投影露光）時のハレーションの防
止、すなわち、レジストの下地膜（第１の導体層１４）
の段差（凹凸）があっても、その下地膜表面は反射率の
低いＴｉＮ膜で構成されているため、乱反射による定在
波を低減することができる。そしてさらに、フォーカス
マージンの向上に寄与する。つまり、レジスト膜厚バラ
ツキに対するエッチングバラツキの許容範囲が拡大され
る。よって、図２１（ａ）に示すフォトレジストＲの加
工精度が向上する。なお、図２１中、下地導体膜のＴｉ
Ｎ膜（１４ａ）は省略されている。First, the reflectance of TiN is 30%, which is lower than the reflectance of 60% of tungsten. For this reason, halation during photoresist exposure (projection exposure) is prevented, that is, the resist base film (first conductor layer 14).
Even if there is a step (unevenness), since the surface of the underlying film is made of a TiN film having a low reflectance, the standing wave due to diffused reflection can be reduced. Further, it contributes to the improvement of the focus margin. That is, the allowable range of etching variation with respect to resist film thickness variation is expanded. Therefore, the processing accuracy of the photoresist R shown in FIG. In addition, in FIG. 21, Ti of the underlying conductor film is
The N film (14a) is omitted.

【００９２】第２に、フォトレジストに対するＴｉＮの
エッチング選択比は約４と、従来のＢＡＲＣ膜のエッチ
ング選択比の約１に比べ高い。また、ＴｉＮのエッチン
グ時間は約１０秒と、従来のＢＡＲＣ膜加工時間の約１
８０秒に比べ短い。よって、図２１（ｂ）に示すＴｉＮ
膜エッチング時に、フォトレジストの寸法シフト及びレ
ジストロスが小さく、ＴｉＮ膜１４ｃのパターニング精
度が向上する。また、加工時間が短いため、スループッ
トが向上する。Second, the etching selection ratio of TiN to the photoresist is about 4, which is higher than the etching selection ratio of the conventional BARC film of about 1. In addition, the etching time of TiN is about 10 seconds, which is about 1 of the conventional BARC film processing time.
Shorter than 80 seconds. Therefore, the TiN shown in FIG.
During the film etching, the dimensional shift of the photoresist and the resist loss are small, and the patterning accuracy of the TiN film 14c is improved. Moreover, since the processing time is short, the throughput is improved.

【００９３】第３に、タングステンに対するＴｉＮのエ
ッチング選択比は約５と、フォトレジスト（ＢＡＲＣ
膜）のエッチング選択比約２に比べ高い。よって、図２
１（ｃ）に示すように、タングステン膜１４ｂのエッチ
ングマスクとなるフォトレジストＲ及びＴｉＮ膜１４ｃ
の削れＳが生じないため、第１の導体膜１４のパターニ
ング精度が向上する。Third, the etching selection ratio of TiN to tungsten is about 5, and the photoresist (BARC
The etching selectivity of the film is higher than about 2. Therefore, FIG.
As shown in FIG. 1 (c), the photoresist R and the TiN film 14c serving as an etching mask for the tungsten film 14b.
Since the scraping S is not generated, the patterning accuracy of the first conductor film 14 is improved.

【００９４】また第４に、特にＷ膜１４ｂとＴｉＮ１膜
４ｃとを連続的に加工した場合は、１台の装置で加工が
可能なため、スループットの向上、さらに、例えばプラ
ズマエッチングの場合、ＴｉＮ膜エッチングから、Ｗ膜
エッチング移行時に、発生させたプラズマを切ることが
ないため、プラズマ中に浮遊する異物が半導体基板に降
り注ぐことがなく、異物の低減という効果も得られる。Fourth, in particular, when the W film 14b and the TiN1 film 4c are continuously processed, the processing can be performed by one apparatus, so that the throughput can be improved. Since the generated plasma is not cut off during the transition from the film etching to the W film etching, foreign substances floating in the plasma do not fall onto the semiconductor substrate, and the effect of reducing foreign substances can be obtained.

【００９５】さらに、本実施例では、第１の導体層１４
の上面がＴｉＮ膜１４ｃで構成されているので、第２の
絶縁膜１５エッチング時に次のような効果が得られる。
この効果を示した模式図を図２２に示す。Further, in this embodiment, the first conductor layer 14
Since the upper surface of is composed of the TiN film 14c, the following effects are obtained when the second insulating film 15 is etched.
A schematic diagram showing this effect is shown in FIG.

【００９６】第１に、図２２に示すように、ＴｉＮ膜１
４ｃに対する絶縁膜のエッチング選択比が高いので、孔
底部に露出させる第１の導体層１４を過剰に削ることが
ない。すなわち、ＴｉＮ膜１４ｃがエッチングストッパ
として役目をはたす。First, as shown in FIG. 22, the TiN film 1
Since the etching selection ratio of the insulating film to 4c is high, the first conductor layer 14 exposed at the bottom of the hole is not excessively shaved. That is, the TiN film 14c serves as an etching stopper.

【００９７】第２に、図２２に示すように、孔底部に露
出したＴｉＮとエッチングガスが反応してチッ素化合物
５０を生成し、このチッ素化合物５０が側壁に付着して
側壁を保護するため、接続孔の孔径ｄ１が過剰に広がら
ない。Secondly, as shown in FIG. 22, the TiN exposed at the bottom of the hole reacts with the etching gas to generate a nitrogen compound 50, and this nitrogen compound 50 adheres to the side wall to protect the side wall. Therefore, the hole diameter d1 of the connection hole does not spread excessively.

【００９８】第３に、接続孔の開口部ｄ１が広がらない
ため、配線接続孔５１と上層配線１６との合わせ余裕１
１が、設計段階１と変わらずにとれる。Third, since the opening d1 of the connection hole does not widen, the alignment margin 1 between the wiring connection hole 51 and the upper layer wiring 16 is 1
1 can be taken as in the design stage 1.

【００９９】ところで、本実施例のように前記第１の絶
縁膜１２が平坦化されている場合、メモリセル領域Ｍ
と、周辺回路領域Ａでは、接続孔のアスペクト比が異な
る。このアスペクト比の異なる接続孔を同時エッチング
により形成する場合、アスペクト比の高い孔の開口を確
保しつつ、アスペクト比の低い孔の過剰開口を抑制する
ことが課題となっていた。本実施例では、接続する導体
層の上部がＴｉＮで構成されているため、上記のような
理由で、この課題を解決することが出来る。すなわち、
接続孔の側壁を保護し、その接続孔の過剰エッチングを
抑制することが出来る。この効果を示した模式図を図２
３（ａ）に示す。すなわち、接続孔の側壁を保護し、そ
の接続孔の過剰エッチングを抑制することができる。し
たがって、本実施例では、アスペクト比の異なる接続孔
を同時エッチング処理によって形成することができ、製
造工程の増加を防ぐことができる。By the way, when the first insulating film 12 is flattened as in this embodiment, the memory cell region M
And the peripheral circuit region A has different aspect ratios of the connection holes. When forming the connection holes having different aspect ratios by the simultaneous etching, it has been a problem to suppress the excessive opening of the holes having the low aspect ratio while ensuring the openings of the holes having the high aspect ratio. In this embodiment, since the upper portion of the conductor layer to be connected is made of TiN, this problem can be solved for the above reason. That is,
It is possible to protect the sidewall of the connection hole and suppress excessive etching of the connection hole. A schematic diagram showing this effect is shown in FIG.
3 (a). That is, the sidewall of the connection hole can be protected and excessive etching of the connection hole can be suppressed. Therefore, in this embodiment, the connection holes having different aspect ratios can be formed by the simultaneous etching process, and the increase in the manufacturing process can be prevented.

【０１００】なお、上述の作用効果は、アルミニウム
（Ａl）の如きＴｉＮ，Ｗ，Ｍｏよりも低抵抗率を有す
る金属膜から成る第２の導体層及び第３の導体層におい
ても同様に達成し得るものである。The above-described effects can be similarly achieved in the second conductor layer and the third conductor layer which are made of a metal film such as aluminum (Al) having a resistivity lower than that of TiN, W and Mo. I will get it.

【０１０１】[0101]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明する。The effects obtained by the typical ones of the inventions disclosed by the present application will be briefly described.

【０１０２】１）高融点金属等から成る導体膜、及び接
続孔パターニング時の、フォトリソグラフィー精度を向
上することができる。1) It is possible to improve the accuracy of photolithography at the time of patterning a conductor film made of a refractory metal or the like and a contact hole.

【０１０３】２）高融点金属等から成る導体膜の加工精
度を上げることができる。2) The processing accuracy of the conductor film made of a high melting point metal or the like can be improved.

【０１０４】３）アスペクト比の異なる接続孔形成時に
おいて、アスペクト比の高い孔の開口性の確保しつつ、
アスペクト比の低い孔の下地膜削れ、及び側壁削れを抑
制することができる。すなわち、アスペクト比の高い孔
の孔底部において、下層部材を露出させる程度にエッチ
ングを加えても、アスペクト比の低い孔の孔底部の過剰
エッチング、及び側壁削れを防止できる。3) When forming connection holes having different aspect ratios, while ensuring the openability of the holes having a high aspect ratio,
It is possible to suppress the scraping of the base film and the scraping of the side wall of the hole having a low aspect ratio. That is, even if etching is applied to the hole bottom of the hole having a high aspect ratio to the extent that the lower layer member is exposed, it is possible to prevent excessive etching of the hole bottom of the hole having a low aspect ratio and side wall abrasion.

【０１０５】４）高融点金属から成る導体膜、及び接続
孔の寸法加工精度を向上し、接続孔と上層導体膜との合
わせ余裕を向上することができる。4) The dimensional accuracy of the conductor film made of a high melting point metal and the connection hole can be improved, and the alignment margin between the connection hole and the upper conductor film can be improved.

【０１０６】５）アスペクト比の異なる接続膜の絶縁膜
を同時エッチングによって形成でき、製造工程の大幅な
増加を防ぐことができる。5) The insulating films of connection films having different aspect ratios can be formed by simultaneous etching, and a large increase in manufacturing process can be prevented.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。FIG. 1 is a cross-sectional view of essential parts of a semiconductor integrated circuit device that is an embodiment of the present invention.

【図２】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。FIG. 2 is a cross-sectional view of essential parts of a semiconductor substrate during a manufacturing process of the semiconductor integrated circuit device of FIG.

【図３】図２に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。3 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 2;

【図４】図３に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。4 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 3;

【図５】図４に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。5 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 4;

【図６】図５に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。6 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 5;

【図７】図６に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。7 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 6;

【図８】図７に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。8 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 7;

【図９】図８に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。9 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 8;

【図１０】図９に続く図１の半導体集積回路装置の製造
工程中における半導体基板の要部断面図である。10 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 9;

【図１１】図１０に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。11 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 10;

【図１２】図１１に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。12 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 11;

【図１３】図１２に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。13 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1, following FIG. 12;

【図１４】図１３に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。14 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 13;

【図１５】図１４に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。15 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 14;

【図１６】図１５に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。16 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1, following FIG. 15;

【図１７】図１６に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。17 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1 subsequent to FIG. 16;

【図１８】図１７に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。18 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1, following FIG. 17;

【図１９】図１８に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。19 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step of the semiconductor integrated circuit device of FIG. 1, following FIG. 18;

【図２０】従来使用されたＢＲＡＣ膜と本発明のＴｉＮ
反射防止膜の比較を示す比較図である。FIG. 20: Conventionally used BRAC film and TiN of the present invention
It is a comparison figure which shows the comparison of an antireflection film.

【図２１】（ａ）〜（ｃ）は本発明を適用した場合の、
導体層のエッチングのメカニズムを示す断面図である。21 (a) to 21 (c) are diagrams when the present invention is applied,
It is sectional drawing which shows the mechanism of etching of a conductor layer.

【図２２】本発明を適用した場合の、接続孔と上層配線
との合わせ余裕に関する模式図及びその断面図。22A and 22B are a schematic view and a cross-sectional view of the alignment margin between a connection hole and an upper layer wiring when the present invention is applied.

【図２３】本発明を適用した場合の、アスペクト比の異
なる接続孔が層間絶縁膜に形成された半導体集積回路装
置の要部断面図。FIG. 23 is a cross-sectional view of essential parts of a semiconductor integrated circuit device in which connection holes having different aspect ratios are formed in an interlayer insulating film when the present invention is applied.

【図２４】（ａ）〜（ｃ）は従来方法における導体層の
エッチングのメカニズムを示す断面図である。24 (a) to (c) are cross-sectional views showing a mechanism of etching a conductor layer in a conventional method.

【図２５】従来の技術を適用した場合の、アスペクト比
の異なる接続孔が層間絶縁膜に形成された半導体集積回
路装置の要部断面図。FIG. 25 is a cross-sectional view of a main part of a semiconductor integrated circuit device in which connection holes having different aspect ratios are formed in an interlayer insulating film when a conventional technique is applied.

【図２６】設計段階における接続孔と上層配線との合わ
せ余裕に関する模式図。FIG. 26 is a schematic view of the alignment allowance between the connection hole and the upper layer wiring in the design stage.

【図２７】従来の技術を適用した場合の、接続孔と上層
配線との合わせ余裕に関する模式図及びその断面図。27A and 27B are a schematic view and a cross-sectional view of the alignment margin between the connection hole and the upper layer wiring when the conventional technique is applied.

【符号の説明】[Explanation of symbols]

Ｍ．．．メモリセル領域 Ａ．．．周辺回路領域 ｌ．．．半導体基板 ２ｐ．．ｐウェル ２ｎ．．ｎウェル ３．．．フィールド絶縁膜 ４ｐ．．ｐ形チャネルストッパ層 ４ｎ．．ｎ形チャネルストッパ層 ５ｐ．．ｐ形半導体領域 ５ｎ．．ｎ形半導体領域 ６．．．メモリセル領域に形成されたｎＭＯＳ ６ａ１、６ａ２．．．ｎ形低濃度半導体領域 ６Ａ１、６Ａ２．．ｎ形高濃度半導体領域 ６ｂ．．ゲート電極 ６ｃ．．ゲート絶縁膜 ７．．．周辺回路領域に形成されたｎＭＯＳ ７ａ１、７ａ２．．．ｎ形低濃度半導体領域 ７Ａ１、７Ａ２．．ｎ形高濃度半導体領域 ７ｂ．．ゲート電極 ７ｃ．．ゲート絶縁膜 ８．．．周辺回路領域に形成されたｐＭＯＳ ８ａ１、８ａ２．．ｐ形低濃度半導体領域 ８Ａ１，８Ａ２．．ｐ形高濃度半導体領域 ８ｂ．．ゲート電極 ８ｃ．．ゲート絶縁膜 ９．．．絶縁膜 １０．．サイドウォール １１．．キャパシタ １１ａ１，１１ａ２．．キャパシタ用電極 １１ｂ．キャパシタ用絶縁膜 １２．．第１の絶縁膜 １２ａ，１２ｂ．．第１の絶縁膜の接続孔 １３．．導体膜 １４．．第１の導体層 １４ａ〜１４ｃ．．金属膜 １５ 第２の絶縁膜 １５ａ〜１５ｃ．．絶縁膜 １５ｄ，１５ｄ１，１５ｄ２．．第２の絶縁膜の接続孔 １６．．第２の導体層 １６ａ〜１６ｃ．．金属膜 １７．．第３の絶縁膜 １７ａ〜１７ｃ．．絶縁膜 １８ 第２の導体層 １８ａ〜１８ｃ．．金属膜 １９．．表面保護膜 ５０．．窒素化合物 ５１．．接続孔 ５２ａ，５２ｂ．．従来のＷで構成された第１の導体層 ５２ｃ．．第１の導体層の過剰エッチング部 Ｒ．．．フォトレジスト（マスク） Ｅ．．．従来のＷで構成された第１の導体層の肩部削れ Ｓ．．．本発明の上層がＴｉＮで構成された第１の導体
層の肩部削れ ｄ．．．設計段階の接続孔開口径 ｄ１．．本発明を適用した場合の接続孔開口径 ｄ２．．従来の技術を適用した場合の接続孔開口径 １．．．設計段階の接続孔と上層配線との合わせ余裕 １１．．本発明を適用した場合の接続孔と上層配線との
合わせ余裕 １２．．従来の技術を適用した場合の接続孔と上層配線
との合わせ余裕M. . . Memory cell area A. . . Peripheral circuit area l. . . Semiconductor substrate 2p. . p-well 2n. . n-well 3. . . Field insulating film 4p. . p-type channel stopper layer 4n. . n-type channel stopper layer 5p. . p-type semiconductor region 5n. . n-type semiconductor region 6. . . NMOS 6a1, 6a2. . . n-type low-concentration semiconductor regions 6A1, 6A2. . n-type high-concentration semiconductor region 6b. . Gate electrode 6c. . Gate insulating film 7. . . NMOSs 7a1, 7a2. Formed in the peripheral circuit region. . . n-type low-concentration semiconductor regions 7A1, 7A2. . n-type high-concentration semiconductor region 7b. . Gate electrode 7c. . Gate insulating film 8. . . PMOSs 8a1, 8a2. Formed in the peripheral circuit region. . p type low concentration semiconductor regions 8A1, 8A2. . p-type high concentration semiconductor region 8b. . Gate electrode 8c. . Gate insulating film 9. . . Insulating film 10. . Side wall 11. . Capacitors 11a1, 11a2. . Electrode for capacitor 11b. Insulating film for capacitors 12. . First insulating film 12a, 12b. . Connection hole of first insulating film 13. . Conductor film 14. . First conductor layers 14a-14c. . Metal film 15 Second insulating film 15a to 15c. . Insulating film 15d, 15d1, 15d2. . Connection hole for second insulating film 16. . Second conductor layers 16a to 16c. . Metal film 17. . Third insulating film 17a to 17c. . Insulating film 18 Second conductor layer 18a-18c. . Metal film 19. . Surface protective film 50. . Nitrogen compound 51. . Connection holes 52a, 52b. . First conductor layer 52c. Made of conventional W . Excessively etched portion of first conductor layer . . Photoresist (mask) E. . . Scraped shoulder of the first conductor layer made of conventional W. S. . . Shoulder scraping of the first conductor layer whose upper layer of the present invention is composed of TiN d. . . Connection hole opening diameter at the design stage d1. . Connection hole opening diameter when the present invention is applied d2. . Connection hole opening diameter when conventional technology is applied 1. . . Alignment margin between connection hole and upper layer wiring at the design stage 11. . 12. Alignment margin between connection hole and upper layer wiring when the present invention is applied . Alignment margin between connection hole and upper layer wiring when conventional technology is applied

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鳥居 善三 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 大平 義和 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 松井 剛 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 早川 崇 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 大塚 実 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西村 美智夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 田中 道夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Zenzo Torii 2326 Imai, Ome-shi, Tokyo, Hitachi, Ltd. Device Development Center (72) Yoshikazu Ohira 2326 Imai, Ome, Tokyo, Hitachi Device Development In-center (72) Inventor Takeshi Matsui 2350 Kihara, Miura-mura, Inashiki-gun, Ibaraki Nihon Textus Instruments Co., Ltd. (72) Inventor Takashi Hayakawa 2350 Kihara, Miura-mura, Inashiki-gun, Ibaraki Nippon Textile Instruments Co., Ltd. ) Inventor Minoru Otsuka 2350 Mihara-mura, Inasaki-gun, Ibaraki Prefecture Japan Textile Instruments Co., Ltd. (72) Inventor Michio Nishimura 2350 Miura-mura, Kihara, Inashiki-gun, Ibaraki Prefecture (72) Inventor Tanaka Michio Miura-mura, Inashiki-gun, Ibaraki Hara 2350 Inside Nippon Textile Instruments Co., Ltd.

Claims (16)

【特許請求の範囲】[Claims] 【請求項１】高融点金属膜の上面が、その高融点金属膜
より低反射率を有する導体膜で構成されている第１の導
体層と、前記第１の導体層上に接続孔が形成された絶縁
膜と、前記接続孔に位置した前記第１の導体層部分と接
続する第２の導体層とを有することを特徴とする半導体
集積回路装置。1. A first conductor layer having an upper surface of a refractory metal film formed of a conductor film having a reflectance lower than that of the refractory metal film, and a connection hole formed on the first conductor layer. And a second conductor layer that is connected to the first conductor layer portion located in the connection hole. 【請求項２】キャパシタとＭＩＳＦＥＴとから成る複数
のメモリセルで構成されるメモリセル領域と、複数のＭ
ＩＳＦＥＴで構成される周辺回路領域とを有するダイナ
ミック型半導体記憶装置において、前記メモリセル領域
及び周辺回路領域を被覆する第１の絶縁膜と、前記メモ
リセル領域上の第１の絶縁膜及び前記周辺回路領域上の
第１の絶縁膜の上に形成された、高融点金属膜及びその
高融点金属膜の上面がその高融点金属膜よりも低反射率
を有する導体膜で構成された複数の第１の導体層と、前
記メモリセル領域及び前記周辺回路領域におけるそれぞ
れの前記第１の導体層上に接続孔が形成された第２の絶
縁膜と、前記それぞれの接続孔に位置した前記第１の導
体層部分とそれぞれ接続する第２の導体層とを有するこ
とを特徴とする半導体集積回路装置。2. A memory cell region comprising a plurality of memory cells each comprising a capacitor and a MISFET, and a plurality of M cells.
In a dynamic semiconductor memory device having a peripheral circuit region composed of ISFETs, a first insulating film covering the memory cell region and the peripheral circuit region, a first insulating film on the memory cell region and the periphery A refractory metal film formed on the first insulating film on the circuit region, and a plurality of refractory metal films each having an upper surface formed of a conductor film having a reflectance lower than that of the refractory metal film. One conductor layer, a second insulating film having a connection hole formed on each of the first conductor layers in the memory cell region and the peripheral circuit region, and the first insulating film located in each of the connection holes. And a second conductor layer connected to each of the conductor layer parts of the semiconductor integrated circuit device. 【請求項３】請求項１または請求項２に記載の半導体集
積回路装置において、前記高融点金属膜は、タングステ
ン膜であることを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1 or 2, wherein the refractory metal film is a tungsten film. 【請求項４】請求項１または請求項２に記載の半導体集
積回路装置において、前記低反射率の導体膜は、チッ化
チタン膜であることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein the low reflectance conductor film is a titanium nitride film. 【請求項５】請求項１または請求項２に記載の半導体集
積回路装置において、前記高融点金属膜はタングステン
膜であって、前記低反射率の導体膜はチッ化チタン膜で
あることを特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1 or 2, wherein the refractory metal film is a tungsten film and the low-reflectance conductor film is a titanium nitride film. Semiconductor integrated circuit device. 【請求項６】請求項４または請求項５に記載の半導体集
積回路装置において、前記メモリセル領域における接続
孔と前記周辺回路領域における接続孔とはアスペクト比
が異なることを特徴とする半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 4, wherein the connection hole in the memory cell region and the connection hole in the peripheral circuit region have different aspect ratios. apparatus. 【請求項７】半導体基体上に、高融点金属膜とその高融
点金属膜よりも低反射率を有する導体膜とから成る積層
膜を形成する工程と、フォトリソグラフィーを用いて、
前記積層膜から成る第１の導体層をパターン形成する工
程と、前記第１の導体層上部に絶縁膜を形成する工程
と、第１の導体層上部において、前記絶縁膜にフォトリ
ソグラフィーを用いて接続孔を形成する工程と、前記接
続孔に第２の導体層を形成する工程を有することを特徴
とする半導体集積回路装置の製造方法。7. A step of forming a laminated film composed of a refractory metal film and a conductor film having a reflectance lower than that of the refractory metal film on a semiconductor substrate, and using photolithography.
Patterning a first conductor layer made of the laminated film; forming an insulating film on the first conductor layer; and using photolithography on the insulating film on the first conductor layer. A method of manufacturing a semiconductor integrated circuit device, comprising: a step of forming a connection hole; and a step of forming a second conductor layer in the connection hole. 【請求項８】キャパシタとＭＩＳＦＥＴとから成る複数
のメモリセルで構成されるメモリセル領域と、複数のＭ
ＩＳＦＥＴで構成される周辺回路領域とを有するダイナ
ミック型半導体記憶装置の製造方法において、半導体基
体に前記メモリセル領域内にメモリセル及び及び周辺回
路領域内にＭＩＳＦＥＴを形成する工程、前記メモリセ
ル領域内のメモリセル及び周辺回路領域内のＭＩＳＦＥ
Ｔを被覆するように半導体基体主面上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に高融点金属膜
と、その高融点金属膜よりも低反射率を有する導体膜と
から成る積層膜を形成する工程と、フォトリソグラフィ
ーを用いて、前記積層膜から成るメモリセル用第１の導
体層及び周辺回路用第１の導体層を形成する工程と、前
記それぞれの第１の導体層上部に絶縁膜を形成する工程
と、それぞれの第１の導体層上部において、前記絶縁膜
にフォトリソグラフィーを用いて第１、第２の接続孔を
形成する工程と、前記第１，第２の接続孔にそれぞれ第
２の導体層を形成する工程を有することを特徴とする半
導体集積回路装置の製造方法。8. A memory cell region composed of a plurality of memory cells each comprising a capacitor and a MISFET, and a plurality of M cells.
In a method of manufacturing a dynamic semiconductor memory device having a peripheral circuit region composed of ISFETs, a step of forming a memory cell in the memory cell region and a MISFET in the peripheral circuit region on a semiconductor substrate, In memory cell and peripheral circuit area
A step of forming a first insulating film on the main surface of the semiconductor substrate so as to cover T, a refractory metal film on the first insulating film, and a conductor having a reflectance lower than that of the refractory metal film A step of forming a laminated film including a film, a step of forming a first conductor layer for a memory cell and a first conductor layer for a peripheral circuit formed of the laminated film by using photolithography, and each of the first and second steps. A step of forming an insulating film on the upper part of the first conductor layer; a step of forming first and second connection holes in the insulating film on the upper part of the first conductor layer by photolithography; , A method of manufacturing a semiconductor integrated circuit device, which comprises the step of forming a second conductor layer in each of the second connection holes. 【請求項９】請求項７または請求項８に記載の半導体集
積回路装置の製造方法において、前記高融点金属膜は、
タングステン膜であることを特徴とする半導体集積回路
装置の製造方法。9. The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein the refractory metal film is
A method for manufacturing a semiconductor integrated circuit device, which is a tungsten film. 【請求項１０】請求項７または請求項８に記載の半導体
集積回路装置の製造方法において、前記低反射率の導体
膜は、チッ化チタン膜であることを特徴とする半導体集
積回路装置の製造方法。10. The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein the low reflectance conductor film is a titanium nitride film. Method. 【請求項１１】請求項７または請求項８に記載の半導体
集積回路装置の製造方法において、前記高融点金属膜
は、タングステン膜であって、前記低反射率の導体膜
は、チッ化チタン膜であることを特徴とする半導体集積
回路装置の製造方法11. The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein the refractory metal film is a tungsten film, and the low reflectance conductor film is a titanium nitride film. And a method of manufacturing a semiconductor integrated circuit device 【請求項１２】請求項１０または請求項１１に記載の半
導体集積回路装置の製造方法において、前記接続孔はア
スペクト比が異なることを特徴とする半導体集積回路装
置の製造方法。12. The method of manufacturing a semiconductor integrated circuit device according to claim 10, wherein the connection holes have different aspect ratios. 【請求項１３】請求項１０または請求項１１に記載の半
導体集積回路装置の製造方法において、前記タングステ
ン膜と、チッ化チタン膜とから成る積層膜を連続的にパ
ターニングすることにより、第１の導体層を形成するこ
とを特徴とする半導体集積回路装置の製造方法。13. The method for manufacturing a semiconductor integrated circuit device according to claim 10 or 11, wherein the stacked film including the tungsten film and the titanium nitride film is continuously patterned to form a first film. A method of manufacturing a semiconductor integrated circuit device, comprising forming a conductor layer. 【請求項１４】請求項１０または請求項１１に記載の半
導体集積回路装置の製造方法において、第１の導体層上
の絶縁膜は平坦に形成することを特徴とする半導体集積
回路装置の製造方法。14. The method for manufacturing a semiconductor integrated circuit device according to claim 10 or 11, wherein the insulating film on the first conductor layer is formed flat. . 【請求項１５】低抵抗率を有する金属膜の上面が、その
金属膜より高抵抗率でかつ低反射率を有する導体膜で構
成されている第１の導体層と、前記第１の導体層上に接
続孔が形成された絶縁膜と、前記接続孔に位置した前記
第１の導体層部分と接続する第２の導体層とを有するこ
とを特徴とする半導体集積回路装置。15. A first conductor layer in which an upper surface of a metal film having a low resistivity is composed of a conductor film having a higher resistivity and a lower reflectance than the metal film, and the first conductor layer. A semiconductor integrated circuit device, comprising: an insulating film having a connection hole formed thereon; and a second conductor layer connected to the first conductor layer portion located in the connection hole. 【請求項１６】請求項１５に記載の半導体集積回路装置
において、前記金属膜はアルミニウム膜であって、前記
低反射率の導体膜は、チッ化チタン膜であることを特徴
とする半導体集積回路装置。16. The semiconductor integrated circuit device according to claim 15, wherein the metal film is an aluminum film and the low reflectance conductor film is a titanium nitride film. apparatus.