JPH0982707A - Semiconductor device - Google Patents
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- JPH0982707A JPH0982707A JP23743195A JP23743195A JPH0982707A JP H0982707 A JPH0982707 A JP H0982707A JP 23743195 A JP23743195 A JP 23743195A JP 23743195 A JP23743195 A JP 23743195A JP H0982707 A JPH0982707 A JP H0982707A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はメッキ配線を有する
半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having plated wiring.
【０００２】[0002]
【従来の技術】近年、移動体通信分野の拡大に伴い、高
周波用半導体増幅器の需要は増加している。しかも、移
動体通信という観点から携帯性が重要視されるため、移
動体通信端末の重量を支配するバッテリーの小型化が重
要となり、移動体通信端末そのものの低消費電力化が必
須となる。低消費電力化には配線の低抵抗化による電力
損失の低減が効果的であり、低抵抗なＡｕを用いたメッ
キ配線が利用されることが多い。2. Description of the Related Art In recent years, the demand for high frequency semiconductor amplifiers has increased with the expansion of the field of mobile communications. In addition, since portability is important from the viewpoint of mobile communication, it is important to reduce the size of the battery that controls the weight of the mobile communication terminal, and to reduce the power consumption of the mobile communication terminal itself. To reduce the power consumption, it is effective to reduce the power loss by reducing the resistance of the wiring, and a plated wiring using low resistance Au is often used.
【０００３】このメッキ配線を有する従来の半導体装置
の製造工程を図８を参照して説明する。まず図示しない
半導体基板上に下層配線２を形成し、この下層配線２を
覆うようにメッキ配線用の下地金属膜４を形成する（図
８（ａ）参照）。続いて基板全面にフォトレジストの厚
膜８を塗布し、このレジスト膜８にメッキ配線用の溝を
フォトリソグラフィ技術を用いて形成する（図８（ａ）
参照）。そしてレジスト膜８に溝が形成された半導体基
板８を電解液中に浸漬して電界１５を印加することによ
って上記溝中にメッキ配線１０を成長させる。このと
き、メッキを成長させるための電界１５は電解液中の正
電極から負荷となる上記溝の底面に存在する下地金属層
４に向って一様に存在する（図８（ａ）参照）。このた
め、メッキ配線１０も上記一様な電界に沿って均一に成
長し、一般に図８（ｂ）に示すようにメッキ配線１０の
上面は下地金属４に対し平行な面となる。これにより、
レジスト８を剥離して形成されたメッキ配線１０の断面
は図８（ｃ）に示すように矩形もしくは台形となり、メ
ッキ配線１０の側面と上面との接合部１０ａには角が存
在する。A manufacturing process of a conventional semiconductor device having this plated wiring will be described with reference to FIG. First, a lower layer wiring 2 is formed on a semiconductor substrate (not shown), and a base metal film 4 for plating wiring is formed so as to cover the lower layer wiring 2 (see FIG. 8A). Subsequently, a thick film 8 of photoresist is applied to the entire surface of the substrate, and a groove for plating wiring is formed in the resist film 8 by using a photolithography technique (FIG. 8A).
reference). Then, the semiconductor substrate 8 having the groove formed in the resist film 8 is immersed in an electrolytic solution and an electric field 15 is applied to grow the plated wiring 10 in the groove. At this time, the electric field 15 for growing the plating is uniformly present from the positive electrode in the electrolytic solution toward the underlying metal layer 4 existing on the bottom surface of the groove as a load (see FIG. 8A). Therefore, the plated wiring 10 also grows uniformly along the uniform electric field, and the upper surface of the plated wiring 10 is generally parallel to the base metal 4, as shown in FIG. 8B. This allows
The cross section of the plated wiring 10 formed by peeling the resist 8 is rectangular or trapezoidal as shown in FIG. 8C, and a corner is present at the joint 10a between the side surface and the upper surface of the plated wiring 10.
【０００４】[0004]
【発明が解決しようとする課題】このようなメッキ配線
を有する半導体装置の最上層の配線上には、その保護を
目的としてパッシベーション膜と呼ばれる酸化膜を堆積
することが多い。しかし、上述のようにしてメッキ配線
を形成した場合には、図９（ａ）に示すようにメッキ配
線１０を構成する金属とパッシベーション膜１２の熱膨
脹係数の違いから、パッシベーション膜１２の堆積熱工
程において、パッシベーション膜１２に引張り応力が作
用しパッシベーション膜１２のメッキ配線１０の側面と
上面との接合部１０ａに対応する部分に応力が集中す
る。このため図９（ｂ）に示すようにこの部分にクラッ
ク１８が発生しやすく、パッシベーション膜１２が剥が
れるという問題があった。An oxide film called a passivation film is often deposited on the uppermost wiring of a semiconductor device having such a plated wiring for the purpose of protection. However, in the case where the plated wiring is formed as described above, due to the difference in the thermal expansion coefficient between the metal forming the plated wiring 10 and the passivation film 12, as shown in FIG. In, the tensile stress acts on the passivation film 12, and the stress concentrates on the portion of the passivation film 12 corresponding to the joint 10a between the side surface and the upper surface of the plated wiring 10. Therefore, as shown in FIG. 9B, there is a problem that cracks 18 are easily generated in this portion and the passivation film 12 is peeled off.
【０００５】本発明は上記事情を考慮してなされたもの
であって、メッキ配線をパッシベーション膜が覆っても
パッシベーション膜が剥がれるのを可及的に防止するこ
とのできる半導体装置を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and provides a semiconductor device capable of preventing the passivation film from peeling off as much as possible even if the plated wiring is covered with the passivation film. To aim.
【０００６】[0006]
【課題を解決するための手段】本発明による半導体装置
の第１の態様は、半導体基板上に形成された第１の配線
と、前記第１の配線の上表面の一部及び側面、あるいは
前記第１の配線の側面を覆うように形成された絶縁膜
と、前記第１の配線上に形成されたメッキ配線と、この
メッキ配線を覆うように形成されたパッシベーション膜
と、が備えられたことを特徴とする。According to a first aspect of a semiconductor device of the present invention, a first wiring formed on a semiconductor substrate, a part and a side surface of an upper surface of the first wiring, or the above-mentioned first wiring is formed. An insulating film formed so as to cover a side surface of the first wiring, a plated wiring formed on the first wiring, and a passivation film formed so as to cover the plated wiring. Is characterized by.
【０００７】また本発明による半導体装置の第２の態様
は、前記メッキ配線の縦断面が順テーパ形状であるよう
に構成されていることを特徴とする。A second aspect of the semiconductor device according to the present invention is characterized in that the longitudinal section of the plated wiring is formed in a forward tapered shape.
【０００８】[0008]
【発明の実施の形態】本発明による半導体装置の実施の
形態を図面を参照して説明する。図１に本発明による半
導体装置の第１の実施の形態の構成断面図を示す。この
実施の形態の半導体装置は、図示しない半導体基板上に
形成された下層配線２の側面と上面に下地金属膜４およ
び絶縁膜６が積層されている。そして、下地金属膜４お
よび絶縁膜６は下層配線２の上面のほぼ中央に開口部を
有し、この開口部からメッキ配線１０が成長するように
形成されている。つまり、下層配線の上面端部は下地金
属膜４及び絶縁膜６で覆われており、下層配線幅よりも
小さい開口部を設けている。またメッキ配線１０および
下層配線４の側部を覆うようにパッシベーション膜１２
が形成されている。したがって下層配線２とメッキ配線
１０との接触面積（電気的接続面積）Ｓ1 はメッキ配線
の最大横断面積Ｓ2 よりも小さくなるように構成されて
いる。このため、メッキ配線１０の上面と側面とのなす
角が丸みをおびた形状となっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor device according to the present invention will be described with reference to the drawings. FIG. 1 is a sectional view showing the configuration of a first embodiment of a semiconductor device according to the present invention. In the semiconductor device of this embodiment, a base metal film 4 and an insulating film 6 are laminated on the side surface and the upper surface of a lower wiring 2 formed on a semiconductor substrate (not shown). Then, the underlying metal film 4 and the insulating film 6 have an opening at approximately the center of the upper surface of the lower layer wiring 2, and the plated wiring 10 is formed so as to grow from this opening. That is, the upper surface end portion of the lower layer wiring is covered with the base metal film 4 and the insulating film 6, and an opening portion smaller than the width of the lower layer wiring is provided. In addition, the passivation film 12 covers the side portions of the plated wiring 10 and the lower wiring 4.
Are formed. Therefore, the contact area (electrical connection area) S 1 between the lower wiring 2 and the plated wiring 10 is configured to be smaller than the maximum cross-sectional area S 2 of the plated wiring. Therefore, the angle formed by the upper surface and the side surface of the plated wiring 10 is rounded.
【０００９】次にこの第１の実施の形態の半導体装置の
製法を図２および図３を参照して説明する。Next, a method of manufacturing the semiconductor device of the first embodiment will be described with reference to FIGS.
【００１０】まず図示しない半導体基板上にＴｉ，Ｍ
ｏ，Ａｕ，Ｔｉの順に積層し、パターニングすることに
よって下層配線２を形成し、続いてメッキ配線用の下地
金属となるＴｉおよびＷの積層膜４を基板全面に堆積
し、その後、メッキ成長用の開口を形成するための例え
ばＳｉＯ2 からなる絶縁膜６を常圧ＣＶＤ（Chemical V
apour Deposition）法により形成する（図２（ａ）参
照）。First, Ti, M is formed on a semiconductor substrate (not shown).
The lower layer wiring 2 is formed by stacking o, Au, and Ti in this order and patterning, and then a laminated film 4 of Ti and W, which is a base metal for the plated wiring, is deposited on the entire surface of the substrate, and thereafter, for plating growth. Of the insulating film 6 made of, for example, SiO 2 for forming the opening of the normal pressure CVD (Chemical V
apour Deposition) method (see FIG. 2A).
【００１１】次にレジストを基板全面に塗布し、メッキ
配線パターンの線幅よりも細い線幅を有するマスクを用
いてフォトリソグラフィー技術によりパターニングを行
い、金属メッキ用の溝９ａを有する厚膜のレジストパタ
ーン７を形成する（図２（ｂ）参照）。続いてこのレジ
ストパターン７をマスクにして異方性エッチング、例え
ばＣＦ4 系のガスを用いた反応性イオンエッチングを行
って、絶縁膜６および下地金属４に開口部９ｂを設ける
とともに同一条件を用いて、下層配線２の上部Ｔｉ層を
除去する。このエッチングにより下層配線２のＡｕ層を
露出させ、同一材料のＡｕメッキ配線との密着性を高め
る（図２（ｂ）参照）。Next, a resist is applied to the entire surface of the substrate and patterned by photolithography using a mask having a line width smaller than the line width of the plated wiring pattern to form a thick film resist having a groove 9a for metal plating. The pattern 7 is formed (see FIG. 2B). Subsequently, anisotropic etching, for example, reactive ion etching using a CF 4 -based gas, is performed using the resist pattern 7 as a mask to form an opening 9b in the insulating film 6 and the underlying metal 4 and use the same conditions. Then, the upper Ti layer of the lower wiring 2 is removed. By this etching, the Au layer of the lower wiring 2 is exposed, and the adhesion with the Au plated wiring of the same material is enhanced (see FIG. 2B).
【００１２】続いてレジストパターン７を除去した後、
レジストパターン７の溝よりも広い溝を有するメッキ配
線用のレジストパターン８を形成し、その後、電解メッ
キ法によりＡｕメッキを上記開口部１１および溝内に成
長させメッキ配線１０を形成する（図２（ｃ）参照）。
このように絶縁膜６に開口部９ｂを設けた場合のメッキ
配線成長時の電界は図５（ａ）に示すようになる。すな
わち電解液中の正電極から下地金属４に向かうように電
気力線２０が形成される。そして一般に電界の等電位面
は電気力線に垂直となるから、電解メッキが図５に示す
電界に沿って成長することを考えると、成長されたメッ
キ配線の断面形状は等電位面２５と同じように上底と側
辺の間の角が丸まった形状となる（図５（ｂ）参照）。Then, after removing the resist pattern 7,
A resist pattern 8 for plating wiring having a groove wider than the groove of the resist pattern 7 is formed, and then Au plating is grown in the opening 11 and the groove by electrolytic plating to form a plating wiring 10 (FIG. 2). (See (c)).
The electric field during growth of the plated wiring when the opening 9b is provided in the insulating film 6 in this manner is as shown in FIG. That is, the lines of electric force 20 are formed from the positive electrode in the electrolytic solution to the base metal 4. Since the equipotential surface of the electric field is generally perpendicular to the lines of electric force, considering that electrolytic plating grows along the electric field shown in FIG. 5, the cross-sectional shape of the grown plating wiring is the same as that of the equipotential surface 25. Thus, the corner between the upper base and the side is rounded (see FIG. 5B).
【００１３】また、メッキ配線の成長速度はメッキ成長
時の電流量に比例する。すなわち、メッキ金属自体の持
つ低抵抗値により、図２に示すメッキ成長用の開口部９
ｂからの距離が大きいほどその点における電流値は減少
する。したがって上述のような開口部９ｂを設けた場
合、メッキパターン溝９ａの側辺部ではメッキ配線の成
長速度は遅くなり、メッキ配線１０の断面形状は上底と
側辺の間の角が丸まった形状となる。Further, the growth rate of the plated wiring is proportional to the amount of current during plating growth. That is, due to the low resistance value of the plating metal itself, the opening 9 for plating growth shown in FIG.
The larger the distance from b, the smaller the current value at that point. Therefore, when the opening 9b is provided as described above, the growth rate of the plated wiring becomes slow at the side portion of the plating pattern groove 9a, and the sectional shape of the plated wiring 10 has a rounded corner between the upper bottom and the side portion. It becomes the shape.
【００１４】このようにしてメッキ配線１０を形成した
後、図３（ａ）に示すようにレジストパターン８を除去
する。続いて反応性イオンエッチングを用いて絶縁膜６
および下地金属４をエッチングすることにより下層配線
４の側面に下地金属４および絶縁膜６からなる側壁を形
成する（図３（ｂ）参照）。After the plated wiring 10 is formed in this manner, the resist pattern 8 is removed as shown in FIG. Then, the insulating film 6 is formed by reactive ion etching.
Then, the base metal 4 is etched to form a side wall made of the base metal 4 and the insulating film 6 on the side surface of the lower wiring 4 (see FIG. 3B).
【００１５】次いで例えばＳｉＮからなるパッシベーシ
ョン膜１２をＣＶＤ法を用いて形成する（図３（ｃ）参
照）。この際、メッキ配線１０の角部が丸みを帯びてい
るため、従来、パッシベーション膜１２のメッキ配線１
０の角部に対応する部分に生じていた応力集中を図４に
示すように分散することが可能となり、パッシベーショ
ン膜１２のクラックの発生を抑え、パッシベーション膜
１２の剥離を防止することができる。Next, a passivation film 12 made of, for example, SiN is formed by the CVD method (see FIG. 3C). At this time, since the corners of the plated wiring 10 are rounded, the plated wiring 1 of the passivation film 12 is conventionally used.
It is possible to disperse the stress concentration generated in the portion corresponding to the corner portion of 0 as shown in FIG. 4, suppress the generation of cracks in the passivation film 12, and prevent the passivation film 12 from peeling off.
【００１６】次に本発明による半導体装置の第２の実施
の形態を図６を参照して説明する。図６はこの実施の形
態の半導体装置の製造工程断面図である。この実施の形
態の半導体装置は、図１に示す第１の実施の形態の半導
体装置において、メッキ配線１０の断面を下から上に行
くに従って細くなるようにテーパ状にしたものである。
この実施の形態の半導体装置は次のようにして形成され
る。Next, a second embodiment of the semiconductor device according to the present invention will be described with reference to FIG. 6A to 6C are cross-sectional views of the manufacturing process of the semiconductor device of this embodiment. The semiconductor device of this embodiment is the same as the semiconductor device of the first embodiment shown in FIG. 1 except that the cross section of the plated wiring 10 is tapered so that it becomes thinner from the bottom to the top.
The semiconductor device of this embodiment is formed as follows.
【００１７】まず図示しない半導体基板上に下層配線
２、下地金属膜４、絶縁膜６を形成するまでは図２に示
す第１の実施の形態の製法と同様にして行う。絶縁膜６
の形成後、イメージリバース型レジストを塗布し、メッ
キ配線用マスクを用いてフォトリソグラフィー技術によ
りレジストに縦断面が逆テーパ形状を示すようなメッキ
配線用のパターン溝９ａを有するレジストパターン１１
を形成する（図６（ａ）参照）。このとき、イメージリ
バース型レジストを用いて順テーパも作れるが本実施の
形態の製法では、露光、現象、加熱条件を逆テーパとな
るようにしている。パターン溝９ａの縦断面は逆テーパ
形状を有しており、パターン溝９ａの上部はメッキ配線
パターンよりも狭くなっている。続いてＣＦ4 系のガス
を用いた反応性イオンエッチング法により異方性エッチ
ングを行い、絶縁膜６、下地金属４に開口部９ｂを設け
るとともに、および下層配線２上のＴｉ層をエッチング
し、下層配線２のＡｕ層を露出させる（図６（ａ）参
照）。First, the lower wiring 2, the underlying metal film 4, and the insulating film 6 are formed on a semiconductor substrate (not shown) in the same manner as in the manufacturing method of the first embodiment shown in FIG. Insulation film 6
After the formation of the resist, an image reverse type resist is applied, and a resist pattern 11 having a pattern groove 9a for plating wiring such that the resist shows a reverse taper longitudinal section by photolithography using a mask for plating wiring.
Is formed (see FIG. 6A). At this time, a forward taper can be formed using an image reverse type resist, but in the manufacturing method of the present embodiment, the exposure, the phenomenon, and the heating conditions are set to the reverse taper. The vertical cross section of the pattern groove 9a has an inverse tapered shape, and the upper portion of the pattern groove 9a is narrower than the plated wiring pattern. Subsequently, anisotropic etching is performed by a reactive ion etching method using a CF 4 -based gas to form an opening 9b in the insulating film 6 and the base metal 4, and the Ti layer on the lower wiring 2 is etched. The Au layer of the lower wiring 2 is exposed (see FIG. 6A).
【００１８】次に電解メッキ法を用いて上記開口部９ｂ
およびパターン溝９ａにＡｕからなるメッキ配線１０を
成長させ（図６（ｂ）参照）、その後レジストパターン
１１を剥離する（図６（ｃ）参照）。するとメッキ配線
１０の縦断面形状は順テーパ形状をしており、上面と側
辺の間の角が丸まっていた。Next, the opening 9b is formed by electrolytic plating.
Then, the plated wiring 10 made of Au is grown in the pattern groove 9a (see FIG. 6B), and then the resist pattern 11 is peeled off (see FIG. 6C). Then, the vertical cross-sectional shape of the plated wiring 10 was a forward tapered shape, and the corner between the upper surface and the side was rounded.
【００１９】続いて反応性イオンエッチングを用いて絶
縁膜６および下地金属膜４をエッチングし、下層配線２
の側面に下地金属膜４および絶縁膜６からなる側壁を形
成する（図６（ｄ）参照）。その後、例えばＳｉＮから
なるパッシベーション膜１２をＣＶＤ法を用いて堆積す
る。Subsequently, the insulating film 6 and the underlying metal film 4 are etched by reactive ion etching, and the lower layer wiring 2 is formed.
A side wall composed of the base metal film 4 and the insulating film 6 is formed on the side surface of the (see FIG. 6D). After that, the passivation film 12 made of, for example, SiN is deposited by using the CVD method.
【００２０】このようにして形成された第２の実施の形
態の半導体装置においては、メッキ配線１０の下層配線
２との電気的接続面積がメッキ配線の横断面積の最大値
より小さくなるように構成されているためメッキ配線１
０の角部が丸くなるように形成され、パッシベーション
膜の剥離を可及的に防止することができる。In the semiconductor device of the second embodiment thus formed, the electrical connection area with the lower layer wiring 2 of the plated wiring 10 is smaller than the maximum cross-sectional area of the plated wiring. Plated wiring 1
The corner portions of 0 are formed so as to be rounded, and peeling of the passivation film can be prevented as much as possible.
【００２１】また、メッキ配線１０の縦断面形状は順テ
ーパ形状であるため、第１の実施の形態の半導体装置に
比べてパッシベーション膜１２とメッキ配線１０との密
着性は更に良くなる。Further, since the longitudinal cross-sectional shape of the plated wiring 10 is a forward tapered shape, the adhesion between the passivation film 12 and the plated wiring 10 is further improved as compared with the semiconductor device of the first embodiment.
【００２２】次に本発明による半導体装置の第３の実施
の形態を図７を参照して説明する。図７は第３の実施の
形態の半導体装置の製造工程断面図である。この実施の
形態の半導体装置は次のようにして形成される。まず、
図示しない半導体基板上にＴｉ，Ｍｏ，Ａｕ，Ｔｉの順
に積層しパターニングすることによって下層配線２を形
成するとし、続いてメッキ配線成長用の下地金属となる
ＡｕおよびＴｉの積層膜４を基板全面に堆積し、その
後、例えばＳｉＯ2 からなる絶縁膜６をＣＶＤ法を用い
て堆積する（図７（ａ）参照）。Next, a third embodiment of the semiconductor device according to the present invention will be described with reference to FIG. 7A to 7C are cross-sectional views of manufacturing steps of the semiconductor device of the third embodiment. The semiconductor device of this embodiment is formed as follows. First,
It is assumed that a lower wiring 2 is formed by sequentially stacking Ti, Mo, Au, and Ti on a semiconductor substrate (not shown) and patterning, and then a laminated film 4 of Au and Ti, which is a base metal for growing a plated wiring, is formed on the entire surface of the substrate. Then, the insulating film 6 made of, for example, SiO 2 is deposited by the CVD method (see FIG. 7A).
【００２３】次に異方性エッチを用いて絶縁膜６をエッ
チングし、下層配線２の側部に側壁６ａを形成する（図
７（ｂ）参照）。なお、下地金属４は表面の層がＡｕで
あるため、エッチングされない。Next, the insulating film 6 is etched using anisotropic etching to form a side wall 6a on the side portion of the lower layer wiring 2 (see FIG. 7B). The base metal 4 is not etched because the surface layer is Au.
【００２４】続いて基板全面にフォトレジストを塗布
し、パターニングすることによって、下層配線２を覆う
領域を含み、上記側壁６ａに端がかかるような開口部を
有するメッキ配線用のレジストパターン１３を形成する
（図７（ｃ）参照）。その後、電解メッキ法を行うこと
によって、上記開口部内にＡｕメッキを成長させ、メッ
キ配線１０を形成する（図７（ｃ）参照）。続いてレジ
ストパターン１３を剥離し、メッキ配線１０下の下地金
属４以外の下地金属４をイオンミリング（イオンを当て
て物理的に削る方法）により除去する（図７（ｄ）参
照）。最後にパッシベーション膜１２を例えばＣＶＤ法
により堆積し、半導体装置を完成する。Subsequently, a photoresist is applied to the entire surface of the substrate and patterned to form a resist pattern 13 for a plated wiring including an area covering the lower layer wiring 2 and having an opening such that the side wall 6a has an end. (See FIG. 7C). Then, an electrolytic plating method is performed to grow Au plating in the opening to form the plated wiring 10 (see FIG. 7C). Subsequently, the resist pattern 13 is peeled off, and the underlying metal 4 other than the underlying metal 4 under the plated wiring 10 is removed by ion milling (a method of physically shaving by applying ions) (see FIG. 7D). Finally, the passivation film 12 is deposited by, for example, the CVD method to complete the semiconductor device.
【００２５】このようにして形成された第３の実施の形
態の半導体装置においては、メッキ配線１０の下層配線
２との電気的接続面積がメッキ配線の横断面積の最大値
よりも小さくなるように構成されているためメッキ配線
１０は上面と側面との角が丸くなるように形成され、第
１の実施の形態の半導体装置と同様にパッシベーション
膜１２の剥離を可及的に防止することができる。In the semiconductor device of the third embodiment thus formed, the electrical connection area with the lower layer wiring 2 of the plated wiring 10 is made smaller than the maximum value of the cross-sectional area of the plated wiring. Since it is configured, the plated wiring 10 is formed so that the corners between the upper surface and the side surface are rounded, and the peeling of the passivation film 12 can be prevented as much as possible like the semiconductor device of the first embodiment. .
【００２６】[0026]
【発明の効果】以上述べたように本発明によれば、メッ
キ配線をパッシベーション膜で覆ってもパッシベーショ
ン膜が剥離するのを可及的に防止することができる。As described above, according to the present invention, peeling of the passivation film can be prevented as much as possible even if the plated wiring is covered with the passivation film.
【図１】本発明による半導体装置の第１の実施の形態の
構成を示す断面図。FIG. 1 is a sectional view showing a configuration of a first embodiment of a semiconductor device according to the present invention.
【図２】第１の実施の形態の半導体装置の製造工程を示
す工程断面図。FIG. 2 is a process cross-sectional view showing a manufacturing process of the semiconductor device of the first embodiment.
【図３】第１の実施の形態の半導体装置の製造工程を示
す工程断面図。FIG. 3 is a process cross-sectional view showing the manufacturing process of the semiconductor device of the first embodiment.
【図４】本発明の作用を説明する説明図。FIG. 4 is an explanatory view for explaining the operation of the present invention.
【図５】本発明の作用効果を説明する説明図。FIG. 5 is an explanatory diagram illustrating the operation and effect of the present invention.
【図６】本発明による半導体装置の第２の実施の形態の
製法を示す工程断面図。FIG. 6 is a process cross-sectional view showing a manufacturing method of a second embodiment of a semiconductor device according to the present invention.
【図７】本発明による半導体装置の第３の実施の形態の
製法を示す工程断面図。FIG. 7 is a process sectional view showing the manufacturing method of the third embodiment of the semiconductor device according to the present invention.
【図８】従来の半導体装置の製造工程断面図。FIG. 8 is a sectional view of a conventional semiconductor device manufacturing process.
【図９】従来の半導体装置の問題点を説明する図。FIG. 9 is a diagram illustrating a problem of a conventional semiconductor device.
２ 下層配線 ４ 下地金属 ６ 絶縁膜 ７ レジストパターン ８ レジストパターン ９ａ 溝 ９ｂ 開孔 １０ メッキ配線 １１ レジストパターン（イメージリバース型レジス
ト） １２ パッシベーション膜 １３ レジストパターン2 Lower layer wiring 4 Base metal 6 Insulating film 7 Resist pattern 8 Resist pattern 9a Groove 9b Open hole 10 Plated wiring 11 Resist pattern (image reverse type resist) 12 Passivation film 13 Resist pattern
Claims (2)
前記第１の配線の上表面の一部及び側面、あるいは前記
第１の配線の側面を覆うように形成された絶縁膜と、前
記第１の配線上に形成されたメッキ配線と、このメッキ
配線を覆うように形成されたパッシベーション膜と、が
備えられたことを特徴とする半導体装置。1. A first wiring formed on a semiconductor substrate,
An insulating film formed so as to cover a part and side surface of the upper surface of the first wiring, or a side surface of the first wiring, plated wiring formed on the first wiring, and the plated wiring And a passivation film formed so as to cover the semiconductor device.
あるように構成されていることを特徴とする請求項１記
載の半導体装置。2. The semiconductor device according to claim 1, wherein a longitudinal section of the plated wiring is formed in a forward tapered shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23743195A JPH0982707A (en) | 1995-09-14 | 1995-09-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23743195A JPH0982707A (en) | 1995-09-14 | 1995-09-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982707A true JPH0982707A (en) | 1997-03-28 |
Family
ID=17015262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23743195A Pending JPH0982707A (en) | 1995-09-14 | 1995-09-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982707A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015136974A1 (en) * | 2014-03-14 | 2017-04-06 | 日立オートモティブシステムズ株式会社 | Solenoid valve |
-
1995
- 1995-09-14 JP JP23743195A patent/JPH0982707A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015136974A1 (en) * | 2014-03-14 | 2017-04-06 | 日立オートモティブシステムズ株式会社 | Solenoid valve |
| US10190555B2 (en) | 2014-03-14 | 2019-01-29 | Hitachi Automotive Systems, Ltd. | Electromagnetic valve |
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