JPH098231A - 半導体装置 - Google Patents
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Abstract
とえば、DRAMに関し、昇圧電圧用安定化容量の電極
間のゲート絶縁層に欠陥が存在する場合においても、昇
圧電圧用安定化容量が破壊されてしまうことがないよう
にする。 【構成】昇圧電圧用安定化容量40〜43は、一端をS
VCC電圧線39に接続し、他端をVCC電源線35に
接続し、昇圧電圧用安定化容量40〜43の電極間に印
加される電圧を低減化する。
Description
部高電位側電源電圧よりも高電圧の昇圧電圧を発生する
昇圧電圧発生回路を備えてなる半導体装置に関する。
低減化や、素子の信頼性の向上を図るために、外部高電
位側電源電圧を低下させる傾向にあるが、このため、た
とえば、半導体メモリにおいては、0/1の情報として
使用される電圧の幅が小さくなってきている。
あるダイナミック・ランダム・アクセス・メモリ(以
下、DRAMという)においては、通常、メモリセルの
転送用トランジスタとして、nMOSトランジスタが使
用されている。
「1」の情報をメモリセルに書き込む場合、メモリセル
の転送用トランジスタによる閾値ロスをなくすために、
外部から供給される外部高電位側電源電圧よりも高い電
圧をメモリセルの転送用トランジスタのゲートに印加す
る必要がある。
圧よりも高い電圧を必要とする半導体装置においては、
外部高電位側電源電圧を昇圧してなる昇圧電圧を発生さ
せる昇圧電圧発生回路が内部に設けられる。
てポンピング動作を行い、昇圧電圧を得るとしており、
電流供給能力が低いので、通常、大きな容量値を有する
昇圧電圧用安定化容量を設け、この昇圧電圧用安定化容
量に電荷を蓄え、必要な分をそこから引き出し、使った
分を補充するという方法が用いられている。
を示すブロック回路図であり、図11中、1は装置本
体、2は外部高電位側電源電圧VCCが供給される外部
端子、3は外部低電位側電源電圧VSSが供給される外
部端子である。
外部高電位側電源電圧VCCを内部回路に供給するため
のVCC電源線、5は外部端子3を介して供給される外
部低電位側電源電圧VSSを内部回路に供給するための
VSS電源線である。
昇圧してなる昇圧電圧SVCCを発生する昇圧電圧発生
回路、7は昇圧電圧発生回路6から出力される昇圧電圧
SVCCを内部回路に供給するためのSVCC電圧線、
8は昇圧電圧SVCCの安定化を図るための昇圧電圧用
安定化容量である。
び外部低電位側電源電圧VSSが供給される回路、10
は外部高電位側電源電圧VCC、外部高電位側電源電圧
VSS及び昇圧電圧SVCCが供給される回路である。
する従来の半導体装置においては、昇圧電圧SVCCの
安定化のために設けられる昇圧電圧用安定化容量8は、
一端をSVCC電圧線7に接続され、他端をVSS電源
線5に接続されていた。
定化容量8は、通常、MOSトランジスタのゲート絶縁
膜を利用して構成されるが、昇圧電圧用安定化容量8を
構成するゲート絶縁膜は面積が大きいことから、欠陥が
発生する確率が非常に高いと言える。
いては、昇圧電圧用安定化容量8を構成するゲート絶縁
膜に高電圧を印加するとしているので、昇圧電圧用安定
化容量8が破壊される確率が非常に高いという問題点が
あった。
定化容量の電極間の誘電体層に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量が破壊されてしまうこと
がないようにし、信頼性の向上を図ることができるよう
にした半導体装置を提供することを目的とする。
図であり、12は装置本体、13は外部から供給される
外部高電位側電源電圧VCCを内部回路に供給するため
のVCC電源線、14は外部から供給される外部低電位
側電源電圧VSSを内部回路に供給するためのVSS電
源線である。
よりも高電圧の昇圧電圧SVCCを発生する昇圧電圧発
生回路、16は昇圧電圧発生回路15から出力される昇
圧電圧SVCCを内部回路に供給するためのSVCC電
圧線、17は昇圧電圧発生回路15から出力される昇圧
電圧SVCCの安定化のための昇圧電圧用安定化容量で
ある。
圧電圧用安定化容量17は、一端に昇圧電圧SVCCが
印加され、他端に外部高電位側電源電圧VCCが印加さ
れるように、たとえば、一端をSVCC電圧線16に接
続され、他端をVCC電源線13に接続される。
は、一端に昇圧電圧SVCCが印加され、他端に外部高
電位側電源電圧VCCが印加されるので、その電極間に
印加される電圧は低減化される。
電極間の誘電体層に欠陥が存在する場合においても、昇
圧電圧用安定化容量17が破壊されてしまうことを防ぐ
ことができる。
1実施例〜第5実施例について、本発明をリード・オン
・チップ(Lead On Chip)型のDRAMに適用した
場合を例にして説明する。
あり、図2中、20はチップ本体、21〜24はメモリ
セルが配列されてなるメモリセルアレイ、25〜28は
ロウデコーダ等の周辺回路、29、30はコラムデコー
ダ等の周辺回路である。
VCCが供給される内部端子をなすボンディング・パッ
ド、33、34は外部低電位側電源電圧VSSが供給さ
れる内部端子をなすボンディング・パッドである。
32を介して供給される外部高電位側電源電圧VCCを
内部回路に供給するためのVCC電源線、36はボンデ
ィング・パッド33、34を介して供給される外部低電
位側電源電圧VSSを内部回路に供給するためのVSS
電源線である。
を昇圧してなる昇圧電圧SVCCを発生する昇圧電圧発
生回路、39は昇圧電圧発生回路37、38から出力さ
れる昇圧電圧SVCCを内部回路に供給するためのSV
CC電圧線、40〜43は昇圧電圧SVCCの安定化の
ための昇圧電圧用安定化容量である。
は、一端をSVCC電圧線39に接続され、他端をVC
C電源線35の、内部回路よりもボンディング・パッド
31に近い位置に接続されている。
・パッド31からの抵抗値が小さい位置で昇圧電圧用安
定化容量40、41を接続する趣旨であり、したがっ
て、昇圧電圧用安定化容量40、41とVCC電源線3
5との接続点はボンディング・パッド31に近いほど良
い。
は、一端をSVCC電圧線39に接続され、他端をVC
C電源線35の、内部回路よりもボンディング・パッド
32に近い位置に接続されている。
・パッド32からの抵抗値が小さい位置に昇圧電圧用安
定化容量42、43を接続する趣旨であり、したがっ
て、昇圧電圧用安定化容量42、43とVCC電源線3
5との接続点はボンディング・パッド32に近いほど良
い。
〜43の一構成例を示す図であり、図3(A)は昇圧電
圧用安定化容量40〜43の一構成例を示す概略的断面
図、図3(B)は図3(A)に示す部分の等価回路図で
ある。
二酸化シリコンからなるフィールド酸化膜、47はnM
OSトランジスタであり、48はN型拡散層からなるソ
ース、49はN型拡散層からなるドレイン、50は二酸
化シリコンからなるゲート絶縁膜、51はポリシリコン
からなるゲートである。なお、52はP型拡散層からな
るコンタクト層である。
〜43は、ゲート51を一方の電極、ソース48及びド
レイン49を他方の電極、ゲート絶縁膜50を誘電体層
として構成される。
43の他の構成例を示す図であり、図4(A)は昇圧電
圧用安定化容量40〜43の他の構成例を示す概略的断
面図、図4(B)は図4(A)に示す部分の等価回路図
である。
二酸化シリコンからなるフィールド酸化膜、56はNウ
エル、57、58はN型拡散層、59は二酸化シリコン
からなるゲート絶縁膜、60はゲート、61はP型拡散
層からなるコンタクト層である。
〜43は、ゲート60を一方の電極、Nウエル56及び
N型拡散層57、58を他方の電極とし、ゲート絶縁膜
59を誘電体層として構成される。
を図3に示すように構成する場合には、昇圧電圧SVC
Cは、[外部高電位側電源電圧VCC+nMOSトラン
ジスタ47の閾値VTH]以上の電圧値にする必要があ
る。
圧SVCCは、外部高電位側電源電圧VCCに比べてあ
まり高くないか、あるいは、低くなるので、この場合に
は、昇圧電圧用安定化容量40〜43の容量値は小さく
なってしまうという不都合がある。
〜43を図4に示すように構成する場合には、電源起動
時において、昇圧電圧SVCCが外部高電位側電源電圧
VCCに比べてあまり高くないか、あるいは、低くなっ
てしまったとしても、閾値ロスを抑えることができ、大
きな容量値を確保することができる。
圧用安定化容量40〜43は、一端をSVCC電圧線3
9に接続し、他端をVCC電源線35に接続するとして
いるので、昇圧電圧用安定化容量40〜43の電極間に
印加される電圧を低減化することができる。
43の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量40〜43が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
用安定化容量40、41の他端は、VCC電源線35
の、ボンディング・パッド31からの抵抗値が小さい位
置に接続し、昇圧電圧用安定化容量42、43の他端
は、VCC電源線35の、ボンディング・パッド32か
らの抵抗値が小さい位置に接続するとしている。
よりVCC電源線35に発生するノイズが昇圧電圧用安
定化容量40〜43に影響することを抑えることがで
き、内部回路25〜30の動作によりVCC電源線35
に発生するノイズに原因する昇圧電圧SVCCの電圧変
動を抑えることができる。
あり、この第2実施例は、VCC電源線35とVSS電
源線36との間に外部高電位側電源電圧用安定化容量6
2〜65を接続し、その他については、図2に示す第1
実施例と同様に構成したものである。
合と同様に、昇圧電圧用安定化容量40〜43は、一端
をSVCC電圧線39に接続し、他端をVCC電源線3
5に接続するとしているので、昇圧電圧用安定化容量4
0〜43の電極間に印加される電圧を低減化することが
できる。
43の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量40〜43が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
例の場合と異なり、VCC電源線35とVSS電源線3
6との間に外部高電位側電源電圧用安定化容量62〜6
5を接続するとしている。
よりVCC電源線35に発生するノイズが昇圧電圧用安
定化容量40〜43に影響することを第1実施例以上に
抑えることができ、内部回路25〜30の動作によりV
CC電源線35に発生するノイズに原因する昇圧電圧S
VCCの電圧変動を第1実施例以上に抑えることができ
る。
あり、この第3実施例においては、VCC電源線35と
は分離された昇圧電圧用安定化容量40、41に専用の
VCC電源線67が設けられていると共に、VCC電源
線35とは分離された昇圧電圧用安定化容量42、43
に専用のVCC電源線68が設けられている。
は、一端をSVCC電圧線39に接続され、他端をVC
C電源線67を介してボンディング・パッド31に接続
されている。
は、一端をSVCC電圧線39に接続され、他端をVC
C電源線68を介してボンディング・パッド32に接続
されており、その他については、図2に示す第1実施例
と同様に構成されている。
合と同様に、昇圧電圧用安定化容量40〜43は、一端
をSVCC電圧線39に接続し、他端をVCC電源線3
5に接続するとしているので、昇圧電圧用安定化容量4
0〜43の電極間に印加される電圧を低減化することが
できる。
43の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量40〜43が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
例の場合と異なり、昇圧電圧用安定化容量40、41の
他端はVCC電源線67を介してボンディング・パッド
31に接続し、昇圧電圧用安定化容量42、43の他端
はVCC電源線68を介してボンディング・パッド32
に接続するとし、昇圧電圧用安定化容量40〜43に外
部高電位側電源電圧VCCを供給するための分離点を第
1実施例の場合よりも外部電源に近づけている。
よりVCC電源線35に発生するノイズが昇圧電圧用安
定化容量40〜43に影響することを第1実施例以上に
抑えることができ、内部回路25〜30の動作によりV
CC電源線35に発生するノイズに原因する昇圧電圧S
VCCの電圧変動を第1実施例以上に抑えることができ
る。
施例の場合と同様に、VCC電源線35とVSS電源線
36との間に外部高電位側電源電圧用安定化容量62〜
65を接続するようにしても良い。
あり、この第4実施例においても、VCC電源線35と
は分離された昇圧電圧用安定化容量40、41に専用の
VCC電源線67が設けられていると共に、VCC電源
線35とは分離された昇圧電圧用安定化容量42、43
に専用のVCC電源線68が設けられている。
口をなすボンディング・パッドとして、ボンディング・
パッド31、32のほかに、ボンディングパッド70、
71が設けれられている。
は、一端をSVCC電圧線39に接続され、他端をVC
C電源線67を介してボンディング・パッド70に接続
されている。
は、一端をSVCC電圧線39に接続され、他端をVC
C電源線68を介してボンディング・パッド71に接続
されている。
CC用のボンディング・パッド31、32、70、71
及び外部低電位側電源電圧VSS用のボンディング・パ
ッド33、34とリード・フレームとの接続を示す概略
的平面図である。
C用のリード、74は外部低電位側電源電圧VSS用の
リードである。
リード73とを接続するボンディング・ワイヤ、76は
ボンディング・パッド31とリード73とを接続するボ
ンディング・ワイヤ、77はボンディング・パッド33
とリード74とを接続するボンディング・ワイヤであ
る。
リード74とを接続するボンディング・ワイヤ、79は
ボンディング・パッド32とリード73とを接続するボ
ンディング・ワイヤ、80はボンディング・パッド71
とリード73とを接続するボンディング・ワイヤであ
る。
合と同様に、昇圧電圧用安定化容量40〜43は、一端
をSVCC電圧線39に接続し、他端をVCC電源線3
5に接続するとしているので、昇圧電圧用安定化容量4
0〜43の電極間に印加される電圧を低減化することが
できる。
43の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量40〜43が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
例の場合と異なり、昇圧電圧用安定化容量40、41の
他端はVCC電源線67を介してボンディング・パッド
70に接続し、昇圧電圧用安定化容量42、43の他端
はVCC電源線68を介してボンディング・パッド71
に接続するとし、昇圧電圧用安定化容量40〜43に外
部高電位側電源電圧VCCを供給するための分離点を第
3実施例の場合よりも外部電源に近づけている。
よりVCC電源線35に発生するノイズが昇圧電圧用安
定化容量40〜43に影響することを第3実施例以上に
抑えることができ、内部回路25〜30の動作によりV
CC電源線35に発生するノイズに原因する昇圧電圧S
VCCの電圧変動を第3実施例以上に抑えることができ
る。
施例の場合と同様に、VCC電源線35とVSS電源線
36との間に外部高電位側電源電圧用安定化容量62〜
65を接続するようにしても良い。
あり、この第5実施例においても、VCC電源線35と
は分離された昇圧電圧用安定化容量40、41に専用の
VCC電源線67が設けられていると共に、VCC電源
線35とは分離された昇圧電圧用安定化容量42、43
に専用のVCC電源線68が設けられている。
口をなすボンディング・パッドとして、ボンディング・
パッド31、32のほかに、ボンディングパッド70、
71が設けれられている。
は、一端をSVCC電圧線39に接続され、他端をVC
C電源線67を介してボンディング・パッド70に接続
されている。
は、一端をSVCC電圧線39に接続され、他端をVC
C電源線68を介してボンディング・パッド71に接続
されている。
CC用のボンディング・パッド31、32、70、71
及び外部低電位側電源電圧VSS用のボンディング・パ
ッド33、34とリード・フレームとの接続を示す概略
的平面図である。
CC用のリードであり、このリード82には分岐83、
84が設けられており、ボンディング・パッド70は、
ボンディング・ワイヤ75を介して分岐83に接続さ
れ、ボンディング・パッド71は、ボンディング・ワイ
ヤ80を介して分岐84に接続されており、その他につ
いては、第4実施例と同様に構成されている。
合と同様に、昇圧電圧用安定化容量40〜43は、一端
をSVCC電圧線39に接続し、他端をVCC電源線3
5に接続するとしているので、昇圧電圧用安定化容量4
0〜43の電極間に印加される電圧を低減化することが
できる。
43の電極間のゲート絶縁膜に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量40〜43が破壊されて
しまうことを防ぎ、信頼性の向上を図ることができる。
ング・パッド70は、ボンディング・ワイヤ75を介し
て分岐83に接続し、ボンディング・パッド71は、ボ
ンディング・ワイヤ80を介して分岐84に接続すると
しており、昇圧電圧用安定化容量40〜43に外部高電
位側電源電圧VCCを供給するための分離点を第4実施
例の場合よりも外部電源に近づけている。
よりVCC電源線35に発生するノイズが昇圧電圧用安
定化容量40〜43に影響することを第4実施例以上に
抑えることができ、内部回路25〜30の動作によりV
CC電源線35に発生するノイズに原因する昇圧電圧S
VCCの電圧変動を第4実施例以上に抑えることができ
る。
施例の場合と同様に、VCC電源線35とVSS電源線
36との間に外部高電位側電源電圧用安定化容量62〜
65を接続するようにしても良い。
圧用安定化容量は、一端に昇圧電圧が印加され、他端に
外部高電位側電源電圧が印加されるように接続するとし
たことにより、昇圧電圧用安定化容量の電極間に印加さ
れる電圧を低減化することができるので、昇圧電圧用安
定化容量の電極間の誘電体層に欠陥が存在する場合にお
いても、昇圧電圧用安定化容量が破壊されてしまうこと
を防ぐことができ、信頼性の向上を図ることができる。
である。
容量の一構成例を示す図である。
容量の他の構成例を示す図である。
である。
である。
である。
である。
である。
図である。
ク回路図である。
Claims (8)
- 【請求項1】外部から供給される外部高電位側電源電圧
よりも高電圧の昇圧電圧を発生する昇圧電圧発生回路
と、前記昇圧電圧の安定化のための昇圧電圧用安定化容
量とを有してなる半導体装置において、前記昇圧電圧用
安定化容量は、一端に昇圧電圧が印加され、他端に外部
高電位側電源電圧が印加されるように接続されているこ
とを特徴とする半導体装置。 - 【請求項2】前記昇圧電圧用安定化容量は、絶縁ゲート
型電界効果トランジスタのゲートを一方の電極とし、前
記絶縁ゲート型電界効果トランジスタのソース及びドレ
インを他方の電極として構成されていることを特徴とす
る請求項1記載の半導体装置。 - 【請求項3】前記昇圧電圧用安定化容量は、導電層を一
方の電極とし、前記導電層の下方の半導体領域を他方の
電極として構成されていることを特徴とする請求項1記
載の半導体装置。 - 【請求項4】前記昇圧電圧用安定化容量は、一端を昇圧
電圧を供給する昇圧電圧線に接続され、他端を外部高電
位側電源電圧を供給する外部高電位側電源線の外部高電
位側電源電圧が供給される内部回路よりも外部高電位側
電源電圧が供給される内部端子に近い位置に接続されて
いることを特徴とする請求項1、2又は3記載の半導体
装置。 - 【請求項5】一端を外部高電位側電源電圧を供給する外
部高電位側電源線に接続され、他端を外部低電位側電源
電圧を供給する外部低電位側電源線に接続され、外部高
電位側電源電圧の安定化のための外部高電位側電源電圧
用安定化容量を有していることを特徴とする請求項1、
2、3又は4記載の半導体装置。 - 【請求項6】前記昇圧電圧用安定化容量は、一端を昇圧
電圧を供給する昇圧電圧線に接続され、他端を昇圧電圧
用安定化容量に専用に設けられている外部高電位側電源
線を介して外部高電位側電源電圧が供給される内部端子
に接続されていることを特徴とする請求項1、2、3又
は5記載の半導体装置。 - 【請求項7】前記昇圧電圧用安定化容量は、一端を昇圧
電圧を供給する昇圧電圧線に接続され、他端を前記昇圧
電圧用安定化容量に専用に設けられている外部高電位側
電源線を介して前記昇圧電圧用安定化容量に専用に設け
られている外部高電位側電源電圧が供給される内部端子
に接続されていることを特徴とする請求項1、2、3又
は5記載の半導体装置。 - 【請求項8】リード・フレームの外部高電位側電源電圧
用のリードに前記昇圧電圧用安定化容量に専用の分岐を
有し、前記昇圧電圧用安定化容量に専用に設けられてい
る外部高電位側電源電圧が供給される内部端子は、前記
昇圧電圧用安定化容量に専用の分岐に接続されているこ
とを特徴とする請求項7記載の半導体装置。
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