JPH0969608A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】素子分離溝において深さの異なる（浅い溝と深
い溝）を形成する場合に、その深さの種類の数だけ、エ
ッチング工程も増えることとなり、溝形成ための工程が
繁雑化し、作業時間もかかるという問題があった。 【解決手段】本発明は、半導体基板１上に、該半導体基
板材料よりもエッチングレートが遅い、絶縁物若しくは
導電物からなるマスク用膜２を形成し、前記マスク用膜
にフォトリソグラフィを用いた選択エッチングを施し、
半導体基板１に溝形成する領域上のマスク用膜２ａ，２
ｂを、前記エッチングレートに基づき、それぞれ所望の
膜厚ｔまで除去する。さらに溝形成のエッチングを施
し、溝形成する領域上のマスク用膜が除去された後に半
導体基板１に溝を形成し、深さの異なる複数の溝５，６
を同時に形成する半導体装置の製造方法である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路におけ
る個々の素子間を分離する埋め込み型素子分離溝の形成
工程の製造方法に関するものである。

【０００２】

【従来の技術】従来、相補型ＭＯＳ半導体装置（以下、
ＣＭＯＳ半導体装置と称する）においては、ｎＭＯＳＦ
ＥＴ側に生じる寄生の縦型ｎｐｎトランジスタ及び、ｐ
ＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間に生じる寄生の横
型トランジスタの存在により、寄生サイリスタが構成さ
れ、このためにラッチアップが発生する。

【０００３】前記ラッチアップの発生を防止するものと
して、例えば、特開平４−１０７４６号公報に記載され
るような図４に示すＣＭＯＳ半導体装置においては、選
択酸化法を用いて、酸化膜からなる素子分離領域２３を
図示するように配置し、ｐウエル２２を挟んだｐ型領域
（ｎ+ 拡散層）とｎ型領域（ｐ+ 拡散層）をできるだけ
離して配置していた。

【０００４】このような半導体基板に形成された素子間
を分離する方法として、従来から選択酸化法が用いられ
ている。この方法ではバーズ・ビークの発生により微細
化が制限される。

【０００５】しかし、集積化による素子１個あたりのチ
ップ面積の縮小が求められ、図５に示すような埋め込み
型の素子分離溝（トレンチ）が採用されており、例え
ば、微細なＭＯＳＦＥＴの分離に必要な浅い溝と、それ
よりも高電圧が付加されるパワー素子領域分離やウエル
領域分離に必要な深い溝とのように、深さの異なる複数
の溝が必要とされている。

【０００６】前記埋め込み型の素子分離溝は、図６
（ａ）に示すように、半導体基板４１にマスク材４２を
形成した後、エッチングして溝を形成する。その後、図
６（ｂ）に示すように、その溝内壁に絶縁膜４３を堆積
させ、さらに図６（ｃ）に示すように、その内部を例え
ば多結晶シリコン等の埋め込み材料で充填し、マスク４
２と余分な埋め込み材料を除去して、表面を平坦化した
ものが種々提案されている。この埋め込み材料としては
シリコン基板との熱膨張係数を考慮して、一般的には、
多結晶シリコンが多用されている。

【０００７】これらの深さの異なる溝を形成する従来の
製造工程の一例を図７に示す。この製造方法では、図７
（ａ）〜（ｃ）において、例えばシリコンからなる基板
５１上に１回目の溝５３形成のマスクとなる酸化膜５２
を形成し、さらにレジストマスク５３を溝を形成する領
域上を除いて形成する。次に図７（ｄ）に示すように、
溝を形成する領域上の酸化膜をエッチングして除去した
後、レジストマスク５３を除去する。

【０００８】次に図７（ｅ）に示すように、異方性エッ
チングにより１回目の溝形成（トレンチエッチング）を
行う。ここで、１回目に形成されたトレンチ１（第１の
溝）５３が２回目の溝形成のエッチングにより、さらに
エッチングされないように保護するため、トレンチ５３
内を充填するように、ＴＥＯＳ膜５４のようなステップ
カバレッジ性の良い絶縁膜を堆積させる。次に図７
（ｆ），（ｇ）に示すように、前記ＴＥＯＳ膜上にトレ
ンチ２（第２の溝）５６を形成する領域を除いたレジス
トマスク５５を形成し、図７（ｈ）に示すようにＴＥＯ
Ｓ膜，酸化膜を除去した後、異方性エッチングにより第
２の溝５６を形成する。

【０００９】一般的に、ＭＯＳＦＥＴ等に用いられる溝
は、複雑な形状を有し且つ素子の面積が比較的広い幅を
持つことから、溝内の埋め込みを考えると溝の深さは浅
い方がよく、また、素子分離電圧がパワー素子や、ウエ
ル分離よりも小さいことからも溝の深さは浅くてもその
機能を満たすことができる。一方、パワー素子分離やウ
エル分離の溝は、深いほど素子分離電圧が高くなるた
め、深い溝が望ましい。

【００１０】これらの２種類の深さの溝を有効に配置す
ることにより、パワートランジスタと微細なＭＯＳＦＥ
Ｔを好適に分離して、より小さなチップ面積に集積する
ことが可能となる。

【００１１】

【発明が解決しようとする課題】しかしながら、前述し
た素子分離溝における従来技術としての特公平４−１０
７４６号公報では、浅い溝と深い溝を形成するために、
それぞれにマスク形成を含む合計２回のエッチング工程
が必要となる。

【００１２】従って、２種類よりも、さらに深さが異な
る溝を形成する場合には、その深さの種類の回数分だけ
エッチング工程が増えることとなり、溝形成ための工程
が繁雑化し、エッチング工程が増えるほど回路素子領域
へのダメージも考慮しなくてはならず、作業時間もかか
るという問題があった。

【００１３】そこで本発明は、溝を形成する基板よりも
エッチングレートの遅い絶縁物もしくは、導電物のいず
れかからなるマスク用膜を用いて、溝形成のエッチング
を施し、１工程のエッチング処理で深さの異なる複数の
溝を同時に形成する半導体装置の製造方法を提供するこ
とを目的とする。

【００１４】

【課題を解決するための手段】本発明は上記目的を達成
するために、深さの異なる複数の溝を形成すべき半導体
基板上に、該半導体基板材料よりもエッチングレートが
遅い絶縁物若しくは導電物のいずれかからなるマスク用
膜を形成する工程と、前記マスク用膜に、深さの異なる
溝の数に応じて選択エッチングを施し、前記半導体基板
の溝形成する領域上のマスク用膜のみを、前記エッチン
グレートに基づき、それぞれ所望の膜厚まで除去する工
程と、前記半導体基板に溝形成のためのエッチングを施
し、前記溝形成する領域上のマスク用膜が除去された後
に半導体基板に溝を形成し、該半導体基板内に深さの異
なる複数の溝を同時に形成する工程とからなる半導体装
置の製造方法を提供する。

【００１５】以上のような構成の半導体装置の製造方法
は、溝を形成する領域上に所定膜厚の絶縁膜が残した領
域と全部除去した領域とを同時にエッチングすると、エ
ッチングレートの遅い絶縁膜が除去されるまで溝形成が
行われず、絶縁膜がない領域は、溝形成される。従っ
て、１工程の溝のエッチングにより絶縁膜を残した領域
には浅い溝、残さない領域には深い溝が形成される。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は、本発明による第１実
施形態としての半導体装置の製造方法を示す工程ごとの
断面図である。本実施形態では、基板にシリコン半導体
基板を用い、マスク用膜として絶縁膜を用いて、その一
例としてシリコン酸化膜により説明する。但し、マスク
用膜は、後述するように溝を形成すべき基板材料よりも
エッチングレートが遅い（低い）材料からなる膜であ
り、絶縁膜、導電膜のいずれであってもよい。

【００１７】まず、図１（ａ）に示すシリコン半導体基
板１に溝形成時のマスクとなるシリコン酸化膜２を図１
（ｂ）に示すように気相成長装置（ＣＶＤ）等を用いて
堆積する。また熱酸化膜法によって形成してもよい。次
にフォトリソグラフィによるシリコン酸化膜エッチング
用のマスク材となるレジストマスク３を形成した後、図
１（ｃ）に示すように、溝形成領域上のシリコン酸化膜
２ａ，２ｂが膜厚ｔになるようにエッチングする。この
シリコン酸化膜の膜厚ｔの厚さにより後述する溝（トレ
ンチ）の深さが異なる。

【００１８】同様に図１（ｄ）に示すように、レジスト
マクス４を新たに浅い溝を形成する領域のシリコン酸化
膜２ｂ上を含み形成し、深い溝を形成する領域のシリコ
ン酸化膜２ａを除去する。

【００１９】次に前記レジストマクス４を除去した後、
反応性イオンエッチング装置（ＲＩＥ）やＥＣＲエッチ
ング装置等で異方性エッチングを行い、溝の形成を行
う。この際、シリコンエッチング用の反応性ガスを用い
てエッチングした場合に、シリコン酸化膜はケミカルな
エッチングにならずラジカルなエッチングとなる。その
ため、シリコン酸化膜とシリコンとではエッチングレー
トが異なり、シリコン酸化膜の方がシリコンに比べてエ
ッチングされ難く、エッチングレートが低くなる。よっ
て、図１（ｅ）に示すように、同じ時間エッチングを行
っても、一方はシリコンをエッチングし、他方は、酸化
膜をエッチングした後、シリコンのエッチングを行って
いるため、深さの異なる溝５，６が形成される。

【００２０】また、この変形例として、図１（ｄ）に示
した工程において、まず、シリコンエッチング用ガスを
用いて、溝エッチングを行い、途中でプロセスガスをシ
リコン酸化膜エッチング用ガスに切換えて、浅い溝の形
成領域のシリコン酸化膜２ｂを除去し、再びシリコンエ
ッチング用ガスに切換え、溝のエッチングを行って、深
さの異なる２種類の溝を形成する。

【００２１】従って、従来、前述した図７に示すよう
に、２種類の深さの溝を形成しようとすると、それぞれ
の溝ごとにレジストマスクの形成を行い溝エッチングを
行う必要があったものが、本実施形態では、１工程の溝
エッチングにより２種類の深さの溝を形成することがで
きる。

【００２２】また、図１に示した製造工程を利用した第
２実施形態として、図２に示すように、同一基板上にＣ
ＭＯＳとパワー素子としてＤＭＯＳを形成する場合、Ｃ
ＭＯＳとＤＭＯＳを分離する溝とＷｅｌｌ領域間を分離
する溝７は同じ深さの溝で素子を形成することができる
が、ＣＭＯＳとパワー素子としてＵＭＯＳを形成する場
合、ＵＭＯＳのソースとして使われる溝はＷｅｌｌ領域
間を分離する溝より浅い溝８が必要である。

【００２３】このような場合、第１実施形態を利用し
て、溝形成にかかる製造時間を短縮しつつ、容易に形成
することが実現できる。また本実施形態では、溝の埋め
込み材を自由に選択できるため、ＵＭＯＳのソース電極
も容易に形成できる。

【００２４】一方、従来技術である特公平４−１０７４
６号公報により開示される方法では、溝内部がテトラエ
チルオトル珪酸もしくはボロンリンガラスで埋められる
ため、図２に示すようなＵＭＯＳのソース電極を形成で
きない。

【００２５】図３は、本発明の第３実施形態に係わる半
導体装置の製造方法を示す工程ごとの断面図である。図
３（ａ）に示すシリコン半導体基板１１に、図３（ｂ）
に示すように、シリコン酸化膜１２を堆積させる。

【００２６】次に前述した第１実施形態と同様に、シリ
コン酸化膜１２上にレジストマスク１３を形成し、溝を
形成する領域のシリコン酸化膜１２を所定の膜厚ｔ１ま
で除去する。次に新たにレジストマスク１４を浅い溝１
８を形成する領域のシリコン酸化膜１２ｃ上も埋めて形
成し、シリコン酸化膜１２ａ，１２ｂを所定の膜厚ｔ２
まで除去する。さらに、レジストマスク１５をシリコン
酸化膜１２ｂ，１２ｃ上も埋めて形成し、シリコン酸化
膜１２ａを完全に除去し、シリコン基板１１の表面を露
出させる。

【００２７】このようなシリコン酸化膜の除去により、
溝を形成する際にマスクとして機能する膜厚の異なる複
数のシリコン酸化膜が形成される。この状態で、前述し
たような第１実施形態の溝形成と同様にエッチングを行
えば、図３（ｆ）に示すような複数種類の溝１６，１
７，１８を同時に形成することができる。この方法によ
り、従来では溝の深さの種類の数だけエッチング回数が
必要であったものが、１回の溝形成のエッチングで複数
種類の深さの溝を形成することができる。

【００２８】本実施形態によれば、特に３種類以上の深
さの異なる溝を形成する際に、従来の製造工程に比べ
て、かなりの工程及び製造にかかる時間が省略される。
シリコン基板上の溝形成領域に堆積した酸化膜を所定の
厚さにエッチングする工程を複数回繰り返して溝形成領
域に複数種類の厚さの絶縁膜を形成することで、溝のエ
ッチング時の絶縁膜とシリコンのエッチレートの違いを
利用して１回のエッチングで複数の種類の深さの溝を形
成することが可能となり、溝エッチングに要する時間を
短縮することができる。

【００２９】なお、マスクとして利用される膜は、溝エ
ッチングの際に、全面がエッチングされることになるた
め、エッチングを遅らせるための溝形成領域上の膜厚よ
り、溝の径を決める周辺部の膜厚を十分に厚くしなけれ
ばならない。本発明の半導体装置の製造方法は、ディス
プレイ駆動用ＩＣやモータ等のアクチュエータ駆動用パ
ワーＩＣに利用することがてきる。

【００３０】

【発明の効果】以上詳述したように本発明によれば、溝
を形成する基板よりもエッチングレートの遅い材料から
なる絶縁物もしくは、導電物のいずれかからなるマスク
用膜を用いて、溝形成のエッチングを施し、１工程のエ
ッチング処理で深さの異なる複数の溝を同時に形成する
半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す工程毎の断面を示
す図である。

【図２】本発明の第２実施形態の変形例の断面を示す図
である

【図３】本発明の第３実施形態を示す工程毎の断面図で
ある

【図４】従来ＣＭＯＳ半導体素子断面図である。

【図５】２種類の深さの溝の必要性を説明する図であ
る。

【図６】溝の構成を示す図である。

【図７】従来の溝による素子分離法を説明するための製
造工程毎の断面図である。

【符号の説明】

１…シリコン半導体基板、２…シリコン酸化膜、２ａ，
２ｂ…溝形成領域上のシリコン酸化膜、３，４…レジス
トマスク、５，６…溝。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 氷見 啓明 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 深さの異なる複数の溝を形成すべき半導
   体基板上に、該半導体基板材料よりもエッチングレート
   が遅い絶縁物からなるマスク用膜を形成する工程と、 前記マスク用膜に、深さの異なる溝の数に応じて選択エ
   ッチングを施し、前記半導体基板の溝形成する複数の領
   域上のマスク用膜のみを、前記エッチングレートに基づ
   き、それぞれ所望の膜厚まで除去する工程と、 前記半導体基板に溝形成のためのエッチングを施し、前
   記溝形成する領域上のマスク用膜が除去された後に半導
   体基板に溝を形成し、該半導体基板内に深さの異なる複
   数の溝を同時に形成する工程と、を具備することを特徴
   とする半導体装置の製造方法。
2. 【請求項２】 前記マスク用膜が、溝を形成すべき基板
   材料よりもエッチングレートが遅い導電物若しくは樹脂
   のいずれかからなることを特徴とする請求項１記載の半
   導体装置の製造方法。