JPH0969500A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】本発明は、素子分離用の埋め込み絶縁膜をＣＭ
Ｐにより平坦化する場合において、簡便な方法により、
平坦化を良好に行うことができるようにすることを最も
主要な特徴とする。 【解決手段】たとえば、Ｓｉ基板１１の凸部１２の上面
に多結晶Ｓｉ膜１３を形成する工程と、そのＳｉ基板１
１上の全面に埋め込み絶縁膜１７を形成する工程と、こ
の埋め込み絶縁膜１７の凹部の表面にカーボン膜１８を
形成する工程と、このカーボン膜１８をストッパ層にＣ
ＭＰにより上記埋め込み絶縁膜１７を研磨し、その表面
の凹凸を緩和させる工程と、上記カーボン膜１８を除去
した後、上記多結晶Ｓｉ膜１３をストッパ層に、再度、
ＣＭＰにより上記埋め込み絶縁膜１７を研磨し、その表
面を平坦化する工程とからなっている。
Ｐにより平坦化する場合において、簡便な方法により、
平坦化を良好に行うことができるようにすることを最も
主要な特徴とする。 【解決手段】たとえば、Ｓｉ基板１１の凸部１２の上面
に多結晶Ｓｉ膜１３を形成する工程と、そのＳｉ基板１
１上の全面に埋め込み絶縁膜１７を形成する工程と、こ
の埋め込み絶縁膜１７の凹部の表面にカーボン膜１８を
形成する工程と、このカーボン膜１８をストッパ層にＣ
ＭＰにより上記埋め込み絶縁膜１７を研磨し、その表面
の凹凸を緩和させる工程と、上記カーボン膜１８を除去
した後、上記多結晶Ｓｉ膜１３をストッパ層に、再度、
ＣＭＰにより上記埋め込み絶縁膜１７を研磨し、その表
面を平坦化する工程とからなっている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえば半導体
装置の製造方法に関するもので、特に、素子間に埋め込
み型の絶縁領域を設けて素子分離を行う、いわゆる埋め
込み素子分離に関するものである。
装置の製造方法に関するもので、特に、素子間に埋め込
み型の絶縁領域を設けて素子分離を行う、いわゆる埋め
込み素子分離に関するものである。
【０００２】
【従来の技術】周知のように、半導体装置の素子分離の
方法として、素子間に埋め込み型の絶縁領域を設けてな
る埋め込み素子分離がある。この方法では、半導体基板
上に素子分離用の溝内を埋め込むための絶縁膜を形成し
た後、溝以外に残る絶縁膜を除去して半導体基板の表面
を平坦化する必要がある。
方法として、素子間に埋め込み型の絶縁領域を設けてな
る埋め込み素子分離がある。この方法では、半導体基板
上に素子分離用の溝内を埋め込むための絶縁膜を形成し
た後、溝以外に残る絶縁膜を除去して半導体基板の表面
を平坦化する必要がある。
【０００３】この半導体基板の表面の平坦化には、近
年、ＣＭＰ（Chemical Mechanical Polishing ）が用い
られている。このＣＭＰは、半導体基板の表面を選択的
に研磨することによって、凹凸をなくす技術である。
年、ＣＭＰ（Chemical Mechanical Polishing ）が用い
られている。このＣＭＰは、半導体基板の表面を選択的
に研磨することによって、凹凸をなくす技術である。
【０００４】図８は、上記したＣＭＰによる、半導体基
板の表面の平坦化にかかる従来の処理について示すもの
である。従来では、たとえば同図（ａ）に示すように、
半導体基板１の表面の凸部（素子形成予定領域）１ａの
保護と、広域にわたる凹部１ｂでの埋め込み絶縁膜２の
膜べりを防止する目的で、凸部１ａ上には第１の保護膜
３を、また、凹部１ｂの絶縁膜２上には第２の保護膜４
をそれぞれ形成した状態で、ＣＭＰによる平坦化を行う
ようになっている（たとえば、特開平６−２９５９０８
号公報）。
板の表面の平坦化にかかる従来の処理について示すもの
である。従来では、たとえば同図（ａ）に示すように、
半導体基板１の表面の凸部（素子形成予定領域）１ａの
保護と、広域にわたる凹部１ｂでの埋め込み絶縁膜２の
膜べりを防止する目的で、凸部１ａ上には第１の保護膜
３を、また、凹部１ｂの絶縁膜２上には第２の保護膜４
をそれぞれ形成した状態で、ＣＭＰによる平坦化を行う
ようになっている（たとえば、特開平６−２９５９０８
号公報）。
【０００５】この場合、第１の保護膜３と第２の保護膜
４の高さ位置が略一致している場合には、平坦化が良好
に行われる（同図（ｂ））。しかしながら、一致してい
ない場合には、良好な平坦化が困難になるという問題が
あった。
４の高さ位置が略一致している場合には、平坦化が良好
に行われる（同図（ｂ））。しかしながら、一致してい
ない場合には、良好な平坦化が困難になるという問題が
あった。
【０００６】図９および図１０は、第１の保護膜３と第
２の保護膜４の高さ位置が一致していない場合の、平坦
化にかかる処理を示すものである。たとえば、図９
（ａ）に示すように、第２の保護膜４が第１の保護膜３
に対して上方に位置している場合、つまり、第２の保護
膜４のほうが高い場合には、同図（ｂ）に示すように、
第１の保護膜３上に埋め込み絶縁膜２が残る。
２の保護膜４の高さ位置が一致していない場合の、平坦
化にかかる処理を示すものである。たとえば、図９
（ａ）に示すように、第２の保護膜４が第１の保護膜３
に対して上方に位置している場合、つまり、第２の保護
膜４のほうが高い場合には、同図（ｂ）に示すように、
第１の保護膜３上に埋め込み絶縁膜２が残る。
【０００７】同様に、たとえば図１０（ａ）に示すよう
に、第１の保護膜３が第２の保護膜４に対して上方に位
置している場合、つまり、第１の保護膜３のほうが高い
場合には、同図（ｂ）に示すように、第１の保護膜３の
パターンエッジから研磨が進み、半導体基板１の表面の
凸部１ａが誤って研磨される。
に、第１の保護膜３が第２の保護膜４に対して上方に位
置している場合、つまり、第１の保護膜３のほうが高い
場合には、同図（ｂ）に示すように、第１の保護膜３の
パターンエッジから研磨が進み、半導体基板１の表面の
凸部１ａが誤って研磨される。
【０００８】半導体装置を製造する際のプロセスにおい
て、第１の保護膜３と第２の保護膜４の高さ位置を制御
することは、素子分離用の溝の深さや埋め込み絶縁膜２
の膜厚にばらつきがあるため、非常に難しい。
て、第１の保護膜３と第２の保護膜４の高さ位置を制御
することは、素子分離用の溝の深さや埋め込み絶縁膜２
の膜厚にばらつきがあるため、非常に難しい。
【０００９】
【発明が解決しようとする課題】上記したように、従来
においては、第１の保護膜３と第２の保護膜４の高さ位
置が略一致している場合には平坦化が良好に行われる
が、第１の保護膜３と第２の保護膜４の高さ位置を制御
するのは難しいため、常に安定した平坦性を確保できな
いという問題があった。
においては、第１の保護膜３と第２の保護膜４の高さ位
置が略一致している場合には平坦化が良好に行われる
が、第１の保護膜３と第２の保護膜４の高さ位置を制御
するのは難しいため、常に安定した平坦性を確保できな
いという問題があった。
【００１０】そこで、この発明は、簡便な方法により、
平坦化を良好に行うことができ、常に安定した平坦性を
得ることが可能な半導体装置の製造方法を提供すること
を目的としている。
平坦化を良好に行うことができ、常に安定した平坦性を
得ることが可能な半導体装置の製造方法を提供すること
を目的としている。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、表
面に凹部および凸部を有する半導体基板の、前記凸部の
上面に第１の保護膜を形成する工程と、前記半導体基板
上の全面に、前記凹部を埋め込むための埋め込み絶縁膜
を形成する工程と、この埋め込み絶縁膜の凹部の表面に
第２の保護膜を形成する工程と、この第２の保護膜をス
トッパ層に、ＣＭＰ（Chemical Mechanical Polishing
）により前記埋め込み絶縁膜を研磨し、その表面の凹
凸を緩和する工程と、前記第２の保護膜を除去した後、
前記第１の保護膜をストッパ層に、再度、ＣＭＰにより
前記埋め込み絶縁膜を研磨し、その表面を平坦化する工
程とからなっている。
めに、この発明の半導体装置の製造方法にあっては、表
面に凹部および凸部を有する半導体基板の、前記凸部の
上面に第１の保護膜を形成する工程と、前記半導体基板
上の全面に、前記凹部を埋め込むための埋め込み絶縁膜
を形成する工程と、この埋め込み絶縁膜の凹部の表面に
第２の保護膜を形成する工程と、この第２の保護膜をス
トッパ層に、ＣＭＰ（Chemical Mechanical Polishing
）により前記埋め込み絶縁膜を研磨し、その表面の凹
凸を緩和する工程と、前記第２の保護膜を除去した後、
前記第１の保護膜をストッパ層に、再度、ＣＭＰにより
前記埋め込み絶縁膜を研磨し、その表面を平坦化する工
程とからなっている。
【００１２】この発明の半導体装置の製造方法によれ
ば、第２の保護膜をストッパとしたＣＭＰによって埋め
込み絶縁膜の表面の凹凸をあらかた除去した後、第１の
保護膜をストッパとしたＣＭＰによって残る凹凸を完全
に取り除くようにしている。これにより、第１，第２の
保護膜がそれぞれ別の研磨工程でのストッパとして機能
するため、第１の保護膜と第２の保護膜の高さ位置を揃
えて形成する必要なく、平坦度の高い埋め込み絶縁膜を
得ることが可能となるものである。
ば、第２の保護膜をストッパとしたＣＭＰによって埋め
込み絶縁膜の表面の凹凸をあらかた除去した後、第１の
保護膜をストッパとしたＣＭＰによって残る凹凸を完全
に取り除くようにしている。これにより、第１，第２の
保護膜がそれぞれ別の研磨工程でのストッパとして機能
するため、第１の保護膜と第２の保護膜の高さ位置を揃
えて形成する必要なく、平坦度の高い埋め込み絶縁膜を
得ることが可能となるものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて図面を参照して説明する。図１〜図７は、本発明
にかかる、半導体装置の製造方法を概略的に示すもので
ある。なお、ここでは、素子間に埋め込み型の絶縁領域
を設けて素子分離を行う、いわゆる埋め込み素子分離を
例に説明する。
ついて図面を参照して説明する。図１〜図７は、本発明
にかかる、半導体装置の製造方法を概略的に示すもので
ある。なお、ここでは、素子間に埋め込み型の絶縁領域
を設けて素子分離を行う、いわゆる埋め込み素子分離を
例に説明する。
【００１４】まず、半導体基板としてのＳｉ基板１１
の、凸部（素子形成予定領域）１２の上部表面に、第１
のストッパ層となる多結晶Ｓｉ膜（第１の保護膜）１３
を形成する（図１）。この多結晶Ｓｉ膜１３は、たとえ
ば、後のＣＭＰ（Chemical Mechanical Polishing ）に
よる第２の研磨工程において、上記凸部１２上に残る埋
め込み絶縁膜を細かく研磨する際の、ストッパとして機
能する。
の、凸部（素子形成予定領域）１２の上部表面に、第１
のストッパ層となる多結晶Ｓｉ膜（第１の保護膜）１３
を形成する（図１）。この多結晶Ｓｉ膜１３は、たとえ
ば、後のＣＭＰ（Chemical Mechanical Polishing ）に
よる第２の研磨工程において、上記凸部１２上に残る埋
め込み絶縁膜を細かく研磨する際の、ストッパとして機
能する。
【００１５】この場合、上記凸部１２の上面の多結晶Ｓ
ｉ膜１３は、次のようにして形成される。すなわち、Ｓ
ｉ基板１１の表面の全面に、たとえば、熱酸化により２
００オングストローム程度の膜厚のＳｉ酸化膜１４を形
成する。また、そのＳｉ酸化膜１４上に、たとえば、Ｌ
Ｐ−ＣＶＤ法によって１０００オングストローム程度の
膜厚の多結晶Ｓｉ膜１３を形成する。そして、図示して
いないレジスト膜などをパターニングしてマスクを形成
した後、そのマスクにしたがって、素子分離領域とな
る、上記凸部１２以外の多結晶Ｓｉ膜１３を含んで、そ
の下のＳｉ酸化膜１４およびＳｉ基板１１をそれぞれ除
去して凹部１５，１６を形成する。
ｉ膜１３は、次のようにして形成される。すなわち、Ｓ
ｉ基板１１の表面の全面に、たとえば、熱酸化により２
００オングストローム程度の膜厚のＳｉ酸化膜１４を形
成する。また、そのＳｉ酸化膜１４上に、たとえば、Ｌ
Ｐ−ＣＶＤ法によって１０００オングストローム程度の
膜厚の多結晶Ｓｉ膜１３を形成する。そして、図示して
いないレジスト膜などをパターニングしてマスクを形成
した後、そのマスクにしたがって、素子分離領域とな
る、上記凸部１２以外の多結晶Ｓｉ膜１３を含んで、そ
の下のＳｉ酸化膜１４およびＳｉ基板１１をそれぞれ除
去して凹部１５，１６を形成する。
【００１６】この凹部１５，１６の形成は、たとえば、
ＨＢｒガスを用いたＲＩＥ（Reactive Ion Etching）法
により、Ｓｉ基板１１に３０００オングストローム程度
の深さの溝を異方的に形成することで行われる。
ＨＢｒガスを用いたＲＩＥ（Reactive Ion Etching）法
により、Ｓｉ基板１１に３０００オングストローム程度
の深さの溝を異方的に形成することで行われる。
【００１７】このようにして、Ｓｉ基板１１上に凹部１
５，１６が選択的に形成されることにより、図１に示し
たように、Ｓｉ基板１１の表面に凸部１２が、また、そ
の上面にＳｉ酸化膜１４を介して多結晶Ｓｉ膜１３がそ
れぞれ形成される。
５，１６が選択的に形成されることにより、図１に示し
たように、Ｓｉ基板１１の表面に凸部１２が、また、そ
の上面にＳｉ酸化膜１４を介して多結晶Ｓｉ膜１３がそ
れぞれ形成される。
【００１８】次いで、上記Ｓｉ基板１１上の全面にわた
って、上記凹部１５，１６を埋め込むための埋め込み絶
縁膜１７を形成する（図２）。この埋め込み絶縁膜１７
は、たとえば、ＴＥＯＳ膜などのＳｉ酸化膜からなり、
ＬＰ−ＣＶＤ法により５０００オングストローム程度の
膜厚で形成される。
って、上記凹部１５，１６を埋め込むための埋め込み絶
縁膜１７を形成する（図２）。この埋め込み絶縁膜１７
は、たとえば、ＴＥＯＳ膜などのＳｉ酸化膜からなり、
ＬＰ−ＣＶＤ法により５０００オングストローム程度の
膜厚で形成される。
【００１９】この場合、埋め込み絶縁膜１７は、少なく
とも、後に形成されるカーボン膜（第２の保護膜）の表
面が、上記多結晶Ｓｉ膜１３の表面よりも上方に位置す
るような膜厚、たとえば、４２００オングストローム以
上の膜厚で設けられる。
とも、後に形成されるカーボン膜（第２の保護膜）の表
面が、上記多結晶Ｓｉ膜１３の表面よりも上方に位置す
るような膜厚、たとえば、４２００オングストローム以
上の膜厚で設けられる。
【００２０】次いで、上記埋め込み絶縁膜１７の、たと
えば、広域にわたって比較的大きい面積をもって形成さ
れた上記凹部１６の表面にのみ、第２のストッパ層とな
るカーボン膜１８を選択的に形成する（図３）。このカ
ーボン膜１８は、たとえば、後のＣＭＰによる第１の研
磨工程において、上記凸部１２の表面上に積層される埋
め込み絶縁膜１７を粗く研磨する際の、ストッパとして
機能する。
えば、広域にわたって比較的大きい面積をもって形成さ
れた上記凹部１６の表面にのみ、第２のストッパ層とな
るカーボン膜１８を選択的に形成する（図３）。このカ
ーボン膜１８は、たとえば、後のＣＭＰによる第１の研
磨工程において、上記凸部１２の表面上に積層される埋
め込み絶縁膜１７を粗く研磨する際の、ストッパとして
機能する。
【００２１】上記カーボン膜１８は、たとえば、スパッ
タ法により上記埋め込み絶縁膜１７の表面の全面にカー
ボンを形成した後、それを、Ｏ2 ガスを用いたＲＩＥ法
によって上記凹部１６の表面にのみ残すようにパターニ
ングすることで形成される。
タ法により上記埋め込み絶縁膜１７の表面の全面にカー
ボンを形成した後、それを、Ｏ2 ガスを用いたＲＩＥ法
によって上記凹部１６の表面にのみ残すようにパターニ
ングすることで形成される。
【００２２】この場合、カーボン膜１８は、埋め込み絶
縁膜１７を４２００オングストローム以上の膜厚で形成
することにより、その膜厚がたとえ薄くとも、上記凸部
１２の表面に形成される多結晶Ｓｉ膜１３よりも常に上
方に位置して形成される。
縁膜１７を４２００オングストローム以上の膜厚で形成
することにより、その膜厚がたとえ薄くとも、上記凸部
１２の表面に形成される多結晶Ｓｉ膜１３よりも常に上
方に位置して形成される。
【００２３】次いで、ＣｅＯ2 などの研磨剤を用いたＣ
ＭＰを行って、上記カーボン膜１８をストッパとする第
１の研磨工程を実施する（図４）。この第１の研磨工程
では、埋め込み絶縁膜１７の凹凸を緩和するために、上
記Ｓｉ基板１１の表面である凸部１２の表面上に積層さ
れる埋め込み絶縁膜１７を少し残すようにして粗く研磨
が行われる。
ＭＰを行って、上記カーボン膜１８をストッパとする第
１の研磨工程を実施する（図４）。この第１の研磨工程
では、埋め込み絶縁膜１７の凹凸を緩和するために、上
記Ｓｉ基板１１の表面である凸部１２の表面上に積層さ
れる埋め込み絶縁膜１７を少し残すようにして粗く研磨
が行われる。
【００２４】すなわち、上記カーボン膜１８が多結晶Ｓ
ｉ膜１３よりも上方に位置しているため、上記凸部１２
の表面の多結晶Ｓｉ膜１３にまで研磨が達することな
く、第１の研磨工程は終了される。
ｉ膜１３よりも上方に位置しているため、上記凸部１２
の表面の多結晶Ｓｉ膜１３にまで研磨が達することな
く、第１の研磨工程は終了される。
【００２５】この後、上記カーボン膜１８をアッシング
などにより除去する（図５）。次いで、ＣｅＯ2 などの
研磨剤を用いたＣＭＰを行って、上記多結晶Ｓｉ膜１３
をストッパとする第２の研磨工程を実施する（図６）。
この第２の研磨工程では、上記多結晶Ｓｉ膜１３を露出
させるために、上記Ｓｉ基板１１の表面である凸部１２
の表面上に残る埋め込み絶縁膜１７をすべて除去するよ
うにして、埋め込み絶縁膜１７の表面の研磨が行われ
る。
などにより除去する（図５）。次いで、ＣｅＯ2 などの
研磨剤を用いたＣＭＰを行って、上記多結晶Ｓｉ膜１３
をストッパとする第２の研磨工程を実施する（図６）。
この第２の研磨工程では、上記多結晶Ｓｉ膜１３を露出
させるために、上記Ｓｉ基板１１の表面である凸部１２
の表面上に残る埋め込み絶縁膜１７をすべて除去するよ
うにして、埋め込み絶縁膜１７の表面の研磨が行われ
る。
【００２６】これにより、素子分離領域となる凹部１
５，１６内に埋め込み絶縁膜１７を埋め込んでなる埋め
込み型の絶縁領域が形成されて、素子形成予定領域であ
る凸部１２の相互が素子分離される。
５，１６内に埋め込み絶縁膜１７を埋め込んでなる埋め
込み型の絶縁領域が形成されて、素子形成予定領域であ
る凸部１２の相互が素子分離される。
【００２７】そして、最後に、上記埋め込み絶縁膜１７
の表面に露出する多結晶Ｓｉ膜１３を、たとえば、ＣＦ
4 ，Ｏ2 ，Ｎ2 の混合ガスを用いたＣＤＥ（Chemical D
ry Etching）法により除去し、平坦化処理を終了する
（図７）。
の表面に露出する多結晶Ｓｉ膜１３を、たとえば、ＣＦ
4 ，Ｏ2 ，Ｎ2 の混合ガスを用いたＣＤＥ（Chemical D
ry Etching）法により除去し、平坦化処理を終了する
（図７）。
【００２８】しかる後、上記凸部１２に対する半導体素
子の作成工程などを経ることにより、素子間を埋め込み
型の絶縁領域により素子分離してなる埋め込み素子分離
構造を有する半導体装置が形成される。
子の作成工程などを経ることにより、素子間を埋め込み
型の絶縁領域により素子分離してなる埋め込み素子分離
構造を有する半導体装置が形成される。
【００２９】上記したように、カーボン膜をストッパと
したＣＭＰによって埋め込み絶縁膜の表面の凹凸をあら
かた除去した後、多結晶Ｓｉ膜をストッパとしたＣＭＰ
によって残る凹凸を完全に取り除くようにしている。
したＣＭＰによって埋め込み絶縁膜の表面の凹凸をあら
かた除去した後、多結晶Ｓｉ膜をストッパとしたＣＭＰ
によって残る凹凸を完全に取り除くようにしている。
【００３０】すなわち、埋め込み絶縁膜の凹凸を緩和す
るための、カーボン膜をストッパとする第１の研磨工程
と、Ｓｉ基板の表面を平坦化するための、多結晶Ｓｉ膜
をストッパとする第２の研磨工程とを実施するようにし
ている。これにより、カーボン膜および多結晶Ｓｉ膜
が、それぞれ別の研磨工程でのストッパとして機能する
ため、必ずしも、多結晶Ｓｉ膜とカーボン膜との高さ位
置を揃えて形成しなくとも、平坦化を良好に行うことが
可能となる。したがって、簡便な方法により、常に平坦
度の高い埋め込み絶縁膜を安定して得ることが可能とな
るものである。
るための、カーボン膜をストッパとする第１の研磨工程
と、Ｓｉ基板の表面を平坦化するための、多結晶Ｓｉ膜
をストッパとする第２の研磨工程とを実施するようにし
ている。これにより、カーボン膜および多結晶Ｓｉ膜
が、それぞれ別の研磨工程でのストッパとして機能する
ため、必ずしも、多結晶Ｓｉ膜とカーボン膜との高さ位
置を揃えて形成しなくとも、平坦化を良好に行うことが
可能となる。したがって、簡便な方法により、常に平坦
度の高い埋め込み絶縁膜を安定して得ることが可能とな
るものである。
【００３１】しかも、多結晶Ｓｉ膜およびカーボン膜の
高さ位置の制御は、埋め込み絶縁膜の膜厚を制御するこ
とで簡単に行える。この場合、凹部における埋め込み絶
縁膜の表面の位置が、少なくとも、多結晶Ｓｉ膜の表面
の位置と同じになるように埋め込み絶縁膜を形成するこ
とで、カーボン膜を必ず多結晶Ｓｉ膜よりも高い位置に
形成することができる。
高さ位置の制御は、埋め込み絶縁膜の膜厚を制御するこ
とで簡単に行える。この場合、凹部における埋め込み絶
縁膜の表面の位置が、少なくとも、多結晶Ｓｉ膜の表面
の位置と同じになるように埋め込み絶縁膜を形成するこ
とで、カーボン膜を必ず多結晶Ｓｉ膜よりも高い位置に
形成することができる。
【００３２】特に、凸部上における埋め込み絶縁膜の膜
厚が極めて薄くなるように形成することで、第２の研磨
工程での研磨においても、さほどの苦労もなく、凸部上
に残る埋め込み絶縁膜を容易に除去でき、凹部の埋め込
み絶縁膜に膜べりが生じる心配もない。
厚が極めて薄くなるように形成することで、第２の研磨
工程での研磨においても、さほどの苦労もなく、凸部上
に残る埋め込み絶縁膜を容易に除去でき、凹部の埋め込
み絶縁膜に膜べりが生じる心配もない。
【００３３】なお、上記した本発明の実施の一形態にお
いては、埋め込み絶縁膜を十分に厚く形成する、つま
り、多結晶Ｓｉ膜の表面とほぼ同じ高さ位置になるよう
に埋め込み絶縁膜を形成することで、カーボン膜の表面
を多結晶Ｓｉ膜の表面よりも上方に位置させるようにし
た場合について説明したが、これに限らず、たとえば埋
め込み絶縁膜は少なくとも多結晶Ｓｉ膜の下面以上の厚
さで形成するようにすれば良い。この場合、埋め込み絶
縁膜上に、十分に厚いカーボン膜を形成するようにする
ことで、上記した本発明の実施の一形態と同様の効果が
得られる。
いては、埋め込み絶縁膜を十分に厚く形成する、つま
り、多結晶Ｓｉ膜の表面とほぼ同じ高さ位置になるよう
に埋め込み絶縁膜を形成することで、カーボン膜の表面
を多結晶Ｓｉ膜の表面よりも上方に位置させるようにし
た場合について説明したが、これに限らず、たとえば埋
め込み絶縁膜は少なくとも多結晶Ｓｉ膜の下面以上の厚
さで形成するようにすれば良い。この場合、埋め込み絶
縁膜上に、十分に厚いカーボン膜を形成するようにする
ことで、上記した本発明の実施の一形態と同様の効果が
得られる。
【００３４】また、第１の研磨工程においては、埋め込
み絶縁膜の一部が残るように粗く研磨する場合に限ら
ず、多結晶Ｓｉ膜の表面が露出されるまで研磨を行うよ
うにしたとしても、何ら差し支えない。
み絶縁膜の一部が残るように粗く研磨する場合に限ら
ず、多結晶Ｓｉ膜の表面が露出されるまで研磨を行うよ
うにしたとしても、何ら差し支えない。
【００３５】また、第１の保護膜として多結晶Ｓｉ膜を
用いた場合を例に説明したが、たとえばＳｉＮ膜を用い
ることも可能である。また、第２の保護膜としてはカー
ボン膜に限らず、たとえば、多結晶Ｓｉ膜、ＳｉＮ膜、
ＷＳｉ膜、Ｗ膜、または、ＴｉＮ膜などを用いることも
可能である。
用いた場合を例に説明したが、たとえばＳｉＮ膜を用い
ることも可能である。また、第２の保護膜としてはカー
ボン膜に限らず、たとえば、多結晶Ｓｉ膜、ＳｉＮ膜、
ＷＳｉ膜、Ｗ膜、または、ＴｉＮ膜などを用いることも
可能である。
【００３６】また、ＣｅＯ2 以外の研磨剤を用いること
も可能であり、その場合、第１，第２の保護膜に、埋め
込み絶縁膜に比して研磨されにくい膜を用いるようにす
れば良い。
も可能であり、その場合、第１，第２の保護膜に、埋め
込み絶縁膜に比して研磨されにくい膜を用いるようにす
れば良い。
【００３７】また、埋め込み絶縁膜の表面に露出する多
結晶Ｓｉ膜の除去は、たとえば、Ｈ3 ＰＯ4 を用いたウ
ェットエッチング法によっても同様に行うことができ
る。さらに、本発明は、上述した埋め込み素子分離以外
での平坦化処理においても、同様に適用可能である。そ
の他、この発明の要旨を変えない範囲において、種々変
形実施可能なことは勿論である。
結晶Ｓｉ膜の除去は、たとえば、Ｈ3 ＰＯ4 を用いたウ
ェットエッチング法によっても同様に行うことができ
る。さらに、本発明は、上述した埋め込み素子分離以外
での平坦化処理においても、同様に適用可能である。そ
の他、この発明の要旨を変えない範囲において、種々変
形実施可能なことは勿論である。
【００３８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、簡便な方法により、平坦化を良好に行うことがで
き、常に安定した平坦性を得ることが可能な半導体装置
の製造方法を提供できる。
ば、簡便な方法により、平坦化を良好に行うことがで
き、常に安定した平坦性を得ることが可能な半導体装置
の製造方法を提供できる。
【図１】この発明の実施の一形態にかかる、半導体装置
の製造方法を概略的に示す要部の断面図。
の製造方法を概略的に示す要部の断面図。
【図２】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図３】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図４】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図５】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図６】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図７】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図８】従来技術とその問題点を説明するために示す、
半導体装置の製造方法の概略断面図。
半導体装置の製造方法の概略断面図。
【図９】同じく、従来の半導体装置の製造方法を概略的
に示す断面図。
に示す断面図。
【図１０】同じく、従来の半導体装置の製造方法を概略
的に示す断面図。
的に示す断面図。
１１…Ｓｉ基板、１２…凸部、１３…多結晶Ｓｉ膜、１
４…Ｓｉ酸化膜、１５，１６…凹部、１７…埋め込み絶
縁膜、１８…カーボン膜。
４…Ｓｉ酸化膜、１５，１６…凹部、１７…埋め込み絶
縁膜、１８…カーボン膜。
Claims (5)
- 【請求項１】 表面に凹部および凸部を有する半導体基
板の、前記凸部の上面に第１の保護膜を形成する工程
と、 前記半導体基板上の全面に、前記凹部を埋め込むための
埋め込み絶縁膜を形成する工程と、 この埋め込み絶縁膜の凹部の表面に第２の保護膜を形成
する工程と、 この第２の保護膜をストッパ層に、ＣＭＰ（Chemical M
echanical Polishing）により前記埋め込み絶縁膜を研
磨し、その表面の凹凸を緩和する工程と、 前記第２の保護膜を除去した後、前記第１の保護膜をス
トッパ層に、再度、ＣＭＰにより前記埋め込み絶縁膜を
研磨し、その表面を平坦化する工程とからなることを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の保護膜は、その表面が前記第
１の保護膜の表面よりも上方に位置するようにして設け
られることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記第２の保護膜は、前記埋め込み絶縁
膜に対する選択比が十分に高い材料により形成されるも
のであることを特徴とする請求項１または２に記載の半
導体装置の製造方法。 - 【請求項４】 前記第２の保護膜には、カーボン膜が用
いられることを特徴とする請求項１，２または３に記載
の半導体装置の製造方法。 - 【請求項５】 前記半導体基板の凸部の上面に第１の保
護膜を形成する工程は、前記半導体基板上に酸化膜を介
して第１の保護膜を形成した後、その第１の保護膜を含
んで、前記半導体基板の表面に選択的に凹部を形成する
ものであることを特徴とする請求項１に記載の半導体装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22214995A JP3335811B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
| TW085109727A TW407317B (en) | 1995-08-30 | 1996-08-10 | The manufacture method of semiconductor apparatus |
| TW085109886A TW391044B (en) | 1995-08-30 | 1996-08-14 | Electrostatic chuck member and method of making the same |
| US08/698,200 US5854133A (en) | 1995-08-30 | 1996-08-15 | Method for manufacturing a semiconductor device |
| KR1019960035950A KR100272141B1 (ko) | 1995-08-30 | 1996-08-28 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22214995A JP3335811B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969500A true JPH0969500A (ja) | 1997-03-11 |
| JP3335811B2 JP3335811B2 (ja) | 2002-10-21 |
Family
ID=16777953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22214995A Expired - Fee Related JP3335811B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3335811B2 (ja) |
| KR (1) | KR100272141B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148043A (ja) * | 1998-09-10 | 2000-05-26 | Sharp Corp | 電極基板およびその製造方法ならびに液晶表示素子 |
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| JP3320648B2 (ja) * | 1997-12-04 | 2002-09-03 | 東京エレクトロン株式会社 | レジスト膜の形成方法及びレジスト膜の形成装置 |
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| US7001713B2 (en) * | 1998-04-18 | 2006-02-21 | United Microelectronics, Corp. | Method of forming partial reverse active mask |
| TW396510B (en) | 1998-06-03 | 2000-07-01 | United Microelectronics Corp | Shallow trench isolation formed by chemical mechanical polishing |
| US6790742B2 (en) * | 1998-06-03 | 2004-09-14 | United Microelectronics Corporation | Chemical mechanical polishing in forming semiconductor device |
| TW379409B (en) * | 1998-07-06 | 2000-01-11 | United Microelectronics Corp | Manufacturing method of shallow trench isolation structure |
| US6180525B1 (en) * | 1998-08-19 | 2001-01-30 | Micron Technology, Inc. | Method of minimizing repetitive chemical-mechanical polishing scratch marks and of processing a semiconductor wafer outer surface |
| US6258711B1 (en) | 1999-04-19 | 2001-07-10 | Speedfam-Ipec Corporation | Sacrificial deposit to improve damascene pattern planarization in semiconductor wafers |
| US10366900B2 (en) * | 2016-03-25 | 2019-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| US5314843A (en) * | 1992-03-27 | 1994-05-24 | Micron Technology, Inc. | Integrated circuit polishing method |
| US5512163A (en) * | 1992-06-08 | 1996-04-30 | Motorola, Inc. | Method for forming a planarization etch stop |
| JP3302142B2 (ja) * | 1992-12-22 | 2002-07-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US5607718A (en) * | 1993-03-26 | 1997-03-04 | Kabushiki Kaisha Toshiba | Polishing method and polishing apparatus |
| JPH0745616A (ja) * | 1993-07-29 | 1995-02-14 | Nec Corp | 半導体装置の製造方法 |
| US5395801A (en) * | 1993-09-29 | 1995-03-07 | Micron Semiconductor, Inc. | Chemical-mechanical polishing processes of planarizing insulating layers |
| JPH07245306A (ja) * | 1994-01-17 | 1995-09-19 | Sony Corp | 半導体装置における膜平坦化方法 |
| JPH07249626A (ja) * | 1994-03-10 | 1995-09-26 | Toshiba Corp | 半導体装置の製造方法 |
| US5560802A (en) * | 1995-03-03 | 1996-10-01 | Texas Instruments Incorporated | Selective CMP of in-situ deposited multilayer films to enhance nonplanar step height reduction |
| US5674783A (en) * | 1996-04-01 | 1997-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving the chemical-mechanical polish (CMP) uniformity of insulator layers |
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-
1995
- 1995-08-30 JP JP22214995A patent/JP3335811B2/ja not_active Expired - Fee Related
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1996
- 1996-08-10 TW TW085109727A patent/TW407317B/zh active
- 1996-08-14 TW TW085109886A patent/TW391044B/zh not_active IP Right Cessation
- 1996-08-15 US US08/698,200 patent/US5854133A/en not_active Expired - Fee Related
- 1996-08-28 KR KR1019960035950A patent/KR100272141B1/ko not_active IP Right Cessation
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| KR970013076A (ko) | 1997-03-29 |
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