JPH096814A - チップのシミュレーション方法 - Google Patents
チップのシミュレーション方法Info
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- JPH096814A JPH096814A JP7151836A JP15183695A JPH096814A JP H096814 A JPH096814 A JP H096814A JP 7151836 A JP7151836 A JP 7151836A JP 15183695 A JP15183695 A JP 15183695A JP H096814 A JPH096814 A JP H096814A
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- Japan
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- chip
- simulation
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- ahdl
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/80—Technologies aiming to reduce greenhouse gasses emissions common to all road transportation technologies
- Y02T10/82—Elements for improving aerodynamics
Abstract
(57)【要約】
【目的】短時間で精度の高いチップレベルのシミュレー
ションを行えるチップのシミュレーション方法を実現す
る。 【構成】N個の機能ブロックを有するICチップの機能
ブロック間相関に応じたAHDLモデルを構成し、構成
したAHDLモデルに基づいてシミュレーションを行
い、シミュレーションをするにあたっては、近似しよう
とする機能ブロックをテブナン等価回路と見なし、その
端子インピーダンスとして等価電圧源でAHDLモデル
を構成し、また、他の機能ブロックを含めた小信号解析
によるトランジスタレベルシミュレーション結果から算
術関数または数値モデルを用いてAHDLモデルを構成
する。
ションを行えるチップのシミュレーション方法を実現す
る。 【構成】N個の機能ブロックを有するICチップの機能
ブロック間相関に応じたAHDLモデルを構成し、構成
したAHDLモデルに基づいてシミュレーションを行
い、シミュレーションをするにあたっては、近似しよう
とする機能ブロックをテブナン等価回路と見なし、その
端子インピーダンスとして等価電圧源でAHDLモデル
を構成し、また、他の機能ブロックを含めた小信号解析
によるトランジスタレベルシミュレーション結果から算
術関数または数値モデルを用いてAHDLモデルを構成
する。
Description
【0001】
【産業上の利用分野】本発明は、集積回路内の各機能ブ
ロック間相関を考慮して生成されるアナログ的動作記述
言語モデルを用いてチップレベルのシミュレーションを
行う方法に関するものである。
ロック間相関を考慮して生成されるアナログ的動作記述
言語モデルを用いてチップレベルのシミュレーションを
行う方法に関するものである。
【0002】
【従来の技術】チップレベルのシミュレーションは、各
機能ブロックの詳細設計が終わった段階で、結線チェッ
クの他、機能検証やバラツキ解析などに使われることが
望ましい。とろこが、近年、コンピュータの性能の急速
な向上が図られるに伴い、回路規模も大幅に大きくなっ
ているため、チップレベルのシミュレーションは依然莫
大な計算時間を必要とされている。したがって、機能検
証やバラツキ解析はチップレベルではほとんど行われて
いないのが現状である。
機能ブロックの詳細設計が終わった段階で、結線チェッ
クの他、機能検証やバラツキ解析などに使われることが
望ましい。とろこが、近年、コンピュータの性能の急速
な向上が図られるに伴い、回路規模も大幅に大きくなっ
ているため、チップレベルのシミュレーションは依然莫
大な計算時間を必要とされている。したがって、機能検
証やバラツキ解析はチップレベルではほとんど行われて
いないのが現状である。
【0003】その打開策として、近年開発されたアナロ
グHDL(AHLD:Analog Hardware Description La
nguage)を利用して、アナログ的な振る舞い(動作)を
記述言語で表現し、シミュレーションの高速化を図る研
究開発が活発になってきている(たとえば、文献〔1〕
「G. Ruan: "A behavioral model of A/D convertersus
ing a mixed-mode simulator," IEEE Custom Integrate
d Circuits Conference, pp.5.7.1-5.7.4, 1990」、あ
るいは文献〔2〕「T. Koskinen and P. Y. K.Cheung:
"Statistical and behavioural modelling of analogue
integrated circuits," IEE Preceedings-G, vol.140,
pp.171-176, 1993 」 参照)。
グHDL(AHLD:Analog Hardware Description La
nguage)を利用して、アナログ的な振る舞い(動作)を
記述言語で表現し、シミュレーションの高速化を図る研
究開発が活発になってきている(たとえば、文献〔1〕
「G. Ruan: "A behavioral model of A/D convertersus
ing a mixed-mode simulator," IEEE Custom Integrate
d Circuits Conference, pp.5.7.1-5.7.4, 1990」、あ
るいは文献〔2〕「T. Koskinen and P. Y. K.Cheung:
"Statistical and behavioural modelling of analogue
integrated circuits," IEE Preceedings-G, vol.140,
pp.171-176, 1993 」 参照)。
【0004】
【発明が解決しようとする課題】しかしながら、そのほ
とんどのアプローチは、機能ブロックを理想素子として
扱い、または機能ブロック間相関を考慮しないため、当
然のことながら、チップレベルのシミュレーションに精
度の問題が生じる。一方、等価回路を用いたマクロモデ
リング技術(たとえば文献〔3〕「G. R.Boyle, B. M.
Cohn, D. O. Pederson and J. E. Solomon:"Macromodel
ing of integrated circuit operational amplifiers,"
IEEE J. Sokid-State Circuits,vol.SC-9, pp.353-36
3, 1974」 参照)は昔から研究されてはいるが、オペ
アンプなど限られた回路しか作られていないので、チッ
プレベルのシミュレーションには適さない。
とんどのアプローチは、機能ブロックを理想素子として
扱い、または機能ブロック間相関を考慮しないため、当
然のことながら、チップレベルのシミュレーションに精
度の問題が生じる。一方、等価回路を用いたマクロモデ
リング技術(たとえば文献〔3〕「G. R.Boyle, B. M.
Cohn, D. O. Pederson and J. E. Solomon:"Macromodel
ing of integrated circuit operational amplifiers,"
IEEE J. Sokid-State Circuits,vol.SC-9, pp.353-36
3, 1974」 参照)は昔から研究されてはいるが、オペ
アンプなど限られた回路しか作られていないので、チッ
プレベルのシミュレーションには適さない。
【0005】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、短時間で精度の高いチップレベ
ルのシミュレーションを行えるチップのシミュレーショ
ン方法を提供することにある。
のであり、その目的は、短時間で精度の高いチップレベ
ルのシミュレーションを行えるチップのシミュレーショ
ン方法を提供することにある。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも2つの機能ブロックを有する
チップのシミュレーション方法であって、上記機能ブロ
ック間相関に応じたアナログ的動作記述言語モデルを構
成し、構成したアナログ的動作記述言語モデルに基づい
てシミュレーションを行う。
め、本発明は、少なくとも2つの機能ブロックを有する
チップのシミュレーション方法であって、上記機能ブロ
ック間相関に応じたアナログ的動作記述言語モデルを構
成し、構成したアナログ的動作記述言語モデルに基づい
てシミュレーションを行う。
【0007】また、本発明のシミュレーション方法で
は、近似しようとする機能ブロックをテブナン等価回路
と見なし、その端子インピーダンスとして等価電圧源で
アナログ的動作記述言語モデルを構成する。
は、近似しようとする機能ブロックをテブナン等価回路
と見なし、その端子インピーダンスとして等価電圧源で
アナログ的動作記述言語モデルを構成する。
【0008】さらに、本発明のシミュレーション方法で
は、他の機能ブロックを含めた小信号解析によるトラン
ジスタレベルシミュレーション結果から算術関数または
数値モデルを用いてアナログ的動作記述言語モデルを構
成する。
は、他の機能ブロックを含めた小信号解析によるトラン
ジスタレベルシミュレーション結果から算術関数または
数値モデルを用いてアナログ的動作記述言語モデルを構
成する。
【0009】
【作用】本発明のシミュレーション方法によれば、複数
の機能ブロックを有するチップの機能ブロック間相関に
応じたアナログ的動作記述言語モデルが構成され、構成
したアナログ的動作記述言語モデルに基づいてシミュレ
ーションが行われる。そして、シミュレーションをする
にあたっては、近似しようとする機能ブロックがテブナ
ン等価回路と見なされ、その端子インピーダンスとして
等価電圧源でアナログ的動作記述言語モデルが構成され
る。また、他の機能ブロックを含めた小信号解析による
トランジスタレベルシミュレーション結果から算術関数
または数値モデルを用いてアナログ的動作記述言語モデ
ルが構成される。
の機能ブロックを有するチップの機能ブロック間相関に
応じたアナログ的動作記述言語モデルが構成され、構成
したアナログ的動作記述言語モデルに基づいてシミュレ
ーションが行われる。そして、シミュレーションをする
にあたっては、近似しようとする機能ブロックがテブナ
ン等価回路と見なされ、その端子インピーダンスとして
等価電圧源でアナログ的動作記述言語モデルが構成され
る。また、他の機能ブロックを含めた小信号解析による
トランジスタレベルシミュレーション結果から算術関数
または数値モデルを用いてアナログ的動作記述言語モデ
ルが構成される。
【0010】
【実施例】図1は本発明に係るICチップのシミュレー
ション方法の概要を説明するためのフローチャート、図
2は本発明に係るブロック間相関を考慮したテブナン
(Thevenin)等価回路の求め方を説明するための図、図
3は本発明方法が適用されるICチップの具体的な構成
例を示す図である。
ション方法の概要を説明するためのフローチャート、図
2は本発明に係るブロック間相関を考慮したテブナン
(Thevenin)等価回路の求め方を説明するための図、図
3は本発明方法が適用されるICチップの具体的な構成
例を示す図である。
【0011】本発明方法は、N個の機能ブロックを有す
るICチップの機能ブロック間相関に応じたAHDLモ
デルを構成し、構成したAHDLモデルに基づいてシミ
ュレーションを行う。そして、シミュレーションをする
にあたっては、近似しようとする機能ブロックをテブナ
ン等価回路と見なし、その端子インピーダンスとして等
価電圧源でAHDLモデルを構成し、また、他の機能ブ
ロックを含めた小信号解析によるトランジスタレベルシ
ミュレーション結果から算術関数または数値モデルを用
いてAHDLモデルを構成する。以下、具体的な方法に
ついて、図1〜図3を参照しつつ順を追って説明する。
るICチップの機能ブロック間相関に応じたAHDLモ
デルを構成し、構成したAHDLモデルに基づいてシミ
ュレーションを行う。そして、シミュレーションをする
にあたっては、近似しようとする機能ブロックをテブナ
ン等価回路と見なし、その端子インピーダンスとして等
価電圧源でAHDLモデルを構成し、また、他の機能ブ
ロックを含めた小信号解析によるトランジスタレベルシ
ミュレーション結果から算術関数または数値モデルを用
いてAHDLモデルを構成する。以下、具体的な方法に
ついて、図1〜図3を参照しつつ順を追って説明する。
【0012】本発明方法の概要は、図1に示すように、
まず、たとえば入力電圧範囲等、各機能ブロック端子仕
様とその希望近似精度を入力する(ステップS1)。次
に、テブナン等価回路のインピーダンスと電圧源を求め
るために、トランジスタレベルにおいて回路シミュレー
ションを行い、サンプルデータを収集する(ステップS
2)。次いで、そのサンプルデータを観察し、一般的な
算術関数、または数値モデルで近似するかを設計者が判
断して、近似モデルを構成する(ステップS3a,S3
b)。そして、近似精度が満足すべきものであるか否か
を判別する(ステップS4)。否定的な判別結果が得ら
れれば、ステップS4の処理に移行してサンプル点を追
加し(ステップS5)、ステップS3a,3bの処理に
戻る。ステップS4の判別処理において、肯定的な結果
が得られたならば、ステップS6の処理に移行して、各
近似モデルによるAHLDモデルを生成し、所定のシミ
ュレータを用いてチップレベルのシミュレーションを行
う。
まず、たとえば入力電圧範囲等、各機能ブロック端子仕
様とその希望近似精度を入力する(ステップS1)。次
に、テブナン等価回路のインピーダンスと電圧源を求め
るために、トランジスタレベルにおいて回路シミュレー
ションを行い、サンプルデータを収集する(ステップS
2)。次いで、そのサンプルデータを観察し、一般的な
算術関数、または数値モデルで近似するかを設計者が判
断して、近似モデルを構成する(ステップS3a,S3
b)。そして、近似精度が満足すべきものであるか否か
を判別する(ステップS4)。否定的な判別結果が得ら
れれば、ステップS4の処理に移行してサンプル点を追
加し(ステップS5)、ステップS3a,3bの処理に
戻る。ステップS4の判別処理において、肯定的な結果
が得られたならば、ステップS6の処理に移行して、各
近似モデルによるAHLDモデルを生成し、所定のシミ
ュレータを用いてチップレベルのシミュレーションを行
う。
【0013】以下に、1.ブロック間相関を考慮したテ
ブナン等価回路の求め方を図2に関連付けて、および、
2.ICチップにおけるブロック間相関の考慮について
を図3に関連付けて、具体的に説明する。
ブナン等価回路の求め方を図2に関連付けて、および、
2.ICチップにおけるブロック間相関の考慮について
を図3に関連付けて、具体的に説明する。
【0014】1.ブロック間相関を考慮したテブナン等
価回路の求め方 ここでは、検討対象ICチップ10にはN個の機能ブロ
ックを有し、そのk番目ブロックは、図2(a)に示す
ように、n入力ポートiin (1-n) とm出力ポートiout
(1-m) を有することとする。この場合、回路理論によ
り、その機能ブロックを「ブラックボックス(Black Bo
x) 」と見なすと、図2(b)に示すようにテブナン等
価回路で表せる。
価回路の求め方 ここでは、検討対象ICチップ10にはN個の機能ブロ
ックを有し、そのk番目ブロックは、図2(a)に示す
ように、n入力ポートiin (1-n) とm出力ポートiout
(1-m) を有することとする。この場合、回路理論によ
り、その機能ブロックを「ブラックボックス(Black Bo
x) 」と見なすと、図2(b)に示すようにテブナン等
価回路で表せる。
【0015】各ポートの等価インピーダンスベクトルZ
は、以下に示した各要素の関数である。
は、以下に示した各要素の関数である。
【0016】
【数1】 Z=f(vin,iin,vout ,iout ,x,ξ) ・・・(1)
【0017】ただし、vin,iinはそれぞれ入力電圧と
電流ベクトル、vout ,iout はそれぞれ出力電圧と電
流ベクトル、xは他の機能ブロックと本ブロックとの相
関関数を表す(たとえば、他のブロックからバイアス電
圧をもらっている場合は、電圧となる)ものである。ξ
は電源電圧、温度およびプロセスパラメータ変動による
バラツキを表す量である。等価電圧源Vも同様に表せ
る。
電流ベクトル、vout ,iout はそれぞれ出力電圧と電
流ベクトル、xは他の機能ブロックと本ブロックとの相
関関数を表す(たとえば、他のブロックからバイアス電
圧をもらっている場合は、電圧となる)ものである。ξ
は電源電圧、温度およびプロセスパラメータ変動による
バラツキを表す量である。等価電圧源Vも同様に表せ
る。
【0018】
【数2】 V=g(vin,iin,vout ,iout ,x,ξ) ・・・(2)
【0019】Zの求め方としては、直流動作点において
注目のポートにAC電流源を接続して、小信号解析を行
いその端子電圧からインピーダンスを算出する。当然の
ことながら、このインピーダンス、すなわちf(・)は
一般に非線形だけでなく、周波数の関数でもある。した
がって、普通の算術関数で表せない場合は、内挿または
回帰モデルといった数値モデルを用いてその特性を近似
する必要がある。
注目のポートにAC電流源を接続して、小信号解析を行
いその端子電圧からインピーダンスを算出する。当然の
ことながら、このインピーダンス、すなわちf(・)は
一般に非線形だけでなく、周波数の関数でもある。した
がって、普通の算術関数で表せない場合は、内挿または
回帰モデルといった数値モデルを用いてその特性を近似
する必要がある。
【0020】一方、等価電圧源は、そのポートの開放電
圧から算出する。ただし、他のブロックとの相関は、本
ブロックと接続関係のあるブロックのみとする。トラン
ジスタレベルでのシミュレーションを行うときに、その
関係ブロックの入出力も考慮する。また、電源電圧やプ
ロセスパラメータ変動によるバラツキもトランジスタレ
ベルでのシミュレーションからその等価インピーダンス
と等価電圧源に取り込む。
圧から算出する。ただし、他のブロックとの相関は、本
ブロックと接続関係のあるブロックのみとする。トラン
ジスタレベルでのシミュレーションを行うときに、その
関係ブロックの入出力も考慮する。また、電源電圧やプ
ロセスパラメータ変動によるバラツキもトランジスタレ
ベルでのシミュレーションからその等価インピーダンス
と等価電圧源に取り込む。
【0021】2.ICチップにおけるブロック間相関の
考慮についての具体例 図3のICチップ10は、5つの機能ブロック、具体的
には、オペアンプブロック11、スイッチブロック1
2、ロジックオアブロック13、バイアスブロック14
およびバッファブロック15を有している。また、TM
はICチップ10の入出力端子を示している。このIC
チップ10においては、電源電圧VCCは端子TMVCC を
介して全ての機能ブロック11〜15に供給されてい
る。オペアンプブロック11には、端子TMIN,TN IN
を介して入力信号INおよびその反転信号IN が入
力される。そして、オペアンプ11の出力信号OPOU
Tおよび反転出力信号OPOUT はスイッチブロック1
2に入力される。また、オペアンプブロック11および
スイッチブロック12にはバイアスブロック14からの
バイアス電圧VBIASが供給される。また、ロジックオア
ブロックの出力信号LOUTもスイッチブロック12に
供給され、スイッチブロック12の出力信号SOUTお
よび反転出力信号SOUT はバッファブロック15に供
給される。そして、バッファブロック15の出力信号O
UTおよび反転出力信号OUT が端子TOUT ,T OUT
から出力される。
考慮についての具体例 図3のICチップ10は、5つの機能ブロック、具体的
には、オペアンプブロック11、スイッチブロック1
2、ロジックオアブロック13、バイアスブロック14
およびバッファブロック15を有している。また、TM
はICチップ10の入出力端子を示している。このIC
チップ10においては、電源電圧VCCは端子TMVCC を
介して全ての機能ブロック11〜15に供給されてい
る。オペアンプブロック11には、端子TMIN,TN IN
を介して入力信号INおよびその反転信号IN が入
力される。そして、オペアンプ11の出力信号OPOU
Tおよび反転出力信号OPOUT はスイッチブロック1
2に入力される。また、オペアンプブロック11および
スイッチブロック12にはバイアスブロック14からの
バイアス電圧VBIASが供給される。また、ロジックオア
ブロックの出力信号LOUTもスイッチブロック12に
供給され、スイッチブロック12の出力信号SOUTお
よび反転出力信号SOUT はバッファブロック15に供
給される。そして、バッファブロック15の出力信号O
UTおよび反転出力信号OUT が端子TOUT ,T OUT
から出力される。
【0022】このような構成を有するICチップ10に
おいて、図1に示した手順に基づいて各ブロックのAH
DLモデルが作成されることになるが、以下では、オペ
アンプブロック11の出力電圧に関するモデリングを例
にしてブロック間相関の考慮について説明する。
おいて、図1に示した手順に基づいて各ブロックのAH
DLモデルが作成されることになるが、以下では、オペ
アンプブロック11の出力電圧に関するモデリングを例
にしてブロック間相関の考慮について説明する。
【0023】このオペアンプブロック11は、バイアス
ブロック14からバイアス電圧VBI ASを供給されて動作
するものである。したがって、その出力信号OPOUT
の電圧VOPOUT は、入力電圧(VIN−V IN )と電源電
圧(Vcc)の関数だけでなく、そのバイアス電圧(V
BIAS)の関数でもある。すなわち、出力信号OPOUT
の電圧VOPOUT は、次式で与えられる。
ブロック14からバイアス電圧VBI ASを供給されて動作
するものである。したがって、その出力信号OPOUT
の電圧VOPOUT は、入力電圧(VIN−V IN )と電源電
圧(Vcc)の関数だけでなく、そのバイアス電圧(V
BIAS)の関数でもある。すなわち、出力信号OPOUT
の電圧VOPOUT は、次式で与えられる。
【0024】
【数3】 VOPOUT =Gain(VIN−V IN )+Voffset ・・・(3)
【0025】ただし、Gainは、アンプのゲインであ
り、電源電圧Vccとバイアス電圧V BIASに対して非線形
のために、次式のように二次多項式という数値モデルを
用いた近似を行った。
り、電源電圧Vccとバイアス電圧V BIASに対して非線形
のために、次式のように二次多項式という数値モデルを
用いた近似を行った。
【0026】
【数4】 Gain=−0.09V2 cc+ 0.9Vcc+0.153 V2 BIAS+0.95VBIAS ・・・(4)
【0027】Voffsetは、出力電圧のオフセットであ
り、ゲインと同様に、二次多項式で以下のように近似し
た。
り、ゲインと同様に、二次多項式で以下のように近似し
た。
【0028】
【数5】 Voffset=−0.18V2 cc−0.19Vcc+ 0.3V2 BIAS−1.06VBIAS ・・・(5)
【0029】なお、以上の各定数は、オペアンプブロッ
ク11とバイアスブロック14を接続したまま、トラン
ジスタレベルでシミュレーションを行って、抽出された
ものである。このように、相互に関係あるブロックを調
べ、そのAHDLモデルを作成することになる。
ク11とバイアスブロック14を接続したまま、トラン
ジスタレベルでシミュレーションを行って、抽出された
ものである。このように、相互に関係あるブロックを調
べ、そのAHDLモデルを作成することになる。
【0030】以上説明したように、本実施例によれば、
N個の機能ブロックを有するICチップの機能ブロック
間相関に応じたAHDLモデルを構成し、構成したAH
DLモデルに基づいてシミュレーションを行い、シミュ
レーションをするにあたっては、近似しようとする機能
ブロックをテブナン等価回路と見なし、その端子インピ
ーダンスとして等価電圧源でAHDLモデルを構成し、
また、他の機能ブロックを含めた小信号解析によるトラ
ンジスタレベルシミュレーション結果から算術関数また
は数値モデルを用いてAHDLモデルを構成するように
したので、短いい計算時間で精度の高いチップレベルの
シミュレーションを実現できる。
N個の機能ブロックを有するICチップの機能ブロック
間相関に応じたAHDLモデルを構成し、構成したAH
DLモデルに基づいてシミュレーションを行い、シミュ
レーションをするにあたっては、近似しようとする機能
ブロックをテブナン等価回路と見なし、その端子インピ
ーダンスとして等価電圧源でAHDLモデルを構成し、
また、他の機能ブロックを含めた小信号解析によるトラ
ンジスタレベルシミュレーション結果から算術関数また
は数値モデルを用いてAHDLモデルを構成するように
したので、短いい計算時間で精度の高いチップレベルの
シミュレーションを実現できる。
【0031】
【発明の効果】以上説明したように、本発明によれば、
短時間で精度の高いチップレベルのシミュレーションを
実現できる。その結果、設計段階での集積回路品質作り
込みが可能となる等の利点がある。
短時間で精度の高いチップレベルのシミュレーションを
実現できる。その結果、設計段階での集積回路品質作り
込みが可能となる等の利点がある。
【図1】本発明に係るICチップのシミュレーション方
法の概要を説明するためのフローチャートである。
法の概要を説明するためのフローチャートである。
【図2】本発明に係るブロック間相関を考慮したテブナ
ン(Thevenin)等価回路の求め方を説明するための図で
ある。
ン(Thevenin)等価回路の求め方を説明するための図で
ある。
【図3】本発明方法が適用されるICチップの具体的な
構成例を示す図である。
構成例を示す図である。
10…ICチップ 11…オペアンプブロック 12…スイッチブロック 13…ロジックオアブロック 14…バイアスブロック 15…バッファブロック
Claims (3)
- 【請求項1】 少なくとも2つの機能ブロックを有する
チップのシミュレーション方法であって、 上記機能ブロック間相関に応じたアナログ的動作記述言
語モデルを構成し、 構成したアナログ的動作記述言語モデルに基づいてシミ
ュレーションを行うチップのシミュレーション方法。 - 【請求項2】 近似しようとする機能ブロックをテブナ
ン等価回路と見なし、その端子インピーダンスとして等
価電圧源でアナログ的動作記述言語モデルを構成する請
求項1記載のチップのシミュレーション方法。 - 【請求項3】 他の機能ブロックを含めた小信号解析に
よるトランジスタレベルシミュレーション結果から算術
関数または数値モデルを用いてアナログ的動作記述言語
モデルを構成する請求項2記載のチップのシミュレーシ
ョン方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7151836A JPH096814A (ja) | 1995-06-19 | 1995-06-19 | チップのシミュレーション方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7151836A JPH096814A (ja) | 1995-06-19 | 1995-06-19 | チップのシミュレーション方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH096814A true JPH096814A (ja) | 1997-01-10 |
Family
ID=15527369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7151836A Pending JPH096814A (ja) | 1995-06-19 | 1995-06-19 | チップのシミュレーション方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH096814A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998057282A1 (fr) * | 1997-06-13 | 1998-12-17 | Hitachi, Ltd. | Circuit integre a semi-conducteur pour la verification, simulateur de circuit, et procede de simulation de circuit |
JP2002174650A (ja) * | 2000-12-06 | 2002-06-21 | Nippon Soken Inc | 電子デバイスのモデル化方法 |
JP2011007523A (ja) * | 2009-06-23 | 2011-01-13 | Canon Inc | 回路シミュレーション方法および回路シミュレーションプログラム |
JP2013114512A (ja) * | 2011-11-29 | 2013-06-10 | Chuo Univ | 回路シミュレーション方法、回路シミュレーション装置、および回路シミュレーションプログラム |
JP2013210769A (ja) * | 2012-03-30 | 2013-10-10 | Fujitsu Ltd | 回路モデル生成方法、装置、およびプログラム |
-
1995
- 1995-06-19 JP JP7151836A patent/JPH096814A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998057282A1 (fr) * | 1997-06-13 | 1998-12-17 | Hitachi, Ltd. | Circuit integre a semi-conducteur pour la verification, simulateur de circuit, et procede de simulation de circuit |
JP2002174650A (ja) * | 2000-12-06 | 2002-06-21 | Nippon Soken Inc | 電子デバイスのモデル化方法 |
JP4573428B2 (ja) * | 2000-12-06 | 2010-11-04 | 株式会社日本自動車部品総合研究所 | 電子デバイスのモデル化方法 |
JP2011007523A (ja) * | 2009-06-23 | 2011-01-13 | Canon Inc | 回路シミュレーション方法および回路シミュレーションプログラム |
JP2013114512A (ja) * | 2011-11-29 | 2013-06-10 | Chuo Univ | 回路シミュレーション方法、回路シミュレーション装置、および回路シミュレーションプログラム |
JP2013210769A (ja) * | 2012-03-30 | 2013-10-10 | Fujitsu Ltd | 回路モデル生成方法、装置、およびプログラム |
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