JPH096814A - チップのシミュレーション方法 - Google Patents
チップのシミュレーション方法Info
- Publication number
- JPH096814A JPH096814A JP7151836A JP15183695A JPH096814A JP H096814 A JPH096814 A JP H096814A JP 7151836 A JP7151836 A JP 7151836A JP 15183695 A JP15183695 A JP 15183695A JP H096814 A JPH096814 A JP H096814A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- simulation
- model
- block
- ahdl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/80—Technologies aiming to reduce greenhouse gasses emissions common to all road transportation technologies
- Y02T10/82—Elements for improving aerodynamics
Abstract
(57)【要約】
【目的】短時間で精度の高いチップレベルのシミュレー
ションを行えるチップのシミュレーション方法を実現す
る。 【構成】Ｎ個の機能ブロックを有するＩＣチップの機能
ブロック間相関に応じたＡＨＤＬモデルを構成し、構成
したＡＨＤＬモデルに基づいてシミュレーションを行
い、シミュレーションをするにあたっては、近似しよう
とする機能ブロックをテブナン等価回路と見なし、その
端子インピーダンスとして等価電圧源でＡＨＤＬモデル
を構成し、また、他の機能ブロックを含めた小信号解析
によるトランジスタレベルシミュレーション結果から算
術関数または数値モデルを用いてＡＨＤＬモデルを構成
する。
ションを行えるチップのシミュレーション方法を実現す
る。 【構成】Ｎ個の機能ブロックを有するＩＣチップの機能
ブロック間相関に応じたＡＨＤＬモデルを構成し、構成
したＡＨＤＬモデルに基づいてシミュレーションを行
い、シミュレーションをするにあたっては、近似しよう
とする機能ブロックをテブナン等価回路と見なし、その
端子インピーダンスとして等価電圧源でＡＨＤＬモデル
を構成し、また、他の機能ブロックを含めた小信号解析
によるトランジスタレベルシミュレーション結果から算
術関数または数値モデルを用いてＡＨＤＬモデルを構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路内の各機能ブ
ロック間相関を考慮して生成されるアナログ的動作記述
言語モデルを用いてチップレベルのシミュレーションを
行う方法に関するものである。
ロック間相関を考慮して生成されるアナログ的動作記述
言語モデルを用いてチップレベルのシミュレーションを
行う方法に関するものである。
【０００２】
【従来の技術】チップレベルのシミュレーションは、各
機能ブロックの詳細設計が終わった段階で、結線チェッ
クの他、機能検証やバラツキ解析などに使われることが
望ましい。とろこが、近年、コンピュータの性能の急速
な向上が図られるに伴い、回路規模も大幅に大きくなっ
ているため、チップレベルのシミュレーションは依然莫
大な計算時間を必要とされている。したがって、機能検
証やバラツキ解析はチップレベルではほとんど行われて
いないのが現状である。
機能ブロックの詳細設計が終わった段階で、結線チェッ
クの他、機能検証やバラツキ解析などに使われることが
望ましい。とろこが、近年、コンピュータの性能の急速
な向上が図られるに伴い、回路規模も大幅に大きくなっ
ているため、チップレベルのシミュレーションは依然莫
大な計算時間を必要とされている。したがって、機能検
証やバラツキ解析はチップレベルではほとんど行われて
いないのが現状である。
【０００３】その打開策として、近年開発されたアナロ
グＨＤＬ（ＡＨＬＤ：Analog Hardware Description La
nguage）を利用して、アナログ的な振る舞い（動作）を
記述言語で表現し、シミュレーションの高速化を図る研
究開発が活発になってきている（たとえば、文献〔１〕
「G. Ruan: "A behavioral model of A/D convertersus
ing a mixed-mode simulator," IEEE Custom Integrate
d Circuits Conference, pp.5.7.1-5.7.4, 1990」、あ
るいは文献〔２〕「T. Koskinen and P. Y. K.Cheung:
"Statistical and behavioural modelling of analogue
integrated circuits," IEE Preceedings-G, vol.140,
pp.171-176, 1993 」 参照）。
グＨＤＬ（ＡＨＬＤ：Analog Hardware Description La
nguage）を利用して、アナログ的な振る舞い（動作）を
記述言語で表現し、シミュレーションの高速化を図る研
究開発が活発になってきている（たとえば、文献〔１〕
「G. Ruan: "A behavioral model of A/D convertersus
ing a mixed-mode simulator," IEEE Custom Integrate
d Circuits Conference, pp.5.7.1-5.7.4, 1990」、あ
るいは文献〔２〕「T. Koskinen and P. Y. K.Cheung:
"Statistical and behavioural modelling of analogue
integrated circuits," IEE Preceedings-G, vol.140,
pp.171-176, 1993 」 参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、そのほ
とんどのアプローチは、機能ブロックを理想素子として
扱い、または機能ブロック間相関を考慮しないため、当
然のことながら、チップレベルのシミュレーションに精
度の問題が生じる。一方、等価回路を用いたマクロモデ
リング技術（たとえば文献〔３〕「G. R.Boyle, B. M.
Cohn, D. O. Pederson and J. E. Solomon:"Macromodel
ing of integrated circuit operational amplifiers,"
IEEE J. Sokid-State Circuits,vol.SC-9, pp.353-36
3, 1974」 参照）は昔から研究されてはいるが、オペ
アンプなど限られた回路しか作られていないので、チッ
プレベルのシミュレーションには適さない。
とんどのアプローチは、機能ブロックを理想素子として
扱い、または機能ブロック間相関を考慮しないため、当
然のことながら、チップレベルのシミュレーションに精
度の問題が生じる。一方、等価回路を用いたマクロモデ
リング技術（たとえば文献〔３〕「G. R.Boyle, B. M.
Cohn, D. O. Pederson and J. E. Solomon:"Macromodel
ing of integrated circuit operational amplifiers,"
IEEE J. Sokid-State Circuits,vol.SC-9, pp.353-36
3, 1974」 参照）は昔から研究されてはいるが、オペ
アンプなど限られた回路しか作られていないので、チッ
プレベルのシミュレーションには適さない。
【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、短時間で精度の高いチップレベ
ルのシミュレーションを行えるチップのシミュレーショ
ン方法を提供することにある。
のであり、その目的は、短時間で精度の高いチップレベ
ルのシミュレーションを行えるチップのシミュレーショ
ン方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも２つの機能ブロックを有する
チップのシミュレーション方法であって、上記機能ブロ
ック間相関に応じたアナログ的動作記述言語モデルを構
成し、構成したアナログ的動作記述言語モデルに基づい
てシミュレーションを行う。
め、本発明は、少なくとも２つの機能ブロックを有する
チップのシミュレーション方法であって、上記機能ブロ
ック間相関に応じたアナログ的動作記述言語モデルを構
成し、構成したアナログ的動作記述言語モデルに基づい
てシミュレーションを行う。
【０００７】また、本発明のシミュレーション方法で
は、近似しようとする機能ブロックをテブナン等価回路
と見なし、その端子インピーダンスとして等価電圧源で
アナログ的動作記述言語モデルを構成する。
は、近似しようとする機能ブロックをテブナン等価回路
と見なし、その端子インピーダンスとして等価電圧源で
アナログ的動作記述言語モデルを構成する。
【０００８】さらに、本発明のシミュレーション方法で
は、他の機能ブロックを含めた小信号解析によるトラン
ジスタレベルシミュレーション結果から算術関数または
数値モデルを用いてアナログ的動作記述言語モデルを構
成する。
は、他の機能ブロックを含めた小信号解析によるトラン
ジスタレベルシミュレーション結果から算術関数または
数値モデルを用いてアナログ的動作記述言語モデルを構
成する。
【０００９】
【作用】本発明のシミュレーション方法によれば、複数
の機能ブロックを有するチップの機能ブロック間相関に
応じたアナログ的動作記述言語モデルが構成され、構成
したアナログ的動作記述言語モデルに基づいてシミュレ
ーションが行われる。そして、シミュレーションをする
にあたっては、近似しようとする機能ブロックがテブナ
ン等価回路と見なされ、その端子インピーダンスとして
等価電圧源でアナログ的動作記述言語モデルが構成され
る。また、他の機能ブロックを含めた小信号解析による
トランジスタレベルシミュレーション結果から算術関数
または数値モデルを用いてアナログ的動作記述言語モデ
ルが構成される。
の機能ブロックを有するチップの機能ブロック間相関に
応じたアナログ的動作記述言語モデルが構成され、構成
したアナログ的動作記述言語モデルに基づいてシミュレ
ーションが行われる。そして、シミュレーションをする
にあたっては、近似しようとする機能ブロックがテブナ
ン等価回路と見なされ、その端子インピーダンスとして
等価電圧源でアナログ的動作記述言語モデルが構成され
る。また、他の機能ブロックを含めた小信号解析による
トランジスタレベルシミュレーション結果から算術関数
または数値モデルを用いてアナログ的動作記述言語モデ
ルが構成される。
【００１０】
【実施例】図１は本発明に係るＩＣチップのシミュレー
ション方法の概要を説明するためのフローチャート、図
２は本発明に係るブロック間相関を考慮したテブナン
（Thevenin）等価回路の求め方を説明するための図、図
３は本発明方法が適用されるＩＣチップの具体的な構成
例を示す図である。
ション方法の概要を説明するためのフローチャート、図
２は本発明に係るブロック間相関を考慮したテブナン
（Thevenin）等価回路の求め方を説明するための図、図
３は本発明方法が適用されるＩＣチップの具体的な構成
例を示す図である。
【００１１】本発明方法は、Ｎ個の機能ブロックを有す
るＩＣチップの機能ブロック間相関に応じたＡＨＤＬモ
デルを構成し、構成したＡＨＤＬモデルに基づいてシミ
ュレーションを行う。そして、シミュレーションをする
にあたっては、近似しようとする機能ブロックをテブナ
ン等価回路と見なし、その端子インピーダンスとして等
価電圧源でＡＨＤＬモデルを構成し、また、他の機能ブ
ロックを含めた小信号解析によるトランジスタレベルシ
ミュレーション結果から算術関数または数値モデルを用
いてＡＨＤＬモデルを構成する。以下、具体的な方法に
ついて、図１〜図３を参照しつつ順を追って説明する。
るＩＣチップの機能ブロック間相関に応じたＡＨＤＬモ
デルを構成し、構成したＡＨＤＬモデルに基づいてシミ
ュレーションを行う。そして、シミュレーションをする
にあたっては、近似しようとする機能ブロックをテブナ
ン等価回路と見なし、その端子インピーダンスとして等
価電圧源でＡＨＤＬモデルを構成し、また、他の機能ブ
ロックを含めた小信号解析によるトランジスタレベルシ
ミュレーション結果から算術関数または数値モデルを用
いてＡＨＤＬモデルを構成する。以下、具体的な方法に
ついて、図１〜図３を参照しつつ順を追って説明する。
【００１２】本発明方法の概要は、図１に示すように、
まず、たとえば入力電圧範囲等、各機能ブロック端子仕
様とその希望近似精度を入力する（ステップＳ１）。次
に、テブナン等価回路のインピーダンスと電圧源を求め
るために、トランジスタレベルにおいて回路シミュレー
ションを行い、サンプルデータを収集する（ステップＳ
２）。次いで、そのサンプルデータを観察し、一般的な
算術関数、または数値モデルで近似するかを設計者が判
断して、近似モデルを構成する（ステップＳ３ａ，Ｓ３
ｂ）。そして、近似精度が満足すべきものであるか否か
を判別する（ステップＳ４）。否定的な判別結果が得ら
れれば、ステップＳ４の処理に移行してサンプル点を追
加し（ステップＳ５）、ステップＳ３ａ，３ｂの処理に
戻る。ステップＳ４の判別処理において、肯定的な結果
が得られたならば、ステップＳ６の処理に移行して、各
近似モデルによるＡＨＬＤモデルを生成し、所定のシミ
ュレータを用いてチップレベルのシミュレーションを行
う。
まず、たとえば入力電圧範囲等、各機能ブロック端子仕
様とその希望近似精度を入力する（ステップＳ１）。次
に、テブナン等価回路のインピーダンスと電圧源を求め
るために、トランジスタレベルにおいて回路シミュレー
ションを行い、サンプルデータを収集する（ステップＳ
２）。次いで、そのサンプルデータを観察し、一般的な
算術関数、または数値モデルで近似するかを設計者が判
断して、近似モデルを構成する（ステップＳ３ａ，Ｓ３
ｂ）。そして、近似精度が満足すべきものであるか否か
を判別する（ステップＳ４）。否定的な判別結果が得ら
れれば、ステップＳ４の処理に移行してサンプル点を追
加し（ステップＳ５）、ステップＳ３ａ，３ｂの処理に
戻る。ステップＳ４の判別処理において、肯定的な結果
が得られたならば、ステップＳ６の処理に移行して、各
近似モデルによるＡＨＬＤモデルを生成し、所定のシミ
ュレータを用いてチップレベルのシミュレーションを行
う。
【００１３】以下に、１．ブロック間相関を考慮したテ
ブナン等価回路の求め方を図２に関連付けて、および、
２．ＩＣチップにおけるブロック間相関の考慮について
を図３に関連付けて、具体的に説明する。
ブナン等価回路の求め方を図２に関連付けて、および、
２．ＩＣチップにおけるブロック間相関の考慮について
を図３に関連付けて、具体的に説明する。
【００１４】１．ブロック間相関を考慮したテブナン等
価回路の求め方 ここでは、検討対象ＩＣチップ１０にはＮ個の機能ブロ
ックを有し、そのｋ番目ブロックは、図２（ａ）に示す
ように、ｎ入力ポートｉin (1-n) とｍ出力ポートｉout
(1-m) を有することとする。この場合、回路理論によ
り、その機能ブロックを「ブラックボックス(Black Bo
x) 」と見なすと、図２（ｂ）に示すようにテブナン等
価回路で表せる。
価回路の求め方 ここでは、検討対象ＩＣチップ１０にはＮ個の機能ブロ
ックを有し、そのｋ番目ブロックは、図２（ａ）に示す
ように、ｎ入力ポートｉin (1-n) とｍ出力ポートｉout
(1-m) を有することとする。この場合、回路理論によ
り、その機能ブロックを「ブラックボックス(Black Bo
x) 」と見なすと、図２（ｂ）に示すようにテブナン等
価回路で表せる。
【００１５】各ポートの等価インピーダンスベクトルＺ
は、以下に示した各要素の関数である。
は、以下に示した各要素の関数である。
【００１６】
【数１】 Ｚ＝ｆ（ｖin，ｉin，ｖout ，ｉout ，ｘ，ξ） ・・・（１）
【００１７】ただし、ｖin，ｉinはそれぞれ入力電圧と
電流ベクトル、ｖout ，ｉout はそれぞれ出力電圧と電
流ベクトル、ｘは他の機能ブロックと本ブロックとの相
関関数を表す（たとえば、他のブロックからバイアス電
圧をもらっている場合は、電圧となる）ものである。ξ
は電源電圧、温度およびプロセスパラメータ変動による
バラツキを表す量である。等価電圧源Ｖも同様に表せ
る。
電流ベクトル、ｖout ，ｉout はそれぞれ出力電圧と電
流ベクトル、ｘは他の機能ブロックと本ブロックとの相
関関数を表す（たとえば、他のブロックからバイアス電
圧をもらっている場合は、電圧となる）ものである。ξ
は電源電圧、温度およびプロセスパラメータ変動による
バラツキを表す量である。等価電圧源Ｖも同様に表せ
る。
【００１８】
【数２】 Ｖ＝ｇ（ｖin，ｉin，ｖout ，ｉout ，ｘ，ξ） ・・・（２）
【００１９】Ｚの求め方としては、直流動作点において
注目のポートにＡＣ電流源を接続して、小信号解析を行
いその端子電圧からインピーダンスを算出する。当然の
ことながら、このインピーダンス、すなわちｆ（・）は
一般に非線形だけでなく、周波数の関数でもある。した
がって、普通の算術関数で表せない場合は、内挿または
回帰モデルといった数値モデルを用いてその特性を近似
する必要がある。
注目のポートにＡＣ電流源を接続して、小信号解析を行
いその端子電圧からインピーダンスを算出する。当然の
ことながら、このインピーダンス、すなわちｆ（・）は
一般に非線形だけでなく、周波数の関数でもある。した
がって、普通の算術関数で表せない場合は、内挿または
回帰モデルといった数値モデルを用いてその特性を近似
する必要がある。
【００２０】一方、等価電圧源は、そのポートの開放電
圧から算出する。ただし、他のブロックとの相関は、本
ブロックと接続関係のあるブロックのみとする。トラン
ジスタレベルでのシミュレーションを行うときに、その
関係ブロックの入出力も考慮する。また、電源電圧やプ
ロセスパラメータ変動によるバラツキもトランジスタレ
ベルでのシミュレーションからその等価インピーダンス
と等価電圧源に取り込む。
圧から算出する。ただし、他のブロックとの相関は、本
ブロックと接続関係のあるブロックのみとする。トラン
ジスタレベルでのシミュレーションを行うときに、その
関係ブロックの入出力も考慮する。また、電源電圧やプ
ロセスパラメータ変動によるバラツキもトランジスタレ
ベルでのシミュレーションからその等価インピーダンス
と等価電圧源に取り込む。
【００２１】２．ＩＣチップにおけるブロック間相関の
考慮についての具体例 図３のＩＣチップ１０は、５つの機能ブロック、具体的
には、オペアンプブロック１１、スイッチブロック１
２、ロジックオアブロック１３、バイアスブロック１４
およびバッファブロック１５を有している。また、ＴＭ
はＩＣチップ１０の入出力端子を示している。このＩＣ
チップ１０においては、電源電圧ＶCCは端子ＴＭVCC を
介して全ての機能ブロック１１〜１５に供給されてい
る。オペアンプブロック１１には、端子ＴＭIN，ＴＮ IN
を介して入力信号ＩＮおよびその反転信号ＩＮ が入
力される。そして、オペアンプ１１の出力信号ＯＰＯＵ
Ｔおよび反転出力信号ＯＰＯＵＴ はスイッチブロック１
２に入力される。また、オペアンプブロック１１および
スイッチブロック１２にはバイアスブロック１４からの
バイアス電圧ＶBIASが供給される。また、ロジックオア
ブロックの出力信号ＬＯＵＴもスイッチブロック１２に
供給され、スイッチブロック１２の出力信号ＳＯＵＴお
よび反転出力信号ＳＯＵＴ はバッファブロック１５に供
給される。そして、バッファブロック１５の出力信号Ｏ
ＵＴおよび反転出力信号ＯＵＴ が端子ＴOUT ，Ｔ OUT
から出力される。
考慮についての具体例 図３のＩＣチップ１０は、５つの機能ブロック、具体的
には、オペアンプブロック１１、スイッチブロック１
２、ロジックオアブロック１３、バイアスブロック１４
およびバッファブロック１５を有している。また、ＴＭ
はＩＣチップ１０の入出力端子を示している。このＩＣ
チップ１０においては、電源電圧ＶCCは端子ＴＭVCC を
介して全ての機能ブロック１１〜１５に供給されてい
る。オペアンプブロック１１には、端子ＴＭIN，ＴＮ IN
を介して入力信号ＩＮおよびその反転信号ＩＮ が入
力される。そして、オペアンプ１１の出力信号ＯＰＯＵ
Ｔおよび反転出力信号ＯＰＯＵＴ はスイッチブロック１
２に入力される。また、オペアンプブロック１１および
スイッチブロック１２にはバイアスブロック１４からの
バイアス電圧ＶBIASが供給される。また、ロジックオア
ブロックの出力信号ＬＯＵＴもスイッチブロック１２に
供給され、スイッチブロック１２の出力信号ＳＯＵＴお
よび反転出力信号ＳＯＵＴ はバッファブロック１５に供
給される。そして、バッファブロック１５の出力信号Ｏ
ＵＴおよび反転出力信号ＯＵＴ が端子ＴOUT ，Ｔ OUT
から出力される。
【００２２】このような構成を有するＩＣチップ１０に
おいて、図１に示した手順に基づいて各ブロックのＡＨ
ＤＬモデルが作成されることになるが、以下では、オペ
アンプブロック１１の出力電圧に関するモデリングを例
にしてブロック間相関の考慮について説明する。
おいて、図１に示した手順に基づいて各ブロックのＡＨ
ＤＬモデルが作成されることになるが、以下では、オペ
アンプブロック１１の出力電圧に関するモデリングを例
にしてブロック間相関の考慮について説明する。
【００２３】このオペアンプブロック１１は、バイアス
ブロック１４からバイアス電圧ＶBI ASを供給されて動作
するものである。したがって、その出力信号ＯＰＯＵＴ
の電圧ＶOPOUT は、入力電圧（ＶIN−Ｖ IN ）と電源電
圧（Ｖcc）の関数だけでなく、そのバイアス電圧（Ｖ
BIAS）の関数でもある。すなわち、出力信号ＯＰＯＵＴ
の電圧ＶOPOUT は、次式で与えられる。
ブロック１４からバイアス電圧ＶBI ASを供給されて動作
するものである。したがって、その出力信号ＯＰＯＵＴ
の電圧ＶOPOUT は、入力電圧（ＶIN−Ｖ IN ）と電源電
圧（Ｖcc）の関数だけでなく、そのバイアス電圧（Ｖ
BIAS）の関数でもある。すなわち、出力信号ＯＰＯＵＴ
の電圧ＶOPOUT は、次式で与えられる。
【００２４】
【数３】 ＶOPOUT ＝Ｇａｉｎ（ＶIN−Ｖ IN ）＋Ｖoffset ・・・（３）
【００２５】ただし、Ｇａｉｎは、アンプのゲインであ
り、電源電圧Ｖccとバイアス電圧Ｖ BIASに対して非線形
のために、次式のように二次多項式という数値モデルを
用いた近似を行った。
り、電源電圧Ｖccとバイアス電圧Ｖ BIASに対して非線形
のために、次式のように二次多項式という数値モデルを
用いた近似を行った。
【００２６】
【数４】 Ｇａｉｎ＝−0.09Ｖ2 cc＋ 0.9Ｖcc＋0.153 Ｖ2 BIAS＋0.95ＶBIAS ・・・（４）
【００２７】Ｖoffsetは、出力電圧のオフセットであ
り、ゲインと同様に、二次多項式で以下のように近似し
た。
り、ゲインと同様に、二次多項式で以下のように近似し
た。
【００２８】
【数５】 Ｖoffset＝−0.18Ｖ2 cc−0.19Ｖcc＋ 0.3Ｖ2 BIAS−1.06ＶBIAS ・・・（５）
【００２９】なお、以上の各定数は、オペアンプブロッ
ク１１とバイアスブロック１４を接続したまま、トラン
ジスタレベルでシミュレーションを行って、抽出された
ものである。このように、相互に関係あるブロックを調
べ、そのＡＨＤＬモデルを作成することになる。
ク１１とバイアスブロック１４を接続したまま、トラン
ジスタレベルでシミュレーションを行って、抽出された
ものである。このように、相互に関係あるブロックを調
べ、そのＡＨＤＬモデルを作成することになる。
【００３０】以上説明したように、本実施例によれば、
Ｎ個の機能ブロックを有するＩＣチップの機能ブロック
間相関に応じたＡＨＤＬモデルを構成し、構成したＡＨ
ＤＬモデルに基づいてシミュレーションを行い、シミュ
レーションをするにあたっては、近似しようとする機能
ブロックをテブナン等価回路と見なし、その端子インピ
ーダンスとして等価電圧源でＡＨＤＬモデルを構成し、
また、他の機能ブロックを含めた小信号解析によるトラ
ンジスタレベルシミュレーション結果から算術関数また
は数値モデルを用いてＡＨＤＬモデルを構成するように
したので、短いい計算時間で精度の高いチップレベルの
シミュレーションを実現できる。
Ｎ個の機能ブロックを有するＩＣチップの機能ブロック
間相関に応じたＡＨＤＬモデルを構成し、構成したＡＨ
ＤＬモデルに基づいてシミュレーションを行い、シミュ
レーションをするにあたっては、近似しようとする機能
ブロックをテブナン等価回路と見なし、その端子インピ
ーダンスとして等価電圧源でＡＨＤＬモデルを構成し、
また、他の機能ブロックを含めた小信号解析によるトラ
ンジスタレベルシミュレーション結果から算術関数また
は数値モデルを用いてＡＨＤＬモデルを構成するように
したので、短いい計算時間で精度の高いチップレベルの
シミュレーションを実現できる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
短時間で精度の高いチップレベルのシミュレーションを
実現できる。その結果、設計段階での集積回路品質作り
込みが可能となる等の利点がある。
短時間で精度の高いチップレベルのシミュレーションを
実現できる。その結果、設計段階での集積回路品質作り
込みが可能となる等の利点がある。
【図１】本発明に係るＩＣチップのシミュレーション方
法の概要を説明するためのフローチャートである。
法の概要を説明するためのフローチャートである。
【図２】本発明に係るブロック間相関を考慮したテブナ
ン（Thevenin）等価回路の求め方を説明するための図で
ある。
ン（Thevenin）等価回路の求め方を説明するための図で
ある。
【図３】本発明方法が適用されるＩＣチップの具体的な
構成例を示す図である。
構成例を示す図である。
１０…ＩＣチップ １１…オペアンプブロック １２…スイッチブロック １３…ロジックオアブロック １４…バイアスブロック １５…バッファブロック
Claims (3)
- 【請求項１】 少なくとも２つの機能ブロックを有する
チップのシミュレーション方法であって、 上記機能ブロック間相関に応じたアナログ的動作記述言
語モデルを構成し、 構成したアナログ的動作記述言語モデルに基づいてシミ
ュレーションを行うチップのシミュレーション方法。 - 【請求項２】 近似しようとする機能ブロックをテブナ
ン等価回路と見なし、その端子インピーダンスとして等
価電圧源でアナログ的動作記述言語モデルを構成する請
求項１記載のチップのシミュレーション方法。 - 【請求項３】 他の機能ブロックを含めた小信号解析に
よるトランジスタレベルシミュレーション結果から算術
関数または数値モデルを用いてアナログ的動作記述言語
モデルを構成する請求項２記載のチップのシミュレーシ
ョン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151836A JPH096814A (ja) | 1995-06-19 | 1995-06-19 | チップのシミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151836A JPH096814A (ja) | 1995-06-19 | 1995-06-19 | チップのシミュレーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096814A true JPH096814A (ja) | 1997-01-10 |
Family
ID=15527369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7151836A Pending JPH096814A (ja) | 1995-06-19 | 1995-06-19 | チップのシミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH096814A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057282A1 (fr) * | 1997-06-13 | 1998-12-17 | Hitachi, Ltd. | Circuit integre a semi-conducteur pour la verification, simulateur de circuit, et procede de simulation de circuit |
| JP2002174650A (ja) * | 2000-12-06 | 2002-06-21 | Nippon Soken Inc | 電子デバイスのモデル化方法 |
| JP2011007523A (ja) * | 2009-06-23 | 2011-01-13 | Canon Inc | 回路シミュレーション方法および回路シミュレーションプログラム |
| JP2013114512A (ja) * | 2011-11-29 | 2013-06-10 | Chuo Univ | 回路シミュレーション方法、回路シミュレーション装置、および回路シミュレーションプログラム |
| JP2013210769A (ja) * | 2012-03-30 | 2013-10-10 | Fujitsu Ltd | 回路モデル生成方法、装置、およびプログラム |
-
1995
- 1995-06-19 JP JP7151836A patent/JPH096814A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057282A1 (fr) * | 1997-06-13 | 1998-12-17 | Hitachi, Ltd. | Circuit integre a semi-conducteur pour la verification, simulateur de circuit, et procede de simulation de circuit |
| JP2002174650A (ja) * | 2000-12-06 | 2002-06-21 | Nippon Soken Inc | 電子デバイスのモデル化方法 |
| JP4573428B2 (ja) * | 2000-12-06 | 2010-11-04 | 株式会社日本自動車部品総合研究所 | 電子デバイスのモデル化方法 |
| JP2011007523A (ja) * | 2009-06-23 | 2011-01-13 | Canon Inc | 回路シミュレーション方法および回路シミュレーションプログラム |
| JP2013114512A (ja) * | 2011-11-29 | 2013-06-10 | Chuo Univ | 回路シミュレーション方法、回路シミュレーション装置、および回路シミュレーションプログラム |
| JP2013210769A (ja) * | 2012-03-30 | 2013-10-10 | Fujitsu Ltd | 回路モデル生成方法、装置、およびプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Lyu et al. | Batch Bayesian optimization via multi-objective acquisition ensemble for automated analog circuit design | |
| Andrieu et al. | Particle methods for change detection, system identification, and control | |
| Den Haan et al. | Solving the stochastic growth model by parameterizing expectations | |
| Bogunovic et al. | Corruption-tolerant gaussian process bandit optimization | |
| Crisan et al. | A survey of convergence results on particle filtering methods for practitioners | |
| Shamma et al. | Dynamic fictitious play, dynamic gradient play, and distributed convergence to Nash equilibria | |
| JPH0660139A (ja) | Ｍｏｓトランジスタの論理機能ブロックの消費電力計算装置 | |
| Anastasiou et al. | Bounds for the normal approximation of the maximum likelihood estimator | |
| Ju et al. | Neurodynamic network for absolute value equations: A fixed-time convergence technique | |
| Nam et al. | Parameter optimization of an on-chip voltage reference circuit using evolutionary programming | |
| JPH096814A (ja) | チップのシミュレーション方法 | |
| Frikha et al. | Actor-critic learning for mean-field control in continuous time | |
| Maulik et al. | Automating analog circuit design using constrained optimization techniques | |
| Liao et al. | An LDE-Aware g m/I D-Based Hybrid Sizing Method for Analog Integrated Circuits | |
| Gupta et al. | Probabilistic contraction analysis of iterated random operators | |
| Naidu et al. | Minimizing stand-by leakage power in static CMOS circuits | |
| Zunino et al. | Analog implementation of the softmax function | |
| Koza et al. | Invention and creativity in automated design by means of genetic programming | |
| WO2003088102A2 (en) | Method and apparatus for efficient semiconductor process evaluation | |
| Huang et al. | Specification back-propagation and its application to DC fault simulation for analog/mixed-signal circuits | |
| Mantooth et al. | A survey of bottom-up behavioral modeling methods for analog circuits | |
| Mitea et al. | Topology synthesis of analog circuits with yield optimization and evaluation using pareto fronts | |
| Shokouhifar et al. | Simplified symbolic gain, CMRR and PSRR analysis of analog amplifiers using simulated annealing | |
| Bamporiki et al. | Using a discrete-event, simulation optimisation optimiser to solve a stochastic multi-objective NP-hard problem | |
| Zhang et al. | The direct shooting method is a complete method |