JPH096759A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】 【目的】ベクトルのメモリアクセス命令において、出力
ポート競合による遅れをなくすことによってスループッ
トを向上させる。 【構成】複数個の演算装置、主記憶装置、複数個のメモ
リアクセス処理部からなるベクトル処理装置において、
ベクトルのメモリアクセス命令発行時、メモリアクセス
制御部に、入力ポートの偶数入力ポートと奇数入力ポー
トについて、それぞれ独立に出力ポートの競合調停を行
う偶数ポートアービタ１６ａ，奇数ポートアービタ１６
ｂを設け、さらに出力ポート対応に、最大２つの要素を
同時に格納可能なバッファ１５ａ〜１５ｄを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はベクトル処理装置に関す
る。

【０００２】

【従来の技術】一般に、ベクトル処理装置は、主記憶装
置とレジスタあるいは演算器との間で大量のデータを高
速に処理するために、ベクトル演算部から同一タイミン
グにおいて複数のデータを同時にメモリアクセス制御部
に連続的に供給して、高速化を実現している。

【０００３】従来この種のベクトル処理装置は、図２に
示すように、図示省略したベクトル演算部からの、各ベ
クトル要素リクエスト単位の４つの入力ポート、各入力
ポート毎の入力レジスタ２１ａ〜２１ｄ、また、ポート
競合発生時の緩衝用に、同一動作するバッファ２２ａ〜
２２ｄ、バッファの読み出しレジスタ２３ａ〜２３ｄ、
ポート競合の検出、バッファ制御及びクロスバ制御を行
うアービタ２６、アービタ２６の制御信号により、各出
力ポートの入力要素を選択するクロスバ２４及び出力ポ
ート対応の出力レジスタ２５ａ〜２５ｄを有している。

【０００４】この従来のベクトル処理装置は、主記憶装
置が８バイトを１ポートとしてインタリーブされてお
り、最小アクセス単位は８バイトのアクセスであり、４
バイトメモリアクセス命令も、８バイト単位に行ってい
る。

【０００５】図３（Ａ）は従来例及び本願発明を説明す
るためのベクトルロード／ストア命令時における各ベク
トル要素（以下、要素と記す）のアドレスと、各要素が
出力されるポートを要素毎に示す。図３（Ａ）におい
て、ベクトル命令のベースアドレスを”０”、ディスタ
ンスを”４”とすると、要素０，１、要素２，３、・・
・、と連続２要素ずつが出力ポートとなることがわか
る。

【０００６】次に、図３（Ａ）のベクトル命令時におけ
る従来のベクトル処理装置（図２）の動作を説明する。
先ず、入力レジスタ２１ａ〜２１ｄにはそれぞれ要素０
から順番に、４要素ごとに連続的に格納される。あるタ
イミングで読み出しレジスタ２３ａ〜２３ｄに格納され
た要素０〜３に対して、アービタ２６によりポート競合
の検出が行われる。この場合、要素０，１はそれぞれ出
力ポート０に、要素２、３はそれぞれ出力ポート１に向
かうので、ポート競合が発生することになる。ポート競
合が発生した場合、競合した要素の優先順位の高い要素
（要素番号の最も小さい要素）がアービタ２６により検
出され、クロスバ２４の出力ポート０用セレクタは読み
出しレジスタ２３ａの要素０、クロスバ２４の出力ポー
ト１用セレクタでは読み出しレジスタ２３ｃの要素２が
それぞれ選択され、出力レジスタ２５ａ，２５に格納さ
れる。

【０００７】この時アービタ２６からは、競合が発生し
たことによるホールド要求が出され、読み出しレジスタ
２３ａ〜２３ｄはホールドし、バッファ２２ａ〜２２ｄ
はバッファのリードアドレスをホールドし、ホールド要
求が解除されるまでその状態を保つことになる。つま
り、連続液に入力レジスタ２１ａ〜２１ｄに入力してく
る要素は、バッファ２２ａ〜２２ｄに、同一タイミング
のリクエストは各バッファの同一ワードにバッファリン
グされていくことになる。これは同一命令内の各要素
間、あるいは命令間において、同一アドレスへメモリア
クセスする順序を守るために行われる処理である。

【０００８】競合に敗れて残った要素１，３に対して
は、次のタイミングで競合検出が行われ、今度は、ポー
ト競合は発生しないのでアービタ２６からのホールド要
求は解除され、読み出しレジスタ２３ａ〜２３ｄは次の
タイミングで要素４〜７の４要素が格納される。以降、
同様な処理が全ての要素の終了まで行われる。

【０００９】図５（Ａ）は上記動作を示したタイミング
図であり、要素０，２が出力ポート２５ａ〜２５ｄに到
着するタイミングを１とした時の各要素の出力ポート到
着タイミングを示している。また１つのタイミングにお
ける、ポート競合検出対象要素、および出力ポートレジ
スタ到着要素数も示している。図３（Ａ）のベクトル命
令の場合、ポート競合により、各タイミングに４要素ず
つの入力に対して、出力２が要素ずつであることがわか
る。これは最大スループット１／２となる。

【００１０】図３（Ｂ）は、従来例および本願発明を説
明するために、図３（Ａ）の場合に対してディスタンス
のみを１２とした場合の、ベクトルロード／ストア命令
時における各ベクトル要素のアドレスと、各要素が出力
される出力ポートを要素毎に示す。

【００１１】図３（Ｂ）の場合における図２の従来例の
タイミング図は図５（Ｂ）のようになる。

【００１２】

【発明が解決しようとする課題】上述した従来のベクト
ル処理装置では、４バイトのベクトルロード、ストア命
令（ディスタンスが４バイトの奇数倍のケース）におい
て、スループットが最大値の１／２となってしまい、ベ
クトルロードおよびストア命令の、主メモリのアクセス
時間に深刻な性能低下を引き起こすという欠点がある。

【００１３】

【課題を解決するための手段】本発明のベクトル処理装
置は、ベクトル要素ごとにベクトル演算を行う複数のベ
クトル演算部と、複数のバンクを有し、独立にアクセス
可能な複数のポートを有するメモリモジュールで構成さ
れる複数の主記憶部と、前記ベクトル演算部と前記主記
憶部間で複数のデータ転送が前記主記憶部における各ポ
ートのバイト幅単位に独立に行えるメモリアクセス制御
部を備えるベクトル処理装置に於いて、前記メモリアク
セス制御部に、前記ベクトル演算部から、パイプライン
方式で入力するベクトル要素単位、かつ要素番号順のベ
クトル要素リクエストを保持するｎ個（ｎ≧２）の入力
レジスタと、前記入力レジスタに対応して保持内容を格
納するｎ個の入力バッファと、前記入力バッファから読
み出したベクトル要素単位のリクエストを格納するｎ個
の読み出しレジスタと、前記読み出しレジスタに保持さ
れたｎ個のベクトル要素リクエストについて、要素番号
の競合調停を行う偶数アービタ、奇数アービタと、前記
偶数アービタ、奇数アービタにより競合調停された各ベ
クトル要素リクエストデータを、アドレスによるベクト
ル要素リクエスト指定の出力ポートへ送る偶数クロス
バ、奇数クロスバと、前記偶数クロスバ、奇数クロスバ
から最大２つのベクトル要素リクエストデータにつき、
偶数クロスバデータを、出力する順番が先になるように
優先して、同時に格納することが可能な、前記出力ポー
トに対応の出力バッファを設けたことを特徴とするベク
トル処理装置。

【００１４】

【実施例】以下、図面を用いて本発明の実施例について
詳述する。

【００１５】図１は本発明の一実施例を示すブロック図
であり、本ベクトル処理装置は８バイト単位に並列にデ
ータ転送が可能である。

【００１６】図１において、４つの入力レジスタ１１ａ
〜１１ｄは図示省略したベクトル演算部からのベクトル
ロード／ストアリクエスト受けるレジスタであり、各要
素単位の複数（例として４要素）のリクエストが要素番
号順に入力ポート０〜３に転送される。

【００１７】４つのバッファ１２ａ〜１２ｄは、出力ポ
ート競合による待ち合わせが起きたときに連続的にベク
トル演算部から発行されるリクエストの緩衝用のバッフ
ァであり、全てのバッファはリードアドレスおよびライ
トアドレスが共通で、同一動作をする。

【００１８】４つの読み出しレジスタ１３ａ〜１３ｄ
は、バッファ１２ａ〜１２ｄの読み出し用のレジスタで
あり、出力ポート競合検出の対象となる。

【００１９】偶数ポートアービタ１６ａは入力ポートが
偶数（ポート０，２…読み出しレジスタ１３ａ，１３
ｃ）の要素のみを対象とした出力ポート競合調停回路で
であり、奇数ポートアービタ１６ｂは、入力ポートが奇
数（ポート１，３…読み出しレジスタ１３ｂ，１３ｄ）
の要素のみを対象とした出力ポート競合調停回路であ
り、それぞれのアービタは独立に動作する。これは、例
えば入力ポート０のベクトル要素リクエストと、入力ポ
ート１のベクトル要素がリクエストが同一出力ポートへ
向かったとしても、アービタが異なるので強豪は発生し
ていないようにみえ、出力ポート競合は検出せず、両方
のリクエストが出力可能となることを意味する。

【００２０】また、偶数ポートアービタ１６ａ，奇数ポ
ートアービタ１６ｂにおいて、どちらかのアービタで出
力ポート競合が検出された場合は、読み出しレジスタ１
３ａ〜１３ｂおよびバッファ１２ａ〜１２ｄのリードア
ドレスを、全ての出力ポート競合がなくなるまでホール
ドとして、後続リクエストのアービタ参加を抑止する。
これは命令内の各要素間、あるいは命令間の要素間にお
いて、同一アドレスへのアクセスする順序を守るための
処理である。

【００２１】偶数ポートクロスバ１４ａは、偶数ポート
アービタ１６ａによって制御され、出力ポート競合調停
結果により偶数入力ポートのベクトル要素リクエストの
みを出力ポート（例では４ポート）へ転送している。奇
数クロスバ１４ｂは、同様に、奇数ポートアービタ１６
ｂによって制御され、奇数入力ポートのベクトル要素リ
クエストのみを出力ポートへ転送している。

【００２２】出力バッファ１５ａ〜１５ｄは、それぞれ
出力ポートに対応して設けられ、１つの出力バッファ
は、偶数ポートクロスバ１４ａと、奇数ポートクロスバ
１４ｂのそれぞれから送られる、最大２つのベクトル要
素リクエストを同時に格納可能なバッファであり、常
に、偶数ポートクロスバからのベクトル要素リクエスト
を、出力する順番が先になるように優先して格納してい
る。

【００２３】本実施例の動作を説明するために、再び図
３を使用する。

【００２４】図４（Ａ）は図３（Ａ）に示したベクトル
ロード／ストア命令時における各べクトル要素のアドレ
スと、各要素が出力される出力ポートの関係下における
本発明でのベクトル要素リクエストの出力状況を示して
いる。この動作を図１を参照して詳細に説明する。

【００２５】要素０〜３の４要素は、入力ポート０〜３
より入力して、入力レジスタ１１ａ〜１１ｄに要素番号
順にそれぞれ格納される。次のタイミングでは入力ポー
トには要素４〜７の４要素が送られてきており、以降各
タイミング毎に、４要素ずつ連続的にパイプラン方式で
送られ、入力レジスタ１１ａ〜１１ｄに順次格納され
る。

【００２６】最初の４要素、要素０〜３は、バッファ１
２ａ〜１２ｄを介して読み出しレジスタ１３ａ〜１３ｄ
に要素番号順に格納される。それまでは読み出しレジス
タ１３ａ〜１３ｄには、有効な要素は格納されていなか
った。ここで、奇数ポートアービタ１６ａと偶数ポート
アービタ１６ｂで出力ポート競合がそれぞれチェックさ
れる。偶数ポートアービタ１６ａは、読み出しレジスタ
の偶数ポート（ポート０，２・・・１３ａ，１３ｃ）に
格納した要素０，２のそれぞれの出力ポートをチェック
する。この場合、図３（Ａ）より要素０は出力ポート
０、要素２は出力ポート１なので出力ポート競合は発生
しないので要素０，２それぞれの要素をクロスバ１４ａ
により要素０はポート０、要素２は出力ポート１へ送る
制御を行う。一方、奇数ポートアービタ１６ｂは、読み
出しレジスタの奇数ポート（ポート１，３・・・１３
ｂ，１３ｄ）に格納した要素１，３のそれぞれの出力ポ
ートをチェックする。

【００２７】この場合、図３（Ａ）より要素１は出力ポ
ート０、要素３は出力ポート１なので出力ポート競合は
発生しないため、要素１，３それぞれの要素をクロスバ
１４ｂにより要素１は出力ポート０、要素３は出力ポー
ト１へ送る制御を行う。ここで、偶数ポートアービタ１
６ａと、奇数ポートアービタ１６ｂはそれぞれ出力ポー
ト競合を検出しなかったので、ホールドは発生せず、読
み出しレジスタ１３ａ〜１３ｄには、次のタイミングに
後続要素の要素４〜７を格納することになる。

【００２８】一方、出力ポート０に対応する出力バッフ
ァ１５ａには、偶数クロスバ１４ａから要素０、奇数ク
ロスバから要素１が送られる。ここで出力バッファ１４
ａは、偶数ポートクロスバからの要素０を、出力する順
番が先になるようにして格納し、奇数ポートクロスバか
らの要素１を、要素０の次の順番で出力するように格納
する。同様に、出力ポート１に対応する出力バッファ１
５ｂには、偶数クロスバ１４ａから要素２、奇数クロス
バから要素３が送られる。ここで出力バッファ１４ｂ
は、偶数ポートクロスバからの要素２を、出力する順番
が先になるようにして格納し、奇数ポートクロスバから
の要素３を、要素０の次の順番で出力するように格納す
る。そして次のタイミングに出力ポート０から要素０、
出力ポート１から要素２が出力し、要素１、要素３は次
のタイミングで出力するようになる。

【００２９】また、同様に後続の要素４〜７は、偶数ポ
ートアービタで競合調停されるが、出力ポート競合は検
出されない。以降の要素も図３（Ａ）の各要素の出力ポ
ートからもわかるように、出力ポート競合は検出されず
に、毎タイミングに４要素ずつが読み出しレジスタ１３
ａ〜１３ｄに格納されて、処理されていく。この様子は
図３（Ｃ）に示したが、要素０，２が出力されるタイミ
ングを１とすると、タイミング２において出力バッフア
１５ａ、１５ｂに残った要素１，３が出力し、同時に後
続の要素４，６が出力しており、最初の２要素の出力以
降は、毎タイミング４要素が出力することになり、２４
要素全てが出力するのがタイミング７となる。これは従
来構成の場合と比較して大幅なスループットの向上とな
り、要素が大きくなればなるほど、最大スループット
（１タイミングに４要素出力）に近づくことがわかる。

【００３０】図４（Ｂ）は図３（Ｂ）の場合における本
実施例のタイミング図であり、図５（Ｂ）と対比するこ
とにより、本発明は従来の構成に比べ、大幅なスループ
ットの向上があることがわかる以上のように、本発明で
はベクトルのメモリアクセス命令のスループットが向上
する。また、実施例では入力４ポート、出力４ポートと
したが、いかなるポート数でも同様に対応できることは
明らかである。さらに、ディスタンスを図３（Ａ）では
４バイト（４バイト×１）、図３（Ｂ）では１２（４バ
イト×３）バイトとしたが、４バイトメモリアクセス命
令のディスタンスが（４バイト×奇数）では同様に、従
来技術よりもスループットが向上する。

【００３１】

【発明の効果】以上説明したように本発明のベクトル処
理装置によれば、ベクトルロード、ストア命令の出力ポ
ート競合の発生を抑えるように、競合調停を偶数ポート
対象の競合調停回路と、奇数ポート対象の競合調停回路
に分割したため、競合調停でのスープットの低下を抑止
し、これによりスループットが向上するという効果を有
する。例えば、４バイトのベクトルのメモリアクセスの
命令の場合、スループットが約２倍にも向上する。

【図面の簡単な説明】

【図１】本発明の一実施例のベクトル処理装置を示すブ
ロック図である。

【図２】従来のベクトル処理装置の一例を示すブロック
図である。

【図３】本発明の動作を説明するためのタイミング図で
ある。

【図４】本発明の実施例の動作を説明するためのタイミ
ング図である。

【図５】従来例の動作を説明するためのタイミング図で
ある。

【符号の説明】

１１ａ〜１１ｄ 入力レジスタ １２ａ〜１２ｄ 入力バッファ １３ａ〜１３ｄ 読み出しレジスタ １４ａ 偶数ポートクロスバ １４ｂ 奇数ポートクロスバ １５ａ〜１５ｄ 出力バッファ １６ａ 偶数ポートアービタ １６ｂ 奇数ポートアービタ ２１ａ〜２１ｄ 入力レジスタ ２２ａ〜２２ｄ 入力バッファ ２３ａ〜２３ｄ 読み出しレジスタ ２４ クロスバ ２５ａ〜２５ｄ 出力レジスタ ２６ アービタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ベクトル要素ごとにベクトル演算を行う
   複数のベクトル演算部と、複数のバンクを有し、独立に
   アクセス可能な複数のポートを有するメモリモジュール
   で構成される複数の主記憶部と、前記ベクトル演算部と
   前記主記憶部間で複数のデータ転送が前記主記憶部にお
   ける各ポートのバイト幅単位に独立に行えるメモリアク
   セス制御部を備えるベクトル処理装置に於いて、前記メ
   モリアクセス制御部に、 前記ベクトル演算部から、パイプライン方式で入力する
   ベクトル要素単位、かつ要素番号順のベクトル要素リク
   エストを保持するｎ個（ｎ≧２）の入力レジスタと、 前記入力レジスタに対応して保持内容を格納するｎ個の
   入力バッファと、 前記入力バッファから読み出したベクトル要素単位のリ
   クエストを格納するｎ個の読み出しレジスタと、 前記読み出しレジスタに保持されたｎ個のベクトル要素
   リクエストについて、要素番号の競合調停を行う偶数ア
   ービタ、奇数アービタと、 前記偶数アービタ、奇数アービタにより競合調停された
   各ベクトル要素リクエストデータを、アドレスによるベ
   クトル要素リクエスト指定の出力ポートへ送る偶数クロ
   スバ、奇数クロスバと、 前記偶数クロスバ、奇数クロスバから最大２つのベクト
   ル要素リクエストデータにつき、偶数クロスバデータ
   を、出力する順番が先になるように優先して、同時に格
   納することが可能な、前記出力ポートに対応の出力バッ
   ファを設けたことを特徴とするベクトル処理装置。