JPH096683A - 情報保持機能付きメモリ装置 - Google Patents
情報保持機能付きメモリ装置Info
- Publication number
- JPH096683A JPH096683A JP7175509A JP17550995A JPH096683A JP H096683 A JPH096683 A JP H096683A JP 7175509 A JP7175509 A JP 7175509A JP 17550995 A JP17550995 A JP 17550995A JP H096683 A JPH096683 A JP H096683A
- Authority
- JP
- Japan
- Prior art keywords
- computer
- memory device
- information holding
- holding function
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】主記憶を構成するメモリ装置(メモリボード)
に情報保持機能を付設して、コンピュータの重度の障害
の場合でも障害解析を可能とする。 【構成】 情報保持機能付きメモリ装置1では、コンピ
ュータに障害が発生した場合でも、バックアップ用電源
4から電源が供給され、リフレッシュ回路3によりリフ
レッシュされてDRAMチップの内容が保持される。し
たがって、情報保持機能付きメモリ装置1をコンピュー
タ本体から取り外し、他のコンピュータにセットしてD
RAMチップ2の内容を読み出すことにより、コンピュ
ータで発生した障害を解析することが可能となる。情報
保持機能付きメモリ装置1をコンピュータ本体から取り
外した際に瞬間的に発生する大電圧は、サージ保護回路
5によって吸収され、DRAMチップ2の内容に影響を
与えることはない。
に情報保持機能を付設して、コンピュータの重度の障害
の場合でも障害解析を可能とする。 【構成】 情報保持機能付きメモリ装置1では、コンピ
ュータに障害が発生した場合でも、バックアップ用電源
4から電源が供給され、リフレッシュ回路3によりリフ
レッシュされてDRAMチップの内容が保持される。し
たがって、情報保持機能付きメモリ装置1をコンピュー
タ本体から取り外し、他のコンピュータにセットしてD
RAMチップ2の内容を読み出すことにより、コンピュ
ータで発生した障害を解析することが可能となる。情報
保持機能付きメモリ装置1をコンピュータ本体から取り
外した際に瞬間的に発生する大電圧は、サージ保護回路
5によって吸収され、DRAMチップ2の内容に影響を
与えることはない。
Description
【0001】
【産業上の利用分野】本発明は情報保持機能付きメモリ
装置に関し、特にコンピュータの障害解析を補助する機
能を持つ情報保持機能付きメモリ装置に関する。
装置に関し、特にコンピュータの障害解析を補助する機
能を持つ情報保持機能付きメモリ装置に関する。
【0002】
【従来の技術】従来、コンピュータで障害が発生した場
合、DRAM(Dynamic Radom Acce
ss Memory)等でなる主記憶の内容をFD(F
loppy Disk)やCMT(Cassette
Magnetic Tape)に書き出し、それを他の
コンピュータの主記憶上に読み込んでデバッガ等のソフ
トウェアで障害を解析していた。
合、DRAM(Dynamic Radom Acce
ss Memory)等でなる主記憶の内容をFD(F
loppy Disk)やCMT(Cassette
Magnetic Tape)に書き出し、それを他の
コンピュータの主記憶上に読み込んでデバッガ等のソフ
トウェアで障害を解析していた。
【0003】
【発明が解決しようとする課題】上述した従来の障害解
析方法では、コンピュータの重度の障害ではFDやCM
Tに主記憶の内容を書き出すことさえ不可能となるの
で、障害発生時の主記憶の内容を基に障害解析を行うこ
とができなくなるという問題点があった。
析方法では、コンピュータの重度の障害ではFDやCM
Tに主記憶の内容を書き出すことさえ不可能となるの
で、障害発生時の主記憶の内容を基に障害解析を行うこ
とができなくなるという問題点があった。
【0004】本発明の目的は、上述の点に鑑み、主記憶
を構成するメモリ装置(メモリボード)に情報保持機能
を付設して情報を保持できるようにした情報保持機能付
きメモリ装置を提供することにある。
を構成するメモリ装置(メモリボード)に情報保持機能
を付設して情報を保持できるようにした情報保持機能付
きメモリ装置を提供することにある。
【0005】なお、先行技術としては、特開平5−30
7509号公報に開示された「データ退避機能を有する
電子機器」があるが、この電子機器は、リセット処理起
動時にCPU(中央処理装置)が内部RAMのデータを
リセット処理によって初期化されない外部RAMに退避
させることにより、リセット起動原因の解明を容易にす
るようにしたものであり、コンピュータの重度の障害で
は、従来の障害解析方法と同様に、内部RAMのデータ
を外部RAMに退避させることができなくなるので、障
害解析を完全に行うことができないという問題点を残し
たままのものである。
7509号公報に開示された「データ退避機能を有する
電子機器」があるが、この電子機器は、リセット処理起
動時にCPU(中央処理装置)が内部RAMのデータを
リセット処理によって初期化されない外部RAMに退避
させることにより、リセット起動原因の解明を容易にす
るようにしたものであり、コンピュータの重度の障害で
は、従来の障害解析方法と同様に、内部RAMのデータ
を外部RAMに退避させることができなくなるので、障
害解析を完全に行うことができないという問題点を残し
たままのものである。
【0006】
【課題を解決するための手段】本発明の情報保持機能付
きメモリ装置は、DRAMチップと、このDRAMチッ
プの内容を保持するためのリフレッシュ動作をするリフ
レッシュ回路と、前記DRAMチップと前記リフレシュ
回路とに電源を供給するバックアップ用電源と、コンピ
ュータ本体と接続するためのソケットと、動作時にコン
ピュータ本体から前記ソケットを外した場合に発生する
瞬間的大電圧を吸収するサージ保護回路とを備える。
きメモリ装置は、DRAMチップと、このDRAMチッ
プの内容を保持するためのリフレッシュ動作をするリフ
レッシュ回路と、前記DRAMチップと前記リフレシュ
回路とに電源を供給するバックアップ用電源と、コンピ
ュータ本体と接続するためのソケットと、動作時にコン
ピュータ本体から前記ソケットを外した場合に発生する
瞬間的大電圧を吸収するサージ保護回路とを備える。
【0007】
【作用】本発明の情報保持機能付きメモリ装置では、コ
ンピュータに障害が発生した場合でも、リフレッシュ回
路とバックアップ用電源とによってDRAMチップの内
容が保持される。これにより、情報保持機能付きメモリ
装置をコンピュータ本体から取り外して、他のコンピュ
ータにセットしてDRAMチップの内容を読み出すこと
により、コンピュータで発生した障害を解析することが
可能となる。情報保持機能付きメモリ装置をコンピュー
タ本体から取り外した際に瞬間的に発生する大電圧は、
サージ保護回路によって吸収されるので、DRAMチッ
プの内容に影響を与えることはない。
ンピュータに障害が発生した場合でも、リフレッシュ回
路とバックアップ用電源とによってDRAMチップの内
容が保持される。これにより、情報保持機能付きメモリ
装置をコンピュータ本体から取り外して、他のコンピュ
ータにセットしてDRAMチップの内容を読み出すこと
により、コンピュータで発生した障害を解析することが
可能となる。情報保持機能付きメモリ装置をコンピュー
タ本体から取り外した際に瞬間的に発生する大電圧は、
サージ保護回路によって吸収されるので、DRAMチッ
プの内容に影響を与えることはない。
【0008】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【0009】図1は、本発明の一実施例に係る情報保持
機能付きメモリ装置1の構成を示すブロック図である。
本実施例の情報保持機能付きメモリ装置1は、DRAM
チップ2と、DRAMチップ2の内容を保持するための
リフレッシュ動作をするリフレッシュ回路3と、DRA
Mチップ2とリフレシュ回路3とに電源を供給するバッ
クアップ用電源4と、動作時にコンピュータ本体(図示
せず)から外した場合に発生する瞬間的大電圧を吸収す
るサージ保護回路5と、コンピュータ本体と接続するた
めのソケット6とから構成されている。
機能付きメモリ装置1の構成を示すブロック図である。
本実施例の情報保持機能付きメモリ装置1は、DRAM
チップ2と、DRAMチップ2の内容を保持するための
リフレッシュ動作をするリフレッシュ回路3と、DRA
Mチップ2とリフレシュ回路3とに電源を供給するバッ
クアップ用電源4と、動作時にコンピュータ本体(図示
せず)から外した場合に発生する瞬間的大電圧を吸収す
るサージ保護回路5と、コンピュータ本体と接続するた
めのソケット6とから構成されている。
【0010】DRAMチップ2は、256KB(キロバ
イト),500KB,1MB(メガバイト)等のLSI
(Large−Scale Integrated c
ircuit)チップでなり、リフレシュ回路3とバッ
クアップ用電源4とに接続され、コンピュータ本体の正
常動作時にコンピュータ本体からソケット6を通じて供
給される電源が断たれても、リフレシュ回路3とバック
アップ用電源4とによって内容が保持されるようになっ
ている。なお、図1中には、DRAMチップ2を1つだ
けしか図示しなかったが、DRAMチップ2は複数個設
けられていてもよいことはもちろんである。
イト),500KB,1MB(メガバイト)等のLSI
(Large−Scale Integrated c
ircuit)チップでなり、リフレシュ回路3とバッ
クアップ用電源4とに接続され、コンピュータ本体の正
常動作時にコンピュータ本体からソケット6を通じて供
給される電源が断たれても、リフレシュ回路3とバック
アップ用電源4とによって内容が保持されるようになっ
ている。なお、図1中には、DRAMチップ2を1つだ
けしか図示しなかったが、DRAMチップ2は複数個設
けられていてもよいことはもちろんである。
【0011】リフレシュ回路3は、DRAMチップ2と
バックアップ用電源4とに接続され、コンピュータ本体
の正常動作時にコンピュータ本体からソケット6を通じ
て供給されるリフレッシュ用の制御クロック信号と同じ
周期の制御クロック信号を発生するクロック(図示せ
ず)を内蔵しており、情報保持機能付きメモリ装置1が
コンピュータ本体から取り外された状態でもDRAMチ
ップ2の内容をリフレッシュするようになっている。
バックアップ用電源4とに接続され、コンピュータ本体
の正常動作時にコンピュータ本体からソケット6を通じ
て供給されるリフレッシュ用の制御クロック信号と同じ
周期の制御クロック信号を発生するクロック(図示せ
ず)を内蔵しており、情報保持機能付きメモリ装置1が
コンピュータ本体から取り外された状態でもDRAMチ
ップ2の内容をリフレッシュするようになっている。
【0012】バックアップ用電源4は、例えば、ニッケ
ルカドミウム蓄電池,ニッケル水素蓄電池,リチウムイ
オン二次電池等の充電可能な二次電池でなり、DRAM
チップ2,リフレシュ回路3およびサージ保護回路5に
接続されている。バックアップ用電源4は、コンピュー
タ本体からソケット6およびサージ保護回路5を通じて
供給される電源によって充電されていて、情報保持機能
付きメモリ装置1がコンピュータ本体から取り外された
ときに放電を開始して、DRAMチップ2の内容をバッ
クアップするとともに、リフレシュ回路3に動作電圧を
供給するようになっている。
ルカドミウム蓄電池,ニッケル水素蓄電池,リチウムイ
オン二次電池等の充電可能な二次電池でなり、DRAM
チップ2,リフレシュ回路3およびサージ保護回路5に
接続されている。バックアップ用電源4は、コンピュー
タ本体からソケット6およびサージ保護回路5を通じて
供給される電源によって充電されていて、情報保持機能
付きメモリ装置1がコンピュータ本体から取り外された
ときに放電を開始して、DRAMチップ2の内容をバッ
クアップするとともに、リフレシュ回路3に動作電圧を
供給するようになっている。
【0013】サージ保護回路5は、例えば、コイル,コ
ンデンサ(布線の浮遊容量でもよい)等からなり、DR
AMチップ2,バックアップ用電源4およびソケット6
に接続されていて、動作時に情報保持機能付きメモリ装
置1をコンピュータ本体(図示せず)から外した際に発
生する瞬間的大電圧を吸収する役目をする。
ンデンサ(布線の浮遊容量でもよい)等からなり、DR
AMチップ2,バックアップ用電源4およびソケット6
に接続されていて、動作時に情報保持機能付きメモリ装
置1をコンピュータ本体(図示せず)から外した際に発
生する瞬間的大電圧を吸収する役目をする。
【0014】図2(a)は、本実施例の情報保持機能付
きメモリ装置1の一般の使用状態および使用中に障害が
発生した状態を示し、情報保持機能付きメモリ装置1は
作業用コンピュータ7に内蔵されている。図2(b)
は、作業用コンピュータ7で発生した障害を解析用コン
ピュータ8で解析するときの状態を示し、情報保持機能
付きメモリ装置1を障害時のメモリ状態を保持したまま
解析用コンピュータ8に移し換えている。
きメモリ装置1の一般の使用状態および使用中に障害が
発生した状態を示し、情報保持機能付きメモリ装置1は
作業用コンピュータ7に内蔵されている。図2(b)
は、作業用コンピュータ7で発生した障害を解析用コン
ピュータ8で解析するときの状態を示し、情報保持機能
付きメモリ装置1を障害時のメモリ状態を保持したまま
解析用コンピュータ8に移し換えている。
【0015】次に、このように構成された本実施例の情
報保持機能付きメモリ装置1の動作について説明する。
報保持機能付きメモリ装置1の動作について説明する。
【0016】図2(a)に示す作業用コンピュータ7の
正常な動作時には、情報保持機能付きメモリ装置1も作
業用コンピュータ7からソケット6を通じて供給される
電源および信号に基づいて正常に動作している。
正常な動作時には、情報保持機能付きメモリ装置1も作
業用コンピュータ7からソケット6を通じて供給される
電源および信号に基づいて正常に動作している。
【0017】作業用コンピュータ7に障害が発生する
と、情報保持機能付きメモリ装置1を作業用コンピュー
タ7から取り外す。情報保持機能付きメモリ装置1を作
業用コンピュータ7から取り外した際に発生する瞬間的
大電圧は、サージ保護回路5によって吸収される。ま
た、DRAMチップ2にリフレシュ回路3からリフレッ
シュ用の制御クロックが、バックアップ用電源4から電
源が供給されて、DRAMチップ2の内容が保持され
る。
と、情報保持機能付きメモリ装置1を作業用コンピュー
タ7から取り外す。情報保持機能付きメモリ装置1を作
業用コンピュータ7から取り外した際に発生する瞬間的
大電圧は、サージ保護回路5によって吸収される。ま
た、DRAMチップ2にリフレシュ回路3からリフレッ
シュ用の制御クロックが、バックアップ用電源4から電
源が供給されて、DRAMチップ2の内容が保持され
る。
【0018】次に、図2(b)に示すように、作業用コ
ンピュータ7から取り外した情報保持機能付きメモリ装
置1をそのソケット6を解析用コンピュータ8に設けら
れたプラグ(図示せず)に装着することにより解析用コ
ンピュータ8に取り付け、解析用コンピュータ8上で動
作しているデバッガ等のソフトウェア(図示せず)によ
ってDRAMチップ2の内容を解析用コンピュータ8の
主記憶(図示せず)上に読み出して解析する。これによ
り、作業用コンピュータ7で発生した障害の原因を解明
することができる。
ンピュータ7から取り外した情報保持機能付きメモリ装
置1をそのソケット6を解析用コンピュータ8に設けら
れたプラグ(図示せず)に装着することにより解析用コ
ンピュータ8に取り付け、解析用コンピュータ8上で動
作しているデバッガ等のソフトウェア(図示せず)によ
ってDRAMチップ2の内容を解析用コンピュータ8の
主記憶(図示せず)上に読み出して解析する。これによ
り、作業用コンピュータ7で発生した障害の原因を解明
することができる。
【0019】
【発明の効果】以上説明したように、本発明の情報保持
機能付きメモリ装置は、DRAMチップ,リフレッシュ
回路,バックアップ用電源,ソケットおよびサージ保護
回路を設けたことにより、あるコンピュータの障害時の
メモリ状態を他のコンピュータでそのまま解析すること
が可能となり、FDやCMTに主記憶の内容を書き出し
不可能な重度の障害の場合も、完全かつ迅速に障害の解
析が行えるという効果がある。
機能付きメモリ装置は、DRAMチップ,リフレッシュ
回路,バックアップ用電源,ソケットおよびサージ保護
回路を設けたことにより、あるコンピュータの障害時の
メモリ状態を他のコンピュータでそのまま解析すること
が可能となり、FDやCMTに主記憶の内容を書き出し
不可能な重度の障害の場合も、完全かつ迅速に障害の解
析が行えるという効果がある。
【図1】本発明の一実施例に係る情報保持機能付きメモ
リ装置の構成を示すブロック図である。
リ装置の構成を示すブロック図である。
【図2】本実施例の情報保持機能付きメモリ装置の使用
例を示す図であり、(a)は作業用コンピュータでの一
般の使用状態および使用中に障害が発生した状態を示
し、(b)は障害を解析用コンピュータで解析するとき
の状態を示す。
例を示す図であり、(a)は作業用コンピュータでの一
般の使用状態および使用中に障害が発生した状態を示
し、(b)は障害を解析用コンピュータで解析するとき
の状態を示す。
1 情報保持機能付きメモリ装置 2 DRAMチップ 3 リフレッシュ回路 4 バックアップ用電源 5 サージ保護回路 6 ソケット 7 作業用コンピュータ 8 解析用コンピュータ
Claims (2)
- 【請求項1】 DRAMチップと、 このDRAMチップの内容を保持するためのリフレッシ
ュ動作をするリフレッシュ回路と、 前記DRAMチップと前記リフレシュ回路とに電源を供
給するバックアップ用電源と、 コンピュータ本体と接続するためのソケットと、 動作時にコンピュータ本体から前記ソケットを外した場
合に発生する瞬間的大電圧を吸収するサージ保護回路と
を備えることを特徴とする情報保持機能付きメモリ装
置。 - 【請求項2】 前記バックアップ用電源が、充電可能な
二次電池でなる請求項1記載の情報保持機能付きメモリ
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7175509A JPH096683A (ja) | 1995-06-19 | 1995-06-19 | 情報保持機能付きメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7175509A JPH096683A (ja) | 1995-06-19 | 1995-06-19 | 情報保持機能付きメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH096683A true JPH096683A (ja) | 1997-01-10 |
Family
ID=15997299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7175509A Pending JPH096683A (ja) | 1995-06-19 | 1995-06-19 | 情報保持機能付きメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH096683A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002159706A (ja) * | 2000-11-28 | 2002-06-04 | Aruze Corp | 遊技機のメモリボード |
US9253893B1 (en) * | 2012-07-06 | 2016-02-02 | Brian K. Buchheit | Method for reusable electronic computing components |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6042856A (ja) * | 1983-08-18 | 1985-03-07 | Toshiba Corp | 半導体集積回路 |
JPH0289274A (ja) * | 1988-04-26 | 1990-03-29 | Mitsubishi Electric Corp | メモリカード |
JPH0325788A (ja) * | 1989-06-23 | 1991-02-04 | Nippon Steel Corp | メモリ装置 |
JPH0566752B2 (ja) * | 1982-10-21 | 1993-09-22 | Energy Conversion Devices Inc |
-
1995
- 1995-06-19 JP JP7175509A patent/JPH096683A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0566752B2 (ja) * | 1982-10-21 | 1993-09-22 | Energy Conversion Devices Inc | |
JPS6042856A (ja) * | 1983-08-18 | 1985-03-07 | Toshiba Corp | 半導体集積回路 |
JPH0289274A (ja) * | 1988-04-26 | 1990-03-29 | Mitsubishi Electric Corp | メモリカード |
JPH0325788A (ja) * | 1989-06-23 | 1991-02-04 | Nippon Steel Corp | メモリ装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002159706A (ja) * | 2000-11-28 | 2002-06-04 | Aruze Corp | 遊技機のメモリボード |
US9253893B1 (en) * | 2012-07-06 | 2016-02-02 | Brian K. Buchheit | Method for reusable electronic computing components |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7269765B1 (en) | Method and apparatus for storing failing part locations in a module | |
US20010018726A1 (en) | Memory refreshing system | |
US20040153762A1 (en) | Hardware driven state save/restore in a data processing system | |
US20020196671A1 (en) | Dram module and method of using sram to replace damaged dram cell | |
WO2003065210A1 (fr) | Appareil de traitement d'informations, appareil de gestion de memoire, procede de gestion de memoire et procede de traitement d'informations | |
JPH096683A (ja) | 情報保持機能付きメモリ装置 | |
US7210064B2 (en) | Program controlled unit and method for debugging programs executed by a program controlled unit | |
JP2870523B2 (ja) | メモリモジュール | |
JPH07211066A (ja) | バックアップ機能付き記憶システム | |
JP2000040792A (ja) | 半導体装置 | |
CA1162647A (en) | Multiplexed operation of write enable terminal of a memory circuit for control and backup power functions | |
JP4146539B2 (ja) | 電子機器及びその低消費電力モードの解除方法 | |
CN212966001U (zh) | 一种计算机内存条保护套 | |
KR100926149B1 (ko) | 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법 | |
KR0125579Y1 (ko) | 메모리 밧데리 백업회로 | |
KR20220091125A (ko) | 낸드플래시 메모리와 psram을 이용한 비동기용 불휘발성 메모리 모듈 | |
JPH0512049A (ja) | 障害情報採取方式 | |
JPS6049450A (ja) | バックアップメモリの検査方式 | |
KR20010036199A (ko) | 램버스 디램의 테스트 보드 | |
JPS5952468B2 (ja) | ステ−ジトレ−サ | |
JP2001274666A (ja) | リセット回路 | |
JPH0830747A (ja) | メモリカード | |
JPH04237352A (ja) | メモリ装置の障害処理方式 | |
JP2002157052A (ja) | メモリバックアップシステム | |
JPH01230155A (ja) | マイクロプロセッサ |