JPH0289274A - メモリカード - Google Patents
メモリカードInfo
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- JPH0289274A JPH0289274A JP63104699A JP10469988A JPH0289274A JP H0289274 A JPH0289274 A JP H0289274A JP 63104699 A JP63104699 A JP 63104699A JP 10469988 A JP10469988 A JP 10469988A JP H0289274 A JPH0289274 A JP H0289274A
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- memory card
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Landscapes
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、スタチックRAM等の読み書き可能メモリ
を備え、この読み書き可能メモリの入出力端子と接続さ
れた結合部によって端末機等の情報処理装置に挿抜され
るとともに、バックアップ電源により記憶データが保持
されるメモリカードに関するものである。
を備え、この読み書き可能メモリの入出力端子と接続さ
れた結合部によって端末機等の情報処理装置に挿抜され
るとともに、バックアップ電源により記憶データが保持
されるメモリカードに関するものである。
[従来の技術]
第13図に従来のメモリカードの回路構成を示す。図に
おいて、1は当該メモリカードが挿着される端末機から
供給される外部電源人力、2はアドレスバス、3はコン
トロールバス、4はデータバス、5はスタチックRAM
であり、これらのバス2〜4は当該メモリカードに設け
られた端末機との結合部とスタチックRA M 5の入
出力端子に接続されて端末機とのインターフェイスバス
となる。6は保護ダイオード、7は保護抵抗、8は一次
電池、9はコンデンサ、10はこれらと外部電源入力1
間に挿入された直列ダイオードで、外部電源人力1が断
の時に一次電池8から保護抵抗7、保護ダイオード6を
介して電流が流出するのを防止する。11は電圧検知I
C112はプルダウン抵抗で、13はスタチックRAM
5の電源端子に供給される内部電源、14は上記電圧検
知IC1lからスタチックRAM5のチップイネーブル
(GE)端子に供給されるCEコントロール信号を示し
ており、電圧検知ICI 1は外部電源人力1の電圧が
規定値以上にある間はCEコントロール信号14を“H
”レベルにする。
おいて、1は当該メモリカードが挿着される端末機から
供給される外部電源人力、2はアドレスバス、3はコン
トロールバス、4はデータバス、5はスタチックRAM
であり、これらのバス2〜4は当該メモリカードに設け
られた端末機との結合部とスタチックRA M 5の入
出力端子に接続されて端末機とのインターフェイスバス
となる。6は保護ダイオード、7は保護抵抗、8は一次
電池、9はコンデンサ、10はこれらと外部電源入力1
間に挿入された直列ダイオードで、外部電源人力1が断
の時に一次電池8から保護抵抗7、保護ダイオード6を
介して電流が流出するのを防止する。11は電圧検知I
C112はプルダウン抵抗で、13はスタチックRAM
5の電源端子に供給される内部電源、14は上記電圧検
知IC1lからスタチックRAM5のチップイネーブル
(GE)端子に供給されるCEコントロール信号を示し
ており、電圧検知ICI 1は外部電源人力1の電圧が
規定値以上にある間はCEコントロール信号14を“H
”レベルにする。
次に動作について説明する。
このメモリカードの端末機への挿着等により外部電源人
力1の電圧が規定値に達すると、電圧検知ICIIはC
Eコン1−ロール信号14を“H”レベルとする。従っ
て、スタチックRAM5のCE端子は“I(”レベルと
なり、端末機からのアクセスが可能な状態となる。また
、スタチックRAM5の電源端子には内部電源13とし
て外部電源人力1の電圧から直列ダイオード10の1頃
方向電圧を差し引いた電圧が印加される。この内部電源
13は一次電池8の電圧より高いので、保護ダイオード
6の作用により一次電池8の消耗は無い。
力1の電圧が規定値に達すると、電圧検知ICIIはC
Eコン1−ロール信号14を“H”レベルとする。従っ
て、スタチックRAM5のCE端子は“I(”レベルと
なり、端末機からのアクセスが可能な状態となる。また
、スタチックRAM5の電源端子には内部電源13とし
て外部電源人力1の電圧から直列ダイオード10の1頃
方向電圧を差し引いた電圧が印加される。この内部電源
13は一次電池8の電圧より高いので、保護ダイオード
6の作用により一次電池8の消耗は無い。
スタチックRAM5の読出し、書込みはアドレスバス2
.コントロールバス3.データバス4により可能であり
、コントロールバス3には一般的にチップイネーブル信
号(CE)、ライトイネーブル信号(WE)、アウトプ
ットイネーブル信号(σ百)があるが、スタチックRA
M5のアクセス方法は周知の技術であり、ここでは省略
する。
.コントロールバス3.データバス4により可能であり
、コントロールバス3には一般的にチップイネーブル信
号(CE)、ライトイネーブル信号(WE)、アウトプ
ットイネーブル信号(σ百)があるが、スタチックRA
M5のアクセス方法は周知の技術であり、ここでは省略
する。
一方、メモリカードを端末機から抜く等により外部電源
人力1が断となり、外部電源人力1の電圧が規定値より
小さくなると、電圧検知ICI 1はGEコントロール
信号14を“L IIレベルとするためスタチックRA
M5はスタンバイ状態となる。また、内部電源13とし
て一次電池8の電圧が保護抵抗7.保護ダイオード6を
介して供給されるためスタチックRAM5の記憶データ
は保持される。プルダウン抵抗12は、当該メモリカー
ドの携帯時にあっても常にスタチックRA M 5のC
E端子をOVにする。また、コンデンサ9は、一般的に
はスタチックRAM5の動作時におけるピーク電流を流
す目的とノイズ吸収のために設けられている。
人力1が断となり、外部電源人力1の電圧が規定値より
小さくなると、電圧検知ICI 1はGEコントロール
信号14を“L IIレベルとするためスタチックRA
M5はスタンバイ状態となる。また、内部電源13とし
て一次電池8の電圧が保護抵抗7.保護ダイオード6を
介して供給されるためスタチックRAM5の記憶データ
は保持される。プルダウン抵抗12は、当該メモリカー
ドの携帯時にあっても常にスタチックRA M 5のC
E端子をOVにする。また、コンデンサ9は、一般的に
はスタチックRAM5の動作時におけるピーク電流を流
す目的とノイズ吸収のために設けられている。
[発明が解決しようとする課題]
従来のメモリカードは以上のように構成されているが、
以下のような問題点があった。
以下のような問題点があった。
(1)活線挿抜をするとデータ化けが発生する場合があ
る。すなわち、スタチックRAM5の入出力端子が直接
外部に露出されてインターフェイスされるため、電源の
印加状態や入出力端子の動作状態(活線状態という)で
メモリカードを挿抜すると、メモリカードの結合部(一
般的にコネクタ結合する場合が多い)において各電極の
接触、離反順序が一定でなく不確定のため、タイミング
の不調の発生、異常電流の発生等を生じてスタチックR
AM5が誤動作しデータ化けが発生する。前記接触、離
反順序の不確定さは結合部電極の寸法バラツキや挿抜時
における斜め挿抜により発生し避けることは困難である
。また、挿抜時において前記結合部に発生するチャタリ
ングによっても、タイミング不調、異常電流の発生等を
生じてスタチックRA M 5が誤動作しデータ化けが
発生する。チャタリングはコネクタによる結合部ではそ
の寸法バラツキ、構造上から避けることは困難である。
る。すなわち、スタチックRAM5の入出力端子が直接
外部に露出されてインターフェイスされるため、電源の
印加状態や入出力端子の動作状態(活線状態という)で
メモリカードを挿抜すると、メモリカードの結合部(一
般的にコネクタ結合する場合が多い)において各電極の
接触、離反順序が一定でなく不確定のため、タイミング
の不調の発生、異常電流の発生等を生じてスタチックR
AM5が誤動作しデータ化けが発生する。前記接触、離
反順序の不確定さは結合部電極の寸法バラツキや挿抜時
における斜め挿抜により発生し避けることは困難である
。また、挿抜時において前記結合部に発生するチャタリ
ングによっても、タイミング不調、異常電流の発生等を
生じてスタチックRA M 5が誤動作しデータ化けが
発生する。チャタリングはコネクタによる結合部ではそ
の寸法バラツキ、構造上から避けることは困難である。
更にチャタリングの発生は端末機にとっても好ましくな
く、例えば前記スタチックRAM5の入出力端子が端末
機のCPUに直接接続された場合は、CI’Uの誤動作
の原因となり、場合によってはCPUが暴走したり、ス
タチックRAM5を誤読出し、誤書込みをする場合があ
る。
く、例えば前記スタチックRAM5の入出力端子が端末
機のCPUに直接接続された場合は、CI’Uの誤動作
の原因となり、場合によってはCPUが暴走したり、ス
タチックRAM5を誤読出し、誤書込みをする場合があ
る。
(2)スタチックRAM5の入出力端子が直接外部に露
出しているため、外部からの静電気、電磁界に対し非常
に弱くデータ化けが発生しやすい。
出しているため、外部からの静電気、電磁界に対し非常
に弱くデータ化けが発生しやすい。
(3)スタチックRAM5の入出力端子が直接外部に露
出しており、かつ外部電源人力1の規定値以上の電圧の
みでCEコントロール信号14が11)Pルベルになる
ため、容易にデータの読出し、書込みができる。従って
、セキュリティ機能を付加する場合には現状の回路では
不可能である。
出しており、かつ外部電源人力1の規定値以上の電圧の
みでCEコントロール信号14が11)Pルベルになる
ため、容易にデータの読出し、書込みができる。従って
、セキュリティ機能を付加する場合には現状の回路では
不可能である。
ところで、メモリカードの特徴を端的に表現するならば
、高速アクセス、低消費電力の所持携帯形記憶メディア
と言える。他方、端末機の技術動向は情報の付加価値向
上、多機能・複合化にある。従って、リムーバブルなメ
モリカードは今後多用されると見る。この場合にメモリ
カードの記憶データは、端末機への挿抜、所持携帯時に
あって絶対にデータ化けが発生してはならない。す、な
わち、記憶データの絶対的保証が約束できるものでなけ
ればならない。また、情報の付加価値が向上するととも
にその情報のセキュリティが重要視されてきた。従って
、本発明では前記従来の問題点を解消して上記市場ニー
ズに応えることを目的とするものである。
、高速アクセス、低消費電力の所持携帯形記憶メディア
と言える。他方、端末機の技術動向は情報の付加価値向
上、多機能・複合化にある。従って、リムーバブルなメ
モリカードは今後多用されると見る。この場合にメモリ
カードの記憶データは、端末機への挿抜、所持携帯時に
あって絶対にデータ化けが発生してはならない。す、な
わち、記憶データの絶対的保証が約束できるものでなけ
ればならない。また、情報の付加価値が向上するととも
にその情報のセキュリティが重要視されてきた。従って
、本発明では前記従来の問題点を解消して上記市場ニー
ズに応えることを目的とするものである。
[課題を解決するための手段]
この発明に係るメモリカードは、読み書き可能メモリの
入出力端子に3ステートバスバッファを備えるとともに
、情報処理装置とのインターフェイス手段を有し上記3
ステートバスバッファ及び読み書き可能メモリのイネー
ブル端子を制御するマイクロコンピュータを備えたもの
である。
入出力端子に3ステートバスバッファを備えるとともに
、情報処理装置とのインターフェイス手段を有し上記3
ステートバスバッファ及び読み書き可能メモリのイネー
ブル端子を制御するマイクロコンピュータを備えたもの
である。
[作用コ
基本的に電源の印加状態または入出力端子の動作状態で
メモリカードを挿抜すると、その結合部における接触、
離反順序やチャタリングの発生等の不確定かつ複雑な現
象のため、確実にデータ化けを防ぐことは困難である。
メモリカードを挿抜すると、その結合部における接触、
離反順序やチャタリングの発生等の不確定かつ複雑な現
象のため、確実にデータ化けを防ぐことは困難である。
本発明では、このため読み出し可能メモリの入出力端子
を直接外部に露出しないように3ステートのパスバッフ
ァを設ける。メモリカードを挿抜する前に予めインター
フェイス手段を介してマイクロコンピュータに通報する
。マイクロコンピュータは通報を受けた後、前記3ステ
ートバスバッファを断(遮断)とする。従って、情報処
理装置側が活線状態にあってもメモリカード内部で遮断
するために、挿抜に伴う接触、離反順序やチャタリング
の影響は受けない。
を直接外部に露出しないように3ステートのパスバッフ
ァを設ける。メモリカードを挿抜する前に予めインター
フェイス手段を介してマイクロコンピュータに通報する
。マイクロコンピュータは通報を受けた後、前記3ステ
ートバスバッファを断(遮断)とする。従って、情報処
理装置側が活線状態にあってもメモリカード内部で遮断
するために、挿抜に伴う接触、離反順序やチャタリング
の影響は受けない。
また、読み書き可能メモリの入出力端子に静電気、電磁
界等に強い3ステートバスバッファを設けることで単体
に比べ静電気、電磁界に対して強くすることができる。
界等に強い3ステートバスバッファを設けることで単体
に比べ静電気、電磁界に対して強くすることができる。
更に、読み書き可能メモリのイネーブル端子をマイクロ
コンピュータにより管理、制御することでセキュリティ
の付加が可能となる。
コンピュータにより管理、制御することでセキュリティ
の付加が可能となる。
[実施例]
以下、この発明の実施例を図について説明する。なお、
第13図従来例と同一、または相当部分には同一符号を
用いてその説明は省略する。。
第13図従来例と同一、または相当部分には同一符号を
用いてその説明は省略する。。
第1図にこの発明の一実施例によるメモリカードの回路
構成を示す0図において、15a、15b、16はスタ
チックRAM5. ・・・、5の入出力端子に設けら
れた3ステートバスバッファで、15aはアドレスバス
2上に設けられた3ステート単方向パスバツフア、15
bはライトイネーブル信号17.アウトプットイネーブ
ル信号18及びチップセレクト信号19を含むコントロ
ールパス3上に設けられた3ステート単方向パスバツフ
ア、16はデータバス4上に設けられた3ステート双方
向パスバツフアである。上記3ステート単方向パスバツ
フア15a、15bのゲート(G)端子はアンド回路2
0の出力信号21で接〆断される。一方、3ステート双
方向パスバツフア16のDIR端子はデータバス4の方
向を決めるもので、上記3ステート単方向パスバツフア
15bからスタチックRAM5に出力されるアウトプッ
トイネーブル信号18に接続される。また、そのG端子
は同じくチップセレクト信号19に接続され、間接的に
前記アンド回路20の出力信号21によりその接/断が
可能となる。なお、22は3ステート弔方向パスバツフ
ア15bからスタチックRAM5に出力されるライトイ
ネーブル信号17とチップセレクト信号19のプルアッ
プ抵抗である。
構成を示す0図において、15a、15b、16はスタ
チックRAM5. ・・・、5の入出力端子に設けら
れた3ステートバスバッファで、15aはアドレスバス
2上に設けられた3ステート単方向パスバツフア、15
bはライトイネーブル信号17.アウトプットイネーブ
ル信号18及びチップセレクト信号19を含むコントロ
ールパス3上に設けられた3ステート単方向パスバツフ
ア、16はデータバス4上に設けられた3ステート双方
向パスバツフアである。上記3ステート単方向パスバツ
フア15a、15bのゲート(G)端子はアンド回路2
0の出力信号21で接〆断される。一方、3ステート双
方向パスバツフア16のDIR端子はデータバス4の方
向を決めるもので、上記3ステート単方向パスバツフア
15bからスタチックRAM5に出力されるアウトプッ
トイネーブル信号18に接続される。また、そのG端子
は同じくチップセレクト信号19に接続され、間接的に
前記アンド回路20の出力信号21によりその接/断が
可能となる。なお、22は3ステート弔方向パスバツフ
ア15bからスタチックRAM5に出力されるライトイ
ネーブル信号17とチップセレクト信号19のプルアッ
プ抵抗である。
23は外部電源人力1を接/断する直列トランジスタ、
24は直列トランジスタ23の接/断を制御する電源制
御ICで、外部電源人力1の電圧が規定値以上に達する
と直列トランジスタ23を接(導通)とし、以下の時は
断(遮断)とする。
24は直列トランジスタ23の接/断を制御する電源制
御ICで、外部電源人力1の電圧が規定値以上に達する
と直列トランジスタ23を接(導通)とし、以下の時は
断(遮断)とする。
上記電源制御IC24はその動作信号25が“H”レベ
ルで動作、L”レベルで非動作となり、また、直列トラ
ンジスタ23を接とする時゛II”レベル、断とする時
“L″ルベルなる電源オン信号26をアンド回路20に
出力する。3ステート単方向パスバツフア15a、15
))のゲートを制御するこのアンド回路20の出力信号
21は上記電源オン信号26とパスバッファ制御信号2
7のアンド出力となる。
ルで動作、L”レベルで非動作となり、また、直列トラ
ンジスタ23を接とする時゛II”レベル、断とする時
“L″ルベルなる電源オン信号26をアンド回路20に
出力する。3ステート単方向パスバツフア15a、15
))のゲートを制御するこのアンド回路20の出力信号
21は上記電源オン信号26とパスバッファ制御信号2
7のアンド出力となる。
28は1チツプマイクロコンピユータで、内部にスタチ
ックRAM、プログラムROM、EEPROM、A/D
変換機能及び入出力ポートを有するとともに、クロック
発生回路29.電源オンリセラ1−回路30が接続され
る。上記1チツプマイクロコンピユータ28は端末機と
のインターフェイス手段として半二重通信ポート31を
有し、端末機との間でデータのやりとりをすることがで
きる。従って、このメモリカードは、スタチックRAM
5のアドレスバス2.コントロールバス3゜データバス
4によるバスインターフェイスと1チツプマイクロコン
ピユータ28の半二重通信ポート31によるインターフ
ェイスを合わせ持つメモリカードと言える。また、上記
1チツプマイクロコンピユータ28は前記電源制御IC
24の動作信号25とバスバッファ制御信号27を出力
するとともに、個々のスタチックRAM5用のチップイ
ネーブル信号32を出力する。従って、個々のチップイ
ネーブル信号32を1チツプマイクロコンピユータ28
で制御することで、個々のスタチックRAM5毎のセキ
ュリティ機能の付加が可能となる。
ックRAM、プログラムROM、EEPROM、A/D
変換機能及び入出力ポートを有するとともに、クロック
発生回路29.電源オンリセラ1−回路30が接続され
る。上記1チツプマイクロコンピユータ28は端末機と
のインターフェイス手段として半二重通信ポート31を
有し、端末機との間でデータのやりとりをすることがで
きる。従って、このメモリカードは、スタチックRAM
5のアドレスバス2.コントロールバス3゜データバス
4によるバスインターフェイスと1チツプマイクロコン
ピユータ28の半二重通信ポート31によるインターフ
ェイスを合わせ持つメモリカードと言える。また、上記
1チツプマイクロコンピユータ28は前記電源制御IC
24の動作信号25とバスバッファ制御信号27を出力
するとともに、個々のスタチックRAM5用のチップイ
ネーブル信号32を出力する。従って、個々のチップイ
ネーブル信号32を1チツプマイクロコンピユータ28
で制御することで、個々のスタチックRAM5毎のセキ
ュリティ機能の付加が可能となる。
次に動作について説明する。
前述したように、1チツプマイクロコンピユータ28は
端末側と種々のデータをやりとりするための手段として
通信ポート31を有する。本実施例では、通信ポート3
1は一本であるため通信方式として半二重通信方式をと
る。半二重通信方式とは両方向の通信が可能であるが時
間的に重畳しない方式である0次に同期方式について説
明する。一般的によく用いられる方式として同期伝送方
式と調歩同期と呼ばれる非同期伝送方式の2種類がある
。何れも受信されるデータ信号自体からタイミング情報
を抽出し、これを基に同期を図っている。本実施例では
、同期方式として調歩同期による非同期伝送方式とする
。非同期伝送方式は、1符号を構成する直列に並べた2
値信号列の先頭にスタートピッ1−9末尾にストップピ
ッドと呼ばれる特殊ビット信号を付加して送信側の内部
基準とした成る速度でこれを符号単位に間欠的に送信し
、受信側ではスタートビットを検知すると自己の持つ時
計を基準にそれに続く2値信号列を受信しストップビッ
トまでで1符号と判断する方式であり、さらに1符号の
データの末尾にはパリティを付加する場合がある。第2
図に半二重、調歩同期による1符号の構成例を示す。一
般的にこの伝送方式は周知の技術である。
端末側と種々のデータをやりとりするための手段として
通信ポート31を有する。本実施例では、通信ポート3
1は一本であるため通信方式として半二重通信方式をと
る。半二重通信方式とは両方向の通信が可能であるが時
間的に重畳しない方式である0次に同期方式について説
明する。一般的によく用いられる方式として同期伝送方
式と調歩同期と呼ばれる非同期伝送方式の2種類がある
。何れも受信されるデータ信号自体からタイミング情報
を抽出し、これを基に同期を図っている。本実施例では
、同期方式として調歩同期による非同期伝送方式とする
。非同期伝送方式は、1符号を構成する直列に並べた2
値信号列の先頭にスタートピッ1−9末尾にストップピ
ッドと呼ばれる特殊ビット信号を付加して送信側の内部
基準とした成る速度でこれを符号単位に間欠的に送信し
、受信側ではスタートビットを検知すると自己の持つ時
計を基準にそれに続く2値信号列を受信しストップビッ
トまでで1符号と判断する方式であり、さらに1符号の
データの末尾にはパリティを付加する場合がある。第2
図に半二重、調歩同期による1符号の構成例を示す。一
般的にこの伝送方式は周知の技術である。
従って、端末機側と1チツプマイクロコンピュータ28
間は半二重通信ポート31を介して自由にデータ送受が
可能である。クロック発生回路29は1チツプマイクロ
コンピユータ28に基準クロックを供給し、電源オンリ
セット回路30は電源オン時に1チツプマイクロコンピ
ユータ28に確実なリセット信号を与えるもので、1チ
ツプマイクロコンピユータ28はリセット解除後に動作
を開始する。一般的に1チツプマイクロコンピユータ2
8のリセット解除後は当該マイクロコンピュータ28か
ら端末機側へ半二重通信ポート31を介し譜パラメータ
が伝送される。詣パラメータとしては、例えばカードの
特性、属性に関するデータ類である。すなわち、カード
の構造。
間は半二重通信ポート31を介して自由にデータ送受が
可能である。クロック発生回路29は1チツプマイクロ
コンピユータ28に基準クロックを供給し、電源オンリ
セット回路30は電源オン時に1チツプマイクロコンピ
ユータ28に確実なリセット信号を与えるもので、1チ
ツプマイクロコンピユータ28はリセット解除後に動作
を開始する。一般的に1チツプマイクロコンピユータ2
8のリセット解除後は当該マイクロコンピュータ28か
ら端末機側へ半二重通信ポート31を介し譜パラメータ
が伝送される。詣パラメータとしては、例えばカードの
特性、属性に関するデータ類である。すなわち、カード
の構造。
寸法に関するデータ、メモリの種類、メモリ容量、アク
セスタイム、電池の形名、電池容量、スタンバイ電流、
バックアップ電流、16ビツトバス/8ビツトバス、電
池電圧モニタの有無、ライトプロテクトスイッチの有無
等である。これらのデータは予め1チツプマイクロコン
ピユータ28のEEPROMに書込まれ記憶されている
。
セスタイム、電池の形名、電池容量、スタンバイ電流、
バックアップ電流、16ビツトバス/8ビツトバス、電
池電圧モニタの有無、ライトプロテクトスイッチの有無
等である。これらのデータは予め1チツプマイクロコン
ピユータ28のEEPROMに書込まれ記憶されている
。
従って、端末機側はこれらの諸パラメータを解読し、問
題がない場合はスタチックRAM5の活性化を行なう。
題がない場合はスタチックRAM5の活性化を行なう。
活性化とは端末機からスタチックRAM5のアクセスを
可能とすることを言う。この活性化手順の理解を容易に
するために、先ず電源制御IC24の動作を以下に説明
する。
可能とすることを言う。この活性化手順の理解を容易に
するために、先ず電源制御IC24の動作を以下に説明
する。
第3図に電源入力の接/断に関する要部を示す、電源制
御IC24の動作/非動作は動作信号25によって決定
される。動作信号25が’ H”レベルになると電源制
御IC24は動作状態に入り、外部電源入力1の電圧が
規定値に達した時に直列トランジスタ23を接(導通)
とすると同時に電源オン信号26に“H”レベルを出力
する。
御IC24の動作/非動作は動作信号25によって決定
される。動作信号25が’ H”レベルになると電源制
御IC24は動作状態に入り、外部電源入力1の電圧が
規定値に達した時に直列トランジスタ23を接(導通)
とすると同時に電源オン信号26に“H”レベルを出力
する。
動作信号25が44 L $3レベルにある間は直列ト
ランジスタ23は断(遮断)で電源オン信号26も“L
”レベルにある。この様子を第4図(a)。
ランジスタ23は断(遮断)で電源オン信号26も“L
”レベルにある。この様子を第4図(a)。
(b)に示すeVtは電源制御IC24が直列トランジ
スタ23を接にする点の動作しきい値レベルである。
スタ23を接にする点の動作しきい値レベルである。
次に活性化手順を説明する。1チツプマイクロコンピユ
ータ28から伝送された諸パラメータを解読して問題が
ない場合は、先ず端末機から半二重通信ポート31を介
して1チツプマイクロコンピユータ28に活性化する旨
の命令を出す、1チツプマイクロコンピユータ28はそ
れを受けて先ず電源制御IC24の動作信号25を“H
”レベルにする。従って、上述した電源制御IC24の
動作により直列トランジスタ23は接となり、また電源
オン信号26は“H”レベルになる。この状態では未だ
3ステート単方向パスバツフア15a、15bは断の状
態にある。次に1チツプマイクロコンピユータ28がパ
スバッファ制御信号27を“I−1”レベルにすると、
アンド回路20の出力信号21はglH”レベルとなっ
て3ステート単方向パスバツフア15a、15を開とし
、3ステート双方向パスバツフア16も開となる。ここ
で初めてアドレスバス2.コントロールパス3゜データ
バス4が端末機と接続され、スタチックRAM5へのア
クセスが可能となる。アクセス方法については従来技術
で述べたように周知の技術であるので説明は省略する。
ータ28から伝送された諸パラメータを解読して問題が
ない場合は、先ず端末機から半二重通信ポート31を介
して1チツプマイクロコンピユータ28に活性化する旨
の命令を出す、1チツプマイクロコンピユータ28はそ
れを受けて先ず電源制御IC24の動作信号25を“H
”レベルにする。従って、上述した電源制御IC24の
動作により直列トランジスタ23は接となり、また電源
オン信号26は“H”レベルになる。この状態では未だ
3ステート単方向パスバツフア15a、15bは断の状
態にある。次に1チツプマイクロコンピユータ28がパ
スバッファ制御信号27を“I−1”レベルにすると、
アンド回路20の出力信号21はglH”レベルとなっ
て3ステート単方向パスバツフア15a、15を開とし
、3ステート双方向パスバツフア16も開となる。ここ
で初めてアドレスバス2.コントロールパス3゜データ
バス4が端末機と接続され、スタチックRAM5へのア
クセスが可能となる。アクセス方法については従来技術
で述べたように周知の技術であるので説明は省略する。
次に、外部電源人力1に瞬停、瞬断が発生した場合の動
作を以下に説明する。第4図に示したように、しきい値
レベルVTによって直列トランジスタ23は断となり、
外部電源人力1はそのまま降下するが、内部電源13と
しては一次電池8により保護抵抗7.保護ダイオード6
を介して電源が供給される。また、3ステート単方向パ
スバツフア15a、15bも断となり、ライトイネーブ
ル信号17.チップセレクト信号19はプルアップ抵抗
22により内部電源13にプルアップされる。従って、
スタチックRAM5はデータを保持した状態を維持する
。復帰した場合は前述の承り諸パラメータの解読から再
スタートする。
作を以下に説明する。第4図に示したように、しきい値
レベルVTによって直列トランジスタ23は断となり、
外部電源人力1はそのまま降下するが、内部電源13と
しては一次電池8により保護抵抗7.保護ダイオード6
を介して電源が供給される。また、3ステート単方向パ
スバツフア15a、15bも断となり、ライトイネーブ
ル信号17.チップセレクト信号19はプルアップ抵抗
22により内部電源13にプルアップされる。従って、
スタチックRAM5はデータを保持した状態を維持する
。復帰した場合は前述の承り諸パラメータの解読から再
スタートする。
次に活線挿抜について以下に説明する。
前述したように挿抜に伴う結合部(コネクタ結合)電極
の接触、#i反順序が不確定かつチャタリングの発生、
異常電流の発生等、複雑な現象が発生し、スタチックR
AM5の誤動作が発生する。
の接触、#i反順序が不確定かつチャタリングの発生、
異常電流の発生等、複雑な現象が発生し、スタチックR
AM5の誤動作が発生する。
本実施例では、このため前述したようにスタチックRA
M 5の入出力端子に3ステートパスバッファ15a
、15b、16を設けるとともに、第5図に示すように
端末機側に族センサ33を設け、メモリカードを抜く場
合に予め族センサ33を作動し端末機のCPUに割り込
み、またはI10ボートに接続する。端末機のCPUで
はこの信号を受け、半二重通信ポート31を介して1チ
ツプマイクロコンピユータ28にメモリカードを抜く旨
の指令を出す、これを受けて1チツプマイクロコンピユ
ータ28はパスバッファ制御信号27を“L″″″レベ
ル1次に電源制御IC24の動作信号25を“L”レベ
ルにする。従って、直列トランジスタ23は断となると
ともに3ステート単方向パスバツフア15 a e 1
5 b及び3ステート双方向パスバツフア16も断とな
り、端末機側が活線状態にあってもメモリカードの内部
は遮断されるため、挿抜に伴う種々の現象の影響は受け
ない、すなわち、端末機側が電源印加状態及び読出し、
書込み中であってもメモリカードの内部にある3ステー
ト単方向、双方向パスバッファ15a、15b、16を
遮断したのち挿抜するので、スタチックRAM5の記憶
データは確実に保証できる。
M 5の入出力端子に3ステートパスバッファ15a
、15b、16を設けるとともに、第5図に示すように
端末機側に族センサ33を設け、メモリカードを抜く場
合に予め族センサ33を作動し端末機のCPUに割り込
み、またはI10ボートに接続する。端末機のCPUで
はこの信号を受け、半二重通信ポート31を介して1チ
ツプマイクロコンピユータ28にメモリカードを抜く旨
の指令を出す、これを受けて1チツプマイクロコンピユ
ータ28はパスバッファ制御信号27を“L″″″レベ
ル1次に電源制御IC24の動作信号25を“L”レベ
ルにする。従って、直列トランジスタ23は断となると
ともに3ステート単方向パスバツフア15 a e 1
5 b及び3ステート双方向パスバツフア16も断とな
り、端末機側が活線状態にあってもメモリカードの内部
は遮断されるため、挿抜に伴う種々の現象の影響は受け
ない、すなわち、端末機側が電源印加状態及び読出し、
書込み中であってもメモリカードの内部にある3ステー
ト単方向、双方向パスバッファ15a、15b、16を
遮断したのち挿抜するので、スタチックRAM5の記憶
データは確実に保証できる。
また、前記族センサ33は端末機側のCPUに接続され
、スタチックRAM5の読出し中、書込み中であっても
中止動作が可能となるため、誤書込み、誤読出しの心配
は全く無い。
、スタチックRAM5の読出し中、書込み中であっても
中止動作が可能となるため、誤書込み、誤読出しの心配
は全く無い。
挿着時は基本的に電源制御IC24の動作信号25とパ
スバッファ制御信号27が14L″ルベルとなるため、
端末機側が活線状態にあっても問題は無く、端末機側の
族センサ33の状態によって活性化すれば良い。
スバッファ制御信号27が14L″ルベルとなるため、
端末機側が活線状態にあっても問題は無く、端末機側の
族センサ33の状態によって活性化すれば良い。
一方、このメモリカードは、個々のスタチックRAM5
のチップイネーブル(GE)信号32を1チツプマイク
ロコンピユータ28で管理、制御することが可能である
ため、個々のスタチックRAM5毎のセキュリティ機能
の付加が可能である。また、1チツプマイクロコンピユ
ータ28にはEEPROMが内蔵され、このEEPRO
Mも当該マイクロコンピュータ28で管理、制御される
。従って、スタチックRA M 5及び1チツプマイク
ロコンピユータ28内のEEFROMを端末機から読出
しできないシークレットエリアと読出しできるユーザエ
リアに分けることができる。
のチップイネーブル(GE)信号32を1チツプマイク
ロコンピユータ28で管理、制御することが可能である
ため、個々のスタチックRAM5毎のセキュリティ機能
の付加が可能である。また、1チツプマイクロコンピユ
ータ28にはEEPROMが内蔵され、このEEPRO
Mも当該マイクロコンピュータ28で管理、制御される
。従って、スタチックRA M 5及び1チツプマイク
ロコンピユータ28内のEEFROMを端末機から読出
しできないシークレットエリアと読出しできるユーザエ
リアに分けることができる。
シークレットエリアには所有者確認のためのコードやユ
ーザエリアを管理するための情報等、秘密性の高い情報
が記憶、保存される。このエリアの情報は、メモリカー
ド内部の1チツプマイクロコンピユータ28で管理され
、決して端末機から読出すことはできない。ユーザエリ
アは端末機から自由に読出し、書込みが可能である。す
なわち、メモリカード所有者の確認や正当性の確認を1
チツプマイクロコンピユータ28が行なうため、より高
度のセキュリティ機能を構築することが可能である。但
し、スタチックRAM5のファイル管理については全て
半二重通信ポート31を介し1チツプマイクロコンピユ
ータ28の管理下で行なうものとし、スタチックRAM
5のシークレットエリアについてはチップイネーブル信
号32は“L”レベルのままで決してat HNレベル
になることはない、他方、ユーザエリアについてはチッ
プイネーブル信号32を“H”レベルとすることで自由
に端末機からの読出し、書込みが可能である。
ーザエリアを管理するための情報等、秘密性の高い情報
が記憶、保存される。このエリアの情報は、メモリカー
ド内部の1チツプマイクロコンピユータ28で管理され
、決して端末機から読出すことはできない。ユーザエリ
アは端末機から自由に読出し、書込みが可能である。す
なわち、メモリカード所有者の確認や正当性の確認を1
チツプマイクロコンピユータ28が行なうため、より高
度のセキュリティ機能を構築することが可能である。但
し、スタチックRAM5のファイル管理については全て
半二重通信ポート31を介し1チツプマイクロコンピユ
ータ28の管理下で行なうものとし、スタチックRAM
5のシークレットエリアについてはチップイネーブル信
号32は“L”レベルのままで決してat HNレベル
になることはない、他方、ユーザエリアについてはチッ
プイネーブル信号32を“H”レベルとすることで自由
に端末機からの読出し、書込みが可能である。
また、このメモリカードでは、スタチックRAM5の入
出力端子を直接外部に露出せず、3ステートバスバッフ
ァ15a、15b、16を介在しているため、この3ス
テートバスバッファ15a、15b、16に静電気耐量
の高いもの、ラッチアップフリーのバッファを使用する
ことにより、スタチックRAM5を外来の静電気、電磁
界から効果的に保護できる。
出力端子を直接外部に露出せず、3ステートバスバッフ
ァ15a、15b、16を介在しているため、この3ス
テートバスバッファ15a、15b、16に静電気耐量
の高いもの、ラッチアップフリーのバッファを使用する
ことにより、スタチックRAM5を外来の静電気、電磁
界から効果的に保護できる。
次に第6図にこの発明の他の実施例として多機能付きメ
モリカードの回路構成を示す。なお、第1図の実施例と
同一、または相当部分には同一符号を用いてその説明は
省略し、新たに付加された機能についてのみ説明する。
モリカードの回路構成を示す。なお、第1図の実施例と
同一、または相当部分には同一符号を用いてその説明は
省略し、新たに付加された機能についてのみ説明する。
図において、34は補助−次電池、35は主−次電池8
と上記補助−次電池34の切替のための2トランスフア
スイツチであり、上記各−次電池8.34は2トランス
フアスイツチ35を介して保護抵抗7.保護ダイオード
6に接続されるとともに、各−次電池8,34の電池電
圧をモニタするために主−次電池電圧36.補助−次電
池電圧37が1チツプマイクロコンピユータ28のA/
D変換ポートに接続される。38は電池電圧が終止電圧
に近づいた時または交換日に達した旨を表示またはブザ
ー音にて警報するための表示器またはブザーであり、1
チツプマイクロコンピユータ28からの表示またはブザ
ー制御信号39により駆動制御される。40は当該メモ
リカードをライ1−プロテクトモードに設定するための
ライトプロテクトスイッチであり、そのモード検出のた
めのライトプロテクトモード信号41は1チツプマイク
ロコンピユータ28に入力される。42は実際にスタチ
ックRAM5にライトプロテクトをかけるために3ステ
ート単方向パスバツフア15bからスタチックRAM5
へのライトイネーブル信号17上に設けられた3ステー
ト単方向パスバツフアであり、1チツプマイクロコンピ
ユータ28からのライトプロテクト制御信号43によっ
て制御される。44は当該メモリカードの内部に設けら
れた抜センサであり、抜センサ信号45は1チツプマイ
クロコンピユータ28に入力される。
と上記補助−次電池34の切替のための2トランスフア
スイツチであり、上記各−次電池8.34は2トランス
フアスイツチ35を介して保護抵抗7.保護ダイオード
6に接続されるとともに、各−次電池8,34の電池電
圧をモニタするために主−次電池電圧36.補助−次電
池電圧37が1チツプマイクロコンピユータ28のA/
D変換ポートに接続される。38は電池電圧が終止電圧
に近づいた時または交換日に達した旨を表示またはブザ
ー音にて警報するための表示器またはブザーであり、1
チツプマイクロコンピユータ28からの表示またはブザ
ー制御信号39により駆動制御される。40は当該メモ
リカードをライ1−プロテクトモードに設定するための
ライトプロテクトスイッチであり、そのモード検出のた
めのライトプロテクトモード信号41は1チツプマイク
ロコンピユータ28に入力される。42は実際にスタチ
ックRAM5にライトプロテクトをかけるために3ステ
ート単方向パスバツフア15bからスタチックRAM5
へのライトイネーブル信号17上に設けられた3ステー
ト単方向パスバツフアであり、1チツプマイクロコンピ
ユータ28からのライトプロテクト制御信号43によっ
て制御される。44は当該メモリカードの内部に設けら
れた抜センサであり、抜センサ信号45は1チツプマイ
クロコンピユータ28に入力される。
次に上記各部の動作を説明する。
今、2トランスファスイッチ35が図示のように主−次
電池8側に倒されているものとする。2トランスフアス
イツチ35を介した主−次電池電圧36は1チツプマイ
クロコンピユータ28のA/D変換ポートに接続されて
いる。従って、1チツプマイクロコンピユータ28は主
−次電池電圧36をA/D変換し、その電圧値を求める
ことができる。
電池8側に倒されているものとする。2トランスフアス
イツチ35を介した主−次電池電圧36は1チツプマイ
クロコンピユータ28のA/D変換ポートに接続されて
いる。従って、1チツプマイクロコンピユータ28は主
−次電池電圧36をA/D変換し、その電圧値を求める
ことができる。
第7図(a)、(b)に電池電圧の低下検出フローチャ
ートを示す。本フローチャートでは先ず、主−次電池8
に接続されているか補助−次電池34に接続されている
かによって分岐する(ステップ1)。主−次電池8の場
合、A/D変換しくステップ2a)、電池電圧が2.6
vに達したかを比較する(ステップ3a)。一般的に一
次電池(リチューム電池)の終止電圧は2.5Vである
から本実施例では低下検出レベルを2.6■とする。電
池電圧が2.6V以上の場合は使用可能と判定する(ス
テップ3a→4)。電池電圧が2.6v以下の場合は交
換が必要とし、制御信号39により表示器またはブザー
38を駆動して表示器点灯またはブザー音(表示モード
I)にて警報を出力する(ステップ5a→6→7a)。
ートを示す。本フローチャートでは先ず、主−次電池8
に接続されているか補助−次電池34に接続されている
かによって分岐する(ステップ1)。主−次電池8の場
合、A/D変換しくステップ2a)、電池電圧が2.6
vに達したかを比較する(ステップ3a)。一般的に一
次電池(リチューム電池)の終止電圧は2.5Vである
から本実施例では低下検出レベルを2.6■とする。電
池電圧が2.6V以上の場合は使用可能と判定する(ス
テップ3a→4)。電池電圧が2.6v以下の場合は交
換が必要とし、制御信号39により表示器またはブザー
38を駆動して表示器点灯またはブザー音(表示モード
I)にて警報を出力する(ステップ5a→6→7a)。
、使用可能な場合は表示器またはブザー38を消灯また
は消音とする(ステップ4)。メモリカードの使用者は
上記表示器点灯またはブザー音があった場合には2トラ
ンスフアスイツチ35を補助−次電池34側に倒し主−
次電池8を交換することができる。2トランスフアスイ
ツチ35を補助−次電池34側に倒したまま放置した場
合は点滅表示またはブザー音を変え、早急に主−次電源
8を交換する旨の催促を促す(ステップ2b→3b→5
bまたは5c)。表示モード■(ステップ5b→6→7
b)による点滅Aまたはブザー音Aは補助−次電池34
が2.6v以下の場合を9表示モード■(ステップ5c
→6→7c)による点滅Bまたはブザー音Bは2.6V
以上の場合を示す。なお、補助−次電池34に切替えた
後、数日放置された場合でも特に問題とはならない。例
えばメモリカードのバックアップ電流(所持携帯時にお
ける電池から流れる電流)を20μAとし、補助−次電
池容量を5mAHとすると、バックアップ可能期間は、 5000uAH/20μA=250時間となり、約10
日ある。また、電池の交換時間は1分間もあれば充分で
あり、補助−次電池34としては余り容量の大きなもの
は必要でなく数mAHもあれば充分である。
は消音とする(ステップ4)。メモリカードの使用者は
上記表示器点灯またはブザー音があった場合には2トラ
ンスフアスイツチ35を補助−次電池34側に倒し主−
次電池8を交換することができる。2トランスフアスイ
ツチ35を補助−次電池34側に倒したまま放置した場
合は点滅表示またはブザー音を変え、早急に主−次電源
8を交換する旨の催促を促す(ステップ2b→3b→5
bまたは5c)。表示モード■(ステップ5b→6→7
b)による点滅Aまたはブザー音Aは補助−次電池34
が2.6v以下の場合を9表示モード■(ステップ5c
→6→7c)による点滅Bまたはブザー音Bは2.6V
以上の場合を示す。なお、補助−次電池34に切替えた
後、数日放置された場合でも特に問題とはならない。例
えばメモリカードのバックアップ電流(所持携帯時にお
ける電池から流れる電流)を20μAとし、補助−次電
池容量を5mAHとすると、バックアップ可能期間は、 5000uAH/20μA=250時間となり、約10
日ある。また、電池の交換時間は1分間もあれば充分で
あり、補助−次電池34としては余り容量の大きなもの
は必要でなく数mAHもあれば充分である。
他の電池の消耗検知の方法として、最初にメモリカード
を使用した時に交換年月日・時間を1チツプマイクロコ
ンピユータ28のEEPROMに登録す・る方法がある
。この場合、主−次電池8の容量、バックアップ電流値
はEEPROMに登録されているので、電池の放電寿命
は次のように計算される。
を使用した時に交換年月日・時間を1チツプマイクロコ
ンピユータ28のEEPROMに登録す・る方法がある
。この場合、主−次電池8の容量、バックアップ電流値
はEEPROMに登録されているので、電池の放電寿命
は次のように計算される。
A=C/I
A;電池の放電寿命(時I旧
C;電池の容量(mA・時間)
I;バックアップ電流(uA)
例として、C=165mAH,I=20.uAとすると
、A=8250時間となる。従って、最初にメモリカー
ドを使った年月日・時間とカレンダー情報等から交換年
月日・時間が算出できる。この交換年月日・時間は1チ
ツプマイクロコンピユータ28のE E PROMに登
録される。
、A=8250時間となる。従って、最初にメモリカー
ドを使った年月日・時間とカレンダー情報等から交換年
月日・時間が算出できる。この交換年月日・時間は1チ
ツプマイクロコンピユータ28のE E PROMに登
録される。
第8図に電池交換日更新フローチャートを示す。原則と
して、メモリカードに電源を印加した場合はその都度そ
の時点における年月日・時間情報を端末機から半二重通
信ポート31を介し1チツプマイクロコンピユータ28
に転送する(ステップ1)。1チツプマイクロコンピユ
ータ28ではこれをE E P ROMに格納された最
新交換年月日・時間と比較照合する(ステップ3)。も
しイコールかオーバーしていれば表示またはブザー制御
信号39により表示器またはブザー38にて警報を出力
する(ステップ4)。周知の通り直列トランジスタ23
を接(導通)とした場合は主−次電池8の消耗はない。
して、メモリカードに電源を印加した場合はその都度そ
の時点における年月日・時間情報を端末機から半二重通
信ポート31を介し1チツプマイクロコンピユータ28
に転送する(ステップ1)。1チツプマイクロコンピユ
ータ28ではこれをE E P ROMに格納された最
新交換年月日・時間と比較照合する(ステップ3)。も
しイコールかオーバーしていれば表示またはブザー制御
信号39により表示器またはブザー38にて警報を出力
する(ステップ4)。周知の通り直列トランジスタ23
を接(導通)とした場合は主−次電池8の消耗はない。
従って、直列トランジスタ23の接(導通)の間は電池
寿命が延びるため電池交換日を延長する必要がある。す
なわち、ステップ2で次式により電池交換1」を更新す
る必要がある。
寿命が延びるため電池交換日を延長する必要がある。す
なわち、ステップ2で次式により電池交換1」を更新す
る必要がある。
最新交換年月日・時間
=最新交換年月日・時間+電源の″接″′時間以上の演
算は分単位で行なわれるが、交換日の判定は時間単位で
行なねれる。なお、電源′″接接待時間ステップ5〜7
で求められる。また、電源の断や瞬時停電の場合は電源
°′断″退避処理番こより最新交換年月日・時間をEE
PROMに退避させる(ステップ8〜10)、この処理
は第9図に示すようにVT〜■1区間=T以内に行なわ
れる。Vuは1チツプマイクロコンピユータ28の動作
電圧の下限値を示すものである。直列トランジスタ23
が断となるとVTで電源オン信号26が立ち下がるため
、この信号を1チツプマイクロコンピユータ28の割込
み端子に加えることにより退避処理を行なうことができ
る。
算は分単位で行なわれるが、交換日の判定は時間単位で
行なねれる。なお、電源′″接接待時間ステップ5〜7
で求められる。また、電源の断や瞬時停電の場合は電源
°′断″退避処理番こより最新交換年月日・時間をEE
PROMに退避させる(ステップ8〜10)、この処理
は第9図に示すようにVT〜■1区間=T以内に行なわ
れる。Vuは1チツプマイクロコンピユータ28の動作
電圧の下限値を示すものである。直列トランジスタ23
が断となるとVTで電源オン信号26が立ち下がるため
、この信号を1チツプマイクロコンピユータ28の割込
み端子に加えることにより退避処理を行なうことができ
る。
以上のように、メモリカードに補助電池及び主電池と上
記補助電池の切替スイッチを内蔵し、また主電池の消耗
を前もってメモリカードに設けた表示器またはブザー等
で警報を出力することにより、上記切替スイッチにより
補助電池に切替えることで、極めて容易にスタチックR
AMの記憶データを失うことなく主電池の交換が可能と
なる。
記補助電池の切替スイッチを内蔵し、また主電池の消耗
を前もってメモリカードに設けた表示器またはブザー等
で警報を出力することにより、上記切替スイッチにより
補助電池に切替えることで、極めて容易にスタチックR
AMの記憶データを失うことなく主電池の交換が可能と
なる。
次にライトプロテクトスイッチ40の動作について説明
する。ライトプロテクトスイッチ40はスタチックRA
M5の書込みを禁止するもので、ライトプロテクト側に
倒しておけば誤って端末機が書込み操作を行なってもス
タチックRAM5への書込み動作を未然に防止すること
ができる。
する。ライトプロテクトスイッチ40はスタチックRA
M5の書込みを禁止するもので、ライトプロテクト側に
倒しておけば誤って端末機が書込み操作を行なってもス
タチックRAM5への書込み動作を未然に防止すること
ができる。
今、ライトプロテクトスイッチ40をライトプロテクト
側に倒しておくと、ライトプロテクトモード信号41を
介して1チツプマイクロコンピユータ28はライトプロ
テクト状態であることを判断する0次に1チツプマイク
ロコンピユータ28は“L”レベルのライトプロテクト
制御信号43を3ステート単方向パスバツフア42に加
える。
側に倒しておくと、ライトプロテクトモード信号41を
介して1チツプマイクロコンピユータ28はライトプロ
テクト状態であることを判断する0次に1チツプマイク
ロコンピユータ28は“L”レベルのライトプロテクト
制御信号43を3ステート単方向パスバツフア42に加
える。
従って、当該3ステート単方向パスバツフア42の出力
はフローティングとなるが、プルアップ抵抗22の作用
により内部電源13のレベルに固定され書込みができな
い状態となる。一方、ライトプロテクトスイッチ40を
ノーマル側に倒しておくと、1チツプマイクロコンピユ
ータ28は“Hjlレベルのライトプロテクト制御信号
43を出力するため3ステート単方向パスバツフア42
は接の状態となり書込みが可能となる。 また、ソフト
ウェアにより半二重通信ポート31を介して1チツプマ
イクロコンピユータ28にライトプロテクト命令を伝送
することによっても、ライトプロテクト及びその解除が
可能である。
はフローティングとなるが、プルアップ抵抗22の作用
により内部電源13のレベルに固定され書込みができな
い状態となる。一方、ライトプロテクトスイッチ40を
ノーマル側に倒しておくと、1チツプマイクロコンピユ
ータ28は“Hjlレベルのライトプロテクト制御信号
43を出力するため3ステート単方向パスバツフア42
は接の状態となり書込みが可能となる。 また、ソフト
ウェアにより半二重通信ポート31を介して1チツプマ
イクロコンピユータ28にライトプロテクト命令を伝送
することによっても、ライトプロテクト及びその解除が
可能である。
次に族センサ44の動作について説明する。
この族センサ44はメモリカード内部に実装されるもの
で、メモリカードを抜く時にこの族センサ44を操作す
ることにより、1チツプマイクロコンピユータ28は抜
センサ信号45を読込み。
で、メモリカードを抜く時にこの族センサ44を操作す
ることにより、1チツプマイクロコンピユータ28は抜
センサ信号45を読込み。
パスバッファ制御信号27に“L″ルベル出力するとと
もに電源制御IC24の動作信号25に“L”レベルを
出力することによって、3ステートバスバッファ15a
、13b、16及び直列トランジスタ23を断とするこ
とができるため、抜時におけるスタチックRAM5の記
憶データは保証される。この族センサ44にはスライド
スイッチまたはタッチパネルスイッチ等が考えられる。
もに電源制御IC24の動作信号25に“L”レベルを
出力することによって、3ステートバスバッファ15a
、13b、16及び直列トランジスタ23を断とするこ
とができるため、抜時におけるスタチックRAM5の記
憶データは保証される。この族センサ44にはスライド
スイッチまたはタッチパネルスイッチ等が考えられる。
第6図ではメモリカードを抜く時に族センサ44を開と
する。従って、抜く時に抜センサ信号45は“H11レ
ベルとなる。挿着時は直列トランジスタ23.各3ステ
ートバスバッファ15a、15b、16が断状態である
ので問題はない。
する。従って、抜く時に抜センサ信号45は“H11レ
ベルとなる。挿着時は直列トランジスタ23.各3ステ
ートバスバッファ15a、15b、16が断状態である
ので問題はない。
以上のように、メモリカードに族センサを設け、カード
を抜く時にこの族センサを操作すればメモリカード自体
でメモリカード内部の3ステート単方向、双方向パスバ
ッファを遮断するため、例え端末機側が活線状態にあっ
て抜いてもスタチックRAMの記憶データが失われたり
化けることがなく、記憶データは保証される。
を抜く時にこの族センサを操作すればメモリカード自体
でメモリカード内部の3ステート単方向、双方向パスバ
ッファを遮断するため、例え端末機側が活線状態にあっ
て抜いてもスタチックRAMの記憶データが失われたり
化けることがなく、記憶データは保証される。
以上、第6図の多機能付きメモリカードの動作について
説明したが、他の動作については基本的に第1図の動作
と同一であるので省略する。
説明したが、他の動作については基本的に第1図の動作
と同一であるので省略する。
第10図に外部クロック信号、外部リセット信号を用い
た他の実施例を示す。本実施例は第1図、第6図のクロ
ック発生回路29を外部クロック信号46とし、同じく
電源オンリセット回路30を外部リセット信号47とし
たもので、他の部分は第1図、第6図の回路と全く同一
である。第11図に上記外部クロック信号46.外部リ
セット信号47と外部電源人力1の動作シーケンスを示
す。
た他の実施例を示す。本実施例は第1図、第6図のクロ
ック発生回路29を外部クロック信号46とし、同じく
電源オンリセット回路30を外部リセット信号47とし
たもので、他の部分は第1図、第6図の回路と全く同一
である。第11図に上記外部クロック信号46.外部リ
セット信号47と外部電源人力1の動作シーケンスを示
す。
第12図にアドレスデコーダを付加した他の実施例を示
す。複数のスタチックRAM5を実装した場合でアドレ
スバス2.コントロールバス3゜データバス4から全て
のスタチックRAM5を直接制御したい場合にアドレス
デコーダ48を設け、当該アドレスデコーダ48の各出
力を各スタチックRAM5のCE端子に接続する。アド
レスバス2を介してアドレス情報がアドレスデコーダ4
8に加えられると、該当する各スタチックRAM5の[
1端子に“L ppレベル信号が加えられ、該当しない
スタチックRAM5のGE端子は“HIIレベル信号と
なる。本実施例は第1図、第6図のものにそのまま組み
込むことが可能であり、動作もすでに述べた内容と同一
である。
す。複数のスタチックRAM5を実装した場合でアドレ
スバス2.コントロールバス3゜データバス4から全て
のスタチックRAM5を直接制御したい場合にアドレス
デコーダ48を設け、当該アドレスデコーダ48の各出
力を各スタチックRAM5のCE端子に接続する。アド
レスバス2を介してアドレス情報がアドレスデコーダ4
8に加えられると、該当する各スタチックRAM5の[
1端子に“L ppレベル信号が加えられ、該当しない
スタチックRAM5のGE端子は“HIIレベル信号と
なる。本実施例は第1図、第6図のものにそのまま組み
込むことが可能であり、動作もすでに述べた内容と同一
である。
[発明の効果]
以上述べたように、この発明によれば、読み書き可能メ
モリの入出力端子に3ステートバスバッファを備えると
ともに、情報処理装置とのインターフェイス手段を有し
上記3ステートバスバッファ及び読み書き可能メモリの
イネーブル端子を制御するマイクロコンピュータを備え
たことにより、活線挿抜時の接触、離反順序の不確定さ
やチャタリングによるタイミング不調、異常電流の発生
によって生じるデータ化け、及び携帯時等における外部
からの静電気や電磁界によって生じるデータ化けを防ぐ
ことができ、記憶データが確実に保証される。また、セ
キュリティ機能を付加することができ、秘密性の高い情
報の記憶保存が可能となる。
モリの入出力端子に3ステートバスバッファを備えると
ともに、情報処理装置とのインターフェイス手段を有し
上記3ステートバスバッファ及び読み書き可能メモリの
イネーブル端子を制御するマイクロコンピュータを備え
たことにより、活線挿抜時の接触、離反順序の不確定さ
やチャタリングによるタイミング不調、異常電流の発生
によって生じるデータ化け、及び携帯時等における外部
からの静電気や電磁界によって生じるデータ化けを防ぐ
ことができ、記憶データが確実に保証される。また、セ
キュリティ機能を付加することができ、秘密性の高い情
報の記憶保存が可能となる。
第1図はこの発明によるメモリカードの一実施例を示す
回路構成図、第2図は半二重、調歩同期による1符号の
構成例を示す図、第3図は電源入力の接/断に関する要
部を示す構成図、第4図(a)、(b)は電源制御IC
の動作を示すタイミングチャート、第5図は端末機側の
抜センサを示す図、第6図は他の実施例による多機能付
きメモリカードを示す回路構成図、第7図(a)。 (b)は電池電圧の低下検出フローチャート、第8図は
電池交換日更新フローチャート、第99図は図、第11
図はその動作シーケンスを示す図、第12図は他の実施
例の要部構成図、第13図は従来のメモリカードを示す
回路構成図である。 1は外部電源入力、2はアドレスバス、3はコントロー
ルバス、4はデータバス、5はスタチックRAM (読
み書き可能メモリ)、8.34は主、補助−次電池(バ
ックアップ電源)、15a、15b、42は3ステート
単方向パスバツフア、16は3ステート双方向パスバツ
フア、23は直列トランジスタ、24は電源制御IC1
27はパスバッファ制御信号、28は1チツプマイクロ
コンピユータ、31は半二重通信ポート(インターフェ
イス手段)、32はチップイネーブル信号、33.44
は抜センサ、35は2トランスフアスイツチ、38は表
示器またはブザー、40はライトプロテクトスイッチ、
48はアドレスデコーダ。 なお、図中、同一符号は同一、又は相当部分を示す。
回路構成図、第2図は半二重、調歩同期による1符号の
構成例を示す図、第3図は電源入力の接/断に関する要
部を示す構成図、第4図(a)、(b)は電源制御IC
の動作を示すタイミングチャート、第5図は端末機側の
抜センサを示す図、第6図は他の実施例による多機能付
きメモリカードを示す回路構成図、第7図(a)。 (b)は電池電圧の低下検出フローチャート、第8図は
電池交換日更新フローチャート、第99図は図、第11
図はその動作シーケンスを示す図、第12図は他の実施
例の要部構成図、第13図は従来のメモリカードを示す
回路構成図である。 1は外部電源入力、2はアドレスバス、3はコントロー
ルバス、4はデータバス、5はスタチックRAM (読
み書き可能メモリ)、8.34は主、補助−次電池(バ
ックアップ電源)、15a、15b、42は3ステート
単方向パスバツフア、16は3ステート双方向パスバツ
フア、23は直列トランジスタ、24は電源制御IC1
27はパスバッファ制御信号、28は1チツプマイクロ
コンピユータ、31は半二重通信ポート(インターフェ
イス手段)、32はチップイネーブル信号、33.44
は抜センサ、35は2トランスフアスイツチ、38は表
示器またはブザー、40はライトプロテクトスイッチ、
48はアドレスデコーダ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 読み書き可能メモリを備え、この読み書き可能メモリの
入出力端子と接続された結合部によって情報処理装置に
挿抜されるとともに、バックアップ電源により記憶デー
タが保持されるメモリカードにおいて、上記読み書き可
能メモリの入出力端子に3ステートバスバッファを備え
るとともに、情報処理装置とのインターフェイス手段を
有し上記3ステートバスバッファ及び読み書き可能メモ
リのイネーブル端子を制御するマイクロコンピュータを
備えたことを特徴とするメモリカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63104699A JP2536048B2 (ja) | 1988-04-26 | 1988-04-26 | メモリカ―ド |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63104699A JP2536048B2 (ja) | 1988-04-26 | 1988-04-26 | メモリカ―ド |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0289274A true JPH0289274A (ja) | 1990-03-29 |
JP2536048B2 JP2536048B2 (ja) | 1996-09-18 |
Family
ID=14387729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63104699A Expired - Lifetime JP2536048B2 (ja) | 1988-04-26 | 1988-04-26 | メモリカ―ド |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2536048B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04195410A (ja) * | 1990-11-28 | 1992-07-15 | Hitachi Ltd | 機器接続切離し制御装置 |
US5566311A (en) * | 1993-06-25 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory controller for reducing pass through current |
JPH096683A (ja) * | 1995-06-19 | 1997-01-10 | Nec Corp | 情報保持機能付きメモリ装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5935918U (ja) * | 1983-06-23 | 1984-03-06 | 京セラ株式会社 | 電気シヤツタ回路 |
JPS62237549A (ja) * | 1986-04-09 | 1987-10-17 | Matsushita Electric Ind Co Ltd | Icカ−ド |
-
1988
- 1988-04-26 JP JP63104699A patent/JP2536048B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5935918U (ja) * | 1983-06-23 | 1984-03-06 | 京セラ株式会社 | 電気シヤツタ回路 |
JPS62237549A (ja) * | 1986-04-09 | 1987-10-17 | Matsushita Electric Ind Co Ltd | Icカ−ド |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04195410A (ja) * | 1990-11-28 | 1992-07-15 | Hitachi Ltd | 機器接続切離し制御装置 |
US5566311A (en) * | 1993-06-25 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory controller for reducing pass through current |
JPH096683A (ja) * | 1995-06-19 | 1997-01-10 | Nec Corp | 情報保持機能付きメモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2536048B2 (ja) | 1996-09-18 |
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