JPH096464A - Time setting device - Google Patents

Abstract

PURPOSE: To reduce the time deviation represented by a local clock over plural processing units within an optional permissible range by resetting a time with a time reset signal distributed from a global clock for each prescribed time. CONSTITUTION: The device is provided with a global clock 104 generating a time reset signal for each prescribed time interval, a transmission line 105 used to distribute the time reset signal to each processing unit 101, and a local clock 103 mounted on the processing unit 101 resetting a clock counter upon the receipt of the time reset signal and incrementing a reset counter. Then the local clock 103 mounted onto each processing unit 101 resets its time by the time reset signal distributed from the global clock 104 for each prescribed time, then the deviation of time represented by the local clocks 103 among the plural processing units is decreased within an optional permissible range.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、複数のプロセシングユ
ニットを有する並列計算機において、各プロセシングユ
ニットで取得する時刻の精度を高めるための手段に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to means for increasing the accuracy of the time acquired by each processing unit in a parallel computer having a plurality of processing units.

【０００２】[0002]

【従来の技術】従来、並列計算機内のプロセシングユニ
ットにおいて時刻を取得するためには、次の２つの手段
が用いられてきた。第１の手段は、各プロセシングユニ
ットがローカルな時計（ローカルクロック）を持ち、こ
れを適当なタイミングで読んで時刻を取得するものであ
る。第２の手段は、並列計算機に１つのグローバルな時
計（グローバルクロック）を持ち、全プロセシングユニ
ットがこの時計を共有するものである。2. Description of the Related Art Conventionally, the following two means have been used to acquire the time in a processing unit in a parallel computer. The first means is that each processing unit has a local clock (local clock), which is read at an appropriate timing to acquire the time. The second means is that a parallel computer has one global clock (global clock), and all processing units share this clock.

【０００３】[0003]

【発明が解決しようとする課題】上に述べた従来技術の
うち、第１の手段では、複数のローカルクロックの間で
時刻を完全に合わせることが困難であるという問題点を
有していた。通常、ローカルクロックの時刻合わせは、
並列計算機のスタートアップ時に行うか、適当なタイミ
ングで１つのプロセシングユニットからその他のプロセ
シングユニットに同期メッセージをブロードキャストす
ることによって行う。前者では、各プロセシングユニッ
トのスタートアップに要する時間が異なるため、正確な
時刻合わせはできないという問題点があった。後者で
も、ブロードキャストされたメッセージが全プロセシン
グユニットに同時に到達する保証はなく、従ってローカ
ルクロックの時刻に差異が生ずることは防げないという
問題点があった。また、いずれの方法でも、ローカルク
ロックがセットされた後に生じた時刻のずれを検出する
手段を有しないため、並列計算機の稼働時間全体にわた
ってローカルクロック間の時刻の一致を保証することは
できない点が問題であった。Among the above-mentioned prior arts, the first means has a problem that it is difficult to perfectly set the time among a plurality of local clocks. Normally, the time adjustment of the local clock is
This is done at the start-up of the parallel computer or by broadcasting a synchronization message from one processing unit to another processing unit at an appropriate timing. The former has a problem that the time required for startup of each processing unit is different, so that accurate time adjustment cannot be performed. Even in the latter case, there is no guarantee that the broadcast message will reach all the processing units at the same time, so that there is a problem in that it is impossible to prevent the time difference of the local clock from occurring. Further, since neither method has a means for detecting a time lag occurring after the local clock is set, it is not possible to guarantee the time accord between the local clocks over the entire operating time of the parallel computer. It was a problem.

【０００４】上に述べた従来技術のうち、第２の手段で
は、第１の手段より正確な時刻を各プロセシングユニッ
トにおいて取得することができる。しかし、２つ以上の
プロセシングユニットがグローバルクロックに対してほ
ぼ同時に時刻を要求した場合、時刻の読み出しに待ち合
わせが生ずることは避けられず、時刻が不正確となる問
題点があった。また、グローバルクロックは各プロセシ
ングユニットから物理的に遠方に置かれるため、プロセ
シングユニットで時刻取得要求が発行されてから実際に
時刻が到達するまでの間に遅れが生ずるという問題点が
あった。Of the above-mentioned conventional techniques, the second means can acquire a more accurate time in each processing unit than the first means. However, when two or more processing units request the time to the global clock almost at the same time, it is inevitable that the time is read out, and the time is inaccurate. Further, since the global clock is physically located far from each processing unit, there is a problem that a delay occurs between the time when the time acquisition request is issued by the processing unit and the actual time.

【０００５】これらの誤差による取得時刻のずれは、通
常は問題となることは少ない。しかし、並列計算機の稼
働状況を詳細に解析する場合などには、各プロセシング
ユニットで通信やディスク入出力などの発生を逐一時刻
とともに記録したトレース（イベントトレース）を採取
し、これを全プロセシングユニット分付き合わせて、各
イベントの前後関係を知る必要が生ずる。このような稼
働状況，性能解析においては、各プロセッサから得られ
る時刻（以降このような目的で取得される時刻をタイム
スタンプと呼ぶ）を精密に同期させることがきわめて重
要である。The deviation of the acquisition time due to these errors usually causes no problem. However, when analyzing the operating status of a parallel computer in detail, each processing unit collects a trace (event trace) that records the occurrence of communication, disk input / output, etc. at each time, and collects this for all processing units. It becomes necessary to know the context of each event in association. In such an operating condition and performance analysis, it is extremely important to precisely synchronize the time obtained from each processor (hereinafter, the time obtained for such a purpose is called a time stamp).

【０００６】[0006]

【課題を解決するための手段】本発明は、一定時間間隔
毎に時刻リセット信号を発するグローバルクロックと、
時刻リセット信号を各プロセシングユニットに配信する
ための伝送路と、時刻リセット信号を受信したならば時
刻カウンタをリセットし、かつリセットカウンタをイン
クリメントするプロセシングユニット上に実装されたロ
ーカルクロックを有する。According to the present invention, there is provided a global clock for issuing a time reset signal at regular time intervals,
It has a transmission line for delivering a time reset signal to each processing unit, and a local clock implemented on the processing unit that resets the time counter when the time reset signal is received and increments the reset counter.

【０００７】[0007]

【作用】上記手段において、各プロセシングユニット上
に実装されたローカルクロックは、一定時間毎にグロー
バルクロックから配信される時刻リセット信号により時
刻をリセットするため、複数のプロセシングユニットに
わたってローカルクロックが示す時刻のずれを任意の許
容範囲内に少なくすることができる。また、各プロセシ
ングユニットにおけるタイムスタンプの取得はローカル
クロックの参照のみによってなされ、グローバルクロッ
クを参照する必要がないので、複数のプロセシングユニ
ットが同時にグローバルクロックにアクセスした場合の
競合の問題を回避することができる。さらに、ローカル
クロックはプロセシングユニット上に配置されるため、
タイムスタンプ取得要求から実際にタイムスタンプが到
達するための遅れを少なくすることができる。In the above means, the local clock mounted on each processing unit resets the time by the time reset signal distributed from the global clock at regular time intervals. The deviation can be reduced within an arbitrary allowable range. Moreover, since the time stamps in each processing unit are obtained only by referring to the local clock and it is not necessary to refer to the global clock, it is possible to avoid the problem of contention when multiple processing units simultaneously access the global clock. it can. In addition, the local clock is located on the processing unit,
It is possible to reduce the delay for the actual arrival of the time stamp from the time stamp acquisition request.

【０００８】[0008]

【実施例】本発明の実施例を説明するに先立ち、並列計
算機におけるタイムスタンプの役割について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before explaining the embodiments of the present invention, the role of time stamps in a parallel computer will be described.

【０００９】タイムスタンプとは、計算機内で発生する
事象を記録する(イベントトレース)際に、その発生時刻
を示すために用いる情報である。タイムスタンプは、
時，分，秒といった時刻そのものの情報でもよいし、一
定時間毎に繰りあがるカウンタの値のように時刻と等価
な意味を持つ情報でもよい。イベントトレースは、計算
機のハードウェアや基本ソフトウェアが所定の動作を行
っているかをチェックするために用いたり、それらの性
能評価やチューニングのための情報を得るために用い
る。The time stamp is information used to indicate the time of occurrence when an event that occurs in the computer is recorded (event trace). The time stamp is
It may be information on the time itself, such as hours, minutes, or seconds, or information having a meaning equivalent to the time, such as the value of a counter that repeats at regular intervals. The event trace is used to check whether the computer hardware or basic software is performing a predetermined operation, or to obtain information for performance evaluation or tuning of them.

【００１０】並列計算機では、多数のプロセシングユニ
ットが同時に計算や通信を行っているため、イベントト
レースも各プロセシングユニット毎に取得する必要が生
ずる。この場合には、各プロセシングユニットのイベン
トトレース内でタイムスタンプが取得されているのみな
らず、複数のプロセシングユニットにわたって、タイム
スタンプを用いてイベントの前後関係を調べられること
が必要である。そのためには、各プロセシングユニット
で取得できるタイムスタンプが、高度に同期しているこ
とが必要となる。In a parallel computer, a large number of processing units simultaneously perform calculation and communication, so it becomes necessary to acquire an event trace for each processing unit. In this case, not only the time stamp is acquired in the event trace of each processing unit, but also it is necessary to check the context of the event using the time stamp across a plurality of processing units. To do so, the time stamps that can be acquired by each processing unit must be highly synchronized.

【００１１】以上の並列計算機におけるタイムスタンプ
の役割の説明に基づき、図を参照しながら本発明の実施
例を説明する。Based on the above description of the role of the time stamp in the parallel computer, an embodiment of the present invention will be described with reference to the drawings.

【００１２】まず、図１から図３により、本実施例の構
成を説明する。First, the configuration of the present embodiment will be described with reference to FIGS.

【００１３】図１は、本発明の実施例の全体構成を示す
図である。１０１はプロセシングユニット、１０３はプ
ロセシングユニット上に実装されたローカルクロックで
あり、１０２はプロセシングユニット間をつなぐネット
ワークである。図では、６個のプロセシングユニットが
示されているが、この数は任意である。１０４は並列計
算機全体に１個存在するグローバルクロックであり、１
０５はグローバルクロックとローカルクロックとを結ぶ
信号伝送路を示す。信号伝送路はプロセシングユニット
の数と同じだけ存在する。FIG. 1 is a diagram showing the overall configuration of an embodiment of the present invention. 101 is a processing unit, 103 is a local clock mounted on the processing unit, and 102 is a network connecting the processing units. Although six processing units are shown in the figure, this number is arbitrary. Reference numeral 104 is a global clock that exists in the entire parallel computer.
Reference numeral 05 denotes a signal transmission line connecting the global clock and the local clock. There are as many signal transmission paths as there are processing units.

【００１４】図２はプロセシングユニットの詳細図であ
る。プロセシングユニットは、CPU202，メモリ２０３お
よびローカルクロック２０５を持つ。メモリ２０３およ
びローカルクロック２０５はメモリコントローラ２０４
を介してアクセスされる。ローカルクロック２０５は、
時刻カウンタ２０６，発振器２１０およびリセットカウ
ンタ２０７よりなる。時刻カウンタ２０６とリセットカ
ウンタ２０７は信号伝送路２０９によりグローバルクロ
ックと結ばれている。FIG. 2 is a detailed view of the processing unit. The processing unit has a CPU 202, a memory 203 and a local clock 205. The memory 203 and the local clock 205 are the memory controller 204.
Is accessed via. The local clock 205 is
It comprises a time counter 206, an oscillator 210 and a reset counter 207. The time counter 206 and the reset counter 207 are connected to the global clock by the signal transmission line 209.

【００１５】図３はグローバルクロックの詳細図であ
る。グローバルクロックは、発振器３０３，カウンタ３
０２および定数を格納したレジスタ３０６と比較器３０
４よりなる。比較器からは各プロセシングユニットに向
かってリセット信号伝送路３０５が布線される。FIG. 3 is a detailed diagram of the global clock. The global clock is the oscillator 303, the counter 3
02 and a register 306 storing a constant and a comparator 30.
It consists of 4. The reset signal transmission path 305 is wired from the comparator toward each processing unit.

【００１６】以下、図１から図３を参照して、本実施例
の動作を説明する。まず、図３により、グローバルクロ
ック３０１の動作を説明する。レジスタ３０５には、あ
る正の整数である定数が格納されている。この定数は、
並列計算機の製造時にあらかじめ組み込んでおいてもよ
いし、必要に応じて適宜管理者がセットしてもよい。発
振器３０３はある一定の小さな時間間隔でパルス信号を
カウンタ３０２と比較器３０４に送る。カウンタはパル
ス信号を受ける度に、自身の持つカウンタ値を１だけイ
ンクリメントする。比較器は、パルス信号を受けるとイ
ンクリメントされたカウンタの値とレジスタ３０６に保
持された値とを比較する。両者が等しい場合には、伝送
路３０５およびカウンタ３０２にリセット信号を出力す
る。カウンタ３０２はリセット信号を受け取ると、内部
のカウンタ値を０にリセットする。この動作により、グ
ローバルクロック３０１は伝送路３０５に一定時間間隔
でリセット信号を送ることができる。時間間隔は、レジ
スタに格納する定数の値と、発振器の発振周波数によっ
て決定される。The operation of this embodiment will be described below with reference to FIGS. First, the operation of the global clock 301 will be described with reference to FIG. The register 305 stores a constant that is a positive integer. This constant is
It may be installed in advance at the time of manufacturing the parallel computer, or may be set by an administrator as needed. The oscillator 303 sends a pulse signal to the counter 302 and the comparator 304 at certain small time intervals. Each time the counter receives a pulse signal, it increments its own counter value by one. Upon receiving the pulse signal, the comparator compares the incremented counter value with the value held in the register 306. If they are equal, a reset signal is output to the transmission line 305 and the counter 302. Upon receiving the reset signal, the counter 302 resets the internal counter value to 0. By this operation, the global clock 301 can send the reset signal to the transmission path 305 at a constant time interval. The time interval is determined by the constant value stored in the register and the oscillation frequency of the oscillator.

【００１７】一方、図２のローカルクロック２０５は以
下のような動作をする。発振器210はある一定の時間間
隔でパルス信号を時刻カウンタ２０６に出力する。時刻
カウンタ２０６は発振器２１０からパルス信号を受け取
る度に、内部に保持するカウンタ値を１だけインクリメ
ントする。また、グローバルクロック３０１によって伝
送路３０５に出力されたリセット信号がプロセシングユ
ニット２０１に到達した場合には、以下の動作を行う。
ここで、図２に示された伝送路２０９は、図３の伝送路
３０５のうちのある１本の反対端に対応する。リセット
カウンタ２０７は、リセット信号を受け取ると、内部に
保持するカウンタ値を１だけインクリメントする。時刻
カウンタ２０６は、リセット信号を受け取ると、内部に
保持するカウンタ値を０にリセットする。この動作は、
グローバルクロック３０１からのリセット信号の受信に
伴い、並列計算機内部のすべてのプロセシングユニット
上にあるローカルクロックにより同時に実行される。On the other hand, the local clock 205 in FIG. 2 operates as follows. The oscillator 210 outputs a pulse signal to the time counter 206 at certain fixed time intervals. Each time the time counter 206 receives a pulse signal from the oscillator 210, the counter value internally held therein is incremented by one. When the reset signal output to the transmission line 305 by the global clock 301 reaches the processing unit 201, the following operation is performed.
Here, the transmission line 209 shown in FIG. 2 corresponds to the opposite end of one of the transmission lines 305 of FIG. Upon receiving the reset signal, the reset counter 207 increments the internally held counter value by 1. Upon receiving the reset signal, the time counter 206 resets the counter value held therein to 0. This behavior is
Upon receipt of the reset signal from the global clock 301, it is simultaneously executed by the local clocks on all the processing units inside the parallel computer.

【００１８】次いで、同じく図２により、ＣＰＵによる
ローカルクロックの読み出し動作を説明する。ローカル
クロックの時刻カウンタ２０６とリセットカウンタ２０
７には、それぞれ特定の番地が割り当てられている。Ｃ
ＰＵは、タイムスタンプ読み出し要求があった場合に
は、その特定番地からカウンタの値を内部のレジスタに
ロードする。メモリコントローラは、ＣＰＵからのメモ
リ参照がその特定の番地であった場合にはローカルクロ
ックからカウンタの値を読み出し、それ以外の場合には
メモリ２０３から値を読み出すように構成する。なお、
時刻カウンタ206,リセットカウンタ２０７に対応する番
地は読み出し専用の属性を与え、書き込み処理がなされ
た場合にはメモリコントローラ２０４からCPU202にエラ
ーが報告される。Next, referring to FIG. 2, the operation of reading the local clock by the CPU will be described. Local clock time counter 206 and reset counter 20
A specific address is assigned to each 7. C
When there is a time stamp read request, the PU loads the value of the counter from its specific address into an internal register. The memory controller is configured to read the value of the counter from the local clock when the memory reference from the CPU is at the specific address, and to read the value from the memory 203 in other cases. In addition,
Addresses corresponding to the time counter 206 and the reset counter 207 are given a read-only attribute, and when a write process is performed, the memory controller 204 reports an error to the CPU 202.

【００１９】いま、ローカルクロックの値ｃ１が読み出
されたならば、リセットカウンタの値ｃ２およびグロー
バルカウンタのリセット時間間隔ｔｉを用いて、数１の
ようにタイムスタンプの値ｔを決定できる。Now, if the value c1 of the local clock is read, the value t2 of the time stamp can be determined as in the equation 1 by using the value c2 of the reset counter and the reset time interval ti of the global counter.

【００２０】[0020]

【数１】 ｔ＝ｃ２・ｔｉ＋ｃ１ …（１） 以上が、本実施例の動作の説明である。## EQU1 ## t = c2.ti + c1 (1) The above is the description of the operation of the present embodiment.

【００２１】続いて、複数のローカルクロック上の時刻
カウンタ値の間のずれ（つまりタイムスタンプのずれ）
を十分に小さくするために、本実施例中で各種のパラメ
タが満たすべき条件について説明する。一般にプロセシ
ングユニット２０１上のCPU202は内部にクロックを持
ち、すべてのイベントはこのクロックに同期して発生す
る。従って、タイムスタンプがこのクロックの１ティッ
クを識別できる解像度を持てば、あらゆる目的に対して
十分な精度を持つといえる。並列計算機においては、タ
イムスタンプ間のずれがＣＰＵクロックの１ティックよ
り小さい場合に、ずれは十分に小さいと考えることがで
きる。Then, the deviation between the time counter values on the plurality of local clocks (that is, the deviation of the time stamp)
In order to make the value sufficiently small, the conditions that various parameters must satisfy in this embodiment will be described. Generally, the CPU 202 on the processing unit 201 has an internal clock, and all events occur in synchronization with this clock. Therefore, if the time stamp has a resolution capable of identifying one tick of this clock, it can be said that it has sufficient accuracy for all purposes. In a parallel computer, the deviation can be considered to be sufficiently small when the deviation between the time stamps is smaller than one tick of the CPU clock.

【００２２】まず、グローバルクロックから発生するリ
セット信号の周波数（頻度）が満たす条件を述べる。リ
セット信号の周波数は、以下の２つの条件、 １）任意の時点において全プロセシングユニット上での
時刻カウンタの値が最大でも１以上ずれない、 ２）ローカルクロックが保持する時刻カウンタがオーバ
ーフローしない、を満たす必要がある。First, the condition that the frequency (frequency) of the reset signal generated from the global clock is satisfied will be described. The frequency of the reset signal depends on the following two conditions: 1) The value of the time counter on all processing units does not deviate by 1 or more at any time, and 2) the time counter held by the local clock does not overflow. Need to meet.

【００２３】以下では、グローバルクロックからのリセ
ット信号の発生周波数をｈｇ，全プロセッサユニットが
有するローカルクロックの発振器のうち、最も速いもの
の発振周波数をｈｆ，最も遅いものの発振周波数をｈ
ｓ，時刻カウンタの保持し得る最大整数値をｍとおく。
まず、複数のローカルクロックが保持する時刻カウンタ
のカウンタ値に生ずるずれは、以下の数２で表わされ
る。In the following, the generation frequency of the reset signal from the global clock is hg, the oscillation frequency of the fastest local oscillator of all processor units is hf, and the oscillation frequency of the slowest one is hf.
Let s be m, and the maximum integer value that the time counter can hold.
First, the deviation that occurs in the counter value of the time counter held by a plurality of local clocks is expressed by the following mathematical expression 2.

【００２４】[0024]

【数２】 （ｈｆ−ｈｓ）／ｈｇ …（２） 従って、任意の時点において全プロセシングユニット上
での時刻カウンタの値が最大でも１以上ずれないことを
保証するためには、数３、すなわち変形して、数４の条
件が満たされていればよい。(2) (hf-hs) / hg (2) Therefore, in order to guarantee that the value of the time counter on all processing units does not deviate by 1 or more at the maximum at any time, It suffices that the condition is changed to satisfy the condition of the equation (4).

【００２５】[0025]

【数３】 （ｈｆ−ｈｓ）／ｈｇ＜１ …（３）## EQU00003 ## (hf-hs) / hg <1 (3)

【００２６】[0026]

【数４】 ｈｆ−ｈｓ＜ｈｇ …（４） 一般に、周波数のほぼ等しい発振器を得ることはそれほ
ど困難ではないので、ｈｆとｈｓが非常に近接した値と
なるように並列計算機を制作することが可能である。ｈ
ｇはｈｆ，ｈｓに比較して非常に小さい値でよいことに
なる。一方、時刻カウンタが長期間リセットされなかっ
たために生ずるオーバーフローを防ぐための条件は、数
５で与えられる。## EQU00004 ## hf-hs <hg (4) In general, it is not so difficult to obtain oscillators having almost the same frequency, so it is possible to produce a parallel computer so that hf and hs have very close values. It is possible. h
The value of g may be a very small value as compared with hf and hs. On the other hand, the condition for preventing the overflow caused by the fact that the time counter has not been reset for a long period of time is given by Expression 5.

【００２７】[0027]

【数５】 ｈｆ／ｍ＜ｈｇ …（５） グローバルクロックからのリセット信号の周波数ｈｇ
は、数４かつ数５を満たすように決めればよい。Hf / m <hg (5) Frequency hg of reset signal from global clock
May be determined so as to satisfy Equations 4 and 5.

【００２８】次に、グローバルクロックからのリセット
信号が各プロセシングユニットに届く際の時間差を解消
するための条件を述べる。リセット信号は、グローバル
クロックで発生した後、独自の伝送路を通って各プロセ
シングユニットに到達する。各プロセシングユニットに
同時にリセット信号を到達させるためには、全伝送路の
物理的な長さが等しければよい。いま、最も長い伝送路
と最も短い伝送路の長さの差をｄｌ，伝送路中での信号
の伝搬速度をｖ，ローカルクロック２０５上の発振器２
１０の周波数をｈとしたとき、プロセシングユニットに
届くリセット信号間の時間差を発振器２１０の１サイク
ルより短くするための条件は、数６、すなわち変形し
て、数７の条件が満たされればよい。Next, the conditions for eliminating the time difference when the reset signal from the global clock reaches each processing unit will be described. After being generated by the global clock, the reset signal reaches each processing unit through its own transmission path. In order for the reset signals to reach the processing units at the same time, the physical lengths of all the transmission lines need to be equal. Now, the difference between the lengths of the longest transmission path and the shortest transmission path is dl, the propagation speed of the signal in the transmission path is v, and the oscillator 2 on the local clock 205 is used.
When the frequency of 10 is set to h, the condition for making the time difference between the reset signals reaching the processing unit shorter than one cycle of the oscillator 210 is to satisfy the condition of the formula 6, that is, the formula 7 is modified.

【００２９】[0029]

【数６】 ｄｌ／ｖ＜１／ｈ …（６）## EQU6 ## dl / v <1 / h (6)

【００３０】[0030]

【数７】 ｄｌ＜ｖ／ｈ …（７） 最後に、ローカルクロック２０５上の発振器２１０の周
波数ｈの満たすべき条件について述べる。以下では、CP
U202のクロック周波数をｆｃとおく。上記の数式（４）
かつ（５）、かつ（７）の条件が満たされている場合、
全プロセシングユニットにわたるローカルクロックの時
刻カウンタ値は最悪で２・ｈの差が生ずるので、プロセ
ッサクロック１ティックあたりローカルクロックが２回
以上インクリメントすれば、タイムスタンプの誤差はｆ
ｃのオーダーに抑えることができる。式で書けば、数８
で与えられる。Dl <v / h (7) Finally, the condition to be satisfied by the frequency h of the oscillator 210 on the local clock 205 will be described. Below, CP
The clock frequency of U202 is set to fc. Formula (4) above
And if the conditions of (5) and (7) are satisfied,
In the worst case, the time counter value of the local clocks across all the processing units has a difference of 2 · h. Therefore, if the local clock is incremented twice or more per tick of the processor clock, the time stamp error is f.
It can be suppressed to the order of c. If you write in a formula, number 8
Given in.

【００３１】[0031]

【数８】 ２・ｆｃ＜ｈ …（８） 数式（４）かつ（５）、かつ（７）、かつ（８）の条件
が満たされれば、タイムスタンプに上でのべた精度を保
証することができる。(8) 2 · fc <h (8) If the conditions of formulas (4) and (5), (7), and (8) are satisfied, the above-mentioned accuracy of the time stamp is guaranteed. You can

【００３２】本実施例によれば、複数のローカルクロッ
ク上の時刻カウンタの値が最大でもＣＰＵクロック１テ
ィックのオーダーしかずれないことが保証されるため、
複数のプロセッサユニットでタイムスタンプを取得した
場合の時刻の前後関係を正確に知ることができる。According to this embodiment, even if the values of the time counters on the plurality of local clocks are the maximum, it is guaranteed that the deviations are only one tick of the CPU clock.
It is possible to accurately know the context of time when the time stamps are acquired by a plurality of processor units.

【００３３】本実施例では、図２においてローカルクロ
ックがＣＰＵからのメモリアクセスによって取得される
ものとしたが、Ｉ／ＯポートなどＣＰＵからアクセス可
能な他のチャネルにローカルクロックが接続されていて
も同様な効果を得ることができる。In the present embodiment, the local clock is obtained by the memory access from the CPU in FIG. 2, but even if the local clock is connected to another channel accessible from the CPU such as an I / O port. Similar effects can be obtained.

【００３４】本実施例では、並列計算機全体に対して１
つのグローバルクロックが存在するものとしたが、並列
計算機のプロセッサユニットをグループ化して運用でき
る場合には、グループ毎に１つのグローバルクロックを
用意し、各グループ内で図１の構成をとるようにしても
よい。In this embodiment, 1 is set for the entire parallel computer.
Although it is assumed that there are two global clocks, if the processor units of the parallel computer can be grouped and operated, one global clock is prepared for each group and the configuration shown in FIG. 1 is adopted in each group. Good.

【００３５】また、本実施例のようにタイムスタンプに
ＣＰＵクロックと同程度の精度が要求されない場合に
は、上に述べた数４，数５，数７，数８の条件を適宜緩
和しても差し支えない。When the time stamp is not required to have the same accuracy as the CPU clock as in the present embodiment, the conditions of the above equations (4), (5), (7) and (8) are relaxed as appropriate. It doesn't matter.

【００３６】上記実施例では、グローバルクロックとロ
ーカルクロックとを結ぶ信号伝送路の長さをなるべく等
しくすることにより、グローバルクロックから発信され
るリセット信号の到着時刻のずれを少なくする構成をと
ったが、これに代えて図４のような構成にしてもよい。In the above embodiment, the lengths of the signal transmission paths connecting the global clock and the local clock are made equal to each other as much as possible to reduce the deviation of the arrival time of the reset signal transmitted from the global clock. Instead of this, the configuration as shown in FIG. 4 may be adopted.

【００３７】本実施例では、ローカルクロック４０１は
レジスタ４０７を持ち、本レジスタにはあらかじめ（例
えば並列計算機の製造時に）定数が設定される。グロー
バルクロックからのリセット信号の受信に伴い、時刻カ
ウンタ４０５は０にリセットされる代わりに、レジスタ
に設定された定数値にリセットされる。その他の動作
は、図２におけるものと同様である。ここで、伝送路４
０３の長さをｌ，伝送路を伝わる信号の速度をｖ，発振
器４０４の発振周波数をｈとしたとき、レジスタ４０７
に設定する定数値を、ｈ・ｌ／ｖに等しくとる。これに
より、伝送路の長さが等しくなかった場合でも、グロー
バルクロックからのリセット信号の到達時間で生ずるず
れがキャンセルされ、ローカルクロック間の正確な同期
をとることができる。In this embodiment, the local clock 401 has a register 407, and a constant is set in this register in advance (for example, when manufacturing a parallel computer). Upon receiving the reset signal from the global clock, the time counter 405 is reset to a constant value set in the register instead of being reset to 0. Other operations are similar to those in FIG. Here, the transmission line 4
When the length of 03 is 1, the speed of the signal transmitted through the transmission line is v, and the oscillation frequency of the oscillator 404 is h, the register 407
The constant value to be set is set to be equal to h · l / v. As a result, even if the lengths of the transmission lines are not equal, the deviation caused by the arrival time of the reset signal from the global clock is canceled, and the local clocks can be accurately synchronized.

【００３８】[0038]

【発明の効果】本発明によれば、各プロセシングユニッ
ト上に実装されたローカルクロックは、一定時間毎にグ
ローバルクロックから配信される時刻リセット信号によ
り時刻をリセットするため、複数のプロセシングユニッ
トにわたってローカルクロックが示す時刻のずれを任意
の許容範囲内に少なくすることができる。According to the present invention, since the local clock mounted on each processing unit resets the time by the time reset signal distributed from the global clock at regular time intervals, the local clock is distributed over a plurality of processing units. The time deviation indicated by can be reduced within an arbitrary allowable range.

【００３９】また、各プロセシングユニットにおけるタ
イムスタンプの取得はローカルクロックの参照のみによ
ってなされ、グローバルクロックを参照する必要がない
ので、複数のプロセシングユニットが同時にグローバル
クロックにアクセスした場合の競合の問題を回避するこ
とができる。さらに、ローカルクロックはプロセシング
ユニット上に配置されるため、タイムスタンプ取得要求
から実際にタイムスタンプが到達するための遅れを少な
くすることができる。Further, since the time stamps in each processing unit are obtained only by referring to the local clock and it is not necessary to refer to the global clock, the problem of conflict when a plurality of processing units simultaneously access the global clock is avoided. can do. Further, since the local clock is arranged on the processing unit, it is possible to reduce the delay for the actual arrival of the time stamp from the time stamp acquisition request.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の全体構成を示すブロック
図。FIG. 1 is a block diagram showing the overall configuration of an embodiment of the present invention.

【図２】図１におけるプロセッサユニット部分の詳細ブ
ロック図。FIG. 2 is a detailed block diagram of a processor unit portion in FIG.

【図３】図１におけるグローバルクロック部分の詳細ブ
ロック図。3 is a detailed block diagram of a global clock portion in FIG.

【図４】本発明の他の実施例を示すローカルクロック部
分のブロック図。FIG. 4 is a block diagram of a local clock portion showing another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１００…並列計算機、１０１…プロセシングユニット、
１０３…ローカルクロック、１０４…グローバルクロッ
ク、２０６…時刻カウンタ、２０７…リセットカウン
タ、２１０…発振器、３０２…カウンタ、３０３…発振
器、３０４…比較器、３０６…レジスタ。100 ... Parallel computer, 101 ... Processing unit,
103 ... Local clock, 104 ... Global clock, 206 ... Time counter, 207 ... Reset counter, 210 ... Oscillator, 302 ... Counter, 303 ... Oscillator, 304 ... Comparator, 306 ... Register.

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】複数のプロセシングユニットを有する並列
計算機において、一定時間間隔毎に信号を発信する１個
または複数個の第１の時刻計測手段と、上記プロセシン
グユニット毎に１個ずつ備えられ、上記第１の時刻計測
手段からの上記信号によって時刻が再設定される複数個
の第２の時刻計測手段とを有することを特徴とする時刻
設定装置。1. A parallel computer having a plurality of processing units, comprising one or a plurality of first time measuring means for transmitting a signal at a constant time interval, and one for each of the processing units. A plurality of second time measuring means for resetting the time by the signal from the first time measuring means, the time setting device. 【請求項２】請求項１記載の時刻設定装置において、上
記第２の時刻計測手段はさらに発振器と、上記第１の時
刻計測手段からの信号の到着に伴ってリセットされるカ
ウンタと、上記第１の時刻計測手段からの信号の到着に
伴って繰りあがるカウンタとを有することを特徴とする
時刻設定装置。2. The time setting device according to claim 1, wherein the second time measuring means further includes an oscillator, a counter reset when a signal from the first time measuring means arrives, and the second time measuring means. 1. A time setting device having a counter that is incremented when a signal from the time measuring unit 1 arrives. 【請求項３】請求項１記載の時刻設定装置において、上
記第２の時刻計測手段は、上記第１の時刻計測手段から
の信号の到着により時刻計測を開始するように構成され
ることを特徴とする時刻設定装置。3. The time setting device according to claim 1, wherein the second time measuring means is configured to start time measurement upon arrival of a signal from the first time measuring means. And time setting device. 【請求項４】請求項１記載の時刻設定装置において、上
記第２の時刻計測手段の指示する時刻は、上記第１の時
刻計測手段からの信号の到着により、あらかじめ設定さ
れた時刻に再設定されるように構成されることを特徴と
する時刻設定装置。4. The time setting device according to claim 1, wherein the time designated by said second time measuring means is reset to a preset time by the arrival of a signal from said first time measuring means. A time setting device configured as described above. 【請求項５】請求項１記載の時刻設定装置において、上
記各々の第２の時刻計測手段は、上記第１の時刻計測手
段とそれぞれ信号伝送路で結ばれてなることを特徴とす
る時刻設定装置。5. The time setting device according to claim 1, wherein each of the second time measuring means is connected to the first time measuring means by a signal transmission path. apparatus. 【請求項６】請求項５記載の時刻設定装置において、上
記信号伝送路のうち最長の伝送路の長さをｌｌ，最短の
伝送路の長さをｌｓ，伝送路を伝わる信号の速度をｖ，
上記第２の時刻計測手段上の上記発振器の発振周波数を
ｈとした場合、ｌｌ−ｌｓがｖ／ｈよりも小さく構成さ
れることを特徴とする時刻設定装置。6. The time setting device according to claim 5, wherein the length of the longest transmission line among the signal transmission lines is 11, the length of the shortest transmission line is ls, and the speed of the signal transmitted through the transmission line is v. ，
11. A time setting device characterized in that ll-ls is configured to be smaller than v / h when the oscillation frequency of the oscillator on the second time measuring means is h. 【請求項７】請求項４記載の時刻設定装置において、上
記第２の時刻計測手段の指示する時刻は、上記第１の時
刻計測手段からの信号の到着により、あらかじめ上記第
２の時刻計測手段毎に設定された時刻に再設定されるよ
うに構成されることを特徴とする時刻設定装置。7. The time setting device according to claim 4, wherein the time instructed by the second time measuring means is set in advance by the arrival of a signal from the first time measuring means. A time setting device configured to be reset at a time set for each time. 【請求項８】請求項７記載の時刻設定装置において、上
記あらかじめ設定された時刻は、上記第１の時刻計測手
段と上記第２の時刻計測手段とを結ぶ上記信号伝送路の
長さに比例して設定されることを特徴とする時刻設定装
置。8. The time setting device according to claim 7, wherein the preset time is proportional to the length of the signal transmission path connecting the first time measuring means and the second time measuring means. A time setting device characterized by being set as follows. 【請求項９】請求項１記載の時刻設定装置において、上
記第１の時刻計測手段からの信号の発信周波数をｈｇ，
上記複数の第２の時刻計測手段の時刻計測周波数のうち
最も大きいものをｈｆ，上記複数の第２の時刻計測手段
の時刻計測周波数のうち最も小さいものをｈｓとしたと
き、ｈｇはｈｆとｈｓの差よりも大きく構成されること
を特徴とする時刻設定装置。9. The time setting device according to claim 1, wherein the transmission frequency of the signal from said first time measuring means is hg,
When the largest time measurement frequency of the plurality of second time measurement means is hf and the smallest time measurement frequency of the plurality of second time measurement means is hs, hg is hf and hs. A time setting device characterized in that it is configured to be larger than the difference. 【請求項１０】複数のプロセシングユニットを有する並
列計算機において、１個または複数個の時刻計測手段
と、上記時刻計測手段と上記プロセシングユニットの各
々とを結合する複数の信号伝送路とを有し、上記複数の
伝送路のうち最長の伝送路の長さをｌｌ，最短の伝送路
の長さをｌｓ，伝送路を伝わる信号の速度をｖ，上記時
刻計測手段の時刻計測周波数をｈとした場合、ｌｌ−ｌ
ｓがｖ／ｈよりも小さく構成されてなることを特徴とす
る時刻設定装置。10. A parallel computer having a plurality of processing units, comprising one or a plurality of time measuring means, and a plurality of signal transmission lines connecting the time measuring means and each of the processing units, When the length of the longest transmission line among the plurality of transmission lines is 11, the length of the shortest transmission line is ls, the speed of the signal transmitted through the transmission line is v, and the time measurement frequency of the time measurement means is h , Ll-l
A time setting device, wherein s is configured to be smaller than v / h.