JPH096448A - 電圧調整回路 - Google Patents
電圧調整回路Info
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- JPH096448A JPH096448A JP8136575A JP13657596A JPH096448A JP H096448 A JPH096448 A JP H096448A JP 8136575 A JP8136575 A JP 8136575A JP 13657596 A JP13657596 A JP 13657596A JP H096448 A JPH096448 A JP H096448A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【課題】 入力信号に応じて柔軟に種々の電圧に調整で
き、しかも、集積回路上で使用されるスペースを最小限
度に抑えることができる電圧調整回路を提供すること。 【解決手段】 Pチャネルトランジスタからなる抵抗器
50〜53を直列に接続するとともに、この各抵抗器5
0〜53に並列に接続されるPチャネルの切換トランジ
スタ40〜43を設ける。入力80〜83の信号に応じ
て切換トランジスタ40〜43をオン、オフし、抵抗器
50〜53を選択的に短絡または動作可能状態とするこ
とにより、VREF ノード60に種々の電圧を取り出す。
き、しかも、集積回路上で使用されるスペースを最小限
度に抑えることができる電圧調整回路を提供すること。 【解決手段】 Pチャネルトランジスタからなる抵抗器
50〜53を直列に接続するとともに、この各抵抗器5
0〜53に並列に接続されるPチャネルの切換トランジ
スタ40〜43を設ける。入力80〜83の信号に応じ
て切換トランジスタ40〜43をオン、オフし、抵抗器
50〜53を選択的に短絡または動作可能状態とするこ
とにより、VREF ノード60に種々の電圧を取り出す。
Description
【0001】
【発明の属する技術分野】本発明は、集積回路に内蔵さ
れる電圧調整回路に関する。
れる電圧調整回路に関する。
【0002】
【従来の技術】集積回路は、電源電圧として、集積回路
に供給される外部電圧とは異なる内部電圧を必要とする
場合が多い。この内部電圧は、前以て明らかになってい
ない場合が度々ある。事実、内部電圧は、集積回路の実
際の検査中に決められることが多い。
に供給される外部電圧とは異なる内部電圧を必要とする
場合が多い。この内部電圧は、前以て明らかになってい
ない場合が度々ある。事実、内部電圧は、集積回路の実
際の検査中に決められることが多い。
【0003】内部電圧の選択作業を簡素化するために、
通常、電圧調整回路が集積回路の電源部内に設けられて
いる。この電圧調整回路は、基本的には分圧器回路であ
り、多様な抵抗を有する抵抗器による分圧を利用して低
下電圧を供給することを特徴としている。
通常、電圧調整回路が集積回路の電源部内に設けられて
いる。この電圧調整回路は、基本的には分圧器回路であ
り、多様な抵抗を有する抵抗器による分圧を利用して低
下電圧を供給することを特徴としている。
【0004】集積回路の製造における検査段階中に、最
適な電圧水準を得るため抵抗器の組み合わせを検査す
る。所望の組み合わせが得られると、その組み合わせを
永続的に選択するために、1つあるいは数個のヒューズ
を燃焼させたり、あるいは、金属マスクを調節すること
により選択が行われる。しかしながら、種々の最適電圧
水準を必要とする場合、以上の方法は、ヒューズあるい
は金属マスクによるプログラムが一回しか行われないこ
とから、柔軟性に欠けるという欠点がある。他の一つの
欠点は、最適な電圧に達する前にヒューズが飛ぶことが
頻繁に起きる点である。
適な電圧水準を得るため抵抗器の組み合わせを検査す
る。所望の組み合わせが得られると、その組み合わせを
永続的に選択するために、1つあるいは数個のヒューズ
を燃焼させたり、あるいは、金属マスクを調節すること
により選択が行われる。しかしながら、種々の最適電圧
水準を必要とする場合、以上の方法は、ヒューズあるい
は金属マスクによるプログラムが一回しか行われないこ
とから、柔軟性に欠けるという欠点がある。他の一つの
欠点は、最適な電圧に達する前にヒューズが飛ぶことが
頻繁に起きる点である。
【0005】ヒューズや金属マスクによる最適電圧水準
のプログラムに関する柔軟性の問題を解決する1方法と
して、抵抗器のプログラム可能性を利用する方法があ
る。この従来技術の方法による1例を図8に示してい
る。図8では、最上部にある4つのPチャネルトランジ
スタ抵抗器20〜23がそれぞれアースに接続された各
自のゲートを有していることから、常にオンの状態であ
る。この回路構成において、各抵抗器20〜23は、抵
抗値が各抵抗器チャネルの領域によって決定される抵抗
器として動作する。4つのトランジスタ抵抗器20〜2
3のうちの1つまたはその組み合わせは、直列に接続さ
れたnチャネル切換トランジスタ30〜33およびnチ
ャネルイネーブル切換トランジスタ34〜37のうちの
1つまたはその組み合わせを選ぶことにより選択され
る。そして、このトランジスタ抵抗器20〜23の選択
により、電圧を種々に調整できる。
のプログラムに関する柔軟性の問題を解決する1方法と
して、抵抗器のプログラム可能性を利用する方法があ
る。この従来技術の方法による1例を図8に示してい
る。図8では、最上部にある4つのPチャネルトランジ
スタ抵抗器20〜23がそれぞれアースに接続された各
自のゲートを有していることから、常にオンの状態であ
る。この回路構成において、各抵抗器20〜23は、抵
抗値が各抵抗器チャネルの領域によって決定される抵抗
器として動作する。4つのトランジスタ抵抗器20〜2
3のうちの1つまたはその組み合わせは、直列に接続さ
れたnチャネル切換トランジスタ30〜33およびnチ
ャネルイネーブル切換トランジスタ34〜37のうちの
1つまたはその組み合わせを選ぶことにより選択され
る。そして、このトランジスタ抵抗器20〜23の選択
により、電圧を種々に調整できる。
【0006】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、nチャネルトランジスタとPチャネ
ルトランジスタの両方を用いることから、集積回路上の
かなりの領域を使用する問題点がある。
うな従来技術では、nチャネルトランジスタとPチャネ
ルトランジスタの両方を用いることから、集積回路上の
かなりの領域を使用する問題点がある。
【0007】
【課題を解決するための手段】本発明は上述の課題を解
決するために、直列に接続されたトランジスタからなる
複数の抵抗器と、この抵抗器の各々に並列に接続され、
入力に応じて、各々の抵抗器を短絡または動作可能状態
にする複数の切換トランジスタとを具備してなる電圧調
整回路とする。
決するために、直列に接続されたトランジスタからなる
複数の抵抗器と、この抵抗器の各々に並列に接続され、
入力に応じて、各々の抵抗器を短絡または動作可能状態
にする複数の切換トランジスタとを具備してなる電圧調
整回路とする。
【0008】
【発明の実施の形態】次に添付図面を参照して本発明に
よる電圧調整回路の実施の形態を詳細に説明する。図1
は、本発明の実施の形態を示す回路図である。この電圧
調整回路10は、電圧源回路8とプログラム可能な分圧
器回路6とにより構成される。分圧器回路6は、4つの
切換トランジスタ40〜43、トランジスタからなる4
つの抵抗器(以下トランジスタ抵抗器という)50〜5
3、VREF ノード(出力ノード)60、VSS(共通ノー
ド)62、第1ないし第3ノード70〜72、および第
1ないし第4入力80〜83により構成される。
よる電圧調整回路の実施の形態を詳細に説明する。図1
は、本発明の実施の形態を示す回路図である。この電圧
調整回路10は、電圧源回路8とプログラム可能な分圧
器回路6とにより構成される。分圧器回路6は、4つの
切換トランジスタ40〜43、トランジスタからなる4
つの抵抗器(以下トランジスタ抵抗器という)50〜5
3、VREF ノード(出力ノード)60、VSS(共通ノー
ド)62、第1ないし第3ノード70〜72、および第
1ないし第4入力80〜83により構成される。
【0009】トランジスタ抵抗器50〜53の4つのト
ランジスタおよび切換トランジスタ40〜43はすべて
PチャネルMOSトランジスタである。また、トランジ
スタ抵抗器50〜53の4つのトランジスタは、ソース
/ドレインの両端子間に必要な電圧降下によってサイズ
(内部抵抗)が決められる。そして、トランジスタ抵抗
器50は、ソースがVREF ノード60に接続され、ドレ
インは第1ノード70に接続され、さらにゲートがVSS
ノード62に接続されている。切換トランジスタ40
は、ソースがVREF ノード60に接続され、ドレインは
第1ノード70に接続され、さらにゲートが第1入力8
0に接続されている。
ランジスタおよび切換トランジスタ40〜43はすべて
PチャネルMOSトランジスタである。また、トランジ
スタ抵抗器50〜53の4つのトランジスタは、ソース
/ドレインの両端子間に必要な電圧降下によってサイズ
(内部抵抗)が決められる。そして、トランジスタ抵抗
器50は、ソースがVREF ノード60に接続され、ドレ
インは第1ノード70に接続され、さらにゲートがVSS
ノード62に接続されている。切換トランジスタ40
は、ソースがVREF ノード60に接続され、ドレインは
第1ノード70に接続され、さらにゲートが第1入力8
0に接続されている。
【0010】トランジスタ抵抗器51と切換トランジス
タ41はソースが第1ノード70に接続されており、各
ドレインは第2ノード71に接続されている。また、ト
ランジスタ抵抗器51のゲートはVSSノード62に接続
されており、切換トランジスタ41のゲートは第2入力
81に接続されている。トランジスタ抵抗器52と切換
トランジスタ42はソースが第2ノード71に接続され
ており、各ドレインは第3ノード72に接続されてい
る。また、トランジスタ抵抗器52のゲートはVSSノー
ド62に接続されており、切換トランジスタ42のゲー
トは第3入力82に接続されている。最後に、トランジ
スタ抵抗器53と切換トランジスタ43はソースが第3
ノード72に接続されており、各ドレインはVSSノード
62に接続されている。また、トランジスタ抵抗器53
のゲートはVSSノード62に接続されており、切換トラ
ンジスタ43のゲートは第4入力83に接続されてい
る。トランジスタ抵抗器50〜53のチャネルはすべて
VREF ノード60に接続されている。
タ41はソースが第1ノード70に接続されており、各
ドレインは第2ノード71に接続されている。また、ト
ランジスタ抵抗器51のゲートはVSSノード62に接続
されており、切換トランジスタ41のゲートは第2入力
81に接続されている。トランジスタ抵抗器52と切換
トランジスタ42はソースが第2ノード71に接続され
ており、各ドレインは第3ノード72に接続されてい
る。また、トランジスタ抵抗器52のゲートはVSSノー
ド62に接続されており、切換トランジスタ42のゲー
トは第3入力82に接続されている。最後に、トランジ
スタ抵抗器53と切換トランジスタ43はソースが第3
ノード72に接続されており、各ドレインはVSSノード
62に接続されている。また、トランジスタ抵抗器53
のゲートはVSSノード62に接続されており、切換トラ
ンジスタ43のゲートは第4入力83に接続されてい
る。トランジスタ抵抗器50〜53のチャネルはすべて
VREF ノード60に接続されている。
【0011】電圧源回路8は、2つの抵抗器12および
14と、2つのトランジスタ16および18からなる。
電圧VCCは、電圧源回路8に対する入力であり、電圧源
回路8の出力はVREF ノード60である。トランジスタ
16および18はPチャネルであり、抵抗器として動作
するよう構成されている。抵抗器14とトランジスタ1
6は、VCCおよびVREF ノード60間に直列に接続され
ており、トランジスタ18と抵抗器12は、VCCおよび
アース間で直列に接続されている。トランジスタ18の
ゲートは、抵抗器14とトランジスタ16のソースに接
続され、トランジスタ16のゲートは、抵抗器12とト
ランジスタ18のドレインに接続されている。さらに、
トランジスタ16のチャネルは同トランジスタ16のソ
ースに接続され、トランジスタ18のチャネルはVCCに
接続されている。
14と、2つのトランジスタ16および18からなる。
電圧VCCは、電圧源回路8に対する入力であり、電圧源
回路8の出力はVREF ノード60である。トランジスタ
16および18はPチャネルであり、抵抗器として動作
するよう構成されている。抵抗器14とトランジスタ1
6は、VCCおよびVREF ノード60間に直列に接続され
ており、トランジスタ18と抵抗器12は、VCCおよび
アース間で直列に接続されている。トランジスタ18の
ゲートは、抵抗器14とトランジスタ16のソースに接
続され、トランジスタ16のゲートは、抵抗器12とト
ランジスタ18のドレインに接続されている。さらに、
トランジスタ16のチャネルは同トランジスタ16のソ
ースに接続され、トランジスタ18のチャネルはVCCに
接続されている。
【0012】このように構成された電圧調整回路10に
おいては、電圧源回路8を分圧器回路6で分圧された電
圧がVREF ノード60に出力され、さらに第1ないし第
4入力80〜83の入力状態に応じて切換トランジスタ
40〜43を選択的にオン、オフさせ、その結果トラン
ジスタ抵抗器50〜53を選択的に短絡あるいは動作可
能状態としてトランジスタ抵抗器50〜53全体の抵抗
値を任意に設定することにより、任意の電圧をVREF ノ
ード60に得ることができる。このような動作を以下詳
述する。
おいては、電圧源回路8を分圧器回路6で分圧された電
圧がVREF ノード60に出力され、さらに第1ないし第
4入力80〜83の入力状態に応じて切換トランジスタ
40〜43を選択的にオン、オフさせ、その結果トラン
ジスタ抵抗器50〜53を選択的に短絡あるいは動作可
能状態としてトランジスタ抵抗器50〜53全体の抵抗
値を任意に設定することにより、任意の電圧をVREF ノ
ード60に得ることができる。このような動作を以下詳
述する。
【0013】トランジスタ抵抗器50〜53は、第1な
いし第4入力80〜83において適正な電圧設定を行う
ことにより、単独で、またはそれを組み合わせた形で選
択される。この第1ないし第4入力80〜83は、切換
トランジスタ40〜43をオンまたはオフ状態のいずれ
かに保持するのに必要な電圧レベルである。切換トラン
ジスタ40がオン状態にあるとき、対応するトランジス
タ抵抗器50はバイパス(短絡)される。切換トランジ
スタ40がオンになると、切換トランジスタ40を通る
抵抗は、基本的にコンダクタとして働き、VREF ノード
60から第1ノード70までをショートさせ、電流は、
トランジスタ抵抗器50を通らずに、切換トランジスタ
40を通って流れる。第1入力80における電圧レベル
が切換トランジスタ40をオフにするような水準にある
場合、切換トランジスタ40はオフ状態つまり不導通状
態となることから、トランジスタ抵抗器50の両端の間
に電圧降下が生じる。切換トランジスタ40がPチャネ
ル素子となっている本実施形態では、ゲート電圧がソー
ス電圧よりも1V程度下回る場合、切換トランジスタ4
0はオフ状態である。このため、第1入力80における
VCCなどの高い電圧は、切換トランジスタ40をオフに
するには充分である。
いし第4入力80〜83において適正な電圧設定を行う
ことにより、単独で、またはそれを組み合わせた形で選
択される。この第1ないし第4入力80〜83は、切換
トランジスタ40〜43をオンまたはオフ状態のいずれ
かに保持するのに必要な電圧レベルである。切換トラン
ジスタ40がオン状態にあるとき、対応するトランジス
タ抵抗器50はバイパス(短絡)される。切換トランジ
スタ40がオンになると、切換トランジスタ40を通る
抵抗は、基本的にコンダクタとして働き、VREF ノード
60から第1ノード70までをショートさせ、電流は、
トランジスタ抵抗器50を通らずに、切換トランジスタ
40を通って流れる。第1入力80における電圧レベル
が切換トランジスタ40をオフにするような水準にある
場合、切換トランジスタ40はオフ状態つまり不導通状
態となることから、トランジスタ抵抗器50の両端の間
に電圧降下が生じる。切換トランジスタ40がPチャネ
ル素子となっている本実施形態では、ゲート電圧がソー
ス電圧よりも1V程度下回る場合、切換トランジスタ4
0はオフ状態である。このため、第1入力80における
VCCなどの高い電圧は、切換トランジスタ40をオフに
するには充分である。
【0014】他のトランジスタ抵抗器51〜53も同様
にプログラムされる。そして、第1ないし第3入力80
〜83の多様な組み合わせを選ぶことにより、個々のト
ランジスタ抵抗器50〜53やその任意の組み合わせを
選択して広範囲の抵抗値を設定することができ、その結
果、いくつかの異なる水準の出力電圧がVREF ノード6
0に得られる。なお、図1においては、VREF ノード6
0にトランジスタ抵抗器50〜53の各チャネルも接続
されている。このような構成で、トランジスタ抵抗器5
0〜53の抵抗値を修正し、更に任意の出力電圧をV
REF ノード60に得ることができる。
にプログラムされる。そして、第1ないし第3入力80
〜83の多様な組み合わせを選ぶことにより、個々のト
ランジスタ抵抗器50〜53やその任意の組み合わせを
選択して広範囲の抵抗値を設定することができ、その結
果、いくつかの異なる水準の出力電圧がVREF ノード6
0に得られる。なお、図1においては、VREF ノード6
0にトランジスタ抵抗器50〜53の各チャネルも接続
されている。このような構成で、トランジスタ抵抗器5
0〜53の抵抗値を修正し、更に任意の出力電圧をV
REF ノード60に得ることができる。
【0015】図2は、図1に示した分圧器回路6の好適
なチップ配列を表している。図2では、トランジスタ抵
抗器50〜53の形状がどのように異なる形を取るかに
よって各トランジスタ抵抗器に種々の抵抗値を設定して
いるのかを示している。図2に示すように、切換トラン
ジスタ40〜43は、図の下方に横長に配置されてお
り、その下に第1ないし第4入力80〜83が加えられ
ている。その上方には、トランジスタ抵抗器50〜53
が配置されている。トランジスタ抵抗器50はトランジ
スタ抵抗器51よりも長く、また、トランジスタ抵抗器
51はトランジスタ抵抗器52よりも長く、さらに、ト
ランジスタ抵抗器52はトランジスタ抵抗器53よりも
長さが長い。抵抗器の長さが長いほど、抵抗が大きい。
なチップ配列を表している。図2では、トランジスタ抵
抗器50〜53の形状がどのように異なる形を取るかに
よって各トランジスタ抵抗器に種々の抵抗値を設定して
いるのかを示している。図2に示すように、切換トラン
ジスタ40〜43は、図の下方に横長に配置されてお
り、その下に第1ないし第4入力80〜83が加えられ
ている。その上方には、トランジスタ抵抗器50〜53
が配置されている。トランジスタ抵抗器50はトランジ
スタ抵抗器51よりも長く、また、トランジスタ抵抗器
51はトランジスタ抵抗器52よりも長く、さらに、ト
ランジスタ抵抗器52はトランジスタ抵抗器53よりも
長さが長い。抵抗器の長さが長いほど、抵抗が大きい。
【0016】VREF ノード60は、図2の左側に縦長に
延びており、VSSノード62は同図の右側に縦長に延び
ている。第1ノード70、第2ノード71、および第3
ノード72も、切換トランジスタ40と41、41と4
2、42と43の各接点から縦長に延びている。VREF
ノード60、第1ないし第3ノード70〜72、および
VSSノード62は、金属、ドーピングされたポリシリコ
ン、ポリサイド等の適した導体により形成される。図2
では、VREF ノード60および第1ノード70を表す導
体が最長のトランジスタ抵抗器50の側面に配置されて
いることから、この導体が最も長い。第2ノード71、
第3ノード72、およびVSSノード62の導体は、それ
ぞれ対応するトランジスタ抵抗器51、52および53
の長さが徐々に短くなることから、次第に短くなる。
延びており、VSSノード62は同図の右側に縦長に延び
ている。第1ノード70、第2ノード71、および第3
ノード72も、切換トランジスタ40と41、41と4
2、42と43の各接点から縦長に延びている。VREF
ノード60、第1ないし第3ノード70〜72、および
VSSノード62は、金属、ドーピングされたポリシリコ
ン、ポリサイド等の適した導体により形成される。図2
では、VREF ノード60および第1ノード70を表す導
体が最長のトランジスタ抵抗器50の側面に配置されて
いることから、この導体が最も長い。第2ノード71、
第3ノード72、およびVSSノード62の導体は、それ
ぞれ対応するトランジスタ抵抗器51、52および53
の長さが徐々に短くなることから、次第に短くなる。
【0017】図3は、図2のチップ配列に関する図2の
C−C線断面図である。図3では、P基板180内にN
井戸形層182が形成され、このN井戸形層182内お
よびその上部にP型トランジスタ抵抗器50〜53およ
び切換トランジスタ40〜43が形成される。トランジ
スタ抵抗器50について説明すると、ソースおよびドレ
イン領域184、186がN井戸形層182内にP+領
域として形成されている。さらに、ゲート電極188
が、N井戸形層182の表面の上部に形成されている。
ゲート電極188は、ポリシリコン、ポリサイド、金属
性導体、または、集積回路構成に通常用いられるような
別の導体により形成される。ゲート電極の下方にある酸
化パッドや、絶縁酸化膜等の絶縁機構、準位間誘電体、
およびパッシベーション膜は、集積回路の断面図に通常
見られる他の領域と同様に図3には示されていないが、
図の簡便化を図るため省略されていることは言うまでも
ない。また、上記のゲート電極188やソースおよびド
レイン領域184,186と同様にゲート電極ならびに
ソースおよびドレイン領域を形成することにより、トラ
ンジスタ抵抗器50の右側にあるトランジスタ抵抗器5
1、52および53が形成されている。
C−C線断面図である。図3では、P基板180内にN
井戸形層182が形成され、このN井戸形層182内お
よびその上部にP型トランジスタ抵抗器50〜53およ
び切換トランジスタ40〜43が形成される。トランジ
スタ抵抗器50について説明すると、ソースおよびドレ
イン領域184、186がN井戸形層182内にP+領
域として形成されている。さらに、ゲート電極188
が、N井戸形層182の表面の上部に形成されている。
ゲート電極188は、ポリシリコン、ポリサイド、金属
性導体、または、集積回路構成に通常用いられるような
別の導体により形成される。ゲート電極の下方にある酸
化パッドや、絶縁酸化膜等の絶縁機構、準位間誘電体、
およびパッシベーション膜は、集積回路の断面図に通常
見られる他の領域と同様に図3には示されていないが、
図の簡便化を図るため省略されていることは言うまでも
ない。また、上記のゲート電極188やソースおよびド
レイン領域184,186と同様にゲート電極ならびに
ソースおよびドレイン領域を形成することにより、トラ
ンジスタ抵抗器50の右側にあるトランジスタ抵抗器5
1、52および53が形成されている。
【0018】図3のトランジスタ抵抗器50の左側とト
ランジスタ抵抗器53の右側には、N+という不純物を
有する領域190および192が形成されている。この
2つの領域190、192は、N井戸形層182内の不
純物濃度よりも高い濃度にドーピングされている。そし
て、領域190および192はVREF ノード60に接続
され、VREF ノード60はトランジスタ抵抗器50のソ
ース領域184に接続されている。VSSノード62はト
ランジスタ抵抗器50〜53の各々のゲートに接続さ
れ、かつ、トランジスタ抵抗器53のドレイン領域にも
接続されている。
ランジスタ抵抗器53の右側には、N+という不純物を
有する領域190および192が形成されている。この
2つの領域190、192は、N井戸形層182内の不
純物濃度よりも高い濃度にドーピングされている。そし
て、領域190および192はVREF ノード60に接続
され、VREF ノード60はトランジスタ抵抗器50のソ
ース領域184に接続されている。VSSノード62はト
ランジスタ抵抗器50〜53の各々のゲートに接続さ
れ、かつ、トランジスタ抵抗器53のドレイン領域にも
接続されている。
【0019】図8は、既に述べたように従来技術の回路
である。この回路の不利益な点は、イネーブル切換トラ
ンジスタ34〜37だけでなく、切換トランジスタ30
〜33もnチャネルトランジスタであるのに対し、抵抗
器20〜23として構成されたトランジスタはPチャネ
ルトランジスタであることであった。2つの相異なるタ
イプのトランジスタを使用すると、集積回路内の、この
技術の配列に必要な領域が増大することから、それだけ
他の構成部品に使用できる余地が少なくなる。図9は従
来技術による回路のチップ配列を示す図であるが、この
図9の配列と図2の配列を比較した場合に、このことは
明らかである。図9の配列にはガードリングが含まれて
いるが、図9の配列では1670平方ミクロンの領域を
必要とし、この領域において、抵抗器20〜23は、幅
10ミクロン、長さがそれぞれ、14.8、12.5、
10.6、9ミクロンとなっている。これと比較して、
本発明の図2の配列では、Pチャネルトランジスタのみ
であるから、トランジスタ抵抗器50〜53に従来技術
の抵抗器20〜23と同じ寸法を用いた場合、わずか1
300平方ミクロンの面積しか必要とせず、この値は約
22%の減少に当たる。また、本発明は、従来技術に比
べ、必要となるトランジスタが少ないため、これによ
り、集積回路上における配列に必要な面積がさらに減少
することは明らかである。
である。この回路の不利益な点は、イネーブル切換トラ
ンジスタ34〜37だけでなく、切換トランジスタ30
〜33もnチャネルトランジスタであるのに対し、抵抗
器20〜23として構成されたトランジスタはPチャネ
ルトランジスタであることであった。2つの相異なるタ
イプのトランジスタを使用すると、集積回路内の、この
技術の配列に必要な領域が増大することから、それだけ
他の構成部品に使用できる余地が少なくなる。図9は従
来技術による回路のチップ配列を示す図であるが、この
図9の配列と図2の配列を比較した場合に、このことは
明らかである。図9の配列にはガードリングが含まれて
いるが、図9の配列では1670平方ミクロンの領域を
必要とし、この領域において、抵抗器20〜23は、幅
10ミクロン、長さがそれぞれ、14.8、12.5、
10.6、9ミクロンとなっている。これと比較して、
本発明の図2の配列では、Pチャネルトランジスタのみ
であるから、トランジスタ抵抗器50〜53に従来技術
の抵抗器20〜23と同じ寸法を用いた場合、わずか1
300平方ミクロンの面積しか必要とせず、この値は約
22%の減少に当たる。また、本発明は、従来技術に比
べ、必要となるトランジスタが少ないため、これによ
り、集積回路上における配列に必要な面積がさらに減少
することは明らかである。
【0020】図4は、本発明における分圧器回路6の他
の例を示す。この分圧器回路6においては、トランジス
タ抵抗器101が1つの抵抗器トランジスタ101a、
トランジスタ抵抗器102が2つの抵抗器トランジスタ
102a,102b、トランジスタ抵抗器103が3つ
の抵抗器トランジスタ103a,103b,103c、
抵抗器トランジスタ104が4つの抵抗器トランジスタ
104a,104b,104c,104dで構成されて
おり、抵抗器トランジスタ101a,102a,102
b,103a〜103c,104a〜104dはVREF
ノード160とVSSノード162間に直列に接続されて
いる。
の例を示す。この分圧器回路6においては、トランジス
タ抵抗器101が1つの抵抗器トランジスタ101a、
トランジスタ抵抗器102が2つの抵抗器トランジスタ
102a,102b、トランジスタ抵抗器103が3つ
の抵抗器トランジスタ103a,103b,103c、
抵抗器トランジスタ104が4つの抵抗器トランジスタ
104a,104b,104c,104dで構成されて
おり、抵抗器トランジスタ101a,102a,102
b,103a〜103c,104a〜104dはVREF
ノード160とVSSノード162間に直列に接続されて
いる。
【0021】また、トランジスタ抵抗器101の切換ト
ランジスタとして1つの切換トランジスタ110が設け
られ、そのゲートが第1入力150に接続されている。
さらに、トランジスタ抵抗器102の切換トランジスタ
として3つの切換トランジスタ120〜122が設けら
れ、そのゲートが共通に第2入力151に接続されてい
る。さらに、トランジスタ抵抗器103の切換トランジ
スタとして4つの切換トランジスタ130〜133が設
けられ、そのゲートが共通に第3入力152に接続され
る。さらに、トランジスタ抵抗器104の切換トランジ
スタとして5つの切換トランジスタ140〜144が設
けられ、そのゲートが共通に第4入力153に接続され
ている。
ランジスタとして1つの切換トランジスタ110が設け
られ、そのゲートが第1入力150に接続されている。
さらに、トランジスタ抵抗器102の切換トランジスタ
として3つの切換トランジスタ120〜122が設けら
れ、そのゲートが共通に第2入力151に接続されてい
る。さらに、トランジスタ抵抗器103の切換トランジ
スタとして4つの切換トランジスタ130〜133が設
けられ、そのゲートが共通に第3入力152に接続され
る。さらに、トランジスタ抵抗器104の切換トランジ
スタとして5つの切換トランジスタ140〜144が設
けられ、そのゲートが共通に第4入力153に接続され
ている。
【0022】更に接続関係を詳述すると、切換トランジ
スタ110は抵抗器トランジスタ101aに並列に接続
される。切換トランジスタ120のソースは第1ノード
170を介して抵抗器トランジスタ102aのソース、
切換トランジスタ121のソースは抵抗器トランジスタ
102bのソース、切換トランジスタ122のソースは
第2ノード171を介して抵抗器トランジスタ102b
のドレインに各々接続され、切換トランジスタ120〜
122のドレインは共通接続される。切換トランジスタ
130のソースは第2ノード171を介して抵抗器トラ
ンジスタ103aのソース、切換トランジスタ131の
ソースは抵抗器トランジスタ103bのソース、切換ト
ランジスタ132のソースは抵抗器トランジスタ103
cのソース、切換トランジスタ133のソースは第3ノ
ード172を介して抵抗器トランジスタ103cのドレ
インに各々接続され、切換トランジスタ130〜133
のドレインは共通に接続される。
スタ110は抵抗器トランジスタ101aに並列に接続
される。切換トランジスタ120のソースは第1ノード
170を介して抵抗器トランジスタ102aのソース、
切換トランジスタ121のソースは抵抗器トランジスタ
102bのソース、切換トランジスタ122のソースは
第2ノード171を介して抵抗器トランジスタ102b
のドレインに各々接続され、切換トランジスタ120〜
122のドレインは共通接続される。切換トランジスタ
130のソースは第2ノード171を介して抵抗器トラ
ンジスタ103aのソース、切換トランジスタ131の
ソースは抵抗器トランジスタ103bのソース、切換ト
ランジスタ132のソースは抵抗器トランジスタ103
cのソース、切換トランジスタ133のソースは第3ノ
ード172を介して抵抗器トランジスタ103cのドレ
インに各々接続され、切換トランジスタ130〜133
のドレインは共通に接続される。
【0023】切換トランジスタ140のソースは第3ノ
ード172を介して抵抗器トランジスタ104aのソー
ス、切換トランジスタ141のソースは抵抗器トランジ
スタ104bのソース、切換トランジスタ142のソー
スは抵抗器トランジスタ104cのソース、切換トラン
ジスタ143のソースは抵抗器トランジスタ104dの
ソースに各々接続され、切換トランジスタ144のソー
スと切換トランジスタ140〜143のドレインは共通
接続される。また、切換トランジスタ144のドレイン
はVSSノード162に接続される。
ード172を介して抵抗器トランジスタ104aのソー
ス、切換トランジスタ141のソースは抵抗器トランジ
スタ104bのソース、切換トランジスタ142のソー
スは抵抗器トランジスタ104cのソース、切換トラン
ジスタ143のソースは抵抗器トランジスタ104dの
ソースに各々接続され、切換トランジスタ144のソー
スと切換トランジスタ140〜143のドレインは共通
接続される。また、切換トランジスタ144のドレイン
はVSSノード162に接続される。
【0024】なお、切換トランジスタ110、120〜
122、130〜133、140〜144および抵抗器
トランジスタ101a、102a、102b、103a
〜103c、104a〜104dはすべてPチャネル型
である。また、この分圧器回路6においても、図1の場
合と同様に、VREF ノード160に図示しないが電圧源
回路が接続される。VREF ノード160には抵抗器トラ
ンジスタ101a、102a、102b、103a〜1
03c、104a〜104dのチャネルも接続される。
抵抗器トランジスタ101a、102a、102b、1
03a〜103c、104a〜104dゲートはVSSノ
ード162に接続される。
122、130〜133、140〜144および抵抗器
トランジスタ101a、102a、102b、103a
〜103c、104a〜104dはすべてPチャネル型
である。また、この分圧器回路6においても、図1の場
合と同様に、VREF ノード160に図示しないが電圧源
回路が接続される。VREF ノード160には抵抗器トラ
ンジスタ101a、102a、102b、103a〜1
03c、104a〜104dのチャネルも接続される。
抵抗器トランジスタ101a、102a、102b、1
03a〜103c、104a〜104dゲートはVSSノ
ード162に接続される。
【0025】このような分圧器回路6においては、第1
ないし第4入力150〜153の入力状態に応じて、ト
ランジスタ抵抗器単位ですべての抵抗器トランジスタが
短絡または動作可能となる。そして、このようにしてト
ランジスタ抵抗器101〜104の抵抗値を調整するこ
とにより、VREF ノード160に任意の電圧を得ること
ができる。この動作の詳細を以下に述べる。
ないし第4入力150〜153の入力状態に応じて、ト
ランジスタ抵抗器単位ですべての抵抗器トランジスタが
短絡または動作可能となる。そして、このようにしてト
ランジスタ抵抗器101〜104の抵抗値を調整するこ
とにより、VREF ノード160に任意の電圧を得ること
ができる。この動作の詳細を以下に述べる。
【0026】各抵抗器トランジスタを短絡または使用可
能状態にする切換トランジスタは、すべて単一の入力に
よってオンまたはオフとなる。具体的に言えば、第1入
力150における電圧によって切換トランジスタ110
はオンまたはオフになり、第2入力151によって切換
トランジスタ120〜122は同時にオンまたはオフと
なり、第3入力152によって切換トランジスタ130
〜133は同時にオンまたはオフとなり、第4入力15
3によって切換トランジスタ140〜144は同時にオ
ンまたはオフとなる。そして、例えば第3入力152に
よって切換トランジスタ130〜133が同時にオンと
なった場合、これによって抵抗器トランジスタ103a
〜103cはバイパス(短絡)される。同様に、第3入
力152によって切換トランジスタ130〜133が同
時にオフとなると、抵抗器トランジスタ103a〜10
3cは使用可能状態となる。切換トランジスタ130〜
133がPチャネル素子である図の例では、それぞれの
ゲート電圧が各ソース電圧を1V程度下回る場合は、オ
フである。このため、VCCなどの第3入力152におけ
る高い電圧は、切換トランジスタ130〜133をオフ
にするうえで充分と言える。
能状態にする切換トランジスタは、すべて単一の入力に
よってオンまたはオフとなる。具体的に言えば、第1入
力150における電圧によって切換トランジスタ110
はオンまたはオフになり、第2入力151によって切換
トランジスタ120〜122は同時にオンまたはオフと
なり、第3入力152によって切換トランジスタ130
〜133は同時にオンまたはオフとなり、第4入力15
3によって切換トランジスタ140〜144は同時にオ
ンまたはオフとなる。そして、例えば第3入力152に
よって切換トランジスタ130〜133が同時にオンと
なった場合、これによって抵抗器トランジスタ103a
〜103cはバイパス(短絡)される。同様に、第3入
力152によって切換トランジスタ130〜133が同
時にオフとなると、抵抗器トランジスタ103a〜10
3cは使用可能状態となる。切換トランジスタ130〜
133がPチャネル素子である図の例では、それぞれの
ゲート電圧が各ソース電圧を1V程度下回る場合は、オ
フである。このため、VCCなどの第3入力152におけ
る高い電圧は、切換トランジスタ130〜133をオフ
にするうえで充分と言える。
【0027】VREF ノード160において所望の電圧を
得るために、図4に示す一連のPチャネル切換トランジ
スタ110、120〜122、130〜133および1
40〜144を用いてトランジスタ抵抗器101〜10
4を使用可能状態または使用禁止状態にすることができ
る。例えば、トランジスタ抵抗器102を選択する場合
は、第1入力150はローとなり、これによって切換ト
ランジスタ110がオンとなり、VREF ノード160か
ら第1ノード170までをショートすることから、トラ
ンジスタ抵抗器101が使用禁止状態となる。第3入力
152もローになると、切換トランジスタ130〜13
3が同時にオンとなり、第2ノード171から第3ノー
ド172までがショートすることから、トランジスタ抵
抗器103が使用禁止状態となる。さらに、第4入力1
53もローになると、切換トランジスタ140〜144
が同時にオンとなり、第3ノード172からVSSノード
162までがショートすることから、トランジスタ抵抗
器ブロック104が使用禁止状態となる。最後に、第2
入力151がハイになると、切換トランジスタ120〜
122が同時にオフとなることから、トランジスタ抵抗
器ブロック102が使用可能状態となり、第1ノード1
70は第2ノード171から切り離される。
得るために、図4に示す一連のPチャネル切換トランジ
スタ110、120〜122、130〜133および1
40〜144を用いてトランジスタ抵抗器101〜10
4を使用可能状態または使用禁止状態にすることができ
る。例えば、トランジスタ抵抗器102を選択する場合
は、第1入力150はローとなり、これによって切換ト
ランジスタ110がオンとなり、VREF ノード160か
ら第1ノード170までをショートすることから、トラ
ンジスタ抵抗器101が使用禁止状態となる。第3入力
152もローになると、切換トランジスタ130〜13
3が同時にオンとなり、第2ノード171から第3ノー
ド172までがショートすることから、トランジスタ抵
抗器103が使用禁止状態となる。さらに、第4入力1
53もローになると、切換トランジスタ140〜144
が同時にオンとなり、第3ノード172からVSSノード
162までがショートすることから、トランジスタ抵抗
器ブロック104が使用禁止状態となる。最後に、第2
入力151がハイになると、切換トランジスタ120〜
122が同時にオフとなることから、トランジスタ抵抗
器ブロック102が使用可能状態となり、第1ノード1
70は第2ノード171から切り離される。
【0028】このように第1ないし第4入力150〜1
53の多様な組み合わせを選択することにより、個々の
トランジスタ抵抗器101〜104またはその任意の組
み合わせを選んで広範囲にわたる抵抗値を実現すること
ができ、その結果、VREF ノード160において種々の
電圧レベルをいくつか設定できる。さらに、各トランジ
スタ抵抗器に抵抗器トランジスタを付け加えたり削除す
ることによって、より広範囲な抵抗値が得られ、より広
範囲な電圧設定が可能となる。
53の多様な組み合わせを選択することにより、個々の
トランジスタ抵抗器101〜104またはその任意の組
み合わせを選んで広範囲にわたる抵抗値を実現すること
ができ、その結果、VREF ノード160において種々の
電圧レベルをいくつか設定できる。さらに、各トランジ
スタ抵抗器に抵抗器トランジスタを付け加えたり削除す
ることによって、より広範囲な抵抗値が得られ、より広
範囲な電圧設定が可能となる。
【0029】図5は、図4の回路に関するチップ配列図
である。この配列例では、各抵抗器トランジスタ101
a、102a〜102b、103a〜103cおよび1
04a〜104dが、上から見た場合、U型である。こ
の形は、トランジスタ抵抗器101の抵抗器トランジス
タ101aで明確である。各U型の縦長の部材内の領域
と、互いに隣合うU型間の領域は、有効ゲートポリシリ
コンから構成されており、一方、非U型領域は、非有効
ゲートポリシリコンにより構成されている。図5に示す
ように、切換トランジスタ110、120〜122、1
30〜133および140〜144は、トランジスタ抵
抗器ブロック101〜104の下方に横長に配置されて
おり、さらにその下方に、第1ないし第4入力150〜
153が配置されている。VSSノード162は、全側面
の外辺部周囲を取り囲んでおり、それぞれの個々の抵抗
器トランジスタのゲートと抵抗器トランジスタ104d
および切換トランジスタ144のドレインに接続されて
いる。VREF ノード160は、切換トランジスタ110
およびトランジスタ抵抗器101間に位置する図の左側
に配置されている。第1ないし第3ノード170〜17
2は、VREF ノード160の水平線上に配置されてい
る。また、VREF ノード160、第1ないし第3ノード
170〜172、およびVSSノード162は、金属、ド
ーピングされたポリシリコン、ポリサイド、または他の
適した導体により形成されている。
である。この配列例では、各抵抗器トランジスタ101
a、102a〜102b、103a〜103cおよび1
04a〜104dが、上から見た場合、U型である。こ
の形は、トランジスタ抵抗器101の抵抗器トランジス
タ101aで明確である。各U型の縦長の部材内の領域
と、互いに隣合うU型間の領域は、有効ゲートポリシリ
コンから構成されており、一方、非U型領域は、非有効
ゲートポリシリコンにより構成されている。図5に示す
ように、切換トランジスタ110、120〜122、1
30〜133および140〜144は、トランジスタ抵
抗器ブロック101〜104の下方に横長に配置されて
おり、さらにその下方に、第1ないし第4入力150〜
153が配置されている。VSSノード162は、全側面
の外辺部周囲を取り囲んでおり、それぞれの個々の抵抗
器トランジスタのゲートと抵抗器トランジスタ104d
および切換トランジスタ144のドレインに接続されて
いる。VREF ノード160は、切換トランジスタ110
およびトランジスタ抵抗器101間に位置する図の左側
に配置されている。第1ないし第3ノード170〜17
2は、VREF ノード160の水平線上に配置されてい
る。また、VREF ノード160、第1ないし第3ノード
170〜172、およびVSSノード162は、金属、ド
ーピングされたポリシリコン、ポリサイド、または他の
適した導体により形成されている。
【0030】各トランジスタ抵抗器102、103およ
び104は、それぞれ従来型のものよりも抵抗器トラン
ジスタを多く有していることから、従来型よりも抵抗値
が大きい。例えば、トランジスタ抵抗器ブロック101
は抵抗器トランジスタを1つだけ有しているが、トラン
ジスタ抵抗器102は、直列に接続された抵抗器トラン
ジスタ102aおよび抵抗器トランジスタ102bによ
り構成されている。さらに、トランジスタ抵抗器103
は、直列に接続された抵抗器トランジスタ103a、抵
抗器トランジスタ103b、および抵抗器トランジスタ
103cにより構成されている。最後に、トランジスタ
抵抗器104は、直列に接続された抵抗器トランジスタ
104a、抵抗器トランジスタ104b、抵抗器トラン
ジスタ104c、および抵抗器トランジスタ104dに
より構成されている。このように抵抗器トランジスタを
追加していくだけで、任意数の抵抗値を生成可能なこと
は明らかである。図5の領域は、1400平方ミクロン
である。この領域は図9の従来技術の配列による領域よ
りも狭い。また、図5のトランジスタの縦横比は、他の
図のいずれとも異なっている。
び104は、それぞれ従来型のものよりも抵抗器トラン
ジスタを多く有していることから、従来型よりも抵抗値
が大きい。例えば、トランジスタ抵抗器ブロック101
は抵抗器トランジスタを1つだけ有しているが、トラン
ジスタ抵抗器102は、直列に接続された抵抗器トラン
ジスタ102aおよび抵抗器トランジスタ102bによ
り構成されている。さらに、トランジスタ抵抗器103
は、直列に接続された抵抗器トランジスタ103a、抵
抗器トランジスタ103b、および抵抗器トランジスタ
103cにより構成されている。最後に、トランジスタ
抵抗器104は、直列に接続された抵抗器トランジスタ
104a、抵抗器トランジスタ104b、抵抗器トラン
ジスタ104c、および抵抗器トランジスタ104dに
より構成されている。このように抵抗器トランジスタを
追加していくだけで、任意数の抵抗値を生成可能なこと
は明らかである。図5の領域は、1400平方ミクロン
である。この領域は図9の従来技術の配列による領域よ
りも狭い。また、図5のトランジスタの縦横比は、他の
図のいずれとも異なっている。
【0031】図6は、図5のチップ配列に関する図5の
A−A線断面図である。図3と同様に、N井戸形層19
4がP基板196内に形成されている。そして、抵抗器
トランジスタおよび切換トランジスタのPチャネルトラ
ンジスタは、N井戸形層194の内部およびその上方に
形成されている。
A−A線断面図である。図3と同様に、N井戸形層19
4がP基板196内に形成されている。そして、抵抗器
トランジスタおよび切換トランジスタのPチャネルトラ
ンジスタは、N井戸形層194の内部およびその上方に
形成されている。
【0032】図6の断面は、抵抗器トランジスタ102
aの縦長の部材の1つに沿って取られたものである。こ
のため、図6の断面図では、抵抗器トランジスタ102
aと切換トランジスタ121のみが示されている。切換
トランジスタ121のドレイン領域198と接続されて
いる線N678は、切換トランジスタ120〜122の
共通ドレインノードを表している。この図では、図3と
同様に、ゲート電極の下方にある酸化パッドや、絶縁酸
化膜等の絶縁機構、準位間誘電体、およびパッシベーシ
ョンなどの集積回路の断面図に通常見られる領域が、図
の簡便化を図るために省略されている。
aの縦長の部材の1つに沿って取られたものである。こ
のため、図6の断面図では、抵抗器トランジスタ102
aと切換トランジスタ121のみが示されている。切換
トランジスタ121のドレイン領域198と接続されて
いる線N678は、切換トランジスタ120〜122の
共通ドレインノードを表している。この図では、図3と
同様に、ゲート電極の下方にある酸化パッドや、絶縁酸
化膜等の絶縁機構、準位間誘電体、およびパッシベーシ
ョンなどの集積回路の断面図に通常見られる領域が、図
の簡便化を図るために省略されている。
【0033】図7は、図1の回路の他のチップ配列であ
る。したがって、図7に使用されている参照数字には、
図1および図2と同じ数字が用いられている。図7で
は、トランジスタ抵抗器の一部がU型に構成され、この
点においては図5と似ている。したがって、図5のA−
A線と同様の線に沿って得られる図7の断面は、図6に
示されている図5の断面によく似たものとなる。図7に
は、矩形の1領域とゲートポリシリコンに形成されたU
型の領域がいくつか示されている。この矩形領域、各U
型の縦長の部材内の各領域、および隣接するU型間の各
領域は有効ゲートポリシリコンにより構成されている
が、他の領域は非有効ゲートポリシリコンにより構成さ
れている。図7において、トランジスタ抵抗器50は矩
形の抵抗器トランジスタから成り、また、トランジスタ
抵抗器51は単一のU型抵抗器トランジスタから成り、
さらに、トランジスタ抵抗器52は2つのU型抵抗器ト
ランジスタから成り、最後に、トランジスタ抵抗器53
は3つのU型抵抗器トランジスタにより構成されてい
る。切換トランジスタ40〜43は、トランジスタ抵抗
器50〜53の下方に配置され、第1ないし第4入力8
0〜83は、その下に配置されている。
る。したがって、図7に使用されている参照数字には、
図1および図2と同じ数字が用いられている。図7で
は、トランジスタ抵抗器の一部がU型に構成され、この
点においては図5と似ている。したがって、図5のA−
A線と同様の線に沿って得られる図7の断面は、図6に
示されている図5の断面によく似たものとなる。図7に
は、矩形の1領域とゲートポリシリコンに形成されたU
型の領域がいくつか示されている。この矩形領域、各U
型の縦長の部材内の各領域、および隣接するU型間の各
領域は有効ゲートポリシリコンにより構成されている
が、他の領域は非有効ゲートポリシリコンにより構成さ
れている。図7において、トランジスタ抵抗器50は矩
形の抵抗器トランジスタから成り、また、トランジスタ
抵抗器51は単一のU型抵抗器トランジスタから成り、
さらに、トランジスタ抵抗器52は2つのU型抵抗器ト
ランジスタから成り、最後に、トランジスタ抵抗器53
は3つのU型抵抗器トランジスタにより構成されてい
る。切換トランジスタ40〜43は、トランジスタ抵抗
器50〜53の下方に配置され、第1ないし第4入力8
0〜83は、その下に配置されている。
【0034】図10は従来技術の参考例を示す回路図、
図11は図10の回路のチップ配列を図7のチップ配列
と対比するために示した図である。図7と図11の面積
はどちらも約1125平方ミクロンであるが、図10の
従来技術による電圧調整回路は、関連する選択トランジ
スタを一切有していないことから、プログラム可能では
ない。また、図10では、一回しか使用できない金属オ
プション210〜213のみを備えているが、これでは
電圧調整手段としては不充分である。これに対して本発
明の回路によれば、図7に示すように面積を小さくでき
た上で、入力信号に応じて種々の電圧に柔軟に調整でき
る。
図11は図10の回路のチップ配列を図7のチップ配列
と対比するために示した図である。図7と図11の面積
はどちらも約1125平方ミクロンであるが、図10の
従来技術による電圧調整回路は、関連する選択トランジ
スタを一切有していないことから、プログラム可能では
ない。また、図10では、一回しか使用できない金属オ
プション210〜213のみを備えているが、これでは
電圧調整手段としては不充分である。これに対して本発
明の回路によれば、図7に示すように面積を小さくでき
た上で、入力信号に応じて種々の電圧に柔軟に調整でき
る。
【0035】また、本発明の回路によれば、切換トラン
ジスタと抵抗器トランジスタによって使用される領域が
部分的に重複するという点において、集積回路上のスペ
ースを一層節約していると言える。このことは、図5を
見ると明らかである。例えば、切換トランジスタ140
〜144は、トランジスタ抵抗器104の抵抗器トラン
ジスタ104a〜104dによって使用される領域と重
複している。同じような配列がトランジスタ抵抗器10
1〜103に対しても行われている。
ジスタと抵抗器トランジスタによって使用される領域が
部分的に重複するという点において、集積回路上のスペ
ースを一層節約していると言える。このことは、図5を
見ると明らかである。例えば、切換トランジスタ140
〜144は、トランジスタ抵抗器104の抵抗器トラン
ジスタ104a〜104dによって使用される領域と重
複している。同じような配列がトランジスタ抵抗器10
1〜103に対しても行われている。
【0036】なお、図および図4の回路では、切換トラ
ンジスタおよびトランジスタ抵抗器がすべてPチャネル
トランジスタであるが、Nチャネルトランジスタとする
こともできる。
ンジスタおよびトランジスタ抵抗器がすべてPチャネル
トランジスタであるが、Nチャネルトランジスタとする
こともできる。
【0037】
【発明の効果】このように本発明の電圧調整回路によれ
ば、切換トランジスタの入力に応じて柔軟に種々の電圧
に調整でき、しかも切換トランジスタと抵抗器のトラン
ジスタを同一型とできるので、集積回路上で使用される
スペースを最小限に抑えることができる。また、各抵抗
器のトランジスタの個数を変えたり、各抵抗器のトラン
ジスタの内部抵抗を変えたりすることによって、より柔
軟な電圧調整が可能となる。
ば、切換トランジスタの入力に応じて柔軟に種々の電圧
に調整でき、しかも切換トランジスタと抵抗器のトラン
ジスタを同一型とできるので、集積回路上で使用される
スペースを最小限に抑えることができる。また、各抵抗
器のトランジスタの個数を変えたり、各抵抗器のトラン
ジスタの内部抵抗を変えたりすることによって、より柔
軟な電圧調整が可能となる。
【図1】本発明による電圧調整回路の実施の形態を示す
回路図。
回路図。
【図2】図1に示す回路のチップ配列を示す平面図。
【図3】図2に示すチップ配列のC−C線に沿っての断
面図。
面図。
【図4】本発明における分圧器回路の他の例を示す回路
図。
図。
【図5】図4に示す回路のチップ配列を示す平面図。
【図6】図5に示すチップ配列のA−A線に沿っての断
面図。
面図。
【図7】図1に示す回路の他のチップ配列を示す平面
図。
図。
【図8】従来の電圧調整回路を示す回路図。
【図9】図8に示す従来回路のチップ配列を示す平面
図。
図。
【図10】従来技術の参考例を示す回路図。
【図11】図10の参考例回路のチップ配列を示す平面
図。
図。
6 分圧器回路 8 電圧源回路 10 電圧調整回路 50〜53、101〜104 トランジスタ抵抗器 101a、102a、102b、103a〜103c、
104a〜104d 抵抗器トランジスタ 40〜43、110、120〜122、130〜13
3、140〜144 切換トランジスタ 80〜83、150〜153 第1、第2、第3、第
4入力
104a〜104d 抵抗器トランジスタ 40〜43、110、120〜122、130〜13
3、140〜144 切換トランジスタ 80〜83、150〜153 第1、第2、第3、第
4入力
Claims (7)
- 【請求項1】 直列に接続されたトランジスタからなる
複数の抵抗器と、 前記抵抗器の各々に並列に接続され、入力に応じて、各
々の抵抗器を短絡または動作可能状態にする複数の切換
トランジスタとを具備してなる電圧調整回路。 - 【請求項2】 請求項1記載の電圧調整回路において、
抵抗器の各々は1つまたは直列接続の複数のトランジス
タで構成されることを特徴とする電圧調整回路。 - 【請求項3】 請求項1記載の電圧調整回路において、
抵抗器を構成するトランジスタは、抵抗器相互間で異な
る数であることを特徴とする電圧調整回路。 - 【請求項4】 請求項1ないし3のいずれかに記載の電
圧調整回路において、1つの抵抗器が直列接続の複数の
トランジスタで構成される場合、その複数のトランジス
タを一括して短絡または動作可能状態とする切換トラン
ジスタを有することを特徴とする電圧調整回路。 - 【請求項5】 請求項1ないし4のいずれかに記載の電
圧調整回路において、抵抗器を構成するトランジスタ
は、抵抗器相互間で内部抵抗が異なることを特徴とする
電圧調整回路。 - 【請求項6】 請求項1ないし5のいずれかに記載の電
圧調整回路において、抵抗器を構成するトランジスタお
よび切換トランジスタはすべて同一型であることを特徴
とする電圧調整回路。 - 【請求項7】 請求項1ないし6のいずれかに記載の電
圧調整回路において、固定抵抗として作用する電圧源回
路を抵抗器と直列に有することを特徴とする電圧調整回
路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/472,325 US5504447A (en) | 1995-06-07 | 1995-06-07 | Transistor programmable divider circuit |
US08/472,325 | 1995-06-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH096448A true JPH096448A (ja) | 1997-01-10 |
Family
ID=23875060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8136575A Pending JPH096448A (ja) | 1995-06-07 | 1996-05-30 | 電圧調整回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5504447A (ja) |
EP (1) | EP0747799B1 (ja) |
JP (1) | JPH096448A (ja) |
KR (1) | KR970002529A (ja) |
DE (1) | DE69601197T2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5694072A (en) * | 1995-08-28 | 1997-12-02 | Pericom Semiconductor Corp. | Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control |
JP2917877B2 (ja) * | 1995-10-11 | 1999-07-12 | 日本電気株式会社 | 基準電流発生回路 |
KR20030053090A (ko) * | 2001-12-22 | 2003-06-28 | 제일모직주식회사 | 가스사출 성형재료로 적합한 스티렌계 열가소성 수지 조성물 |
US7447964B2 (en) * | 2005-01-03 | 2008-11-04 | International Business Machines Corporation | Difference signal path test and characterization circuit |
US11947373B2 (en) * | 2022-01-13 | 2024-04-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Electronic device including a low dropout (LDO) regulator |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4546370A (en) * | 1979-02-15 | 1985-10-08 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
US4495427A (en) * | 1980-12-05 | 1985-01-22 | Rca Corporation | Programmable logic gates and networks |
NL8201376A (nl) * | 1982-04-01 | 1983-11-01 | Philips Nv | Schakeling voor het versterken en/of verzwakken van een signaal. |
US4500845A (en) * | 1983-03-15 | 1985-02-19 | Texas Instruments Incorporated | Programmable attenuator |
US4609833A (en) * | 1983-08-12 | 1986-09-02 | Thomson Components-Mostek Corporation | Simple NMOS voltage reference circuit |
US4752699A (en) * | 1986-12-19 | 1988-06-21 | International Business Machines Corp. | On chip multiple voltage generation using a charge pump and plural feedback sense circuits |
JPH0697737B2 (ja) * | 1990-01-12 | 1994-11-30 | 浜松ホトニクス株式会社 | 階段波発生回路 |
US5245229A (en) * | 1992-02-28 | 1993-09-14 | Media Vision | Digitally controlled integrated circuit anti-clipping mixer |
FR2688952B1 (fr) * | 1992-03-18 | 1994-04-29 | Sgs Thomson Microelectronics | Dispositif de generation de tension de reference. |
US5394003A (en) * | 1993-05-20 | 1995-02-28 | Electronic Decisions Inc. | Acoustic charge transport device buffered architecture |
-
1995
- 1995-06-07 US US08/472,325 patent/US5504447A/en not_active Expired - Lifetime
-
1996
- 1996-05-30 DE DE69601197T patent/DE69601197T2/de not_active Expired - Fee Related
- 1996-05-30 JP JP8136575A patent/JPH096448A/ja active Pending
- 1996-05-30 EP EP96108653A patent/EP0747799B1/en not_active Expired - Lifetime
- 1996-06-07 KR KR1019960020373A patent/KR970002529A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
DE69601197D1 (de) | 1999-02-04 |
US5504447A (en) | 1996-04-02 |
KR970002529A (ko) | 1997-01-28 |
EP0747799A1 (en) | 1996-12-11 |
EP0747799B1 (en) | 1998-12-23 |
DE69601197T2 (de) | 1999-07-29 |
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