JPH0963989A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH0963989A JPH0963989A JP23334295A JP23334295A JPH0963989A JP H0963989 A JPH0963989 A JP H0963989A JP 23334295 A JP23334295 A JP 23334295A JP 23334295 A JP23334295 A JP 23334295A JP H0963989 A JPH0963989 A JP H0963989A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体装置におけるコンタクト
ホールの形成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to formation of contact holes in a semiconductor device.
【０００２】[0002]
【従来の技術】従来、半導体装置表面を覆う絶縁膜にコ
ンタクトホールを形成する場合、絶縁膜上の所望の位置
が開口されたフォトレジストパターンを形成した後、ド
ライエッチング法、又はウェットエッチング法により開
口部に露出した絶縁膜を選択的に除去して、絶縁膜下の
コンタクト面を露出させるという方法が用いられてい
る。2. Description of the Related Art Conventionally, when a contact hole is formed in an insulating film covering the surface of a semiconductor device, a photoresist pattern in which a desired position on the insulating film is opened is formed and then dry etching or wet etching is performed. A method of selectively removing the insulating film exposed in the opening to expose the contact surface under the insulating film is used.
【０００３】ウェットエッチング法は等方性のエッチン
グであるため、サイドエッチが大きくなり、微細コンタ
クトの形成が難しく、またサイドエッチング量の制御が
難しいことから、コンタクト開口面積の製造バラツキが
大きくなるという問題を有している。Since the wet etching method is isotropic etching, side etching becomes large, and it is difficult to form a fine contact, and it is difficult to control the side etching amount, so that the manufacturing variation of the contact opening area becomes large. I have a problem.
【０００４】このため、微細なコンタクトホールの形成
には、専ら異方性エッチングが可能なドライエッチング
法が用いられている。For this reason, the dry etching method, which is capable of anisotropic etching, is exclusively used for forming the fine contact holes.
【０００５】しかしながら、ドライエッチング法（例え
ば反応性イオンエッチング等）で異方性を高めようとし
た場合、コンタクト面に対し垂直方向に高い入射エネル
ギーを持ったイオンでスパッタリングすることが必要と
されるため、コンタクト面のイオン衝撃によるダメージ
（損傷）が大きくなり、ｐ−ｎ接合やショットキー接合
のような、結晶欠陥に敏感な構造を有する素子の特性を
著しく劣化させてしまうことになる。However, in order to increase the anisotropy by the dry etching method (eg, reactive ion etching), it is necessary to perform sputtering with ions having a high incident energy in the direction perpendicular to the contact surface. Therefore, damage (damage) to the contact surface due to ion bombardment increases, and the characteristics of an element having a structure sensitive to crystal defects, such as a pn junction or a Schottky junction, is significantly deteriorated.
【０００６】このような場合には、コンタクト面へ与え
るダメージの無いウェットエッチング法が有利となる
が、サイドエッチを小さく抑えるために、コンタクト面
上の絶縁膜が10〜3000オングストローム（１〜300nm）
程度になるまで、ドライエッチング法で開口した後、残
りの絶縁膜をウェットエッチング法で除去するというド
ライエッチングとウェットエッチングの併用（並用）法
が用いられることもある。In such a case, a wet etching method that does not damage the contact surface is advantageous, but in order to suppress side etching, the insulating film on the contact surface has a thickness of 10 to 3000 angstroms (1 to 300 nm).
A dry etching method and a wet etching method (common use) in which the remaining insulating film is removed by a wet etching method after opening by a dry etching method to a certain degree may be used.
【０００７】しかしながら、この併用法も、近年の高性
能バイポーラプロセスのように、絶縁膜が、酸化膜及び
窒化膜といった二種類以上の絶縁膜を複数層積層して形
成されている場合には、必ずしも有効とはいえない。こ
れを図面を参照して以下に詳細に説明する。However, this combined method is also used in the case where the insulating film is formed by laminating two or more kinds of insulating films such as an oxide film and a nitride film as in a high performance bipolar process in recent years. Not necessarily effective. This will be described in detail below with reference to the drawings.
【０００８】図６（Ａ）乃至図７（Ｆ）は、近年の高性
能バイポーラプロセスにおいて二種類以上の絶縁膜を積
層することの必要性を説明するために、バイポーラトラ
ンジスタのベース、及びエミッタ形成工程を製造工程順
に模式的に示した半導体チップの縦断面図である。な
お、説明の便宜上、コレクタ部の形成工程は省略し、ベ
ース、エミッタ部のみの形成工程について示してある。FIGS. 6 (A) to 7 (F) show the base and emitter formation of a bipolar transistor in order to explain the necessity of stacking two or more kinds of insulating films in a recent high performance bipolar process. It is a longitudinal cross-sectional view of a semiconductor chip that schematically shows steps in the order of manufacturing steps. For convenience of explanation, the step of forming the collector section is omitted and only the steps of forming the base and emitter sections are shown.
【０００９】図６（Ａ）を参照して、シリコン基板１上
に酸化シリコン膜（ＳｉＯ2）２を介してベース電極と
なる高濃度にボロン（Ｂ）がドープされたｐ+ポリシリ
コン３をベース電極形状に加工して形成した後、全面を
窒化シリコン（ＳｉＮ）膜４で覆い、更にｐ+ポリシリ
コン３上のエミッタを形成すべき部分が開口されたフォ
トレジスト５をマスクとして、窒化シリコン膜４とｐ+
ポリシリコン３とを異方性エッチングにより除去され
る。Referring to FIG. 6A, a high concentration boron (B) -doped p + polysilicon 3 serving as a base electrode is formed on a silicon substrate 1 through a silicon oxide film (SiO 2 ) 2. After processing and forming into a base electrode shape, the whole surface is covered with a silicon nitride (SiN) film 4, and the photoresist 5 having an opening on the p + polysilicon 3 where an emitter is to be formed is used as a mask to form a silicon nitride film. Membrane 4 and p +
Polysilicon 3 and polysilicon are removed by anisotropic etching.
【００１０】次に、酸化シリコン膜２をバッファード弗
酸（buffered ＨＦ）を用いて選択的にエッチング除去
した後にフォトレジスト５を剥離すると、図６（Ｂ）に
示すような形状が得られる。即ち、バッファード弗酸
は、酸化シリコン膜２を等方的にエッチングするため、
開口部周辺のｐ+ポリシリコン３とシリコン基板１の間
の酸化シリコン膜２がサイドエッチされ、隙間ができ
る。Then, the silicon oxide film 2 is selectively removed by etching with buffered hydrofluoric acid (buffered HF), and then the photoresist 5 is peeled off to obtain a shape as shown in FIG. 6 (B). That is, since buffered hydrofluoric acid isotropically etches the silicon oxide film 2,
The silicon oxide film 2 between the p + polysilicon 3 and the silicon substrate 1 around the opening is side-etched to form a gap.
【００１１】次に、減圧ＣＶＤ（LPCVD；Low Pressure
Chemical Vapor Deposition、減圧化学気相堆積）法に
より全面にポリシリコン６を成長すると、この隙間が埋
込まれ、図６（Ｃ）に示すように、ｐ+ポリシリコン３
とシリコン基板１とがポリシリコン６でつながることに
なる。Next, low pressure CVD (LPCVD; Low Pressure)
When the polysilicon 6 is grown over the entire surface by the chemical vapor deposition (decompression chemical vapor deposition) method, this gap is filled, and as shown in FIG. 6C, p + polysilicon 3 is formed.
And the silicon substrate 1 are connected by the polysilicon 6.
【００１２】更に、図６（Ｄ）に示すように、ポリシリ
コン６を等方性エッチングで除去すると、図６（Ｂ）に
示す工程において形成されたｐ+ポリシリコン３とシリ
コン基板１との隙間部分にのみポリシリコン６を残すこ
とができ、微細なベース引き出し電極となる。Further, as shown in FIG. 6D, when the polysilicon 6 is removed by isotropic etching, the p + polysilicon 3 and the silicon substrate 1 formed in the step shown in FIG. 6B are separated. The polysilicon 6 can be left only in the gap portion, and it becomes a fine base lead electrode.
【００１３】その後、熱処理によりｐ+ポリシリコン３
の中のボロンをポリシリコン６を介してシリコン基板１
内に拡散させると、ベース抵抗低減に有効なグラフトベ
ース（図７（Ｅ）の７参照）が形成される。After that, a heat treatment is applied to p + polysilicon 3
Boron in the silicon substrate through the polysilicon 6 1
When diffused in, a graft base effective for reducing the base resistance (see 7 in FIG. 7E) is formed.
【００１４】また、窒化シリコン膜４をマスクとしてイ
オン注入等により、真性ベース（図７（Ｅ）の８参照）
を形成することができる。In addition, an intrinsic base is formed by ion implantation or the like using the silicon nitride film 4 as a mask (see 8 in FIG. 7E).
Can be formed.
【００１５】更に、減圧ＣＶＤ法により酸化シリコン膜
を成長させ異方性エッチングでエッチバックすると、図
７（Ｅ）に示すように、酸化シリコン側壁９を開口部周
辺に形成することができる。Further, when a silicon oxide film is grown by the low pressure CVD method and etched back by anisotropic etching, the silicon oxide side wall 9 can be formed around the opening as shown in FIG. 7 (E).
【００１６】そして、エミッタ電極となる高濃度に砒素
（Ａｓ）がドープされたｎ+ポリシリコン10を形成し、
ランプアニールにより真性ベース８の表面へ砒素を拡散
させると、図７（Ｆ）に示すように、浅いエミッタ11が
形成される。Then, a high-concentration n + polysilicon 10 doped with arsenic (As) to form an emitter electrode is formed,
When arsenic is diffused to the surface of the intrinsic base 8 by lamp annealing, a shallow emitter 11 is formed as shown in FIG. 7 (F).
【００１７】以上のようにして形成されたベース及びエ
ミッタは、図６（Ａ）のフォトレジスト５で開口したパ
ターンに対して、エミッタ、ベース、及びグラフトベー
スが自己整合的（self align）に形成され、微細で寄生
容量の小さい高周波特性に優れたバイポーラトランジス
タの実現を可能にしている。In the base and the emitter formed as described above, the emitter, the base and the graft base are formed in self-alignment with respect to the pattern opened by the photoresist 5 in FIG. 6 (A). Therefore, it is possible to realize a bipolar transistor that is fine and has a small parasitic capacitance and an excellent high-frequency characteristic.
【００１８】ここで、酸化シリコン膜２は、バッファー
ド弗酸で選択的にかつ容易に除去でき、また比較的低誘
電率であることから、ベース電極となるｐ+ポリシリコ
ン３の下地に用いられている。Since the silicon oxide film 2 can be selectively and easily removed with buffered hydrofluoric acid and has a relatively low dielectric constant, it is used as a base of the p + polysilicon 3 serving as a base electrode. Has been.
【００１９】また、窒化シリコン膜４は、図６（Ｄ）に
示す工程においてポリシリコン６をエッチバックする
際、及び図７（Ｅ）に示す工程において酸化シリコン側
壁９を形成する際に、ｐ+ポリシリコン３の表面保護と
して機能するため、図６（Ｂ）に示す工程で酸化シリコ
ン膜２を除去する際にエッチングされない材料として用
いられている。Further, the silicon nitride film 4 is formed of p when the polysilicon 6 is etched back in the step shown in FIG. 6D and the silicon oxide side wall 9 is formed in the step shown in FIG. 7E. + Since it functions as a surface protection for the polysilicon 3, it is used as a material that is not etched when the silicon oxide film 2 is removed in the step shown in FIG.
【００２０】更に、上層に金属配線を形成する場合、配
線容量の増加を抑える目的で、層間膜としては、図７
（Ｆ）に示すように、酸化シリコン膜12が用いられるこ
とが多い。この場合、シリコン基板１上の層間膜は、酸
化シリコン膜12／窒化シリコン膜４／酸化シリコン膜２
のサンドイッチ構造になる。Further, when a metal wiring is formed on the upper layer, the interlayer film is formed as shown in FIG. 7 in order to suppress an increase in wiring capacitance.
As shown in (F), a silicon oxide film 12 is often used. In this case, the interlayer film on the silicon substrate 1 is the silicon oxide film 12 / silicon nitride film 4 / silicon oxide film 2
It becomes a sandwich structure.
【００２１】図８（Ａ）乃至図９（Ｅ）は、このような
多層構造の層間膜に対し、ドライエッチングとウェット
エッチングの併用法でコンタクトを開口した場合の問題
点を詳細に説明するために、製造工程順に模式的に示し
た半導体チップの縦断面図である。FIGS. 8 (A) to 9 (E) are for explaining in detail the problems in the case where a contact is opened in the interlayer film having such a multilayer structure by a combined method of dry etching and wet etching. FIG. 3 is a vertical sectional view of a semiconductor chip schematically shown in the order of manufacturing steps.
【００２２】図６（Ａ）乃至図７（Ｆ）の工程に従いバ
イポーラトランジスタを形成すると、前記の如く、シリ
コン基板１上の層間膜は、図８（Ａ）に示すように、酸
化シリコン膜12／窒化シリコン膜４／酸化シリコン膜２
の３層構造となる。When a bipolar transistor is formed according to the steps of FIGS. 6A to 7F, as described above, the interlayer film on the silicon substrate 1 is a silicon oxide film 12 as shown in FIG. 8A. / Silicon nitride film 4 / Silicon oxide film 2
It has a three-layer structure.
【００２３】ここで、図８（Ｂ）に示すように、所望の
位置が開口されたフォトレジストパターン13をマスクと
して異方性のドライエッチングで、酸化シリコン膜12、
及び窒化シリコン膜４を開口し、更に酸化シリコン膜２
の途中までを開口して、開口部の底に酸化シリコン膜２
を数百オングストローム（数十nm）程残すようにする。Here, as shown in FIG. 8B, the silicon oxide film 12, is anisotropically dry-etched by using the photoresist pattern 13 having openings at desired positions as a mask.
And the silicon nitride film 4 are opened, and the silicon oxide film 2 is further opened.
Open up to the middle of the opening and attach the silicon oxide film 2 to the bottom of the opening.
To leave a few hundred angstroms (tens of nm).
【００２４】次に、この開口部の底の酸化シリコン膜２
を除去してコンタクト面になるシリコン基板１の表面を
露出させるために、バッファード弗酸でウェットエッチ
ングを行うと、図８（Ｃ）に示すように、酸化シリコン
膜２及び酸化シリコン膜12がともにサイドエッチされ、
バッファード弗酸に対してエッチレートの低い窒化シリ
コン膜４の庇29がコンタクトホール内に形成される。Next, the silicon oxide film 2 at the bottom of this opening is formed.
Wet etching with buffered hydrofluoric acid in order to expose the surface of the silicon substrate 1 to be a contact surface by removing the silicon oxide film 2 and the silicon oxide film 12 as shown in FIG. 8C. Both are side-etched,
The eaves 29 of the silicon nitride film 4 having a low etching rate with respect to the buffered hydrofluoric acid is formed in the contact hole.
【００２５】このような状態で、フォトレジスト13を除
去した後、チタン（Ｔｉ）等のバリアメタル15をスパッ
タリング法で形成すると、窒化シリコン膜４の庇29のた
めに、図９（Ｄ）に示すように、コンタクト周辺部（コ
ンタクトホール底部の外周近傍）16において、バリアメ
タル15はその膜厚が中心部と比べて薄くなるか、あるい
は全くスパッタされない状態となる。In this state, after the photoresist 13 is removed, a barrier metal 15 such as titanium (Ti) is formed by the sputtering method. As a result of the eaves 29 of the silicon nitride film 4, the barrier metal 15 shown in FIG. As shown, in the peripheral portion of the contact (in the vicinity of the outer periphery of the bottom of the contact hole) 16, the barrier metal 15 has a smaller film thickness than the central portion, or is in a state where no sputtering is performed.
【００２６】そして、１μm以下の微細なコンタクトに
なると、この傾向は特に顕著になる。This tendency becomes particularly noticeable when the contact size is 1 μm or less.
【００２７】微細なコンタクトにおいては、その後、Ｃ
ＶＤ法により例えばタングステン（Ｗ）等の金属（「プ
ラグメタル」という）をコンタクトホール内に埋め込む
方法（「プラグ技術」ともいう）が用いられ、バリア性
を確保している。For fine contacts, then C
The VD method is used to secure a barrier property by using a method (also called “plug technology”) of burying a metal (referred to as “plug metal”) such as tungsten (W) in the contact hole.
【００２８】図９（Ｅ）には、ＣＶＤ法で形成したプラ
グメタルをエッチバックしてコンタクトホール内にメタ
ルプラグ17（例えばＷの場合「Ｗプラグ」という）を形
成した後、アルミニウム（Ａｌ）等の配線メタル18をス
パッタリング法で形成した後、フォトリソグラフィによ
り配線メタル18を所望の配線形状にパターニングした状
態が示されている。In FIG. 9E, a plug metal formed by the CVD method is etched back to form a metal plug 17 (for example, “W plug” in the case of W) in the contact hole, and then aluminum (Al) is formed. After the wiring metal 18 is formed by a sputtering method, the wiring metal 18 is patterned into a desired wiring shape by photolithography.
【００２９】図９（Ｅ）に示すように、ＣＶＤ法でコン
タクトホール内にプラグメタルを埋設した場合でも、バ
リアメタル15が形成されていないコンタクト周辺16に
は、メタルが成長し難く、このため空洞ができ易い。As shown in FIG. 9E, even if the plug metal is buried in the contact hole by the CVD method, it is difficult for the metal to grow in the contact periphery 16 where the barrier metal 15 is not formed. It is easy to form a cavity.
【００３０】また、コンタクト周辺16のシリコン基板１
上にもプラグメタルが薄く成長するため、この領域で
は、メタルプラグ17がバリアメタル15を介さずに直接シ
リコン基板１に接することになる。Further, the silicon substrate 1 around the contact 16
Since the plug metal also grows thin on the top, the metal plug 17 directly contacts the silicon substrate 1 in this region without the barrier metal 15.
【００３１】従って、コンタクト周辺16において、メタ
ルプラグ17又は配線メタル18に対するバリア性が低下
し、シリコン基板１中へのメタルのマイグレーションが
発生し易くなり、デバイスの信頼性上問題となる。Therefore, the barrier property against the metal plug 17 or the wiring metal 18 is lowered in the contact periphery 16 and the migration of the metal into the silicon substrate 1 is likely to occur, which causes a problem in device reliability.
【００３２】[0032]
【発明が解決しようとする課題】以上説明したように、
従来のドライエッチングのみを用いて絶縁膜上にコンタ
クトホールを開口する場合には、微細なコンタクトを寸
法精度良く開口しようとすると、異方性を強くすること
が必要とされ、このためコンタクト直下へのダメージが
大きくなり、その結果、ショットキー接合を形成する場
合や、コンタクト直下にｐ−ｎ接合が形成されている場
合に、接合リークが発生し、デバイス特性が劣化すると
いう問題があった。As described above,
When a contact hole is opened on an insulating film only by conventional dry etching, it is necessary to increase anisotropy when opening a fine contact with high dimensional accuracy. However, there is a problem in that, when a Schottky junction is formed or when a pn junction is formed immediately below the contact, a junction leak occurs and device characteristics deteriorate.
【００３３】また、このような場合の対策として、従
来、開口部底部の絶縁膜の残膜が100〜3000オングスト
ローム（10〜300nm）程度になるまで異方性のドライエ
ッチングでエッチングした後、残膜をダメージのないウ
ェットエッチングによりエッチングするといったドライ
エッチング及びウェットエッチングの併用法が用いられ
ていた。As a countermeasure against such a case, conventionally, the insulating film remaining at the bottom of the opening is etched by anisotropic dry etching until the residual film is about 100 to 3000 angstroms (10 to 300 nm), and then the remaining film is left. A combined method of dry etching and wet etching has been used in which the film is etched by damage-free wet etching.
【００３４】しかしながら、この併用法では、絶縁膜が
酸化シリコン膜／窒化シリコン膜といった多層膜からな
る場合、ウェットエッチングにおけるサイドエッチ量が
各層で異なり、その結果、コンタクトホール側面（内
壁）に凹凸が発生してしまう。However, in this combined method, when the insulating film is a multilayer film such as a silicon oxide film / silicon nitride film, the amount of side etching in wet etching is different in each layer, and as a result, irregularities are formed on the side surface (inner wall) of the contact hole. Will occur.
【００３５】微細なコンタクトにおける、このようなコ
ンタクトホール側面の凹凸は、コンタクトホール内に配
線メタルのマイグレーションを抑える目的で形成される
バリアメタルのカバレッジを著しく低下させ、デバイス
の信頼性を低下させるという問題があった。Such unevenness on the side surface of the contact hole in the fine contact significantly reduces the coverage of the barrier metal formed in the contact hole for the purpose of suppressing the migration of the wiring metal, and lowers the reliability of the device. There was a problem.
【００３６】従って、本発明の目的は、上記従来技術の
問題点を解消し、二種以上の絶縁膜から成る多層絶縁膜
にコンタクトホールを開口する際に、エッチングダメー
ジを軽減するためにウェットエッチを行なってもコンタ
クト側面に凹凸ができずにデバイスの信頼性を向上する
コンタクト形成を可能とする半導体装置及びその製造方
法を提供することにある。Therefore, an object of the present invention is to solve the above-mentioned problems of the prior art, and to reduce etching damage when a contact hole is opened in a multi-layer insulating film composed of two or more kinds of insulating films, wet etching is performed. It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same that can form a contact with which the side surface of the contact is not uneven even if the above step is performed and the reliability of the device is improved.
【００３７】[0037]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、絶縁膜を複数層積層してなる多層絶縁膜
に開口したコンタクトホールの側面に、前記多層絶縁膜
の最下層を構成する絶縁膜の一部又は全部を除き前記多
層絶縁膜を覆う絶縁膜側壁を備えたことを特徴とする半
導体装置を提供する。In order to achieve the above object, the present invention provides a bottom layer of a multilayer insulating film on the side surface of a contact hole opened in a multilayer insulating film formed by laminating a plurality of insulating films. There is provided a semiconductor device having an insulating film sidewall covering the multilayer insulating film except a part or all of the insulating film.
【００３８】本発明に係る半導体装置は、好ましくは、
半導体基板上に二種以上の絶縁膜を複数層積層してなる
多層絶縁膜を有し、前記多層絶縁膜を貫き前記半導体基
板に達するコンタクトホールが開口されてなる半導体装
置において、前記コンタクトホールの側面部のうち、前
記多層絶縁膜の最下層を構成する第一の絶縁膜の一部又
は全部を除いた部分が前記第一の絶縁膜と同種の絶縁膜
から成る絶縁膜側壁で覆われていることを特徴とする。The semiconductor device according to the present invention is preferably
In a semiconductor device having a multilayer insulating film formed by laminating a plurality of insulating films of two or more kinds on a semiconductor substrate, and a contact hole penetrating the multilayer insulating film and reaching the semiconductor substrate is opened, Of the side surface portion, a portion excluding a part or all of the first insulating film forming the lowermost layer of the multilayer insulating film is covered with an insulating film side wall made of an insulating film of the same kind as the first insulating film. It is characterized by being
【００３９】また、本発明は、絶縁膜を複数層積層して
形成してなる多層絶縁膜に開口したコンタクトホールの
側面に、前記多層絶縁膜の最下層を構成する絶縁膜の一
部又は全部を除き、前記多層絶縁膜を覆うように絶縁膜
側壁を形成した後、ウエットエッチングによりコンタク
トホール底部まで開口することを特徴とする半導体装置
の製造方法を提供する。Further, according to the present invention, a part or all of the insulating film forming the lowermost layer of the multilayer insulating film is provided on the side surface of the contact hole opened in the multilayer insulating film formed by laminating a plurality of insulating films. Except for the above, after forming an insulating film side wall so as to cover the multilayer insulating film, a method for manufacturing a semiconductor device is provided, which is formed by wet etching to the bottom of the contact hole.
【００４０】本発明に係る半導体装置の製造方法は、
(a)半導体基板上に二種以上の絶縁膜を複数層積層して
形成されて成る多層絶縁膜を、所望の位置が開口された
フォトレジストパターンをマスクとしてドライエッチン
グにより、前記多層絶縁膜の最下層を構成する第一の絶
縁膜の一部または全部を残してエッチングして開口部を
形成する工程と、(b)前記フォトレジストパターンを除
去した後にＣＶＤ法で前記第一の絶縁膜と同種の第二の
絶縁膜を形成する工程と、(c)前記第一の絶縁膜の残り
の部分の一部又は全部を残し前記第二の絶縁膜の一部又
は全部をドライエッチングでエッチバックして前記第二
の絶縁膜からなる絶縁膜側壁を前記開口部に形成する工
程と、(d)前記開口部における前記第一の絶縁膜の残り
の部分全部と前記絶縁膜側壁の一部とをウェットエッチ
ングにより除去する工程と、を含むことを特徴とする。A method of manufacturing a semiconductor device according to the present invention is
(a) A multilayer insulating film formed by laminating a plurality of insulating films of two or more types on a semiconductor substrate is dry-etched by using a photoresist pattern having openings at desired positions as a mask. A step of forming an opening by etching while leaving a part or all of the first insulating film forming the lowermost layer, and (b) removing the photoresist pattern and then forming the first insulating film by a CVD method. A step of forming a second insulating film of the same kind, and (c) etching back part or all of the second insulating film by dry etching leaving some or all of the remaining part of the first insulating film. And a step of forming an insulating film sidewall made of the second insulating film in the opening, and (d) all the remaining portion of the first insulating film in the opening and a part of the insulating film sidewall. And removing it by wet etching Characterized in that it comprises a.
【００４１】本発明においては、酸化シリコン膜及び窒
化シリコン膜といった二種以上の相異なる絶縁膜が複数
層積層されてなる多層層間絶縁膜にコンタクトホールを
開口する際に、異方性ドライエッチングにより、その
多層層間絶縁膜を構成する最下層の絶縁膜を好ましくは
10〜3000オングストローム程度残すように上方の絶縁膜
層を開口した後、最下層の絶縁膜と同種の絶縁膜を堆
積させ、再度異方性のドライエッチングでコンタクトホ
ール底部に絶縁膜を好ましくは10〜3000オングストロー
ム程度残すようにエッチバックしてコンタクトホール側
面に絶縁膜側壁を形成し、更にコンタクトホール底部
の絶縁膜の残膜をウェットエッチングにより除去して形
成するため、コンタクトホール側面が絶縁膜側壁で覆わ
れ、ウェットエッチング後もコンタクトホール側面に凹
凸が形成されることはない。In the present invention, anisotropic dry etching is used when a contact hole is opened in a multi-layer interlayer insulating film formed by laminating two or more different insulating films such as a silicon oxide film and a silicon nitride film. , The lowermost insulating film forming the multilayer interlayer insulating film is preferably
After opening the upper insulating film layer so as to leave about 10 to 3000 angstroms, an insulating film of the same kind as the lowermost insulating film is deposited, and anisotropic dry etching is performed again to form an insulating film at the bottom of the contact hole. Etch back to leave about 3000 angstroms to form the side wall of the insulating film on the side surface of the contact hole, and the remaining film of the insulating film at the bottom of the contact hole is removed by wet etching. Therefore, no unevenness is formed on the side surface of the contact hole even after wet etching.
【００４２】[0042]
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００４３】図１（Ａ）乃至図２（Ｅ）は、本発明の一
実施形態に係るコンタクトホールの形成方法の一例を説
明するために製造工程順に模式的に示した半導体チップ
の縦断面図である。FIGS. 1A to 2E are vertical cross-sectional views of a semiconductor chip schematically shown in the order of manufacturing steps for explaining an example of a method of forming a contact hole according to an embodiment of the present invention. Is.
【００４４】本実施形態においては、一例として前記従
来例で説明した図６（Ａ）乃至図７（Ｆ）の製造工程フ
ローに従いバイポーラトランジスタを形成した後、別の
位置にシリコン基板１に達するコンタクトホールを形成
する場合を考える。この場合、シリコン基板１上には、
酸化シリコン膜２、窒化シリコン膜４、及び酸化シリコ
ン膜12からなる３層層間絶縁膜がこの順に形成されてい
る。In this embodiment, as an example, a contact reaching the silicon substrate 1 at another position after forming the bipolar transistor according to the manufacturing process flow of FIGS. 6A to 7F described in the above-mentioned conventional example. Consider the case of forming a hole. In this case, on the silicon substrate 1,
A three-layer interlayer insulating film including a silicon oxide film 2, a silicon nitride film 4, and a silicon oxide film 12 is formed in this order.
【００４５】ここでまず、図１（Ａ）に示すように、所
望のコンタクト位置が開口されたフォトレジスト13をマ
スクとして異方性のドライエッチングにより、酸化シリ
コン膜12、及び窒化シリコン膜４を開口し、更に異方性
のドライエッチングにより酸化シリコン膜２を膜厚の途
中まで開口して開口部の底に酸化シリコン膜２を10〜30
00オングストローム（１〜300nm）程度残すようにす
る。First, as shown in FIG. 1A, the silicon oxide film 12 and the silicon nitride film 4 are anisotropically dry-etched by using the photoresist 13 having a desired contact position as a mask. The silicon oxide film 2 is opened to the middle of the film thickness by anisotropic dry etching, and the silicon oxide film 2 is formed at the bottom of the opening by 10 to 30 mm.
Leave about 00 angstroms (1 to 300 nm).
【００４６】この開口部の底における酸化シリコン膜２
の残膜の膜厚は、異方性ドライエッチングによるシリコ
ン基板１の表面へのダメージ（損傷）を抑えるのに充分
な膜厚に設定することが必要とされ、ドライエッチング
の条件に依存する。Silicon oxide film 2 on the bottom of this opening
The film thickness of the remaining film is required to be set to a film thickness sufficient to suppress damage (damage) to the surface of the silicon substrate 1 due to anisotropic dry etching, and depends on the dry etching conditions.
【００４７】次に、全面に酸化シリコン膜を減圧ＣＶＤ
法により成長し、異方性のドライエッチングによりエッ
チバックして、コンタクト開口部側面に、図１（Ｂ）に
示すような酸化シリコン側壁14を形成する。その際、開
口部の底に10〜3000オングストローム程度の酸化シリコ
ン膜を残すようにして、シリコン基板１の表面へのダメ
ージを抑えるようにする。Next, a silicon oxide film is formed on the entire surface by low pressure CVD.
And then etched back by anisotropic dry etching to form a silicon oxide side wall 14 as shown in FIG. 1B on the side surface of the contact opening. At this time, a silicon oxide film having a thickness of about 10 to 3000 angstroms is left on the bottom of the opening to prevent damage to the surface of the silicon substrate 1.
【００４８】次に、図１（Ｃ）に示すように、バッファ
ード弗酸によるウェットエッチングで開口部の底に残っ
た酸化シリコン膜２の残膜を除去し、コンタクト面とな
るシリコン基板１の表面を露出させる。その際、同じ酸
化シリコン膜で形成した酸化シリコン側壁14もエッチン
グされるため、このウェットエッチング後も、コンタク
ト側面に酸化シリコン側壁14が残るように予め酸化シリ
コン側壁14の厚さを設定しておく。Next, as shown in FIG. 1 (C), the residual film of the silicon oxide film 2 remaining at the bottom of the opening is removed by wet etching with buffered hydrofluoric acid, and the silicon substrate 1 to be the contact surface is removed. Expose the surface. At that time, since the silicon oxide side wall 14 formed of the same silicon oxide film is also etched, the thickness of the silicon oxide side wall 14 is set in advance so that the silicon oxide side wall 14 remains on the contact side surface even after this wet etching. .
【００４９】なお、一般に、バッファード弗酸に対する
酸化シリコン膜のエッチレート（エッチングレート）は
その形成方法によって相違し、熱酸化により形成された
酸化シリコン膜が最も遅い。In general, the etching rate (etching rate) of a silicon oxide film with respect to buffered hydrofluoric acid differs depending on the forming method, and the silicon oxide film formed by thermal oxidation is the slowest.
【００５０】そして、シリコン基板１の表面に形成され
る酸化シリコン膜２は通常熱酸化で形成されるため、Ｃ
ＶＤ膜である酸化シリコン側壁14のエッチレートは、酸
化シリコン膜２のエッチレートよりも一般的に速い。Since the silicon oxide film 2 formed on the surface of the silicon substrate 1 is usually formed by thermal oxidation, C
The etching rate of the silicon oxide sidewall 14 which is the VD film is generally faster than the etching rate of the silicon oxide film 2.
【００５１】しかしながら、800℃以上の高温で成長し
たＣＶＤ膜は、熱酸化膜のエッチレートに近くなり、ま
たＣＶＤ成長時にボロン等の不純物を混入させることに
より、エッチレートを遅くすることもできる。However, the CVD film grown at a high temperature of 800 ° C. or higher is close to the etching rate of the thermal oxide film, and the etching rate can be slowed by mixing impurities such as boron during the CVD growth.
【００５２】酸化シリコン側壁14の厚さの設定には、こ
のようなエッチレート差も考慮する必要があるが、酸化
シリコン側壁14のバッファード弗酸に対するエッチレー
トが酸化シリコン膜２のエッチレートより遅くならない
限り、本発明の目的は完璧に達成される。すなわち、逆
に、酸化シリコン側壁14のバッファード弗酸に対するエ
ッチレートが酸化シリコン膜２のエッチレートより遅く
なると、例えば図１（Ｃ）において、ウェットエッチン
グにより酸化シリコン側壁14の直下の酸化シリコン膜２
が先に除去されてしまい、コンタクトホール側面に段差
が生じる場合がある（この場合、酸化シリコン側壁14が
コンタクト周辺部を覆う庇となる）。In setting the thickness of the silicon oxide side wall 14, it is necessary to consider such an etching rate difference, but the etching rate of the silicon oxide side wall 14 for buffered hydrofluoric acid is higher than that of the silicon oxide film 2. Unless delayed, the objects of the invention are perfectly achieved. That is, on the contrary, when the etching rate of the silicon oxide side wall 14 with respect to the buffered hydrofluoric acid becomes slower than the etching rate of the silicon oxide film 2, for example, in FIG. 1C, the silicon oxide film directly below the silicon oxide side wall 14 is wet-etched. Two
May be removed first, and a step may be formed on the side surface of the contact hole (in this case, the silicon oxide sidewall 14 serves as an eaves covering the peripheral portion of the contact).
【００５３】また、酸化シリコン側壁14の厚さの設定に
は、酸化シリコン膜２の残膜の膜厚のバラツキも考慮す
る必要がある。例えば酸化シリコン膜２、窒化シリコン
膜４、及び酸化シリコン膜12の膜厚が各々2000オングス
トローム（200nm）で、シリコン基板上で±５％ばらつ
いていたとすると、合計膜厚は最悪ケースで5700〜6300
オングストローム（570〜630nm）となる。Further, in setting the thickness of the silicon oxide side wall 14, it is also necessary to consider the variation in the film thickness of the remaining film of the silicon oxide film 2. For example, if the film thickness of each of the silicon oxide film 2, the silicon nitride film 4, and the silicon oxide film 12 is 2000 angstrom (200 nm), and the variation is ± 5% on the silicon substrate, the total film thickness is 5700 to 6300 in the worst case.
Angstrom (570-630 nm).
【００５４】ここに、コンタクトを開口する際、ドライ
エッチングにおけるイオン衝撃によるコンタクト面のダ
メージ（損傷）を低減するために100オングストローム
（10nm）以上に酸化シリコン膜２を残す必要があるもの
とし、この時のドライエッチングの各層に対するエッチ
ングレートがシリコン基板上で±５％ばらついていたと
すると、酸化シリコン膜２の残膜の膜厚は最悪ケースで
100〜1260オングストローム（10〜126nm）となる。When the contact is opened, it is assumed that the silicon oxide film 2 needs to be left to 100 angstroms (10 nm) or more in order to reduce damage (damage) to the contact surface due to ion bombardment in dry etching. Assuming that the etching rate for each layer of the dry etching at the time varies by ± 5% on the silicon substrate, the thickness of the remaining film of the silicon oxide film 2 is the worst case.
It becomes 100-1260 angstrom (10-126 nm).
【００５５】従って、このようなケースでは、酸化シリ
コン側壁14の膜厚は1260オングストローム（126nm）以
上に設定する必要があり、ウェットエッチングのオーバ
エッチ分を考慮して1800オングストローム（180nm）程
度に設定すれば十分である。Therefore, in such a case, the film thickness of the silicon oxide side wall 14 needs to be set to 1260 Å (126 nm) or more, and is set to about 1800 Å (180 nm) in consideration of the overetching amount of wet etching. It is enough.
【００５６】また、上記した例のように層間絶縁膜の最
上層が最下層と同じ酸化シリコン膜で形成されているよ
うな場合、ウェットエッチングされるため、この膜減り
分を考慮して酸化シリコン膜12の膜厚を予め厚く設定し
ておく。In the case where the uppermost layer of the interlayer insulating film is formed of the same silicon oxide film as the lowermost layer as in the above example, since wet etching is performed, silicon oxide is taken into consideration in consideration of this film reduction. The film thickness of the film 12 is set thick beforehand.
【００５７】以上により、コンタクトホール側面部は凹
凸の無い酸化シリコンで覆われた構造になるため、その
後全面にバリアメタルをスパッタしても、図２（Ｄ）に
示すように、コンタクト底部全体にバリアメタル15を形
成することができる。As described above, since the side surface of the contact hole has a structure covered with silicon oxide having no unevenness, even if a barrier metal is sputtered over the entire surface thereafter, as shown in FIG. The barrier metal 15 can be formed.
【００５８】従って、図２（Ｅ）に示すように、ＣＶＤ
法によるメタルプラグ17の埋設性も良好になり、かつ信
頼性の高いコンタクトを形成することができる。Therefore, as shown in FIG.
The burying property of the metal plug 17 by the method is also improved, and a highly reliable contact can be formed.
【００５９】次に、このようにして形成されたコンタク
トホールを適用した半導体素子の例を図面を参照して説
明する。Next, an example of a semiconductor element to which the contact hole thus formed is applied will be described with reference to the drawings.
【００６０】図３は、本発明の第２の実施形態として、
上記本発明の第１の実施形態に係るコンタクトホールを
適用してなるショットキー接合型ダイオードの構成例を
示す半導体チップの縦断面図である。FIG. 3 shows a second embodiment of the present invention.
FIG. 3 is a vertical cross-sectional view of a semiconductor chip showing a configuration example of a Schottky junction diode formed by applying the contact hole according to the first embodiment of the present invention.
【００６１】図３を参照して、ｐ型シリコン基板１の内
部に予めｎ+埋込層20を形成しておき、その上をｎ-エピ
タキシャル層21で覆い、素子領域を絶縁トレンチ19で囲
むことにより、他の素子との絶縁を行なっている。Referring to FIG. 3, an n + buried layer 20 is previously formed in the p-type silicon substrate 1, covered with an n − epitaxial layer 21, and an element region is surrounded by an insulating trench 19. As a result, it is insulated from other elements.
【００６２】ｎ-エピタキシャル層21内を貫くｎ+引き出
し層22、及びｎ+埋込層20でカソード側の低抵抗層を構
成し、カソード側の寄生抵抗を低減している。[0062] n - n + contact layer 22 through the epitaxial layer 21, and n + buried layer 20 constitutes a cathode side of the low-resistance layer, thereby reducing the parasitic resistance of the cathode side.
【００６３】基板表面を覆う酸化シリコン膜２、窒化シ
リコン膜４、及び酸化シリコン膜12からなる３層絶縁膜
を貫いて、ｎ+引き出し層22、及びｎ-エピタキシャル層
21に達する２個のコンタクトホールが形成され、それぞ
れ、バリアメタル15、メタルプラグ17、配線メタル18か
ら成るカソード電極28及びアノード電極27に接続されて
いる。The n + lead layer 22 and the n − epitaxial layer are penetrated through the three-layer insulating film composed of the silicon oxide film 2, the silicon nitride film 4, and the silicon oxide film 12 covering the substrate surface.
Two contact holes reaching 21 are formed and connected to the cathode electrode 28 and the anode electrode 27, which are composed of the barrier metal 15, the metal plug 17, and the wiring metal 18, respectively.
【００６４】バリアメタル15とｎ+引き出し層22の界
面、及びバリアメタル15とｎ-エピタキシャル層21の界
面は、共にシリサイド化されているが、高濃度にｎ型不
純物が添加されているｎ+引き出し層22の界面がオーミ
ック接合25を形成しているのに対し、低濃度のｎ-エピ
タキシャル層21の界面はショットキー接合23を形成して
いる。The interface between the barrier metal 15 and the n + lead layer 22 and the interface between the barrier metal 15 and the n − epitaxial layer 21 are both silicided, but n + with a high concentration of n-type impurities added. The interface of the lead layer 22 forms an ohmic junction 25, while the interface of the low concentration n − epitaxial layer 21 forms a Schottky junction 23.
【００６５】両コンタクトは同時に形成されるため、と
もに本発明の実施形態の特徴とされる酸化シリコン側壁
14が形成されているが、ショットキー接合の方がイオン
衝撃による損傷に対して敏感であるため、ドライエッチ
ングの際にコンタクトホールの底に残す酸化シリコン膜
の残膜の膜厚（酸化シリコン側壁14の下の酸化シリコン
膜２の膜厚に相当）は、ショットキー接合の特性を劣化
させないように、100〜3000オングストローム（10〜300
nm）程度に設定しておくことが必要とされる。Since both contacts are formed at the same time, both contacts are characterized by the feature of the embodiment of the present invention, that is, the silicon oxide sidewall.
14 is formed, but since the Schottky junction is more sensitive to damage due to ion bombardment, the thickness of the remaining silicon oxide film left on the bottom of the contact hole during dry etching (silicon oxide sidewall (Corresponding to the thickness of the silicon oxide film 2 under 14) is 100 to 3000 angstrom (10 to 300 angstrom) so as not to deteriorate the characteristics of the Schottky junction.
It is necessary to set to about (nm).
【００６６】図４は、本発明の第３の実施形態として、
上記第１の実施形態に係るコンタクトホールを適用して
成るｐ−ｎ接合型ダイオードの構成例を示す半導体チッ
プの縦断面図である。FIG. 4 shows a third embodiment of the present invention.
FIG. 3 is a vertical cross-sectional view of a semiconductor chip showing a configuration example of a pn junction type diode formed by applying the contact hole according to the first embodiment.
【００６７】図４を参照して、カソード側の構造は図３
に示したショットキー接合型ダイオードと全く同一であ
る。Referring to FIG. 4, the structure on the cathode side is shown in FIG.
It is exactly the same as the Schottky junction type diode shown in FIG.
【００６８】ｐ−ｎ接合型ダイオードの場合、アノード
側にｐ型層26で形成され、ｎ-エピタキシャル層21との
間にｐ−ｎ接合24を形成している。このｐ−ｎ接合の直
上にアノード電極27に接続するコンタクトホールが形成
されており、このコンタクトホール形成時のドライエッ
チングのダメージにより、ｐ−ｎ接合の特性を劣化させ
ないように、ドライエッチングでコンタクト底に残す酸
化シリコン膜２の残膜の膜厚を設定しておく必要があ
る。In the case of a pn junction type diode, a p type layer 26 is formed on the anode side, and a pn junction 24 is formed between it and the n − epitaxial layer 21. A contact hole connecting to the anode electrode 27 is formed immediately above the pn junction, and the contact is dry-etched so as not to deteriorate the characteristics of the pn junction due to damage of the dry etching at the time of forming the contact hole. It is necessary to set the film thickness of the remaining film of the silicon oxide film 2 left on the bottom.
【００６９】一般に、ドライエッチングによるダメージ
層は、シリコン基板１の極表面に形成されるため、コン
タクト開口面に接合が形成されるショットキー接合型ダ
イオードと比べ、コンタクト開口面より500〜5000オン
グストローム程度深い位置に接合が形成されるｐ−ｎ接
合型ダイオードの方が、ドライエッチングによるダメー
ジの影響は小さい。In general, since the damage layer due to dry etching is formed on the extreme surface of the silicon substrate 1, compared with a Schottky junction type diode in which a junction is formed on the contact opening surface, about 500 to 5000 angstroms from the contact opening surface. A pn junction type diode in which a junction is formed at a deep position is less affected by damage due to dry etching.
【００７０】このため、ドライエッチングでコンタクト
ホールの底に残す酸化シリコン膜２の膜厚を10〜1000オ
ングストローム（１〜100nm）と薄くすることができ
る。従って、ウェットエッチングにおけるエッチング量
を小さくすることができるため、ウェットエッチングの
サイドエッチによるコンタクトサイズの変動を小さく抑
えることができる。Therefore, the thickness of the silicon oxide film 2 left on the bottom of the contact hole by dry etching can be reduced to 10 to 1000 angstroms (1 to 100 nm). Therefore, since the etching amount in the wet etching can be reduced, it is possible to suppress the fluctuation of the contact size due to the side etching of the wet etching.
【００７１】但し、同一シリコン基板上にショットキー
接合ダイオードとｐ−ｎ接合ダイオードが形成され、同
時にコンタクトホールを開口する場合、ショットキー接
合へのダメージを考慮して条件を設定しておく必要があ
る。However, when a Schottky junction diode and a pn junction diode are formed on the same silicon substrate and a contact hole is opened at the same time, it is necessary to set the conditions in consideration of damage to the Schottky junction. is there.
【００７２】本発明は別の実施形態として、互いに深さ
の異なる複数のコンタクトホールを同時に開口すること
も可能とする。As another embodiment of the present invention, a plurality of contact holes having different depths can be simultaneously opened.
【００７３】図５は、本発明の第４の実施形態として、
深さの異なる複数のコンタクトホールを有するバイポー
ラトランジスタに、上記第１の実施形態を適用した構成
の一例を示す半導体チップの縦断面図である。FIG. 5 shows a fourth embodiment of the present invention.
FIG. 6 is a vertical cross-sectional view of a semiconductor chip showing an example of a configuration in which the first embodiment is applied to a bipolar transistor having a plurality of contact holes with different depths.
【００７４】図５を参照して、ベース及びエミッタは、
図６及び図７に示した形成方法で形成されている。素子
間絶縁、及びコレクタ部は、図３に示したショットキー
接合型ダイオードのカソード部と同じ構造になってい
る。Referring to FIG. 5, the base and emitter are
It is formed by the forming method shown in FIGS. 6 and 7. The element isolation and the collector section have the same structure as the cathode section of the Schottky junction type diode shown in FIG.
【００７５】コレクタ電極30が形成されるコンタクトホ
ールは、酸化シリコン膜12、窒化シリコン膜４、及び酸
化シリコン膜２を貫いて開口されｎ+引き出し層22表面
に達している。このように、コレクタ部におけるコンタ
クトホールはｎ-エピタキシャル層21（ｎ+引き出し層2
2）の表面まで達しているのに対し、ベース電極31及び
エミッタ電極32のコンタクトホールは、それぞれ、酸化
シリコン膜12及び窒化シリコン膜４を貫いてｐ+ポリシ
リコン３に、酸化シリコン膜12を貫いてｎ+ポリシリコ
ン10に達する浅いコンタクトホールになっている。The contact hole in which the collector electrode 30 is formed is opened through the silicon oxide film 12, the silicon nitride film 4 and the silicon oxide film 2 and reaches the surface of the n + lead layer 22. As described above, the contact hole in the collector portion is formed by the n − epitaxial layer 21 (n + lead layer 2
2) reaches the surface, the contact holes of the base electrode 31 and the emitter electrode 32 penetrate the silicon oxide film 12 and the silicon nitride film 4, respectively, and reach the p + polysilicon 3 and the silicon oxide film 12 respectively. It is a shallow contact hole that penetrates and reaches the n + polysilicon 10.
【００７６】このため、この構造のバイポーラトランジ
スタと、図２に示したショットキー接合型ダイオードを
同一シリコン基板上に形成し、本発明の上記実施形態に
従いコンタクトホールを同時に開口した場合、コレクタ
部においては、ショットキー接合型ダイオードと同様に
コンタクト面をウェットエッチングで露出させることが
できるが、コンタクトホールの浅いベース及びエミッタ
部はドライエッチングのみでコンタクト面が露出するこ
とになる。Therefore, when the bipolar transistor having this structure and the Schottky junction type diode shown in FIG. 2 are formed on the same silicon substrate and contact holes are simultaneously opened according to the above-described embodiment of the present invention, the collector portion is formed. As in the Schottky junction type diode, the contact surface can be exposed by wet etching, but the contact surface is exposed only by dry etching in the base and emitter portions where the contact hole is shallow.
【００７７】但し、これらベース部及びエミッタ部のコ
ンタクト面はｐ+ポリシリコン３及びｎ+ポリシリコン10
であり、ドライエッチングのダメージの問題は考慮する
必要はない。むしろ、このようなコンタクトホールの深
さが異なる場合に問題となるのは、エッチングの選択性
である。However, the contact surfaces of the base portion and the emitter portion are p + polysilicon 3 and n + polysilicon 10 respectively.
Therefore, it is not necessary to consider the problem of dry etching damage. Rather, when the depth of such contact holes is different, the problem is etching selectivity.
【００７８】異方性の強いドライエッチングの場合、選
択性が小さくなる傾向があり、オーバエッチングにより
ポリシリコンのコンタクト面が削られ、このためコンタ
クト部のポリシリコンの膜厚が薄くなり、コンタクト抵
抗を増加させるという問題がある。In the case of dry etching having a strong anisotropy, the selectivity tends to be small, and the contact surface of polysilicon is shaved by overetching, so that the film thickness of polysilicon in the contact portion is reduced and the contact resistance is reduced. There is a problem of increasing.
【００７９】このようなドライエッチングのみで最も深
いコレクタ部をエッチングした場合には、ベース電極31
部は酸化シリコン膜２のエッチング分、エミッタ電極32
部は酸化シリコン膜２及び窒化シリコン膜９のエッチン
グ分が余分にドライエッチング雰囲気に晒されることに
なる。When the deepest collector portion is etched only by such dry etching, the base electrode 31
The part corresponds to the etching of the silicon oxide film 2 and the emitter electrode 32.
The portions of the silicon oxide film 2 and the silicon nitride film 9 that are etched are additionally exposed to the dry etching atmosphere.
【００８０】また、通常シリコン基板面内のエッチング
レートのバラツキや層間膜の膜厚バラツキを考慮して追
加されるオーバーエッチングもこれに追加される。In addition, overetching which is usually added in consideration of variations in etching rate within the surface of the silicon substrate and variations in film thickness of the interlayer film is also added.
【００８１】本発明の実施形態においては、ドライエッ
チングを酸化シリコン膜２の途中までしか行なわないた
め、コンタクトホール底部に残す酸化シリコン膜のエッ
チング分と通常のオーバーエッチング分だけ、ポリシリ
コン表面がドライエッチング雰囲気に晒される時間を短
くできる。In the embodiment of the present invention, since the dry etching is performed only halfway through the silicon oxide film 2, the polysilicon surface is dried by the etching amount of the silicon oxide film left at the bottom of the contact hole and the normal over etching amount. The exposure time to the etching atmosphere can be shortened.
【００８２】このため、本発明の実施形態は、ドライエ
ッチングのみでコンタクトホールを開口する場合に比
べ、深さの異なるコンタクトホールを同時に開口する場
合に発生する問題を軽減することができる。Therefore, the embodiment of the present invention can alleviate the problem that occurs when the contact holes having different depths are simultaneously opened, as compared with the case where the contact holes are opened only by dry etching.
【００８３】図５に示した本発明の実施形態において
は、層間膜の最上層に酸化シリコン膜12が用いられてい
るが、メタル配線直下の層間膜には配線の段切れ防止の
ために、平坦化に有効なリフロー性の高いＢＰＳＧ（Bo
rophosphosilicate glass）膜等がよく用いられる。ま
た、高性能性に優れたバイポーラトランジスタでは、浅
い接合を制御よく形成することを目的として、ｎ+ポリ
シリコン10からなるｎ型不純物を拡散させてエミッタ11
を形成するための熱処理を施す際に、コンタクトホール
を開口した後にトランジスタ特性をモニタしながら行な
うという方法が用いられる。その際、層間膜の最上層が
ＢＰＳＧ膜で形成されていると、エミッタ形成の際の熱
処理でＢＰＳＧ膜がリフローされ、コンタクトホール内
へオーバーハング状に突出することがある。In the embodiment of the present invention shown in FIG. 5, the silicon oxide film 12 is used as the uppermost layer of the interlayer film. However, in order to prevent disconnection of the wiring in the interlayer film immediately below the metal wiring, Highly reflowable BPSG (Bo
A film such as rophosphosilicate glass) is often used. In addition, in a bipolar transistor having high performance, an n-type impurity made of n + polysilicon 10 is diffused for the purpose of forming a shallow junction with good control.
A method of performing a heat treatment for forming a transistor while monitoring a transistor characteristic after opening a contact hole is used. At that time, if the uppermost layer of the interlayer film is formed of the BPSG film, the BPSG film may be reflowed by the heat treatment during the formation of the emitter and may protrude into the contact hole in an overhang shape.
【００８４】しかしながら、本発明の上記実施形態によ
れば、コンタクトホール側面に酸化シリコン側壁14が形
成されているため、コンタクトホール内へのＢＰＳＧの
突出が起こらず、バリアメタル15を良好なカバレッジで
形成することができる。However, according to the above-described embodiment of the present invention, since the silicon oxide side wall 14 is formed on the side surface of the contact hole, the BPSG does not protrude into the contact hole and the barrier metal 15 is covered with good coverage. Can be formed.
【００８５】以上、本発明を上記実施形態に即して説明
したが、本発明は上記形態にのみ限定されず、本発明の
原理・精神に基づく全ての形態及び変形を含む。Although the present invention has been described with reference to the above embodiment, the present invention is not limited to the above embodiment and includes all forms and modifications based on the principle and spirit of the present invention.
【００８６】[0086]
【発明の効果】以上説明したように、本発明によれば、
多層層間絶縁膜にコンタクトホールを開口する際に、
異方性のドライエッチングによりその多層層間絶縁膜を
構成する最下層の絶縁膜を10〜3000オングストローム残
すように開口した後、最下層の絶縁膜と同種の絶縁膜
を堆積させ、再度異方性のドライエッチングでコンタク
トホール底部に10〜3000オングストローム残してエッチ
バックすることによりコンタクトホール側面を絶縁膜側
壁で覆い、更にコンタクトホール底部の絶縁膜をウェ
ットエッチングにより除去して形成するようにしたこと
により、コンタクトホール直下にドライエッチングによ
るダメージを与えることなく良好な接合特性を有する半
導体素子の形成を可能にしている。As described above, according to the present invention,
When opening a contact hole in the multilayer interlayer insulation film,
Anisotropic dry etching is used to open the bottom insulating film that makes up the multi-layered interlayer insulating film so as to leave 10 to 3000 angstroms, and then deposit the same kind of insulating film as the lowermost insulating film, and then anisotropy again. By dry etching, the side surface of the contact hole is covered with the insulating film side wall by etching back leaving 10 to 3000 angstroms at the bottom of the contact hole, and the insulating film at the bottom of the contact hole is removed by wet etching. In this way, it is possible to form a semiconductor element having good junction characteristics directly under the contact hole without being damaged by dry etching.
【００８７】また、本発明によれば、コンタクトホール
は、ホール側面が多層層間絶縁膜の最下層と同種の絶縁
膜側壁で覆われているため、多層層間絶縁膜を構成する
絶縁膜のエッチレート差や、リフロー性の相違に起因し
た凹凸がコンタクトホール側面に形成されず、コンタク
トホール内のバリアメタルのカバレッジを良好なものと
し、デバイスの信頼性の低下を回避するという効果を有
する。Further, according to the present invention, since the side surface of the contact hole is covered with the side wall of the same kind of insulating film as the lowermost layer of the multilayer interlayer insulating film, the etching rate of the insulating film forming the multilayer interlayer insulating film is increased. Differences and irregularities due to differences in reflowability are not formed on the side surfaces of the contact holes, and the coverage of the barrier metal in the contact holes is improved, which has the effect of avoiding deterioration of device reliability.
【００８８】更に、本発明によれば、ドライエッチング
とウェットエッチングの２段階エッチングにより、深さ
の異なる複数のコンタクトホールを開口する際にドライ
エッチングの選択性に起因して生じる問題を軽減するこ
ともできる。Further, according to the present invention, the two-step etching of dry etching and wet etching reduces the problem caused by the selectivity of dry etching when opening a plurality of contact holes having different depths. You can also
【図１】本発明の一実施形態に係る製造方法を説明する
ために主要な製造工程を工程順に模式的に示した半導体
チップの縦断面図である。FIG. 1 is a vertical cross-sectional view of a semiconductor chip schematically showing main manufacturing steps in order of steps for explaining a manufacturing method according to an embodiment of the present invention.
【図２】本発明の一実施形態に係る製造方法を説明する
ために工程順に模式的に示した半導体チップの縦断面図
である。FIG. 2 is a vertical cross-sectional view of a semiconductor chip schematically shown in the order of steps for explaining a manufacturing method according to an embodiment of the present invention.
【図３】本発明の第２の実施形態に係る半導体チップの
構成を説明するための縦断面図である。FIG. 3 is a vertical sectional view for explaining a configuration of a semiconductor chip according to a second embodiment of the present invention.
【図４】本発明の第３の実施形態に係る半導体チップの
構成を説明するための縦断面図である。FIG. 4 is a vertical sectional view for explaining the configuration of a semiconductor chip according to a third embodiment of the present invention.
【図５】本発明の第４の実施形態に係る半導体チップの
構成を説明するための縦断面図である。FIG. 5 is a vertical sectional view for explaining the configuration of a semiconductor chip according to a fourth embodiment of the present invention.
【図６】多層層間絶縁膜を有するバイポーラトトランジ
スタの電極（ベース及びエミッタ）形成方法を説明する
ために主要製造工程を工程順に示した半導体チップの縦
断面図である。FIG. 6 is a vertical cross-sectional view of a semiconductor chip showing main manufacturing steps in order of steps for explaining a method of forming electrodes (base and emitter) of a bipolar transistor having a multilayer interlayer insulating film.
【図７】多層層間絶縁膜を有するバイポーラトトランジ
スタの電極（ベース及びエミッタ）形成方法を説明する
ために主要製造工程を工程順に示した半導体チップの縦
断面図である。FIG. 7 is a vertical cross-sectional view of a semiconductor chip showing main manufacturing steps in order of steps for explaining a method of forming electrodes (base and emitter) of a bipolar transistor having a multilayer interlayer insulating film.
【図８】多層構造の層間膜に対し、従来のドライエッチ
ングとウェットエッチングの併用法でコンタクトを開口
した場合の問題点を説明するために、製造工程順に模式
的に示した半導体チップの縦断面図である。FIG. 8 is a vertical cross-sectional view of a semiconductor chip schematically shown in the order of manufacturing steps in order to explain problems when a contact is opened in a multilayer structure interlayer film by a conventional combined method of dry etching and wet etching. It is a figure.
【図９】多層構造の層間膜に対し、従来のドライエッチ
ングとウェットエッチングの併用法でコンタクトを開口
した場合の問題点を説明するために、製造工程順に模式
的に示した半導体チップの縦断面図である。FIG. 9 is a vertical cross-sectional view of a semiconductor chip schematically shown in the order of manufacturing steps in order to explain problems when a contact is opened in a multilayer structure interlayer film by a conventional combined dry etching and wet etching method. It is a figure.
１ シリコン基板 ２ 酸化シリコン膜 ３ ｐ+ポリシリコン ４ 窒化シリコン膜 ５ フォトレジスト ６ ポリシリコン ７ グラフトベース ８ 真性ベース ９ 酸化シリコン側壁 10 ｎ+ポリシリコン 11 エミッタ 12 酸化シリコン膜 13 フォトレジスト 14 酸化シリコン側壁 15 バリアメタル 16 コンタクト周辺部 17 メタルプラグ 18 配線メタル 19 絶縁トレンチ 20 ｎ+埋込層 21 ｎ-エピタキシャル層 22 ｎ+引き出し層 23 ショットキー接合 24 ｐ−ｎ接合 25 オーミック接合 27 アノード電極 28 カソード電極 30 コレクタ電極 31 ベース電極 32 エミッタ電極1 Silicon Substrate 2 Silicon Oxide Film 3 p + Polysilicon 4 Silicon Nitride Film 5 Photoresist 6 Polysilicon 7 Graft Base 8 Intrinsic Base 9 Silicon Oxide Sidewall 10 n + Polysilicon 11 Emitter 12 Silicon Oxide Film 13 Photoresist 14 Silicon Oxide Sidewall 15 Barrier metal 16 Contact periphery 17 Metal plug 18 Wiring metal 19 Insulation trench 20 n + Buried layer 21 n - Epitaxial layer 22 n + Lead-out layer 23 Schottky junction 24 pn junction 25 Ohmic junction 27 Anode electrode 28 Cathode electrode 30 Collector electrode 31 Base electrode 32 Emitter electrode
Claims (11)
開口したコンタクトホールの側面に、前記多層絶縁膜の
最下層を構成する絶縁膜の一部又は全部を除き前記多層
絶縁膜を覆う絶縁膜側壁を備えたことを特徴とする半導
体装置。1. A multilayer insulating film is formed on a side surface of a contact hole opened in a multilayer insulating film formed by laminating a plurality of insulating films, excluding a part or all of an insulating film forming a lowermost layer of the multilayer insulating film. A semiconductor device comprising an insulating film side wall for covering.
を構成する絶縁膜と同種の絶縁膜からなることを特徴と
する請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the side wall of the insulating film is made of an insulating film of the same kind as the insulating film forming the lowermost layer of the multilayer insulating film.
積層してなる多層絶縁膜を有し、前記多層絶縁膜を貫き
前記半導体基板に達するコンタクトホールが開口されて
なる半導体装置において、 前記コンタクトホールの側面部のうち、前記多層絶縁膜
の最下層を構成する第一の絶縁膜の一部又は全部を除い
た部分が前記第一の絶縁膜と同種の絶縁膜から成る絶縁
膜側壁で覆われていることを特徴とする半導体装置。3. A semiconductor device having a multi-layer insulating film formed by laminating a plurality of two or more types of insulating films on a semiconductor substrate, wherein a contact hole penetrating the multi-layer insulating film and reaching the semiconductor substrate is opened. An insulating film formed of the same kind of insulating film as the first insulating film except a part or all of the first insulating film forming the lowermost layer of the multilayer insulating film in the side surface of the contact hole. A semiconductor device characterized by being covered with a side wall.
積層してなる多層絶縁膜を有し、前記多層絶縁膜を前記
半導体基板に達するように開口してなるコンタクトホー
ルの側面が、前記多層絶縁膜の最下層を構成し予め定め
た所定の膜厚にまで厚さが削減されてなる肩部を有する
第一の絶縁膜と、前記第一の絶縁膜と同種の絶縁膜から
なり前記第一の絶縁膜の前記肩部の上に前記多層絶縁膜
の開口内壁を覆うように形成された第二の絶縁膜からな
る側壁と、を備えたことを特徴とする半導体装置。4. A contact hole formed by laminating a plurality of insulating films of two or more kinds on a semiconductor substrate, wherein a side surface of a contact hole formed so as to reach the semiconductor substrate has a side surface. A first insulating film that forms a lowermost layer of the multilayer insulating film and has a shoulder portion whose thickness is reduced to a predetermined thickness, and an insulating film of the same kind as the first insulating film. And a side wall made of a second insulating film formed on the shoulder of the first insulating film so as to cover the inner wall of the opening of the multilayer insulating film.
り、前記第一の絶縁膜の一部又は全部の厚さが略１〜30
0nmの範囲にあることを特徴とする請求項３又は４記載
の半導体装置。5. The first insulating film is made of a silicon oxide film, and the thickness of a part or all of the first insulating film is approximately 1 to 30.
The semiconductor device according to claim 3, wherein the semiconductor device is in the range of 0 nm.
合が形成されていることを特徴とする請求項３又は４記
載の半導体装置。6. The semiconductor device according to claim 3, wherein a Schottky junction is formed in the contact hole.
形成されていることを特徴とする請求項３又は４記載の
半導体装置。7. The semiconductor device according to claim 3, wherein a pn junction is formed immediately below the contact hole.
絶縁膜に開口したコンタクトホールの側面に、前記多層
絶縁膜の最下層を構成する絶縁膜の一部又は全部を除
き、前記多層絶縁膜を覆うように絶縁膜側壁を形成した
後、ウエットエッチングにより前記コンタクトホールの
底部まで開口することを特徴とする半導体装置の製造方
法。8. A contact hole formed in a multilayer insulating film formed by laminating a plurality of insulating films, the contact hole having a side surface thereof, the insulating film constituting a lowermost layer of the multilayer insulating film except a part or all of the insulating film. A method of manufacturing a semiconductor device, comprising forming an insulating film side wall so as to cover the multilayer insulating film, and then performing wet etching to open the bottom of the contact hole.
数層積層して形成されて成る多層絶縁膜を、所望の位置
が開口されたフォトレジストパターンをマスクとしてド
ライエッチングにより、前記多層絶縁膜の最下層を構成
する第一の絶縁膜の膜厚の一部または全部を残してエッ
チングして開口部を形成する工程と、 (b)前記フォトレジストパターンを除去した後にＣＶＤ
法で前記第一の絶縁膜と同種の第二の絶縁膜を形成する
工程と、 (c)前記第一の絶縁膜の残りの部分の一部又は全部を残
し前記第二の絶縁膜の一部又は全部をドライエッチング
でエッチバックして前記第二の絶縁膜からなる絶縁膜側
壁を前記開口部に形成する工程と、 (d)前記開口部における前記第一の絶縁膜の残りの部分
全部と前記絶縁膜側壁の一部とをウェットエッチングに
より除去する工程と、 を含むことを特徴とする半導体装置の製造方法。9. (a) A multilayer insulating film formed by laminating a plurality of insulating films of two or more kinds on a semiconductor substrate is dry-etched by using a photoresist pattern having openings at desired positions as a mask, A step of forming an opening by etching while leaving a part or all of the film thickness of the first insulating film forming the lowermost layer of the multilayer insulating film; and (b) CVD after removing the photoresist pattern.
A step of forming a second insulating film of the same type as the first insulating film by a method, and (c) leaving a part or all of the remaining portion of the first insulating film Part or all of the insulating film is etched back by dry etching to form an insulating film sidewall made of the second insulating film in the opening, and (d) all the remaining part of the first insulating film in the opening. And a step of removing a part of the side wall of the insulating film by wet etching, the method of manufacturing a semiconductor device.
なり、前記第一の絶縁膜の残りの部分の一部又は全部の
厚さが略１〜300nmの範囲にあることを特徴とする請求
項９記載の半導体装置の製造方法。10. The first insulating film is made of a silicon oxide film, and the thickness of a part or the whole of the remaining portion of the first insulating film is in the range of approximately 1 to 300 nm. A method of manufacturing a semiconductor device according to claim 9.
グ終了後において前記開口部側面に凹凸が生じないよう
な膜厚に、前記工程(b)において前記第二の絶縁膜が堆
積されることを特徴とする請求項９記載の半導体装置の
製造方法。11. The second insulating film is deposited in the step (b) so as to have a film thickness such that unevenness does not occur on the side surface of the opening after the wet etching is finished in the step (d). The method for manufacturing a semiconductor device according to claim 9.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233342A JP2842328B2 (en) | 1995-08-18 | 1995-08-18 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP7233342A JP2842328B2 (en) | 1995-08-18 | 1995-08-18 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0963989A true JPH0963989A (en) | 1997-03-07 |
| JP2842328B2 JP2842328B2 (en) | 1999-01-06 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842328B2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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1995
- 1995-08-18 JP JP7233342A patent/JP2842328B2/en not_active Expired - Lifetime
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| JP2842328B2 (en) | 1999-01-06 |
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