JPH0963847A - Inductor element and fabrication thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明が属する技術分野】本発明は、インダクタ素子及
びその製造方法に関し、特に平面形成型のインダクタ素
子及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inductor element and a method for manufacturing the same, and more particularly to a planar formation type inductor element and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】ＭＭＩＣ（マイクロ波モノリシックＩ
Ｃ）等に用いられる従来のインダクタ素子としては、例
えば図８に示すように、スパイラル型のインダクタ素子
がある。図８（Ａ）は従来のインダクタ素子の平面図で
あり、図８（Ｂ）は図８（Ａ）のｘ−ｘ′線の断面を模
式的に示した図である。2. Description of the Related Art MMIC (Microwave Monolithic I
As a conventional inductor element used in C) or the like, there is a spiral inductor element as shown in FIG. 8, for example. FIG. 8 (A) is a plan view of a conventional inductor element, and FIG. 8 (B) is a view schematically showing a cross section taken along line xx ′ of FIG. 8 (A).
【０００３】図８を参照して、従来のインダクタンス素
子は、半導体基板11上に第１の絶縁層12を400nm程度の
膜厚で形成し、その上に第１の導体層13を700nm程度の
膜厚で形成する。Referring to FIG. 8, in a conventional inductance element, a first insulating layer 12 having a thickness of about 400 nm is formed on a semiconductor substrate 11, and a first conductor layer 13 having a thickness of about 700 nm is formed thereon. It is formed with a film thickness.
【０００４】さらに、第２の絶縁層14を1000nm程度の厚
さで形成した後、図６に示すように、第２の絶縁層14上
の凹凸を埋めるようにレジスト（平坦化レジスト）51を
塗布し、全面エッチングすることにより（図６（Ａ）参
照）、第２の絶縁層14の表面を平坦化した後（図６
（Ｂ）参照）、スルーホール16及び16′を形成する。Further, after forming the second insulating layer 14 with a thickness of about 1000 nm, as shown in FIG. 6, a resist (planarizing resist) 51 is filled so as to fill the irregularities on the second insulating layer 14. After the surface of the second insulating layer 14 is flattened by applying and etching the entire surface (see FIG. 6A) (FIG. 6A).
(See (B)), through holes 16 and 16 'are formed.
【０００５】その後、第２の導体層10をスパイラル形状
に厚さ２μm程度で形成して製造される。この時、第１
の導体層13と第２の導体層10はスルーホール16を介して
電気的に接続されている。Thereafter, the second conductor layer 10 is formed in a spiral shape with a thickness of about 2 μm to manufacture. At this time, the first
The conductor layer 13 and the second conductor layer 10 are electrically connected through the through hole 16.
【０００６】上記した従来のスパイラル型のインダクタ
ンス素子を実際の回路として用いる際には、スパイラル
の中心部から外部回路へ電気的接続をとることが必要と
されるが、図８に示す構成では、第１の導体層13を引き
出し線として２つのスルーホール16、16′により、第１
の導体層13と、第２の導体層10及び不図示の外部回路へ
つながる別の第２の導体層10′とがそれぞれ電気的に接
続されている。When the above-mentioned conventional spiral type inductance element is used as an actual circuit, it is necessary to make an electrical connection from the central portion of the spiral to an external circuit, but in the configuration shown in FIG. By using the first conductor layer 13 as a lead wire and the two through holes 16 and 16 ',
And the second conductor layer 10 and another second conductor layer 10 'connected to an external circuit (not shown) are electrically connected to each other.
【０００７】一方、図８に示す従来のインダクタンス素
子に対して、図９に示すように、スパイラルの中心から
外部回路への接続をとる引き出し線をエアブリッジ62に
て形成するようにした構成もある。なお、エアブリッジ
を用いたスパイラル型インダクタ素子の従来技術とし
て、例えば文献（徳光その他、“ＭＭＩＣ用Ｕ字形イン
ダクタの特性（Ｃ−83）”、1992年電子情報通信学会秋
季大会、2−421、1992年発行）には、インダクタ部を平
板形を折り畳んだ構造のＵ字型とし低抵抗のまま占有面
積を小型化する構成が提案されている。On the other hand, in addition to the conventional inductance element shown in FIG. 8, as shown in FIG. 9, a lead wire for connecting the center of the spiral to an external circuit is formed by an air bridge 62. is there. As a conventional technique of a spiral inductor element using an air bridge, see, for example, Tokumitsu et al., “Characteristics of U-shaped inductor for MMIC (C-83)”, 1992 Autumn Meeting of the Institute of Electronics, Information and Communication Engineers, 2-421, (Issued in 1992) proposes a configuration in which the inductor portion is U-shaped with a flat plate shape folded to reduce the occupied area while maintaining low resistance.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記従
来技術には下記記載の問題点がある。However, the above-mentioned prior art has the following problems.
【０００９】すなわち、第１の問題点は、図８に示すイ
ンダクタ素子において、引き出し線として用いる第１の
導体層13の抵抗率が大きく、インダクタ素子の伝送ロス
の増大を招いたり、直流的には電圧降下の増大を招いた
りするという欠点を有していることである。That is, the first problem is that, in the inductor element shown in FIG. 8, the resistivity of the first conductor layer 13 used as a lead wire is large, which causes an increase in the transmission loss of the inductor element or causes a DC loss. Has the drawback of increasing the voltage drop.
【００１０】この理由は、第１の導体層13の抵抗率を下
げるために、第１の導体層13の膜厚を厚くすると、前記
従来技術で述べた平坦化を行うために、第２の絶縁層14
を、図７に示すように厚く形成することが必要とされ
る。The reason for this is that if the film thickness of the first conductor layer 13 is increased in order to reduce the resistivity of the first conductor layer 13, the second conductor layer 13 is formed in order to perform the flattening described in the above-mentioned prior art. Insulation layer 14
Needs to be formed thick as shown in FIG.
【００１１】その際、ＣＶＤ装置等で厚い絶縁層を形成
すると第１の導体層13のパターン幅による第２の絶縁層
14の膜質の均一性を確保することが困難となり、前述の
エッチバックの際の第２の絶縁層14のエッチングレート
に差が生じ、平坦化を行なっても均一に平坦化されずに
断差が残るという不都合を生じる（図７（Ｂ）参照）。At that time, if a thick insulating layer is formed by a CVD apparatus or the like, the second insulating layer is formed by the pattern width of the first conductor layer 13.
It becomes difficult to secure the uniformity of the film quality of 14 and a difference occurs in the etching rate of the second insulating layer 14 at the time of the above-mentioned etch-back. Is left (see FIG. 7B).
【００１２】以上の理由で、図８に示す前記従来のイン
ダクタ素子においては、引き出し線部分を形成する第１
の導体層13は厚さを厚く形成できなかった。For the above reason, in the conventional inductor element shown in FIG. 8, the first lead line portion is formed.
The conductor layer 13 of No. could not be formed thick.
【００１３】また、図９に示す前記従来のインダクタ素
子は、図８に示す前記従来のインダクタ素子における引
き出し線部をエアブリッジ62で構成しているため、前述
のように引き出し線の抵抗率を大きくすることなく、ス
パイラル型のインダクタンス素子を構成することができ
る。Further, in the conventional inductor element shown in FIG. 9, since the lead wire portion of the conventional inductor element shown in FIG. 8 is formed by the air bridge 62, the resistivity of the lead wire is increased as described above. A spiral inductance element can be formed without increasing the size.
【００１４】しかるに、エアブリッジによる空中配線は
物理的外力により破損し易いという欠点がある。例えば
図９に示すような構造を有するインダクタ素子を含むＩ
Ｃチップをパッケージに実装する際に、平コレットを用
いた自動マウンタ等の組立設備を用いると、エアブリッ
ジの破損が組立時に発生する場合があり、このためＩＣ
チップの量産化に不都合であった。However, the aerial wiring by the air bridge has a drawback that it is easily damaged by a physical external force. For example, I including an inductor element having a structure as shown in FIG.
If an assembling equipment such as an automatic mounter using a flat collet is used when mounting the C chip on the package, the air bridge may be damaged during the assembly.
It was inconvenient for mass production of chips.
【００１５】従って、本発明の目的は、上記従来技術の
問題点を解消し、スパイラル型インダクタ素子の引き出
し線部の配線をエアブリッジ構成を用いることなく、ま
た製造工程における平坦化を劣化することなく、低抵抗
化を実現し大幅な性能改善を達成可能とするスパイラル
型インダクタ素子及びその製造方法を提供することにあ
る。Therefore, an object of the present invention is to solve the above-mentioned problems of the prior art, to use the air bridge structure for the wiring of the lead wire portion of the spiral type inductor element, and to deteriorate the flatness in the manufacturing process. It is another object of the present invention to provide a spiral type inductor element that can realize a low resistance and can achieve a significant performance improvement, and a manufacturing method thereof.
【００１６】[0016]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基板上に形成された溝部と、該溝
部の表面に形成された第１の絶縁層と、前記第１の絶縁
層で表面が覆われた溝部に形成された第１の導体層と、
前記第１の導体層上に形成された第２の絶縁層と、前記
第２の絶縁層上に形成された第２の導体層と、前記第１
の導体層と前記第２の導体層とを電気的に接続するスル
ーホールと、を有し、前記第２の導体層は所望のインダ
クタンス値を得るようにパターン形成されてインダクタ
部を構成し、前記第１の導体層が前記インダクタ部と外
部回路とを電気的に接続してなることを特徴とするイン
ダクタ素子を提供する。To achieve the above object, the present invention provides a groove formed on a semiconductor substrate, a first insulating layer formed on the surface of the groove, and the first insulating layer. A first conductor layer formed in a groove whose surface is covered with a layer,
A second insulating layer formed on the first conductive layer; a second conductive layer formed on the second insulating layer;
And a through hole electrically connecting the second conductor layer to the second conductor layer, wherein the second conductor layer is patterned to obtain a desired inductance value to form an inductor section, There is provided an inductor element, wherein the first conductor layer electrically connects the inductor section and an external circuit.
【００１７】本発明に係るインダクタ素子においては、
前記溝部に形成される前記第１の導体層が、所望のイン
ダクタンス値を得るようにパターン形成されて第２のイ
ンダクタ部を構成すると共に、前記第２の導体層からな
るインダクタ部を外部回路とを電気的に接続するように
構成してもよい。In the inductor element according to the present invention,
The first conductor layer formed in the groove is patterned to obtain a desired inductance value to form a second inductor portion, and the inductor portion formed of the second conductor layer is used as an external circuit. May be electrically connected.
【００１８】また、本発明に係るインダクタ素子におい
ては、前記第２の導体層をパターニングしてインダクタ
部を形成する代わりに、前記溝部に形成される前記第１
の導体層が所望のインダクタンス値を得るようにパター
ン形成するように構成してもよい。Further, in the inductor element according to the present invention, instead of patterning the second conductor layer to form the inductor section, the first section formed in the groove section is formed.
The conductor layer may be patterned so as to obtain a desired inductance value.
【００１９】そして、本発明は、(a)半導体基板に溝部
を形成する工程と、(b)少なくとも該溝部の表面を覆う
ように第１の絶縁層を形成する工程と、(c)前記溝部に
第１の導体層を形成する工程と、(d)少なくとも前記第
１の導体層を覆うように第２の絶縁層を形成する工程
と、(e)前記第２の絶縁層にスルーホールを形成する工
程と、(f)前記第２の絶縁層上及び前記スルーホールに
第２の導体層を形成する工程と、を含むインダクタ素子
の製造方法を提供する。Then, according to the present invention, (a) a step of forming a groove in the semiconductor substrate, (b) a step of forming a first insulating layer so as to cover at least the surface of the groove, and (c) the groove Forming a first conductor layer on the first insulating layer, (d) forming a second insulating layer so as to cover at least the first conductive layer, and (e) forming a through hole in the second insulating layer. There is provided a method of manufacturing an inductor element, which includes a step of forming the second conductor layer and a step of (f) forming a second conductor layer on the second insulating layer and in the through hole.
【００２０】[0020]
【作用】本発明のインダクタ素子においては、スパイラ
ル型インダクタの引き出し配線として用いる第１の導体
層は、半導体基板上に配設された溝部に埋め込まれるよ
うにして形成されているため、後工程における平坦化の
際の平坦性の悪化を招くことなく、第１の導体層の膜厚
を厚く形成することができる。このため、本発明によれ
ば、スパイラルインダクタ素子の引き出し配線の低抵抗
化を容易に提供することが可能となる。In the inductor element of the present invention, the first conductor layer used as the lead wiring of the spiral type inductor is formed so as to be embedded in the groove portion provided on the semiconductor substrate. The thickness of the first conductor layer can be increased without causing deterioration in flatness during flattening. Therefore, according to the present invention, it is possible to easily provide a low resistance of the lead wiring of the spiral inductor element.
【００２１】[0021]
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００２２】図１は本発明の第１の実施形態の構成を説
明するための図であり、図１（Ａ）は本発明の一実施形
態に係るインダクタ素子の平面図、図１（Ｂ）は図１
（Ａ）のｘ−ｘ′線の断面を示す図である。FIG. 1 is a diagram for explaining the configuration of the first embodiment of the present invention. FIG. 1 (A) is a plan view of an inductor element according to one embodiment of the present invention, and FIG. 1 (B). Figure 1
It is a figure which shows the cross section of the xx 'line of (A).
【００２３】図１を参照して、本実施形態に係るインダ
クタ素子は、半導体基板１上に形成された溝部８と、溝
部８に埋め込まれた状態で形成されている第１の導体層
３と、絶縁膜として形成された第１の絶縁層２及び第２
の絶縁層４と、第２の絶縁層４上に形成されスパイラル
型にパターニング形成された第２の導体層７と、スパイ
ラルの中心部にて第２の導体層７を第１の導体層３と電
気的に接続するためのスルーホール６と、を有してい
る。また、第１の導体層３は引き出し線としてスルーホ
ール６′により外部回路（不図示）へつながる第２の絶
縁層４上に形成された別の第２の導体層７′と電気的に
接続されている。Referring to FIG. 1, the inductor element according to the present embodiment includes a groove portion 8 formed on a semiconductor substrate 1 and a first conductor layer 3 formed in a state of being embedded in the groove portion 8. , A first insulating layer 2 and a second insulating layer formed as an insulating film
Of the insulating layer 4, the second conductor layer 7 formed on the second insulating layer 4 and patterned in a spiral shape, and the second conductor layer 7 at the center of the spiral. And a through hole 6 for electrically connecting with. Further, the first conductor layer 3 is electrically connected to another second conductor layer 7'formed on the second insulating layer 4 which is connected to an external circuit (not shown) by a through hole 6'as a lead wire. Has been done.
【００２４】図２（Ａ）から図３（Ｆ）は、本実施形態
に係るインダクタ素子の製造工程を工程順に説明するた
めの断面図である。図２及び図３を参照して本実施形態
に係るインダクタ素子の製造方法を以下に説明する。2 (A) to 3 (F) are sectional views for explaining the manufacturing process of the inductor element according to the present embodiment in order of process. A method of manufacturing the inductor element according to the present embodiment will be described below with reference to FIGS. 2 and 3.
【００２５】まず、半導体基板１に幅５μm、深さ２μm
程度の溝部８をドライエッチング法等で形成し、その後
ＣＶＤ等の方法でＳｉＯ2膜等の第１の絶縁層２を約300
nmの膜厚で形成する。さらに、その上にスパッタリング
法等によりメッキパス21をＴｉ150nm、Ｐｔ50nm、Ａｕ2
00nm程度の厚さで形成する（図２（Ａ）参照）。First, the semiconductor substrate 1 has a width of 5 μm and a depth of 2 μm.
The groove portion 8 is formed by a dry etching method or the like, and then the first insulating layer 2 such as a SiO 2 film is formed by a method such as CVD to about 300.
It is formed with a film thickness of nm. In addition, a plating path 21 is formed on top of this by a sputtering method such as Ti150nm, Pt50nm, Au2.
It is formed with a thickness of about 00 nm (see FIG. 2A).
【００２６】次に、フォトレジスト23をパターニング形
成してメッキ法等の方法でＡｕ24を厚さ２μm程度で形
成する（図２（Ｂ）参照）。Next, a photoresist 23 is formed by patterning and Au 24 is formed to a thickness of about 2 μm by a method such as a plating method (see FIG. 2B).
【００２７】次に、フォトレジスト23を除去し、スパッ
タリング法等でＴｉＮ25を約25nmの厚さで形成し、その
後フォトレジスト26をパターニング形成する（図２
（Ｃ）参照）。Next, the photoresist 23 is removed, TiN 25 is formed to a thickness of about 25 nm by a sputtering method or the like, and then the photoresist 26 is patterned (FIG. 2).
(C)).
【００２８】次に、イオンミリング法等により、フォト
レジスト26で被覆されている領域以外のＴｉＮ25及びメ
ッキパス21を除去したうえで、全面にスパッタリング法
等により導体層27をＷＳｉ200nm、ＴｉＮ100nm、Ｐｔ15
nm、Ａｕ400nm程度の厚さで形成する。その後、フォト
レジスト28をパターニング形成する（図３（Ｄ）参
照）。Next, the TiN 25 and the plating path 21 other than the region covered with the photoresist 26 are removed by the ion milling method or the like, and then the conductor layer 27 is formed on the entire surface by the sputtering method or the like with WSi 200 nm, TiN 100 nm and Pt 15.
nm, Au is formed with a thickness of about 400 nm. After that, a photoresist 28 is formed by patterning (see FIG. 3D).
【００２９】次に、イオンミリング法等によりフォトレ
ジスト28で被覆されている箇所以外の導体層27を除去し
た後、ＣＶＤ法等にてＳｉＯ2等の第２の絶縁層４を約
１μmの厚さで形成し、ＳＯＧ（スピンオングラス）又
はフォトレジスト法を用いたエッチバック法等で平坦化
を施す。さらに、ドライエッチング法等でスルーホール
６を形成した後に、メッキパス30をＴｉ100nm、Ｐｔ50n
m、Ａｕ200nm程度の厚さでスパッタリング法等にて形成
する。その後、フォトレジスト29をパターニング形成す
る（図３（Ｅ）参照）。Next, after removing the conductor layer 27 other than the portion covered with the photoresist 28 by the ion milling method or the like, the second insulating layer 4 such as SiO 2 having a thickness of about 1 μm is formed by the CVD method or the like. And is flattened by an etch back method using SOG (spin on glass) or a photoresist method. Further, after forming the through hole 6 by a dry etching method or the like, the plating path 30 is set to Ti100nm, Pt50n.
The thickness of m and Au is about 200 nm and is formed by a sputtering method or the like. After that, a photoresist 29 is formed by patterning (see FIG. 3E).
【００３０】最後に、メッキ法等によりＡｕ31を約２μ
mの厚さで形成し、フォトレジスト29を除去してからＡ
ｕ31をマスクにイオンミリング法等でメッキパス30の不
要部を除去する（図３（Ｆ）参照）。Finally, about 31 μm of Au31 is added by the plating method or the like.
Formed to a thickness of m, and after removing the photoresist 29,
Using u31 as a mask, an unnecessary portion of the plating path 30 is removed by an ion milling method or the like (see FIG. 3F).
【００３１】上記のように構成した本実施形態に係るス
パイラル型インダクタ素子においては、スパイラルの中
心から外部回路へ電気的接続をとるための第１の導体層
３を埋め込み配線で形成したことにより、製造工程中の
平坦化加工性を悪化することなく厚く形成できる。この
ため、引き出し配線（第１の導体層３）を低抵抗に構成
して回路の高周波伝送ロス等の特性を改善することがで
きる。In the spiral inductor element according to the present embodiment configured as described above, since the first conductor layer 3 for electrically connecting the center of the spiral to the external circuit is formed by the embedded wiring, It can be formed thick without deteriorating the flattening processability during the manufacturing process. Therefore, it is possible to improve the characteristics such as high frequency transmission loss of the circuit by configuring the lead wiring (first conductor layer 3) to have a low resistance.
【００３２】例えば図１に示す本実施形態に係るインダ
クタ素子において、スパイラルの一辺（Ｄ）が100μm、
スパイラルの導体幅（ｐ）及びスペース幅（ｑ）がｐ＝
ｑ＝10μmとして、引き出し配線部（第１の導体層３）
を幅10μm、長さ70μmで構成したとすると、インダクタ
ンス値Ｌは約0.4nＨ、抵抗値Ｒは約0.7Ωとなる。For example, in the inductor element according to the present embodiment shown in FIG. 1, one side (D) of the spiral is 100 μm,
The spiral conductor width (p) and space width (q) are p =
With q = 10 μm, the lead-out wiring section (first conductor layer 3)
If the width is 10 μm and the length is 70 μm, the inductance value L is about 0.4 nH and the resistance value R is about 0.7Ω.
【００３３】一方、同じ平面寸法のインダクタンス素子
を従来例として説明した構造に従い構成すると、インダ
クタンス値Ｌは約0.4nＨ、抵抗値Ｒは1.0Ωになる。On the other hand, when the inductance elements having the same plane size are constructed according to the structure described as the conventional example, the inductance value L is about 0.4 nH and the resistance value R is 1.0 Ω.
【００３４】従って、従来技術に対し、本実施形態に係
るインダクタ素子は抵抗成分を約30％も低減することが
可能である。Therefore, the inductor element according to the present embodiment can reduce the resistance component by about 30% as compared with the conventional technique.
【００３５】このことをインダクタ素子のＱ値で示せ
ば、例えば周波数ｆ＝2.5ＧＨzにおいて本実施形態に係
るインダクタ素子では、Ｑ＝２πｆ・Ｌ／Ｒ＝6.28／0.
7、すなわち約9.0であるのに対し、従来例のインダクタ
素子では、Ｑ＝２πｆ・Ｌ／Ｒ＝6.28／1.0、すなわち
約6.3とされ、本実施形態の構造に従えば、Ｑ値を従来
例よりも約1.4倍にすることができる。If this is shown by the Q value of the inductor element, for example, in the inductor element according to this embodiment at a frequency f = 2.5 GHz, Q = 2πf · L / R = 6.28 / 0.
7, that is, about 9.0, whereas in the inductor element of the conventional example, Q = 2πf · L / R = 6.28 / 1.0, that is, about 6.3. According to the structure of this embodiment, the Q value is Can be about 1.4 times more than.
【００３６】本実施形態に係るスパイラル型インダクタ
素子においては、スパイラル中心部から他の回路へ接続
するための引き出し配線を形成する第１の導体層３を半
導体基板１に埋め込むようにしたことにより、平坦化に
影響なく引き出し配線を厚く形成することが可能とさ
れ、スパイラル型インダクタ素子の配線抵抗を低抵抗化
し、インダクタ素子の抵抗損失を低減し、Ｑ値の低下を
抑止している（従来例よりも増大させている）。In the spiral inductor element according to the present embodiment, the first conductor layer 3 forming the lead wiring for connecting the spiral center portion to another circuit is embedded in the semiconductor substrate 1. It is possible to form a thick lead wire without affecting flattening, reduce the wiring resistance of the spiral inductor element, reduce the resistance loss of the inductor element, and prevent the Q value from decreasing (conventional example). More than)).
【００３７】図４に、本発明の第２の実施形態の構成を
示す。図４（Ａ）は、本発明の第２の実施形態に係るイ
ンダクタ素子の平面図、図４（Ｂ）は、図４（Ａ）のｘ
−ｘ′線の断面を示す図である。FIG. 4 shows the configuration of the second embodiment of the present invention. 4A is a plan view of the inductor element according to the second embodiment of the present invention, and FIG. 4B is x of FIG. 4A.
It is a figure which shows the cross section of the -x 'line.
【００３８】本実施形態に係るインダクタ素子の基本構
成及びその製造方法は、前記第１の実施形態と同様であ
るため、その説明は省略する。The basic structure of the inductor element according to the present embodiment and the manufacturing method thereof are the same as those of the first embodiment, and therefore the description thereof will be omitted.
【００３９】本実施形態では、溝部８に埋め込まれた状
態で形成されている第１の導体層３が、第２の導体層７
と同様にスパイラル型にパターニングされており、スパ
イラルインダクタのインダクタンスを増加（約２倍と）
している。本実施形態の構成は、少ない面積でインダク
タ素子を構成したい場合、例えばＩＣ等の集積度を上げ
たい場合等において有効である。In this embodiment, the first conductor layer 3 embedded in the groove 8 is replaced with the second conductor layer 7.
Like the above, it is patterned into a spiral type, increasing the inductance of the spiral inductor (about 2 times)
doing. The configuration of the present embodiment is effective when it is desired to configure the inductor element with a small area, for example, when the integration degree of IC or the like is desired to be increased.
【００４０】また、本発明の第３の実施形態として、図
５に示すように、半導体基板１に形成された溝部８に埋
め込まれた状態で形成されている第１の導体層３のみで
スパイラル型インダクタを形成し、本来スパイラルを形
成する第２の導体層の配線エリアを、他の回路の配線の
ために利用し、回路の占有面積を小さくすることも可能
である。すなわち、本実施形態においては、前記第１、
第２の実施形態と相違して、第２の絶縁層４上にはスパ
イラル形状にパターン形成された第２の導体層は存在せ
ず、第１の導体層３からなるスパイラル型インダクタ部
はその中心部及び端部においてスルーホール６、６′を
介して第２の絶縁層４上の配線７′、７″と電気的に接
続されている。As a third embodiment of the present invention, as shown in FIG. 5, the spiral is formed only by the first conductor layer 3 formed in a state of being embedded in the groove portion 8 formed in the semiconductor substrate 1. It is also possible to use the wiring area of the second conductor layer, which forms the type inductor and originally forms a spiral, for wiring of another circuit, and to reduce the area occupied by the circuit. That is, in the present embodiment, the first,
Unlike the second embodiment, the second conductor layer patterned in the spiral shape does not exist on the second insulating layer 4, and the spiral type inductor portion formed of the first conductor layer 3 does not have the second conductor layer. The central portion and the end portions are electrically connected to the wirings 7'and 7 "on the second insulating layer 4 through the through holes 6 and 6 '.
【００４１】[0041]
【発明の効果】以上説明したように、本発明は以下に記
載する効果を有する。As described above, the present invention has the effects described below.
【００４２】すなわち、本発明の第１の効果は、スパイ
ラル型インダクタ素子の配線抵抗成分を低減することに
より、インダクタ素子の抵抗損失を低減し、Ｑの低下を
抑止することができる。That is, the first effect of the present invention is that by reducing the wiring resistance component of the spiral type inductor element, the resistance loss of the inductor element can be reduced and the reduction of Q can be suppressed.
【００４３】その理由は、スパイラル中心部から他の回
路へ接続するための引き出し配線を形成する第１の導体
層を半導体基板に埋め込む形状としたことにより、平坦
化に影響なく引き出し配線を厚く形成することが可能と
されるためである。The reason for this is that the first conductor layer for forming the lead-out wiring for connecting to the other circuit from the center of the spiral is embedded in the semiconductor substrate, so that the lead-out wiring is formed thick without affecting the flatness. This is because it is possible to do.
【００４４】本発明の第２の効果は、引き出し配線の抵
抗成分を低減するエアブリッジ法に比べて外力に対する
強度が強く、自動組立等の量産化に適した半導体チップ
の提供が可能である。The second effect of the present invention is that the semiconductor chip is stronger against external force than the air bridge method for reducing the resistance component of the lead wiring, and it is possible to provide a semiconductor chip suitable for mass production such as automatic assembly.
【００４５】その理由は、エアブリッジを用いずに下層
配線（第１の導体層）でスパイラルインダクタの引き出
し配線部を形成しているからである。The reason is that the lead-out wiring portion of the spiral inductor is formed by the lower wiring (first conductor layer) without using the air bridge.
【図１】本発明の第１の実施形態の構成を示す図であ
る。 （Ａ）本発明の第１の実施形態に係るインダクタ素子を
説明するための平面図である。 （Ｂ）図１（Ａ）のｘ−ｘ′線の断面図である。FIG. 1 is a diagram showing a configuration of a first exemplary embodiment of the present invention. (A) It is a plan view for explaining the inductor element according to the first embodiment of the present invention. (B) It is a cross-sectional view taken along line xx ′ of FIG.
【図２】本発明の第１の実施形態の製造工程を工程順に
説明するための断面図である。FIG. 2 is a cross-sectional view for explaining the manufacturing process of the first embodiment of the present invention in process order.
【図３】本発明の第１の実施形態の製造工程を工程順に
説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the manufacturing process of the first embodiment of the present invention in process order.
【図４】本発明の第２の実施形態の構成を示す図であ
る。 （Ａ）本発明の第２の実施形態に係るインダクタ素子を
説明するための平面図である。 （Ｂ）図４（Ａ）のｘ−ｘ′線の断面図である。FIG. 4 is a diagram showing a configuration of a second exemplary embodiment of the present invention. (A) It is a top view for explaining the inductor element concerning the 2nd embodiment of the present invention. FIG. 4B is a sectional view taken along line xx ′ of FIG.
【図５】本発明の第３の実施形態の構成を示す図であ
る。 （Ａ）本発明の第３の実施形態に係るインダクタ素子を
説明するための平面図である。 （Ｂ）図５（Ａ）のｘ−ｘ′線の断面図である。FIG. 5 is a diagram showing a configuration of a third exemplary embodiment of the present invention. (A) It is a top view for explaining the inductor element concerning the 3rd embodiment of the present invention. FIG. 6B is a sectional view taken along line xx ′ of FIG.
【図６】平坦化を説明するための模式図であり、第１の
導体層が薄い場合を示す図である。 （Ａ）エッチバックによる平坦化処理を説明するための
図である。 （Ｂ）平坦化処理後の状態を示す図である。FIG. 6 is a schematic diagram for explaining flattening, showing a case where the first conductor layer is thin. (A) It is a figure for demonstrating the planarization process by an etch back. It is a figure which shows the state after (B) flattening processing.
【図７】平坦化を説明するための模式図であり、第１の
導体層が厚くて平坦化できない場合を示す図である。 （Ａ）エッチバックによる平坦化処理を説明するための
図である。 （Ｂ）平坦化処理後の状態を示す図である。FIG. 7 is a schematic diagram for explaining flattening, and is a diagram showing a case where the first conductor layer is too thick to be flattened. (A) It is a figure for demonstrating the planarization process by an etch back. It is a figure which shows the state after (B) flattening processing.
【図８】従来例の構成を説明するための図である。FIG. 8 is a diagram for explaining a configuration of a conventional example.
【図９】別の従来例の構成を説明するための図である。FIG. 9 is a diagram for explaining the configuration of another conventional example.
１ 半導体基板 ２ 第１の絶縁層 ３ 第１の導体層 ４ 第２の絶縁層 ６，６′ スルーホール ７，７′，７″ 第２の導体層 ８ 溝部 10 第２の導体層 11 半導体基板 12 第１の絶縁層 13 第１の導体層 14 第２の絶縁層 16，16′ スルーホール 21 メッキパス 23 フォトレジスト 24 Ａｕ 25 ＴｉＮ 26 フォトレジスト 27 導体層 28 フォトレジスト 29 フォトレジスト 30 メッキパス 31 Ａｕ 51 レジスト（平坦化レジスト） 61，61′ 導体 62 エアブリッジ DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 1st insulating layer 3 1st conductor layer 4 2nd insulating layer 6,6 'through hole 7, 7', 7 "2nd conductor layer 8 Groove part 10 2nd conductor layer 11 Semiconductor substrate 12 First Insulating Layer 13 First Conductor Layer 14 Second Insulating Layer 16, 16 'Through Hole 21 Plating Pass 23 Photoresist 24 Au 25 TiN 26 Photoresist 27 Conductor Layer 28 Photoresist 29 Photoresist 30 Plating Pass 31 Au 51 Resist (planarizing resist) 61, 61 'Conductor 62 Air bridge
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification number Agency reference number FI Technical indication H01L 21/822
Claims (7)
１の導体層と、 前記第１の導体層上に形成された第２の絶縁層と、 前記第２の絶縁層上に形成された第２の導体層と、 前記第１の導体層と前記第２の導体層とを電気的に接続
するスルーホールと、を有し、 前記第２の導体層は所望のインダクタンス値を得るよう
にパターン形成されてインダクタ部を構成し、 前記第１の導体層が前記インダクタ部と外部回路とを電
気的に接続してなることを特徴とするインダクタ素子。1. A groove formed on a semiconductor substrate, a first insulating layer formed on the surface of the groove, and a first insulating layer formed on the surface of the groove covered with the first insulating layer. A conductor layer, a second insulating layer formed on the first conductor layer, a second conductor layer formed on the second insulating layer, the first conductor layer and the second A through hole for electrically connecting to the conductor layer of, the second conductor layer is patterned to obtain a desired inductance value to form an inductor portion, and the first conductor layer is An inductor element characterized in that the inductor section and an external circuit are electrically connected.
１の導体層と、 前記第１の導体層上に形成された第２の絶縁層と、 前記第２の絶縁層上に形成された第２の導体層と、 前記第１の導体層と前記第２の導体層とを電気的に接続
するスルーホールと、を有し、 前記第２の導体層は所望のインダクタンス値を得るよう
にパターン形成されて第１のインダクタ部を構成し、 前記溝部に形成される前記第１の導体層が、所望のイン
ダクタンス値を得るようにパターン形成されて第２のイ
ンダクタ部を構成すると共に、前記第１のインダクタ部
と外部回路とを電気的に接続してなることを特徴とする
インダクタ素子。2. A groove portion formed on a semiconductor substrate, a first insulating layer formed on the surface of the groove portion, and a first insulating layer formed on the groove portion whose surface is covered with the first insulating layer. A conductor layer, a second insulating layer formed on the first conductor layer, a second conductor layer formed on the second insulating layer, the first conductor layer and the second A through hole for electrically connecting to the conductor layer of the second conductor layer, the second conductor layer is patterned to obtain a desired inductance value to form a first inductor portion, and the second conductor layer is formed in the groove portion. The first conductor layer is patterned to obtain a desired inductance value to form a second inductor section, and the first inductor section and an external circuit are electrically connected. An inductor element characterized in that
１の導体層と、 前記第１の導体層上に形成された第２の絶縁層と、 を有し、 前記溝部に形成される前記第１の導体層が、所望のイン
ダクタンス値を得るようにパターン形成されてインダク
タ部を構成すると共に、前記第２の絶縁層に設けられた
スルーホールを介して前記第２の絶縁層上に設けられた
所定の配線と電気的に接続され、これにより外部回路と
電気的に接続されてなることを特徴とするインダクタ素
子。3. A groove portion formed on a semiconductor substrate, a first insulating layer formed on the surface of the groove portion, and a first insulating layer formed on the groove portion whose surface is covered with the first insulating layer. A conductor layer and a second insulating layer formed on the first conductor layer, and the first conductor layer formed in the groove is patterned so as to obtain a desired inductance value. To form an inductor portion and be electrically connected to a predetermined wiring provided on the second insulating layer through a through hole provided in the second insulating layer, and thereby to an external circuit. An inductor element characterized by being electrically connected.
ンに形成されてなる導体層を含むインダクタンス素子に
おいて、 前記導体層を他の所定の回路と電気的に接続するための
引き出し導線を前記半導体基板中に絶縁膜を介して埋設
するようにして形成し、前記引き出し導線が低抵抗金属
からなると共にその膜厚を所定の厚さとしてインダクタ
素子の抵抗損失を低減したことを特徴とするインダクタ
素子。4. An inductance element including a conductor layer formed in a desired pattern on an insulating layer on a semiconductor substrate, and a lead wire for electrically connecting the conductor layer to another predetermined circuit. It is formed so as to be embedded in the semiconductor substrate via an insulating film, and the lead wire is made of a low resistance metal, and its thickness is set to a predetermined thickness to reduce the resistance loss of the inductor element. Inductor element.
うにして所望のパターンに形成されてなる導体層をイン
ダクタ部として含むことを特徴とするインダクタ素子。5. An inductor element comprising a conductor layer formed in a desired pattern so as to be embedded in a semiconductor substrate via an insulating film as an inductor section.
上に設けられた第２の導体層とスルーホールを介して電
気的に接続されることを特徴とする請求項５記載のイン
ダクタ素子。6. The inductor according to claim 5, wherein the conductor layer is electrically connected to a second conductor layer provided on the insulating layer on the semiconductor substrate via a through hole. element.
を形成する工程と、 (c)前記溝部に第１の導体層を形成する工程と、 (d)少なくとも前記第１の導体層を覆うように第２の絶
縁層を形成する工程と、 (e)前記第２の絶縁層にスルーホールを形成する工程
と、 (f)前記第２の絶縁層上及び前記スルーホールに第２の
導体層を形成する工程と、 を含むインダクタ素子の製造方法。7. (a) forming a groove in the semiconductor substrate, (b) forming a first insulating layer so as to cover at least the surface of the groove, and (c) forming a first insulating layer in the groove. Forming a conductor layer; (d) forming a second insulating layer so as to cover at least the first conductor layer; and (e) forming a through hole in the second insulating layer. And (f) forming a second conductor layer on the second insulating layer and on the through hole, a method of manufacturing an inductor element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24090095A JPH0963847A (en) | 1995-08-25 | 1995-08-25 | Inductor element and fabrication thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24090095A JPH0963847A (en) | 1995-08-25 | 1995-08-25 | Inductor element and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0963847A true JPH0963847A (en) | 1997-03-07 |
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ID=17066357
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| JP24090095A Pending JPH0963847A (en) | 1995-08-25 | 1995-08-25 | Inductor element and fabrication thereof |
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| Country | Link |
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| JP (1) | JPH0963847A (en) |
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