JPH0955682A - スイツチ半導体集積回路及び通信端末装置 - Google Patents
スイツチ半導体集積回路及び通信端末装置Info
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- JPH0955682A JPH0955682A JP7227038A JP22703895A JPH0955682A JP H0955682 A JPH0955682 A JP H0955682A JP 7227038 A JP7227038 A JP 7227038A JP 22703895 A JP22703895 A JP 22703895A JP H0955682 A JPH0955682 A JP H0955682A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/44—Transmit/receive switching
- H04B1/48—Transmit/receive switching in circuits for connecting transmitter and receiver to a common transmission path, e.g. by energy of transmitter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
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Abstract
(57)【要約】
【課題】低挿入損失と高アイソレーシヨンを両立するス
イツチの回路は大型になる。 【解決手段】高周波信号用のスイツチをリング状に配置
される第１〜第４の信号経路にシリーズに接続される４
つの電界効果トランジスタ段と、２つの信号線路を挟ん
で向き合う信号線路にシヤントに接続された２つの電界
効果トランジスタ段とによつて構成する。このとき４つ
の信号線路のうち対向する位置にある信号線路に対して
には同じ制御電圧を印加し、隣合う信号線路には互いに
相補的な制御電圧を印加し、またシヤントの位置にある
電界効果トランジスタ段にはそれぞれ相補的な制御電圧
を印加する。これにより信号線路に対してシヤントの位
置に接続される電界効果トランジスタ段の数及びこれら
の制御に必要な制御線の数を従来に比して削減できる。
イツチの回路は大型になる。 【解決手段】高周波信号用のスイツチをリング状に配置
される第１〜第４の信号経路にシリーズに接続される４
つの電界効果トランジスタ段と、２つの信号線路を挟ん
で向き合う信号線路にシヤントに接続された２つの電界
効果トランジスタ段とによつて構成する。このとき４つ
の信号線路のうち対向する位置にある信号線路に対して
には同じ制御電圧を印加し、隣合う信号線路には互いに
相補的な制御電圧を印加し、またシヤントの位置にある
電界効果トランジスタ段にはそれぞれ相補的な制御電圧
を印加する。これにより信号線路に対してシヤントの位
置に接続される電界効果トランジスタ段の数及びこれら
の制御に必要な制御線の数を従来に比して削減できる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）基本回路構成 （２）実装回路例 （３）他の実施例 発明の効果
【０００２】
【発明の属する技術分野】本発明はスイツチ半導体集積
回路及び通信端末装置に関する。特に低挿入損失かつ高
アイソレーシヨンが要求される２入力２出力型のスイツ
チ回路及びこれを用いた通信端末装置に好適なものであ
る。
回路及び通信端末装置に関する。特に低挿入損失かつ高
アイソレーシヨンが要求される２入力２出力型のスイツ
チ回路及びこれを用いた通信端末装置に好適なものであ
る。
【０００３】
【従来の技術】今日、自動車電話や携帯電話等を始めと
する移動体通信ビジネスの発展はめざましく、これに伴
い都市部における通信回線の不足が深刻化しつつある。
また昨今では世界各国において様々な移動体通信システ
ムの運用が開始され始めているが、これら移動体通信シ
ステムの多くには従来のアナログ通信方式に替えてデイ
ジタル通信方式の採用が進められており、また通信帯域
としても現システムよりも周波帯域の高い準マイクロ波
帯域の採用が進められている。
する移動体通信ビジネスの発展はめざましく、これに伴
い都市部における通信回線の不足が深刻化しつつある。
また昨今では世界各国において様々な移動体通信システ
ムの運用が開始され始めているが、これら移動体通信シ
ステムの多くには従来のアナログ通信方式に替えてデイ
ジタル通信方式の採用が進められており、また通信帯域
としても現システムよりも周波帯域の高い準マイクロ波
帯域の採用が進められている。
【０００４】一方、これら準マイクロ波を通信帯域とし
て使用する移動体通信システムでは、多くの携帯端末の
信号処理部に半導体電界効果トランジスタ（ＦＥＴ）の
使用が進められている。特に携帯性が重要視される携帯
端末の場合、小型化と、低電圧駆動化と、低消費電力化
とを同時に実現できる半導体集積回路素子としてＧａＡ
ｓ・ＦＥＴを使用したモノリシツク・マイクロウエーブ
ＩＣ（以下、ＭＭＩＣ（Monolithic Microwave IC ）と
いう）が盛んに開発されている。中でも携帯端末内で高
周波信号を切り替える高周波スイツチの開発がマイクロ
波信号処理デバイスのうちで最も開発が急がれるデバイ
スの１つとなつてきている。
て使用する移動体通信システムでは、多くの携帯端末の
信号処理部に半導体電界効果トランジスタ（ＦＥＴ）の
使用が進められている。特に携帯性が重要視される携帯
端末の場合、小型化と、低電圧駆動化と、低消費電力化
とを同時に実現できる半導体集積回路素子としてＧａＡ
ｓ・ＦＥＴを使用したモノリシツク・マイクロウエーブ
ＩＣ（以下、ＭＭＩＣ（Monolithic Microwave IC ）と
いう）が盛んに開発されている。中でも携帯端末内で高
周波信号を切り替える高周波スイツチの開発がマイクロ
波信号処理デバイスのうちで最も開発が急がれるデバイ
スの１つとなつてきている。
【０００５】さてＦＥＴをスイツチングデバイスとして
使用するには、そのゲート端子に印加するバイアス電圧
を制御する必要がある。例えばゲート端子にピンチオフ
電圧より十分高いゲートバイアスを印加してドレイン−
ソース間を低インピーダンス化することによりＦＥＴを
オン状態に制御し、逆にゲート端子にピンチオフ電圧よ
り十分低いゲートバイアスを印加してドレイン−ソース
間を高インピーダンス化することによりＦＥＴをオフ状
態に制御するといつた具合である。
使用するには、そのゲート端子に印加するバイアス電圧
を制御する必要がある。例えばゲート端子にピンチオフ
電圧より十分高いゲートバイアスを印加してドレイン−
ソース間を低インピーダンス化することによりＦＥＴを
オン状態に制御し、逆にゲート端子にピンチオフ電圧よ
り十分低いゲートバイアスを印加してドレイン−ソース
間を高インピーダンス化することによりＦＥＴをオフ状
態に制御するといつた具合である。
【０００６】さて現在市販されているＧａＡｓ・ＦＥＴ
をスイツチ用ＦＥＴとして使用する場合、その等価回路
はオン状態のときドレイン−ソース間を抵抗成分Ｒonと
近似でき、オフ状態のときドレイン−ソース間を容量成
分Ｃoff と近似することができる。因にＦＥＴの抵抗値
及び容量値はそれぞれ、ＦＥＴの単位ゲート幅Ｗg 当た
り数〔Ωmm〕及び数百〔fF／mm〕程度である。例えばオ
ン抵抗Ｒon＝２〔Ωmm〕、容量成分Ｃoff ＝ 300〔fF／
mm〕となる。
をスイツチ用ＦＥＴとして使用する場合、その等価回路
はオン状態のときドレイン−ソース間を抵抗成分Ｒonと
近似でき、オフ状態のときドレイン−ソース間を容量成
分Ｃoff と近似することができる。因にＦＥＴの抵抗値
及び容量値はそれぞれ、ＦＥＴの単位ゲート幅Ｗg 当た
り数〔Ωmm〕及び数百〔fF／mm〕程度である。例えばオ
ン抵抗Ｒon＝２〔Ωmm〕、容量成分Ｃoff ＝ 300〔fF／
mm〕となる。
【０００７】さて上述の特性を有するゲート幅Ｗg が１
〔mm〕程度のＦＥＴを用いてＦＥＴスイツチを構成する
と、２〔ＧHz〕の信号帯域に対するオン状態での損失は
0.2〔dB〕程度となり、オフ状態でのドレイン−ソース
間のアイソレーシヨンは10〔dB〕以下となる。これらの
値からＦＥＴを単独で用いる場合、挿入損失は小さくて
済むがアイソレーシヨンは余り高くできないことが分か
る。このため準マイクロ波帯以上の周波数では、信号経
路に対してシリーズの位置とシヤントの位置とのそれぞ
れにＦＥＴを接続してスイツチ回路を構成することによ
り高アイソレーシヨンと低挿入損失を両立させる方法が
採られている。
〔mm〕程度のＦＥＴを用いてＦＥＴスイツチを構成する
と、２〔ＧHz〕の信号帯域に対するオン状態での損失は
0.2〔dB〕程度となり、オフ状態でのドレイン−ソース
間のアイソレーシヨンは10〔dB〕以下となる。これらの
値からＦＥＴを単独で用いる場合、挿入損失は小さくて
済むがアイソレーシヨンは余り高くできないことが分か
る。このため準マイクロ波帯以上の周波数では、信号経
路に対してシリーズの位置とシヤントの位置とのそれぞ
れにＦＥＴを接続してスイツチ回路を構成することによ
り高アイソレーシヨンと低挿入損失を両立させる方法が
採られている。
【０００８】このスイツチ回路の例としては、信号経路
に対してシリーズＦＥＴ１個とシヤントＦＥＴ１個とを
組合わせてなるＳＰＤＴ（Single Pole Dual Throw）ス
イツチがある。因にこの構成のスイツチ回路の場合、
1.9〔ＧHz〕における挿入損失特性として0.55〔dB〕〜
0.94〔dB〕を実現でき、またアイソレーシヨン特性とし
て23〜31〔dB〕を実現できる。このように高アイソレー
シヨンが得られるのは、オフ状態のシリーズＦＥＴより
容量成分Ｃoff を介して漏れてくるＲＦ信号をオン状態
にあるシヤントＦＥＴがＧＮＤに引き込むことができる
ためである。
に対してシリーズＦＥＴ１個とシヤントＦＥＴ１個とを
組合わせてなるＳＰＤＴ（Single Pole Dual Throw）ス
イツチがある。因にこの構成のスイツチ回路の場合、
1.9〔ＧHz〕における挿入損失特性として0.55〔dB〕〜
0.94〔dB〕を実現でき、またアイソレーシヨン特性とし
て23〜31〔dB〕を実現できる。このように高アイソレー
シヨンが得られるのは、オフ状態のシリーズＦＥＴより
容量成分Ｃoff を介して漏れてくるＲＦ信号をオン状態
にあるシヤントＦＥＴがＧＮＤに引き込むことができる
ためである。
【０００９】なお前述したようにシリーズＦＥＴのみで
高アイソレーシヨンを実現しようとするとＦＥＴのゲー
ト幅を小さくする必要があるが、このようにするとＦＥ
Ｔのオン抵抗Ｒonが増加するため反対に挿入損失が悪化
するのを避けらず両立は難しい。またシヤントＦＥＴの
みでスイツチ回路を構成することも考えられるが、この
ようにすると低周波域のアイソレーシヨンが十分でなく
なる問題がある。
高アイソレーシヨンを実現しようとするとＦＥＴのゲー
ト幅を小さくする必要があるが、このようにするとＦＥ
Ｔのオン抵抗Ｒonが増加するため反対に挿入損失が悪化
するのを避けらず両立は難しい。またシヤントＦＥＴの
みでスイツチ回路を構成することも考えられるが、この
ようにすると低周波域のアイソレーシヨンが十分でなく
なる問題がある。
【００１０】
【発明が解決しようとする課題】このように低挿入損失
と高アイソレーシヨンとを両立できるＳＰＤＴスイツチ
回路が現在実用化されているが、携帯端末は歩行中に用
いられるだけでなく、自動車内等で用いられることも多
い。このように高速で移動する車両内で使用する場合、
携帯端末に付属しているアンテナだけでは十分な感度を
得ることができないため多くの場合には車外に取り付け
られた外部アンテナが併用されている。
と高アイソレーシヨンとを両立できるＳＰＤＴスイツチ
回路が現在実用化されているが、携帯端末は歩行中に用
いられるだけでなく、自動車内等で用いられることも多
い。このように高速で移動する車両内で使用する場合、
携帯端末に付属しているアンテナだけでは十分な感度を
得ることができないため多くの場合には車外に取り付け
られた外部アンテナが併用されている。
【００１１】この場合、ＴＤＭＡ（Time Division Mult
ipule Access）通信方式を用いるデイジタル携帯端末で
は、付属アンテナと外部アンテナとの切り替え及び携帯
端末に内蔵されている送信部と受信部との切り替えにＤ
ＰＤＴ（Dual Pole DualThrow ）スイツチを用いること
が多い。
ipule Access）通信方式を用いるデイジタル携帯端末で
は、付属アンテナと外部アンテナとの切り替え及び携帯
端末に内蔵されている送信部と受信部との切り替えにＤ
ＰＤＴ（Dual Pole DualThrow ）スイツチを用いること
が多い。
【００１２】このＤＰＤＴスイツチを用いた携帯端末の
ＲＦ信号処理ブロツクの構成例を図７に示す。因にＤＰ
ＤＴスイツチは前述したＳＰＤＴスイツチＳＷ１及びＳ
Ｗ２の２つで構成されており、２つのスイツチＳＷ１及
びＳＷ２のうちアンテナ側に位置するＳＰＤＴスイツチ
ＳＷ１の２出力端は第１及び第２のアンテナ１及び２に
接続され、ＲＦ信号処理回路側に位置するＳＰＤＴスイ
ツチＳＷ２の２出力端には送信部３及び受信部４がそれ
ぞれ接続されるようになされている。
ＲＦ信号処理ブロツクの構成例を図７に示す。因にＤＰ
ＤＴスイツチは前述したＳＰＤＴスイツチＳＷ１及びＳ
Ｗ２の２つで構成されており、２つのスイツチＳＷ１及
びＳＷ２のうちアンテナ側に位置するＳＰＤＴスイツチ
ＳＷ１の２出力端は第１及び第２のアンテナ１及び２に
接続され、ＲＦ信号処理回路側に位置するＳＰＤＴスイ
ツチＳＷ２の２出力端には送信部３及び受信部４がそれ
ぞれ接続されるようになされている。
【００１３】ところがこのように２つのＳＰＤＴスイツ
チを用いてＤＰＤＴスイツチを構成すると、挿入損失が
ＳＰＤＴスイツチを単独で使用する場合に比して２倍に
なる問題があり、この挿入損失のためにＲＦ信号出力用
のパワーアンプの出力損失が大きくなるおそれがある。
このため損失分を補償できるだけの出力をパワーアンプ
から余分に出力させる必要があつた。因に携帯端末では
長時間の使用に耐えるために内部デバイスの消費電力を
抑えることが重要となるが、一般に携帯端末内における
消費電力の大部分をパワーアンプが占めている。
チを用いてＤＰＤＴスイツチを構成すると、挿入損失が
ＳＰＤＴスイツチを単独で使用する場合に比して２倍に
なる問題があり、この挿入損失のためにＲＦ信号出力用
のパワーアンプの出力損失が大きくなるおそれがある。
このため損失分を補償できるだけの出力をパワーアンプ
から余分に出力させる必要があつた。因に携帯端末では
長時間の使用に耐えるために内部デバイスの消費電力を
抑えることが重要となるが、一般に携帯端末内における
消費電力の大部分をパワーアンプが占めている。
【００１４】従つて前述したＳＰＤＴスイツチの低挿入
損失化は非常に重要な課題である。例えば 1.5〔dB〕の
損失を 0.5〔dB〕に抑えることができれば、それだけで
パワーアンプの出力を約20〔％〕も節約することができ
る。このように携帯端末の使用時間を延長させるために
はスイツチ回路の低挿入損失化を避けることはできな
い。この課題を解決するスイツチ回路として、図８に示
すリング型のＤＰＤＴスイツチを用いる方法が考えられ
る。
損失化は非常に重要な課題である。例えば 1.5〔dB〕の
損失を 0.5〔dB〕に抑えることができれば、それだけで
パワーアンプの出力を約20〔％〕も節約することができ
る。このように携帯端末の使用時間を延長させるために
はスイツチ回路の低挿入損失化を避けることはできな
い。この課題を解決するスイツチ回路として、図８に示
すリング型のＤＰＤＴスイツチを用いる方法が考えられ
る。
【００１５】この構成のＤＰＤＴスイツチを用いると、
第１及び第２のアンテナ１及び２に接続される入出力端
子ＲＦ１及びＲＦ３と、送信部３及び受信部４に接続さ
れる入出力端子ＲＦ２及びＲＦ４との間に接続されるシ
リーズＦＥＴの数を常に１つにできるため図９に示すよ
うに挿入損失を低下させることができる。しかもこれら
４つの入出力端子ＲＦ１〜ＲＦ４にはシヤントＦＥＴ１
５〜ＦＥＴ１８がそれぞれ接続されているため十分なア
イソレーシヨン特性も期待できる。
第１及び第２のアンテナ１及び２に接続される入出力端
子ＲＦ１及びＲＦ３と、送信部３及び受信部４に接続さ
れる入出力端子ＲＦ２及びＲＦ４との間に接続されるシ
リーズＦＥＴの数を常に１つにできるため図９に示すよ
うに挿入損失を低下させることができる。しかもこれら
４つの入出力端子ＲＦ１〜ＲＦ４にはシヤントＦＥＴ１
５〜ＦＥＴ１８がそれぞれ接続されているため十分なア
イソレーシヨン特性も期待できる。
【００１６】しかしながらこの構成を採用するには、各
シヤントＦＥＴのゲートに印加する制御電圧を独立に制
御するためだけに４系統の制御端子が必要となり、シリ
ーズＦＥＴのバイアス制御用も含めると最大８系統の制
御端子が必要になるおそれがあつた。このためＩＣパツ
ケージ全体で見るとピン数の増加及びパツケージサイズ
の大型化につながる等の問題があり、装置の小型化が要
求される携帯端末には不適当であつた。
シヤントＦＥＴのゲートに印加する制御電圧を独立に制
御するためだけに４系統の制御端子が必要となり、シリ
ーズＦＥＴのバイアス制御用も含めると最大８系統の制
御端子が必要になるおそれがあつた。このためＩＣパツ
ケージ全体で見るとピン数の増加及びパツケージサイズ
の大型化につながる等の問題があり、装置の小型化が要
求される携帯端末には不適当であつた。
【００１７】本発明は以上の点を考慮してなされたもの
で、従来に比して構成及び制御系統が小型化又は簡略化
でき、かつ低挿入損失特性と高アイソレーシヨン特性と
を両立することができるスイツチ半導体集積回路を提案
しようとするものである。またこのようなスイツチ半導
体集積回路を用いた通信端末装置を提案しようとするも
のである。
で、従来に比して構成及び制御系統が小型化又は簡略化
でき、かつ低挿入損失特性と高アイソレーシヨン特性と
を両立することができるスイツチ半導体集積回路を提案
しようとするものである。またこのようなスイツチ半導
体集積回路を用いた通信端末装置を提案しようとするも
のである。
【００１８】
【課題を解決するための手段】かかる課題を解決するた
め本発明のスイツチ半導体集積回路においては、リング
形状に配置される第１〜第４の信号経路のうち、第１及
び第４の信号経路の接続中点に当たる第１の信号端子
と、第２及び第３の信号経路の接続中点に当たる第３の
信号端子とのそれぞれに各信号線路に対してシヤントの
位置関係にある第５及び第６の電界効果トランジスタ段
を接続するようにする。また第１〜第４の信号経路のう
ち互いに向かい合う信号経路にシリーズに接続された電
界効果トランジスタ段に同じ制御電圧を与えるものと
し、このとき隣合う信号線路に互いに相補的な制御電圧
を印加するようにする。例えば第１の信号経路をオン状
態に制御する場合、第１、第３及び第６の電界効果トラ
ンジスタ段を第１の制御電圧及び第２の制御電圧に対し
て相補的な制御電圧によつてオン状態とし、第２、第
４、第５の電界効果トランジスタ段を第１の制御電圧に
対して相補的な制御電圧及び第２の制御電圧によつてオ
フ状態とする。また第２の信号経路をオン状態に制御す
る場合、第２、第４及び第５の電界効果トランジスタ段
を第１の制御電圧に対して相補的な制御電圧及び第２の
制御電圧によつてオン状態とし、第１、第３、第６の電
界効果トランジスタ段を第１の制御電圧及び第２の制御
電圧に対して相補的な制御電圧によつてオフ状態とす
る。同様に第３の信号経路をオン状態に制御する場合、
第１、第３及び第５の電界効果トランジスタ段を第１及
び第２の制御電圧によつてオン状態とし、第２、第４、
第６の電界効果トランジスタ段をそれぞれ第１及び第２
の制御電圧に対して相補的な制御電圧によつてオフ状態
とする。同様に第４の信号経路をオン状態に制御する場
合、第２、第４及び第６の電界効果トランジスタ段をそ
れぞれ第１及び第２の制御電圧に対して相補的な制御電
圧によつてオン状態とし、第１、第３、第５の電界効果
トランジスタ段をそれぞれ第１及び第２の制御電圧によ
つてオフ状態とする。
め本発明のスイツチ半導体集積回路においては、リング
形状に配置される第１〜第４の信号経路のうち、第１及
び第４の信号経路の接続中点に当たる第１の信号端子
と、第２及び第３の信号経路の接続中点に当たる第３の
信号端子とのそれぞれに各信号線路に対してシヤントの
位置関係にある第５及び第６の電界効果トランジスタ段
を接続するようにする。また第１〜第４の信号経路のう
ち互いに向かい合う信号経路にシリーズに接続された電
界効果トランジスタ段に同じ制御電圧を与えるものと
し、このとき隣合う信号線路に互いに相補的な制御電圧
を印加するようにする。例えば第１の信号経路をオン状
態に制御する場合、第１、第３及び第６の電界効果トラ
ンジスタ段を第１の制御電圧及び第２の制御電圧に対し
て相補的な制御電圧によつてオン状態とし、第２、第
４、第５の電界効果トランジスタ段を第１の制御電圧に
対して相補的な制御電圧及び第２の制御電圧によつてオ
フ状態とする。また第２の信号経路をオン状態に制御す
る場合、第２、第４及び第５の電界効果トランジスタ段
を第１の制御電圧に対して相補的な制御電圧及び第２の
制御電圧によつてオン状態とし、第１、第３、第６の電
界効果トランジスタ段を第１の制御電圧及び第２の制御
電圧に対して相補的な制御電圧によつてオフ状態とす
る。同様に第３の信号経路をオン状態に制御する場合、
第１、第３及び第５の電界効果トランジスタ段を第１及
び第２の制御電圧によつてオン状態とし、第２、第４、
第６の電界効果トランジスタ段をそれぞれ第１及び第２
の制御電圧に対して相補的な制御電圧によつてオフ状態
とする。同様に第４の信号経路をオン状態に制御する場
合、第２、第４及び第６の電界効果トランジスタ段をそ
れぞれ第１及び第２の制御電圧に対して相補的な制御電
圧によつてオン状態とし、第１、第３、第５の電界効果
トランジスタ段をそれぞれ第１及び第２の制御電圧によ
つてオフ状態とする。
【００１９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２０】（１）基本回路構成 この実施例では本発明に係るスイツチ回路を用いた装置
例として通信端末装置について説明する。因にこの実施
例における通信端末装置は通信帯域として準マイクロ波
帯を用いるものとし、通信方式としてＴＤＭＡ方式を用
いるものとする。図１にＴＤＭＡ方式で通信を行う通信
端末装置のうちＲＦ信号処理部分を示す。通信端末装置
１１は信号線路がリング形状に形成されてなるＤＰＤＴ
スイツチ１２をアンテナスイツチとして有し、当該ＤＰ
ＤＴスイツチ１２によつて２つのアンテナ１及び２と送
信部３及び受信部４との接続を切り換えるようになされ
ている。
例として通信端末装置について説明する。因にこの実施
例における通信端末装置は通信帯域として準マイクロ波
帯を用いるものとし、通信方式としてＴＤＭＡ方式を用
いるものとする。図１にＴＤＭＡ方式で通信を行う通信
端末装置のうちＲＦ信号処理部分を示す。通信端末装置
１１は信号線路がリング形状に形成されてなるＤＰＤＴ
スイツチ１２をアンテナスイツチとして有し、当該ＤＰ
ＤＴスイツチ１２によつて２つのアンテナ１及び２と送
信部３及び受信部４との接続を切り換えるようになされ
ている。
【００２１】ここでＤＰＤＴスイツチ１２を構成するス
イツチの数は、アンテナ１が接続される入出力端子ＲＦ
１と送信部３が接続される入出力端子ＲＦ４との間を連
絡する信号線路上に１つ、アンテナ１が接続される入出
力端子ＲＦ１と受信部４の接続される入出力端子ＲＦ２
との間を連絡する信号線路上に１つ、アンテナ２が接続
される入出力端子ＲＦ３と送信部３の接続される入出力
端子ＲＦ４との間を連絡する信号線路上に１つ、アンテ
ナ２が接続される入出力端子ＲＦ３と受信部４の接続さ
れる入出力端子ＲＦ２との間を連絡する信号線路上に１
つの計４つであり、ＲＦ信号はどの経路を通過する場合
にも１個のスイツチしか通過しなくて済むため挿入損失
が小さく済むようになされている。
イツチの数は、アンテナ１が接続される入出力端子ＲＦ
１と送信部３が接続される入出力端子ＲＦ４との間を連
絡する信号線路上に１つ、アンテナ１が接続される入出
力端子ＲＦ１と受信部４の接続される入出力端子ＲＦ２
との間を連絡する信号線路上に１つ、アンテナ２が接続
される入出力端子ＲＦ３と送信部３の接続される入出力
端子ＲＦ４との間を連絡する信号線路上に１つ、アンテ
ナ２が接続される入出力端子ＲＦ３と受信部４の接続さ
れる入出力端子ＲＦ２との間を連絡する信号線路上に１
つの計４つであり、ＲＦ信号はどの経路を通過する場合
にも１個のスイツチしか通過しなくて済むため挿入損失
が小さく済むようになされている。
【００２２】続いてＤＰＤＴスイツチ１２の具体的な回
路構成を図２に示す。なお各ＦＥＴはいずれもシングル
ゲートＧａＡｓ・ＪＦＥＴであるものとする。ＤＰＤＴ
スイツチ１２はリング状に配置された４つの信号線路の
それぞれに１つ接続された４つのシリーズＦＥＴ１１〜
１４と、対角位置に配置された２つのシヤントＦＥＴ１
５及び１６とによつて構成されている。このＤＰＤＴス
イツチ１２の特徴は図８に示すような同型のＤＰＤＴス
イツチに比してシヤントＦＥＴの数が半分の２個で良い
点及び２組の相補的な制御バイアスによつてシリーズＦ
ＥＴ及びシヤントＦＥＴをオン又はオフ制御できる点で
ある。
路構成を図２に示す。なお各ＦＥＴはいずれもシングル
ゲートＧａＡｓ・ＪＦＥＴであるものとする。ＤＰＤＴ
スイツチ１２はリング状に配置された４つの信号線路の
それぞれに１つ接続された４つのシリーズＦＥＴ１１〜
１４と、対角位置に配置された２つのシヤントＦＥＴ１
５及び１６とによつて構成されている。このＤＰＤＴス
イツチ１２の特徴は図８に示すような同型のＤＰＤＴス
イツチに比してシヤントＦＥＴの数が半分の２個で良い
点及び２組の相補的な制御バイアスによつてシリーズＦ
ＥＴ及びシヤントＦＥＴをオン又はオフ制御できる点で
ある。
【００２３】このため本発明に係るＤＰＤＴスイツチ１
２は、４つのシリーズＦＥＴ１１〜ＦＥＴ１４のうち互
いに対向する位置にある一対のＦＥＴ１１及びＦＥＴ１
３のゲートとＦＥＴ１２及びＦＥＴ１４のゲートに相補
的な制御バイアス電圧ＣＴＬ１及びＩ（Inverse ）ＣＴ
Ｌ１を印加している。また２つのシヤントＦＥＴ１５及
びＦＥＴ１６のゲートに相補的な制御バイアス電圧ＣＴ
Ｌ２及びＩ（Inverse）ＣＴＬ２を印加している。
２は、４つのシリーズＦＥＴ１１〜ＦＥＴ１４のうち互
いに対向する位置にある一対のＦＥＴ１１及びＦＥＴ１
３のゲートとＦＥＴ１２及びＦＥＴ１４のゲートに相補
的な制御バイアス電圧ＣＴＬ１及びＩ（Inverse ）ＣＴ
Ｌ１を印加している。また２つのシヤントＦＥＴ１５及
びＦＥＴ１６のゲートに相補的な制御バイアス電圧ＣＴ
Ｌ２及びＩ（Inverse）ＣＴＬ２を印加している。
【００２４】以上の構成において、通信端末装置の送受
信動作を説明する。因にこの実施例に示すＤＰＤＴスイ
ツチ１２はＴＤＭＡ方式において送信動作と受信動作が
同時に実行されないことを利用して制御バイアス電圧Ｃ
ＴＬ１及びＣＴＬ２を切り替え制御している。これら制
御バイアス電圧ＣＴＬ１及びＣＴＬ２に基づくＤＰＤＴ
スイツチ回路の動作状態を図３に示す。
信動作を説明する。因にこの実施例に示すＤＰＤＴスイ
ツチ１２はＴＤＭＡ方式において送信動作と受信動作が
同時に実行されないことを利用して制御バイアス電圧Ｃ
ＴＬ１及びＣＴＬ２を切り替え制御している。これら制
御バイアス電圧ＣＴＬ１及びＣＴＬ２に基づくＤＰＤＴ
スイツチ回路の動作状態を図３に示す。
【００２５】まず入出力端子ＲＦ１−ＲＦ２間をオン状
態として第１のアンテナ１からＲＦ信号を受信する場合
について述べる。このとき第１の制御バイアス電圧ＣＴ
Ｌ１を「Ｈ」レベルに立ち上げる一方、これと対をなす
制御バイアス電圧Ｉ（Inverse ）ＣＴＬ１を「Ｌ」レベ
ルに立ち下げる。またこのとき第２の制御バイアス電圧
ＣＴＬ２を「Ｌ」レベルに立ち上げる一方、これと対を
なす制御バイアス電圧Ｉ（Inverse ）ＣＴＬ２を「Ｈ」
レベルに立ち下げる。
態として第１のアンテナ１からＲＦ信号を受信する場合
について述べる。このとき第１の制御バイアス電圧ＣＴ
Ｌ１を「Ｈ」レベルに立ち上げる一方、これと対をなす
制御バイアス電圧Ｉ（Inverse ）ＣＴＬ１を「Ｌ」レベ
ルに立ち下げる。またこのとき第２の制御バイアス電圧
ＣＴＬ２を「Ｌ」レベルに立ち上げる一方、これと対を
なす制御バイアス電圧Ｉ（Inverse ）ＣＴＬ２を「Ｈ」
レベルに立ち下げる。
【００２６】このときシリーズＦＥＴ１１がオン、シリ
ーズＦＥＴ１２、シリーズＦＥＴ１４及びシリーズＦＥ
Ｔ１５がオフとなり、アンテナ１と受信部４とを結ぶ信
号経路ＲＦ１−ＲＦ２間が低挿入損失になる。これによ
り通信端末装置１１はアンテナ１で受信されたＲＦ信号
を挿入損失の低下した信号経路ＲＦ１−ＲＦ２を介して
受信部４に与えることができる。
ーズＦＥＴ１２、シリーズＦＥＴ１４及びシリーズＦＥ
Ｔ１５がオフとなり、アンテナ１と受信部４とを結ぶ信
号経路ＲＦ１−ＲＦ２間が低挿入損失になる。これによ
り通信端末装置１１はアンテナ１で受信されたＲＦ信号
を挿入損失の低下した信号経路ＲＦ１−ＲＦ２を介して
受信部４に与えることができる。
【００２７】因に第２のアンテナ２で受信されたＲＦ信
号は、信号経路ＲＦ２−ＲＦ３間に挿入されているシリ
ーズＦＥＴ１２がオフ状態であり、かつシヤントＦＥＴ
１６がオン状態にあるのでシヤントＦＥＴ１６を介して
グランドに引き込まれ、受信部４へは伝わらないように
なされている。このように信号経路ＲＦ２−ＲＦ３間の
アイソレーシヨンは十分である。なお信号経路ＲＦ４−
ＲＦ１間についてはオフ状態のシリーズＦＥＴ１４が接
続されているだけであり、オン状態のシヤントＦＥＴは
存在しない。従つてこのままでは信号経路ＲＦ４−ＲＦ
１について十分なアイソレーシヨンが得られないと考え
られる。
号は、信号経路ＲＦ２−ＲＦ３間に挿入されているシリ
ーズＦＥＴ１２がオフ状態であり、かつシヤントＦＥＴ
１６がオン状態にあるのでシヤントＦＥＴ１６を介して
グランドに引き込まれ、受信部４へは伝わらないように
なされている。このように信号経路ＲＦ２−ＲＦ３間の
アイソレーシヨンは十分である。なお信号経路ＲＦ４−
ＲＦ１間についてはオフ状態のシリーズＦＥＴ１４が接
続されているだけであり、オン状態のシヤントＦＥＴは
存在しない。従つてこのままでは信号経路ＲＦ４−ＲＦ
１について十分なアイソレーシヨンが得られないと考え
られる。
【００２８】ところが前述したようにＤＰＤＴスイツチ
１２の場合、ＴＤＭＡ方式の特性を利用して信号線路Ｒ
Ｆ４−ＲＦ３に挿入されたシリーズＦＥＴ１３がオン状
態になつている。従つてこのシリーズＦＥＴ１３を介し
て信号線路ＲＦ１−ＲＦ４間にあるオフ状態のシリーズ
ＦＥＴ１４にオン状態のシヤントＦＥＴ１６が接続され
た状態と等価になり、十分なアイソレーシヨンを実現す
ることができる。図４にこのＤＰＤＴスイツチ１２の挿
入損失及びアイソレーシヨン特性を示す。この図４より
実施例に示すＤＰＤＴスイツチ１２はシヤントＦＥＴの
数が図８に示す従来型のＤＰＤＴスイツチの半分でるに
も係わらず同等の特性が得られることが分かる。因に図
４はシリーズＦＥＴのゲート幅を 0.8〔mm〕とし、シヤ
ントＦＥＴのゲート幅を0.15〔mm〕としたときに得られ
る特性である。
１２の場合、ＴＤＭＡ方式の特性を利用して信号線路Ｒ
Ｆ４−ＲＦ３に挿入されたシリーズＦＥＴ１３がオン状
態になつている。従つてこのシリーズＦＥＴ１３を介し
て信号線路ＲＦ１−ＲＦ４間にあるオフ状態のシリーズ
ＦＥＴ１４にオン状態のシヤントＦＥＴ１６が接続され
た状態と等価になり、十分なアイソレーシヨンを実現す
ることができる。図４にこのＤＰＤＴスイツチ１２の挿
入損失及びアイソレーシヨン特性を示す。この図４より
実施例に示すＤＰＤＴスイツチ１２はシヤントＦＥＴの
数が図８に示す従来型のＤＰＤＴスイツチの半分でるに
も係わらず同等の特性が得られることが分かる。因に図
４はシリーズＦＥＴのゲート幅を 0.8〔mm〕とし、シヤ
ントＦＥＴのゲート幅を0.15〔mm〕としたときに得られ
る特性である。
【００２９】同様に、信号線路ＲＦ２−ＲＦ３間をオン
状態にして第２のアンテナ２で受信された電波を受信部
４で受信したい場合には、第１の制御バイアス電圧ＣＴ
Ｌ１を「Ｌ」レベルに立ち下げる一方、これと対をなす
制御バイアス電圧Ｉ（Inverse ）ＣＴＬ１を「Ｈ」レベ
ルに立ち上げる。またこのとき第２の制御バイアス電圧
ＣＴＬ２を「Ｈ」レベルに立ち上げる一方、これと対を
なす制御バイアス電圧Ｉ（Inverse ）ＣＴＬ２を「Ｌ」
レベルに立ち下げれば良い。このようにすれば第２のア
ンテナ２で受信された電波を感度良く受信することがで
きる。なお信号線路ＲＦ３−ＲＦ４間をオン状態にする
又は信号線路ＲＦ４−ＲＦ１間をオン状態にする送信時
の動作も同様である。
状態にして第２のアンテナ２で受信された電波を受信部
４で受信したい場合には、第１の制御バイアス電圧ＣＴ
Ｌ１を「Ｌ」レベルに立ち下げる一方、これと対をなす
制御バイアス電圧Ｉ（Inverse ）ＣＴＬ１を「Ｈ」レベ
ルに立ち上げる。またこのとき第２の制御バイアス電圧
ＣＴＬ２を「Ｈ」レベルに立ち上げる一方、これと対を
なす制御バイアス電圧Ｉ（Inverse ）ＣＴＬ２を「Ｌ」
レベルに立ち下げれば良い。このようにすれば第２のア
ンテナ２で受信された電波を感度良く受信することがで
きる。なお信号線路ＲＦ３−ＲＦ４間をオン状態にする
又は信号線路ＲＦ４−ＲＦ１間をオン状態にする送信時
の動作も同様である。
【００３０】以上の構成によれば、ＴＤＭＡ通信方式に
着目して、互いに向かい合う２組のシリーズＦＥＴ１１
及びＦＥＴ１３と、シリーズＦＥＴ１２及びＦＥＴ１４
とにそれぞれ同じ制御バイアス電圧を印加することと
し、その際、互いに隣接する組のシリーズＦＥＴにはそ
のゲートに印加される制御バイアス電圧を相補的に制御
し、またシヤントＦＥＴをそれぞれ相補的な制御バイア
ス電圧で制御するようにしたことにより、低挿入損失と
高アイソレーシヨンとを同時に実現できる小型ＤＰＤＴ
スイツチ１２を実現することができる。また４系統の制
御線と２組の相補的な制御バイアス電圧といつた最小の
構成でＤＰＤＴスイツチをスイツチング制御できるた
め、従来に比してＩＣパツケージが小型かつ端子数の少
ないＤＰＤＴスイツチを実現することができる。
着目して、互いに向かい合う２組のシリーズＦＥＴ１１
及びＦＥＴ１３と、シリーズＦＥＴ１２及びＦＥＴ１４
とにそれぞれ同じ制御バイアス電圧を印加することと
し、その際、互いに隣接する組のシリーズＦＥＴにはそ
のゲートに印加される制御バイアス電圧を相補的に制御
し、またシヤントＦＥＴをそれぞれ相補的な制御バイア
ス電圧で制御するようにしたことにより、低挿入損失と
高アイソレーシヨンとを同時に実現できる小型ＤＰＤＴ
スイツチ１２を実現することができる。また４系統の制
御線と２組の相補的な制御バイアス電圧といつた最小の
構成でＤＰＤＴスイツチをスイツチング制御できるた
め、従来に比してＩＣパツケージが小型かつ端子数の少
ないＤＰＤＴスイツチを実現することができる。
【００３１】（２）実装回路例 続いて図５に、各信号線路ＲＦ１−ＲＦ２、ＲＦ２−Ｒ
Ｆ３、ＲＦ３−ＲＦ４、ＲＦ４−ＲＦ１に接続されるシ
リーズＦＥＴ及び入出力端子ＲＦ１及びＲＦ３に接続さ
れるシヤントＦＥＴをそれぞれ３段構成とした場合の実
施例を説明する。この図５に示すＤＰＤＴスイツチの基
本構成は図２に示すＤＰＤＴスイツチの構成と同じであ
り、各信号線路に接続されるＦＥＴの段数を除いて同様
の構成を有している。なおこの実施例の場合、各ＦＥＴ
のゲートにはバイアス供給用に高インピーダンス素子で
ある抵抗Ｒg を接続している。
Ｆ３、ＲＦ３−ＲＦ４、ＲＦ４−ＲＦ１に接続されるシ
リーズＦＥＴ及び入出力端子ＲＦ１及びＲＦ３に接続さ
れるシヤントＦＥＴをそれぞれ３段構成とした場合の実
施例を説明する。この図５に示すＤＰＤＴスイツチの基
本構成は図２に示すＤＰＤＴスイツチの構成と同じであ
り、各信号線路に接続されるＦＥＴの段数を除いて同様
の構成を有している。なおこの実施例の場合、各ＦＥＴ
のゲートにはバイアス供給用に高インピーダンス素子で
ある抵抗Ｒg を接続している。
【００３２】さてこの図５に示すＤＰＤＴスイツチ２２
について得られる挿入損失とアイソレーシヨン特性を図
６に示す。なお図６はシリーズＦＥＴ１１Ａ〜１１Ｃ、
ＦＥＴ１２Ａ〜１２Ｃ、ＦＥＴ１３Ａ〜１３Ｃ、ＦＥＴ
１４Ａ〜１４Ｃとしてそのゲート幅が図２で説明したＦ
ＥＴのゲート幅に対して３倍の 2.4〔mm〕のものを用
い、シヤントＦＥＴ１５Ａ〜１５Ｃ、ＦＥＴ１６Ａ〜１
６Ｃとしてそのゲート幅が図２で説明したＦＥＴのゲー
ト幅に対して約５倍の 0.8〔mm〕のものを用いるものと
する。
について得られる挿入損失とアイソレーシヨン特性を図
６に示す。なお図６はシリーズＦＥＴ１１Ａ〜１１Ｃ、
ＦＥＴ１２Ａ〜１２Ｃ、ＦＥＴ１３Ａ〜１３Ｃ、ＦＥＴ
１４Ａ〜１４Ｃとしてそのゲート幅が図２で説明したＦ
ＥＴのゲート幅に対して３倍の 2.4〔mm〕のものを用
い、シヤントＦＥＴ１５Ａ〜１５Ｃ、ＦＥＴ１６Ａ〜１
６Ｃとしてそのゲート幅が図２で説明したＦＥＴのゲー
ト幅に対して約５倍の 0.8〔mm〕のものを用いるものと
する。
【００３３】そしてＤＰＤＴスイツチを小型プラスチツ
クモールドパツケージに実装した際に得られる挿入損失
とアイソレーシヨン特性との測定結果を表したのが図６
である。図６より 2〔ＧHz〕帯における挿入損失が 0.6
〔dB〕以下と低く、アイソレーシヨン特性が25〔dB〕以
上と高いことが分かる。このようにＴＤＭＡ通信方式に
着目し、最小限のＦＥＴの構成と制御方法でＤＰＤＴス
イツチ回路を形成してシヤントＦＥＴの個数を減らした
ことにより、コストの削減と制御端子の減少とを同時に
実現できるスイツチ半導体集積回路を実現できる。かく
してＩＣパツケージの小さいスイツチ半導体集積回路を
得ることができる。
クモールドパツケージに実装した際に得られる挿入損失
とアイソレーシヨン特性との測定結果を表したのが図６
である。図６より 2〔ＧHz〕帯における挿入損失が 0.6
〔dB〕以下と低く、アイソレーシヨン特性が25〔dB〕以
上と高いことが分かる。このようにＴＤＭＡ通信方式に
着目し、最小限のＦＥＴの構成と制御方法でＤＰＤＴス
イツチ回路を形成してシヤントＦＥＴの個数を減らした
ことにより、コストの削減と制御端子の減少とを同時に
実現できるスイツチ半導体集積回路を実現できる。かく
してＩＣパツケージの小さいスイツチ半導体集積回路を
得ることができる。
【００３４】（３）他の実施例 なお上述の実施例においては、ＦＥＴとしてシングルゲ
ートＦＥＴを用いる場合について述べたが、本発明はこ
れに限らず、マルチゲートＦＥＴを用いる場合にも適用
し得る。また上述の実施例においては、ＦＥＴとして接
合型ＦＥＴを用いる場合について述べたが、本発明はこ
れに限らず、他の構造のＦＥＴを用いる場合に広く適用
し得る。
ートＦＥＴを用いる場合について述べたが、本発明はこ
れに限らず、マルチゲートＦＥＴを用いる場合にも適用
し得る。また上述の実施例においては、ＦＥＴとして接
合型ＦＥＴを用いる場合について述べたが、本発明はこ
れに限らず、他の構造のＦＥＴを用いる場合に広く適用
し得る。
【００３５】さらに上述の実施例においては、シヤント
ＦＥＴのドレイン又はソースをグランドに直接接続する
場合について述べたが、本発明はこれに限らず、シヤン
トＦＥＴのドレイン又はソースとグランド間に直流分を
カツトする容量を設ける場合にも適用し得る。このよう
に直流分をカツトする容量を用いれば、シヤントＦＥＴ
のドレイン又はソースに印加されるバイアス電圧を任意
の値に設定することができる。
ＦＥＴのドレイン又はソースをグランドに直接接続する
場合について述べたが、本発明はこれに限らず、シヤン
トＦＥＴのドレイン又はソースとグランド間に直流分を
カツトする容量を設ける場合にも適用し得る。このよう
に直流分をカツトする容量を用いれば、シヤントＦＥＴ
のドレイン又はソースに印加されるバイアス電圧を任意
の値に設定することができる。
【００３６】例えばドレイン又はソースを適当な正の電
圧に設定することができれば、各ＦＥＴのゲートに印加
する制御バイアス電圧ＣＴＬ１及びＣＴＬ２を正電圧の
みとしてもソース及びドレインに対するゲート電位を相
対的に負電位に設定することもでき、全体として正電源
だけでスイツチング動作させることができるＤＰＤＴス
イツチを実現することができる。
圧に設定することができれば、各ＦＥＴのゲートに印加
する制御バイアス電圧ＣＴＬ１及びＣＴＬ２を正電圧の
みとしてもソース及びドレインに対するゲート電位を相
対的に負電位に設定することもでき、全体として正電源
だけでスイツチング動作させることができるＤＰＤＴス
イツチを実現することができる。
【００３７】また上述の実施例においては、ＩＣパツケ
ージとしてプラスチツクパツケージを用いる場合につい
て述べたが、本発明はこれに限らず、他の材質のパツケ
ージを用いても良い。さらに上述の実施例においては、
本発明に係るＤＰＤＴスイツチを実装する装置例として
通信端末装置について述べたが、本発明はこれに限ら
ず、他の電子機器に実装する場合にも広く適用し得る。
ージとしてプラスチツクパツケージを用いる場合につい
て述べたが、本発明はこれに限らず、他の材質のパツケ
ージを用いても良い。さらに上述の実施例においては、
本発明に係るＤＰＤＴスイツチを実装する装置例として
通信端末装置について述べたが、本発明はこれに限ら
ず、他の電子機器に実装する場合にも広く適用し得る。
【００３８】
【発明の効果】上述のように本発明によれば、リング状
に配置される４つの信号経路に４つの電界効果トランジ
スタ段をシリーズに接続すると共に、２つの信号線路を
挟んだ対向する位置に信号線路に対してシヤントの位置
となる２つの電界効果トランジスタ段を接続して高周波
用のスイツチを構成し、これら４つの信号線路のうち対
向する位置の信号線路に対して同じ制御電圧を印加し、
かつ隣合う信号線路に対して互いに相補的な制御電圧を
印加することにより、信号線路に対してシヤントの位置
に接続される電界効果トランジスタ段の数及びスイツチ
の制御に必要な制御線の数を従来に比して削減すること
ができる回路規模の小さいスイツチ半導体集積回路を実
現できる。
に配置される４つの信号経路に４つの電界効果トランジ
スタ段をシリーズに接続すると共に、２つの信号線路を
挟んだ対向する位置に信号線路に対してシヤントの位置
となる２つの電界効果トランジスタ段を接続して高周波
用のスイツチを構成し、これら４つの信号線路のうち対
向する位置の信号線路に対して同じ制御電圧を印加し、
かつ隣合う信号線路に対して互いに相補的な制御電圧を
印加することにより、信号線路に対してシヤントの位置
に接続される電界効果トランジスタ段の数及びスイツチ
の制御に必要な制御線の数を従来に比して削減すること
ができる回路規模の小さいスイツチ半導体集積回路を実
現できる。
【図１】本発明に係るスイツチ半導体集積回路を実装し
た装置例の説明に供する略線図である。
た装置例の説明に供する略線図である。
【図２】ＤＰＤＴスイツチの基本構成を示す接続図であ
る。
る。
【図３】図２に示すＤＰＤＴスイツチの動作説明に供す
る図表である。
る図表である。
【図４】図２に示すＤＰＤＴスイツチの挿入損失及びア
イソレーシヨン特性を示す特性曲線図である。
イソレーシヨン特性を示す特性曲線図である。
【図５】実装時に用いられるＤＰＤＴスイツチの回路例
を示す接続図である。
を示す接続図である。
【図６】図５に示すＤＰＤＴスイツチの挿入損失及びア
イソレーシヨン特性を示す特性曲線図である。
イソレーシヨン特性を示す特性曲線図である。
【図７】ＳＰＤＴスイツチを２個用いた２アンテナ式の
携帯端末の信号処理部を示す接続図である。
携帯端末の信号処理部を示す接続図である。
【図８】シヤントＦＥＴを４個用いる従来型のＤＰＤＴ
スイツチの構成を示す接続図である。
スイツチの構成を示す接続図である。
【図９】図８に示すＤＰＤＴスイツチの挿入損失及びア
イソレーシヨン特性を示す特性曲線図である。
イソレーシヨン特性を示す特性曲線図である。
１、２……アンテナ、３……送信部、４……受信部、１
１……通信端末装置、１２、２２……ＤＰＤＴスイツ
チ。
１……通信端末装置、１２、２２……ＤＰＤＴスイツ
チ。
Claims (7)
- 【請求項１】第１の信号端子と第２の信号端子とを連絡
する第１の信号経路に対してシリーズに接続された第１
の電界効果トランジスタ段と、 上記第２の信号端子と第３の信号端子とを連絡する第２
の信号経路に対してシリーズに接続された第２の電界効
果トランジスタ段と、 上記第３の信号端子と第４の信号端子とを連絡する第３
の信号経路に対してシリーズに接続された第３の電界効
果トランジスタ段と、 上記第４の信号端子と上記第１の信号端子とを連絡する
第４の信号経路に対してシリーズに接続された第４の電
界効果トランジスタ段と、 上記第１の信号端子と基準電位との間に接続された第５
の電界効果トランジスタ段と、 上記第３の信号端子と上記基準電位との間に接続された
第６の電界効果トランジスタ段と、 第１の制御電圧を上記第１及び第３の電界効果トランジ
スタ段の制御端子に印加する第１の制御線と、 上記第１の制御電圧に対して相補的な制御電圧を上記第
２及び第４の電界効果トランジスタ段の制御端子に印加
する第２の制御線と、 第２の制御電圧を上記第５の電界効果トランジスタ段の
制御端子に印加する第３の制御線と、 上記第２の制御電圧に対して相補的な制御電圧を上記第
６の電界効果トランジスタ段の制御端子に印加する第４
の制御線とを具えることを特徴とするスイツチ半導体集
積回路。 - 【請求項２】上記第５及び第６の電界効果トランジスタ
段と上記電源線とはそれぞれ、第１及び第２の容量によ
つて上記電源線に対して直流的に分離されていることを
特徴とする請求項１に記載のスイツチ半導体集積回路。 - 【請求項３】上記第１及び第３の電界効果トランジスタ
段の制御端子と上記第１の制御線との間、及び上記第２
及び第４の電界効果トランジスタ段の制御端子と上記第
２の制御線との間にはそれぞれ高インピーダンス素子が
接続されていることを特徴とする請求項１に記載のスイ
ツチ半導体集積回路。 - 【請求項４】上記電界効果トランジスタ段は、複数の電
界効果トランジスタを直列接続してなる直列回路である
ことを特徴とする請求項１に記載のスイツチ半導体集積
回路。 - 【請求項５】上記電界効果トランジスタ段を構成する電
界効果トランジスタはそれぞれ、マルチゲート電界効果
トランジスタであることを特徴とする請求項１に記載の
スイツチ半導体集積回路。 - 【請求項６】上記電界効果トランジスタ段を構成する電
界効果トランジスタはそれぞれ、ガリウムヒ素接合型電
界効果トランジスタであることを特徴とする請求項１に
記載のスイツチ半導体集積回路。 - 【請求項７】第１の信号端子と第２の信号端子とを連絡
する第１の信号経路に対してシリーズに接続された第１
の電界効果トランジスタ段と、上記第２の信号端子と第
３の信号端子とを連絡する第２の信号経路に対してシリ
ーズに接続された第２の電界効果トランジスタ段と、上
記第３の信号端子と第４の信号端子とを連絡する第３の
信号経路に対してシリーズに接続された第３の電界効果
トランジスタ段と、上記第４の信号端子と上記第１の信
号端子とを連絡する第４の信号経路に対してシリーズに
接続された第４の電界効果トランジスタ段と、上記第１
の信号端子と基準電位との間に接続された第５の電界効
果トランジスタ段と、上記第３の信号端子と上記基準電
位との間に接続された第６の電界効果トランジスタ段
と、第１の制御電圧を上記第１及び第３の電界効果トラ
ンジスタ段の制御端子に印加する第１の制御線と、上記
第１の制御電圧に対して相補的な制御電圧を上記第２及
び第４の電界効果トランジスタ段の制御端子に印加する
第２の制御線と、第２の制御電圧を上記第５の電界効果
トランジスタ段の制御端子に印加する第３の制御線と、
上記第２の制御電圧に対して相補的な制御電圧を上記第
６の電界効果トランジスタ段の制御端子に印加する第４
の制御線とを有するスイツチ半導体集積回路と、 上記第１及び第３の信号端子に電気的に接続された第１
及び第２のアンテナと、 上記第２の信号端子に接続され、上記第１又は第２のア
ンテナにおいて受信された高周波信号を入力する受信部
と、 上記第４の信号端子に接続され、高周波信号を上記第１
又は第２のアンテナに出力する送信部とを具えることを
特徴とする通信端末装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22703895A JP3332194B2 (ja) | 1995-08-10 | 1995-08-10 | スイツチ半導体集積回路及び通信端末装置 |
| US08/686,864 US5812939A (en) | 1995-08-10 | 1996-08-01 | Switch semiconductor integrated circuit and communication terminal device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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