JP3238616B2 - 半導体スイッチ回路 - Google Patents
半導体スイッチ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信機器、
特に携帯電話等に好適に用いられる高周波用の半導体ス
イッチ回路に関するものである。
特に携帯電話等に好適に用いられる高周波用の半導体ス
イッチ回路に関するものである。
【０００２】
【従来の技術】近年、移動体通信分野の発展に伴い、携
帯電話等のアンテナの送受信切り替え用に、電界効果ト
ランジスタ（field-effect transistor ：ＦＥＴ）で構
成された小型、低消費電力の高周波用半導体スイッチ回
路が望まれている。
帯電話等のアンテナの送受信切り替え用に、電界効果ト
ランジスタ（field-effect transistor ：ＦＥＴ）で構
成された小型、低消費電力の高周波用半導体スイッチ回
路が望まれている。
【０００３】特開平７−８６８９９号公報に携帯電話用
の半導体スイッチ回路の例が示されている。同公報の半
導体スイッチ回路は２個のＦＥＴを備えたものであり、
これら２個のＦＥＴのいずれにも高周波特性及び低消費
電力性に優れたＧａＡｓ−ＭＥＳＦＥＴ（metal-semico
nductor FET ）が採用されている。第１のＦＥＴは、入
力端子に接続されたドレインと、出力端子に接続された
ソースと、第１の抵抗を介して第１の制御端子に接続さ
れたゲートとを有する。第２のＦＥＴは、第１のＦＥＴ
のドレインに共通接続されたドレインと、アースに接続
されたソースと、第２の抵抗を介して第２の制御端子に
接続されたゲートとを有する。これら第１及び第２のＦ
ＥＴは、いずれもノーマリ・オン型（デプレッション
型）のＦＥＴであって、負のしきい値電圧（ピンチオフ
電圧）を有するものである。ノーマリ・オン型のＦＥＴ
は、ノーマリ・オフ型（エンハンスメント型）のＦＥＴ
に比べて製造プロセスが簡単で低コスト化が可能である
ので、携帯電話等に好適に用いられる。
の半導体スイッチ回路の例が示されている。同公報の半
導体スイッチ回路は２個のＦＥＴを備えたものであり、
これら２個のＦＥＴのいずれにも高周波特性及び低消費
電力性に優れたＧａＡｓ−ＭＥＳＦＥＴ（metal-semico
nductor FET ）が採用されている。第１のＦＥＴは、入
力端子に接続されたドレインと、出力端子に接続された
ソースと、第１の抵抗を介して第１の制御端子に接続さ
れたゲートとを有する。第２のＦＥＴは、第１のＦＥＴ
のドレインに共通接続されたドレインと、アースに接続
されたソースと、第２の抵抗を介して第２の制御端子に
接続されたゲートとを有する。これら第１及び第２のＦ
ＥＴは、いずれもノーマリ・オン型（デプレッション
型）のＦＥＴであって、負のしきい値電圧（ピンチオフ
電圧）を有するものである。ノーマリ・オン型のＦＥＴ
は、ノーマリ・オフ型（エンハンスメント型）のＦＥＴ
に比べて製造プロセスが簡単で低コスト化が可能である
ので、携帯電話等に好適に用いられる。
【０００４】上記第１及び第２のＦＥＴのしきい値電圧
は、例えば−２Ｖに設定される。第１の制御端子に０Ｖ
（アースの電圧）を、第２の制御端子に−５Ｖをそれぞ
れ印加すると、第１のＦＥＴのドレイン・ソース間がオ
ン、第２のＦＥＴのドレイン・ソース間がオフとなるの
で、入力端子から出力端子へ高周波信号が伝達される。
これとは逆に、第１の制御端子に−５Ｖを、第２の制御
端子に０Ｖをそれぞれ印加すると、第１のＦＥＴのドレ
イン・ソース間がオフ、第２のＦＥＴのドレイン・ソー
ス間がオンとなるので、入力端子から出力端子への高周
波信号の伝達が阻止される。
は、例えば−２Ｖに設定される。第１の制御端子に０Ｖ
（アースの電圧）を、第２の制御端子に−５Ｖをそれぞ
れ印加すると、第１のＦＥＴのドレイン・ソース間がオ
ン、第２のＦＥＴのドレイン・ソース間がオフとなるの
で、入力端子から出力端子へ高周波信号が伝達される。
これとは逆に、第１の制御端子に−５Ｖを、第２の制御
端子に０Ｖをそれぞれ印加すると、第１のＦＥＴのドレ
イン・ソース間がオフ、第２のＦＥＴのドレイン・ソー
ス間がオンとなるので、入力端子から出力端子への高周
波信号の伝達が阻止される。
【０００５】
【発明が解決しようとする課題】上記従来の半導体スイ
ッチ回路は、第１及び第２の制御端子への負電圧（−５
Ｖ）の供給が必要であった。つまり、この半導体スイッ
チ回路が組み込まれる携帯電話等の機器の中に正電圧
（＋５Ｖ）の電源以外に負電圧（−５Ｖ）の電源を必要
とし、該機器のコスト上昇を招いていた。コスト削減の
ためには、正電圧の単一電源方式が望まれるところであ
る。
ッチ回路は、第１及び第２の制御端子への負電圧（−５
Ｖ）の供給が必要であった。つまり、この半導体スイッ
チ回路が組み込まれる携帯電話等の機器の中に正電圧
（＋５Ｖ）の電源以外に負電圧（−５Ｖ）の電源を必要
とし、該機器のコスト上昇を招いていた。コスト削減の
ためには、正電圧の単一電源方式が望まれるところであ
る。
【０００６】そこで、第１及び第２のＦＥＴの各々のソ
ースに正電圧（＋５Ｖ）のバイアスを供与するように上
記従来の半導体スイッチ回路を変形することが考えられ
る。ところが、この半導体スイッチ回路を携帯電話等の
機器に組み込んだ場合、正のソースバイアス電圧の供給
のために、実装基板における配線の引き回しが複雑にな
り、半導体スイッチ回路が占める面積の増大を招くとい
う問題が生じる。
ースに正電圧（＋５Ｖ）のバイアスを供与するように上
記従来の半導体スイッチ回路を変形することが考えられ
る。ところが、この半導体スイッチ回路を携帯電話等の
機器に組み込んだ場合、正のソースバイアス電圧の供給
のために、実装基板における配線の引き回しが複雑にな
り、半導体スイッチ回路が占める面積の増大を招くとい
う問題が生じる。
【０００７】本発明の目的は、正電圧単一電源方式に適
合した小面積の半導体スイッチ回路をノーマリ・オン型
のＦＥＴで実現することにある。
合した小面積の半導体スイッチ回路をノーマリ・オン型
のＦＥＴで実現することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体スイッチ回路は、各々負のしき
い値電圧（例えば−２Ｖ）を有する第１及び第２のＦＥ
Ｔを備えたものであって、第１及び第２のＦＥＴの各々
のソースへ正電圧（例えば＋５Ｖ）のバイアスを供与す
ることなく、第１のＦＥＴのゲートと第２のＦＥＴのゲ
ートとの間に印加する差動電圧信号のみによって高周波
信号の伝達を制御するものである。
め、本発明に係る半導体スイッチ回路は、各々負のしき
い値電圧（例えば−２Ｖ）を有する第１及び第２のＦＥ
Ｔを備えたものであって、第１及び第２のＦＥＴの各々
のソースへ正電圧（例えば＋５Ｖ）のバイアスを供与す
ることなく、第１のＦＥＴのゲートと第２のＦＥＴのゲ
ートとの間に印加する差動電圧信号のみによって高周波
信号の伝達を制御するものである。
【０００９】具体的に説明すると、第１のＦＥＴは、第
１のキャパシタを介して入力端子に接続されたドレイン
と、第２のキャパシタを介して出力端子に接続されたソ
ースと、第１の制御端子に接続されたゲートとを有す
る。第２のＦＥＴは、第１のＦＥＴのドレインに共通接
続されたドレインと、第３のキャパシタを介してアース
に接続されたソースと、第２の制御端子に接続されたゲ
ートとを有する。そして、第１のＦＥＴがオンし、かつ
第２のＦＥＴがオフして、入力端子から出力端子へ高周
波信号が伝達されるように、第１及び第２のＦＥＴのし
きい値電圧の絶対値より大きい絶対値を有する正の電圧
（例えば＋５Ｖ）が第１の制御端子に、０Ｖ（アースの
電圧）が第２の制御端子にそれぞれ印加される。また、
第１のＦＥＴがオフし、かつ第２のＦＥＴがオンして、
入力端子から出力端子への高周波信号の伝達が阻止され
るように、第１の制御端子に０Ｖが、第１及び第２のＦ
ＥＴのしきい値電圧の絶対値より大きい絶対値を有する
正の電圧（例えば＋５Ｖ）が第２の制御端子にそれぞれ
印加される。
１のキャパシタを介して入力端子に接続されたドレイン
と、第２のキャパシタを介して出力端子に接続されたソ
ースと、第１の制御端子に接続されたゲートとを有す
る。第２のＦＥＴは、第１のＦＥＴのドレインに共通接
続されたドレインと、第３のキャパシタを介してアース
に接続されたソースと、第２の制御端子に接続されたゲ
ートとを有する。そして、第１のＦＥＴがオンし、かつ
第２のＦＥＴがオフして、入力端子から出力端子へ高周
波信号が伝達されるように、第１及び第２のＦＥＴのし
きい値電圧の絶対値より大きい絶対値を有する正の電圧
（例えば＋５Ｖ）が第１の制御端子に、０Ｖ（アースの
電圧）が第２の制御端子にそれぞれ印加される。また、
第１のＦＥＴがオフし、かつ第２のＦＥＴがオンして、
入力端子から出力端子への高周波信号の伝達が阻止され
るように、第１の制御端子に０Ｖが、第１及び第２のＦ
ＥＴのしきい値電圧の絶対値より大きい絶対値を有する
正の電圧（例えば＋５Ｖ）が第２の制御端子にそれぞれ
印加される。
【００１０】
【発明の実施の形態】図１は、本発明に係る半導体スイ
ッチ回路の構成例を示している。図１において、１は入
力端子、２は出力端子、３は入力端子１から出力端子２
への高周波信号の伝達を断続するための第１のＦＥＴ、
４は入力端子１とアースとの間を断続するための第２の
ＦＥＴである。第１及び第２のＦＥＴ３，４は、ゲート
長１μｍ、ゲート幅１ｍｍであり、−２Ｖのしきい値電
圧（ピンチオフ電圧）Ｖｔｈを有するノーマリ・オン型
ＧａＡｓ−ＭＥＳＦＥＴである。第１のＦＥＴ３は、第
１のキャパシタ５を介して入力端子１に接続されたドレ
イン（Ｄ）と、第２のキャパシタ６を介して出力端子２
に接続されたソース（Ｓ）と、第１の抵抗８を介して第
１の制御端子１１に接続されたゲート（Ｇ）とを有す
る。第２のＦＥＴ４は、第１のＦＥＴ３のドレインに共
通接続されたドレイン（Ｄ）と、第３のキャパシタ７を
介してアースに接続されたソース（Ｓ）と、第２の抵抗
９を介して第２の制御端子１２に接続されたゲート
（Ｇ）とを有する。第１及び第２のキャパシタ５，６
は、ＤＣ（直流）成分の阻止用であり、数１００ＭＨｚ
〜数ＧＨｚでの伝達損失が十分小さくなるように、例え
ば各々１００ｐＦのものが選択される。第１及び第２の
抵抗８，９は、第１及び第２のＦＥＴ３，４のゲートを
保護しかつ高周波信号が第１及び第２の制御端子１１，
１２に漏洩するのを防ぐためのものであり、例えば５ｋ
Ωのものが選択される。
ッチ回路の構成例を示している。図１において、１は入
力端子、２は出力端子、３は入力端子１から出力端子２
への高周波信号の伝達を断続するための第１のＦＥＴ、
４は入力端子１とアースとの間を断続するための第２の
ＦＥＴである。第１及び第２のＦＥＴ３，４は、ゲート
長１μｍ、ゲート幅１ｍｍであり、−２Ｖのしきい値電
圧（ピンチオフ電圧）Ｖｔｈを有するノーマリ・オン型
ＧａＡｓ−ＭＥＳＦＥＴである。第１のＦＥＴ３は、第
１のキャパシタ５を介して入力端子１に接続されたドレ
イン（Ｄ）と、第２のキャパシタ６を介して出力端子２
に接続されたソース（Ｓ）と、第１の抵抗８を介して第
１の制御端子１１に接続されたゲート（Ｇ）とを有す
る。第２のＦＥＴ４は、第１のＦＥＴ３のドレインに共
通接続されたドレイン（Ｄ）と、第３のキャパシタ７を
介してアースに接続されたソース（Ｓ）と、第２の抵抗
９を介して第２の制御端子１２に接続されたゲート
（Ｇ）とを有する。第１及び第２のキャパシタ５，６
は、ＤＣ（直流）成分の阻止用であり、数１００ＭＨｚ
〜数ＧＨｚでの伝達損失が十分小さくなるように、例え
ば各々１００ｐＦのものが選択される。第１及び第２の
抵抗８，９は、第１及び第２のＦＥＴ３，４のゲートを
保護しかつ高周波信号が第１及び第２の制御端子１１，
１２に漏洩するのを防ぐためのものであり、例えば５ｋ
Ωのものが選択される。
【００１１】次に、図２を参照しながら、図１の半導体
スイッチ回路の動作を説明する。ここで、第１の制御端
子１１への印加電圧をＶ１１、第２の制御端子１２への
印加電圧をＶ１２とする。第１の制御端子１１と第２の
制御端子１２との間に印加される差動電圧信号は、Ｖ１
１−Ｖ１２で表わされる。また、入力端子１から出力端
子２への伝達特性を｜Ｓ２１｜とする。
スイッチ回路の動作を説明する。ここで、第１の制御端
子１１への印加電圧をＶ１１、第２の制御端子１２への
印加電圧をＶ１２とする。第１の制御端子１１と第２の
制御端子１２との間に印加される差動電圧信号は、Ｖ１
１−Ｖ１２で表わされる。また、入力端子１から出力端
子２への伝達特性を｜Ｓ２１｜とする。
【００１２】第１の制御端子１１に０Ｖを、第２の制御
端子１２に＋５Ｖをそれぞれ印加した場合（差動電圧信
号Ｖ１１−Ｖ１２＝−５Ｖ）には、第２のＦＥＴ４のソ
ースとアースとの間に介設された第３のキャパシタ７が
第２のＦＥＴ４のゲートショットキー接合の順方向電流
により充電される。このため、第２のＦＥＴ４のソース
の電圧は、第２の制御端子１２への印加電圧すなわち＋
５Ｖとなる。このため、第２のＦＥＴ４のゲート・ソー
ス間電圧が０Ｖとなり、該第２のＦＥＴ４のドレイン・
ソース間がオンとなる。更に、第２のＦＥＴ４のドレイ
ンの電圧も＋５Ｖとなり、該第２のＦＥＴ４のドレイン
に共通接続された第１のＦＥＴ３のドレインの電圧も＋
５Ｖとなる。このため、第１のＦＥＴ３のドレインに対
して該第１のＦＥＴ３のゲートに−５Ｖが印加されたこ
ととなり、該第１のＦＥＴ３のドレイン・ソース間がオ
フとなる。この場合、入力端子１に供与された例えば１
ＧＨｚの高周波信号に対して、アイソレーションとして
−３０ｄＢ程度の伝達特性｜Ｓ２１｜が得られる。
端子１２に＋５Ｖをそれぞれ印加した場合（差動電圧信
号Ｖ１１−Ｖ１２＝−５Ｖ）には、第２のＦＥＴ４のソ
ースとアースとの間に介設された第３のキャパシタ７が
第２のＦＥＴ４のゲートショットキー接合の順方向電流
により充電される。このため、第２のＦＥＴ４のソース
の電圧は、第２の制御端子１２への印加電圧すなわち＋
５Ｖとなる。このため、第２のＦＥＴ４のゲート・ソー
ス間電圧が０Ｖとなり、該第２のＦＥＴ４のドレイン・
ソース間がオンとなる。更に、第２のＦＥＴ４のドレイ
ンの電圧も＋５Ｖとなり、該第２のＦＥＴ４のドレイン
に共通接続された第１のＦＥＴ３のドレインの電圧も＋
５Ｖとなる。このため、第１のＦＥＴ３のドレインに対
して該第１のＦＥＴ３のゲートに−５Ｖが印加されたこ
ととなり、該第１のＦＥＴ３のドレイン・ソース間がオ
フとなる。この場合、入力端子１に供与された例えば１
ＧＨｚの高周波信号に対して、アイソレーションとして
−３０ｄＢ程度の伝達特性｜Ｓ２１｜が得られる。
【００１３】逆に、第１の制御端子１１に＋５Ｖを、第
２の制御端子１２に０Ｖをそれぞれ印加した場合（差動
電圧信号Ｖ１１−Ｖ１２＝＋５Ｖ）には、第２のＦＥＴ
４のゲートには該第２のＦＥＴ４のソースに対して−５
Ｖが印加されたこととなり、該第２のＦＥＴ４のドレイ
ン・ソース間がオフとなる。更に、第１のＦＥＴ３のド
レインに対して該第１のＦＥＴ３のゲートに０Ｖが印加
されたこととなり、該第１のＦＥＴ３のドレイン・ソー
ス間がオンとなる。この場合、１ｄＢより小さい挿入損
失を示す伝達特性｜Ｓ２１｜が得られる。
２の制御端子１２に０Ｖをそれぞれ印加した場合（差動
電圧信号Ｖ１１−Ｖ１２＝＋５Ｖ）には、第２のＦＥＴ
４のゲートには該第２のＦＥＴ４のソースに対して−５
Ｖが印加されたこととなり、該第２のＦＥＴ４のドレイ
ン・ソース間がオフとなる。更に、第１のＦＥＴ３のド
レインに対して該第１のＦＥＴ３のゲートに０Ｖが印加
されたこととなり、該第１のＦＥＴ３のドレイン・ソー
ス間がオンとなる。この場合、１ｄＢより小さい挿入損
失を示す伝達特性｜Ｓ２１｜が得られる。
【００１４】以上のとおり、図１の半導体スイッチ回路
は、第１及び第２の制御端子１１，１２の間に印加され
る差動電圧信号Ｖ１１−Ｖ１２のみによって、入力端子
１から出力端子２への高周波信号の伝達を制御できるも
のである。なお、上記の説明では差動電圧信号Ｖ１１−
Ｖ１２の値が＋５Ｖ及び−５Ｖであったが、該差動電圧
信号Ｖ１１−Ｖ１２の値は、第１及び第２のＦＥＴ３，
４のしきい値電圧Ｖｔｈの絶対値より大きい絶対値を有
する正負の電圧値であればよい。
は、第１及び第２の制御端子１１，１２の間に印加され
る差動電圧信号Ｖ１１−Ｖ１２のみによって、入力端子
１から出力端子２への高周波信号の伝達を制御できるも
のである。なお、上記の説明では差動電圧信号Ｖ１１−
Ｖ１２の値が＋５Ｖ及び−５Ｖであったが、該差動電圧
信号Ｖ１１−Ｖ１２の値は、第１及び第２のＦＥＴ３，
４のしきい値電圧Ｖｔｈの絶対値より大きい絶対値を有
する正負の電圧値であればよい。
【００１５】図３は、図１の構成を２入力１出力の形式
に拡張した例を示している。図３の半導体スイッチ回路
は、図１中の構成要素に加えて、第２の入力端子１’
と、該第２の入力端子１’から出力端子２への高周波信
号の伝達を断続するための第３のＦＥＴ１３と、第２の
入力端子１’とアースとの間を断続するための第４のＦ
ＥＴ１４とを備えている。第３及び第４のＦＥＴ１３，
１４は、第１及び第２のＦＥＴ３，４と同様に、−２Ｖ
のしきい値電圧（ピンチオフ電圧）Ｖｔｈを有するノー
マリ・オン型ＧａＡｓ−ＭＥＳＦＥＴである。第３のＦ
ＥＴ１３は、第４のキャパシタ１５を介して第２の入力
端子１’に接続されたドレインと、前記第２のキャパシ
タ６を介して出力端子２に接続されたソースと、第３の
抵抗１８を介して前記第２の制御端子１２に接続された
ゲートとを有する。第４のＦＥＴ１４は、第３のＦＥＴ
１３のドレインに共通接続されたドレインと、第５のキ
ャパシタ１７を介してアースに接続されたソースと、第
４の抵抗１９を介して前記第１の制御端子１１に接続さ
れたゲートとを有する。第４のキャパシタ１５、第５の
キャパシタ１７、第３の抵抗１８及び第４の抵抗１９
は、それぞれ第１のキャパシタ５、第３のキャパシタ
７、第１の抵抗８及び第２の抵抗９に対応するものであ
る。
に拡張した例を示している。図３の半導体スイッチ回路
は、図１中の構成要素に加えて、第２の入力端子１’
と、該第２の入力端子１’から出力端子２への高周波信
号の伝達を断続するための第３のＦＥＴ１３と、第２の
入力端子１’とアースとの間を断続するための第４のＦ
ＥＴ１４とを備えている。第３及び第４のＦＥＴ１３，
１４は、第１及び第２のＦＥＴ３，４と同様に、−２Ｖ
のしきい値電圧（ピンチオフ電圧）Ｖｔｈを有するノー
マリ・オン型ＧａＡｓ−ＭＥＳＦＥＴである。第３のＦ
ＥＴ１３は、第４のキャパシタ１５を介して第２の入力
端子１’に接続されたドレインと、前記第２のキャパシ
タ６を介して出力端子２に接続されたソースと、第３の
抵抗１８を介して前記第２の制御端子１２に接続された
ゲートとを有する。第４のＦＥＴ１４は、第３のＦＥＴ
１３のドレインに共通接続されたドレインと、第５のキ
ャパシタ１７を介してアースに接続されたソースと、第
４の抵抗１９を介して前記第１の制御端子１１に接続さ
れたゲートとを有する。第４のキャパシタ１５、第５の
キャパシタ１７、第３の抵抗１８及び第４の抵抗１９
は、それぞれ第１のキャパシタ５、第３のキャパシタ
７、第１の抵抗８及び第２の抵抗９に対応するものであ
る。
【００１６】図４は、図３の半導体スイッチ回路の動作
を示している。ここで、第２の入力端子１’から出力端
子２への伝達特性を｜Ｓ２１’｜とする。第１の制御端
子１１に＋５Ｖを、第２の制御端子１２に０Ｖをそれぞ
れ印加した場合（差動電圧信号Ｖ１１−Ｖ１２＝＋５
Ｖ）には、第１のＦＥＴ３がオン、第２のＦＥＴ４がオ
フ、第３のＦＥＴ１３がオフ、第４のＦＥＴ１４がオン
となる結果、第１の入力端子１と出力端子２との間がオ
ン、第２の入力端子１’と出力端子２との間がオフとな
る。逆に、第１の制御端子１１に０Ｖを、第２の制御端
子１２に＋５Ｖをそれぞれ印加した場合（差動電圧信号
Ｖ１１−Ｖ１２＝−５Ｖ）には、第１のＦＥＴ３がオ
フ、第２のＦＥＴ４がオン、第３のＦＥＴ１３がオン、
第４のＦＥＴ１４がオフとなる結果、第１の入力端子１
と出力端子２との間がオフ、第２の入力端子１’と出力
端子２との間がオンとなる。
を示している。ここで、第２の入力端子１’から出力端
子２への伝達特性を｜Ｓ２１’｜とする。第１の制御端
子１１に＋５Ｖを、第２の制御端子１２に０Ｖをそれぞ
れ印加した場合（差動電圧信号Ｖ１１−Ｖ１２＝＋５
Ｖ）には、第１のＦＥＴ３がオン、第２のＦＥＴ４がオ
フ、第３のＦＥＴ１３がオフ、第４のＦＥＴ１４がオン
となる結果、第１の入力端子１と出力端子２との間がオ
ン、第２の入力端子１’と出力端子２との間がオフとな
る。逆に、第１の制御端子１１に０Ｖを、第２の制御端
子１２に＋５Ｖをそれぞれ印加した場合（差動電圧信号
Ｖ１１−Ｖ１２＝−５Ｖ）には、第１のＦＥＴ３がオ
フ、第２のＦＥＴ４がオン、第３のＦＥＴ１３がオン、
第４のＦＥＴ１４がオフとなる結果、第１の入力端子１
と出力端子２との間がオフ、第２の入力端子１’と出力
端子２との間がオンとなる。
【００１７】以上のとおり、図３の半導体スイッチ回路
は、第１及び第２の制御端子１１，１２の間に印加され
る差動電圧信号Ｖ１１−Ｖ１２のみによって、第１の入
力端子１から出力端子２への高周波信号の伝達と、第２
の入力端子１’から出力端子２への高周波信号の伝達と
を制御できるものである。差動電圧信号Ｖ１１−Ｖ１２
の値は、第１、第２、第３及び第４のＦＥＴ３，４，１
３，１４のしきい値電圧Ｖｔｈの絶対値より大きい絶対
値を有する正負の電圧値であればよい。
は、第１及び第２の制御端子１１，１２の間に印加され
る差動電圧信号Ｖ１１−Ｖ１２のみによって、第１の入
力端子１から出力端子２への高周波信号の伝達と、第２
の入力端子１’から出力端子２への高周波信号の伝達と
を制御できるものである。差動電圧信号Ｖ１１−Ｖ１２
の値は、第１、第２、第３及び第４のＦＥＴ３，４，１
３，１４のしきい値電圧Ｖｔｈの絶対値より大きい絶対
値を有する正負の電圧値であればよい。
【００１８】なお、図１の構成は、１入力多出力の形式
又は多入力多出力の形式へも拡張可能である。
又は多入力多出力の形式へも拡張可能である。
【００１９】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、各々負のしきい値電圧を有する２個のノーマリ・オ
ン型ＦＥＴを用いた半導体スイッチ回路において、該２
個ＦＥＴの各々のゲートの間に印加する差動電圧信号の
みによって高周波信号の伝達を制御することとしたの
で、正電圧の単一電源方式に適合した小面積の半導体ス
イッチ回路を実現することができる。つまり、本発明の
半導体スイッチ回路を携帯電話等の機器に組み込む場合
に配線引き回しの簡素化が可能となり、該機器の低コス
ト化が可能となる。
ば、各々負のしきい値電圧を有する２個のノーマリ・オ
ン型ＦＥＴを用いた半導体スイッチ回路において、該２
個ＦＥＴの各々のゲートの間に印加する差動電圧信号の
みによって高周波信号の伝達を制御することとしたの
で、正電圧の単一電源方式に適合した小面積の半導体ス
イッチ回路を実現することができる。つまり、本発明の
半導体スイッチ回路を携帯電話等の機器に組み込む場合
に配線引き回しの簡素化が可能となり、該機器の低コス
ト化が可能となる。
【図１】本発明に係る半導体スイッチ回路の構成例を示
す回路図である。
す回路図である。
【図２】図１の半導体スイッチ回路の動作説明図であ
る。
る。
【図３】本発明に係る半導体スイッチ回路の他の構成例
を示す回路図である。
を示す回路図である。
【図４】図３の半導体スイッチ回路の動作説明図であ
る。
る。
１ （第１の）入力端子 １’ 第２の入力端子 ２ 出力端子 ３ 第１のＦＥＴ ４ 第２のＦＥＴ ５ 第１のキャパシタ ６ 第２のキャパシタ ７ 第３のキャパシタ ８ 第１の抵抗 ９ 第２の抵抗 １１ 第１の制御端子 １２ 第２の制御端子 １３ 第３のＦＥＴ １４ 第４のＦＥＴ １５ 第４のキャパシタ １７ 第５のキャパシタ １８ 第３の抵抗 １９ 第４の抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−311007（ＪＰ，Ａ) 特開 平６−85641（ＪＰ，Ａ) 特開 平８−213893（ＪＰ，Ａ) 特開 平８−213891（ＪＰ，Ａ) 特開 平８−228138（ＪＰ，Ａ) 特開 平９−23101（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H01P 1/10 - 1/195
Claims (4)
- 【請求項１】 負のしきい値電圧を有し、かつ第１のキ
ャパシタを介して入力端子に接続されたドレインと、第
２のキャパシタを介して出力端子に接続されたソース
と、第１の制御端子に接続されたゲートとを有する第１
の電界効果トランジスタと、 負のしきい値電圧を有し、かつ前記第１の電界効果トラ
ンジスタのドレインに共通接続されたドレインと、第３
のキャパシタを介してアースに接続されたソースと、第
２の制御端子に接続されたゲートとを有する第２の電界
効果トランジスタとを備え、前記第１の電界効果トランジスタのゲートと前記第２の
電界効果トランジスタのゲートとの間に印加する差動電
圧信号のみによって高周波信号の伝達が制御されるよう
に、 前記第１の電界効果トランジスタがオンし、かつ前記第
２の電界効果トランジスタがオフして、前記入力端子か
ら前記出力端子へ高周波信号が伝達されるように、前記
第１及び第２の電界効果トランジスタのしきい値電圧の
絶対値より大きい絶対値を有する正の電圧が前記第１の
制御端子に、前記アースの電圧が前記第２の制御端子に
それぞれ印加され、 前記第１の電界効果トランジスタがオフし、かつ前記第
２の電界効果トランジスタがオンして、前記入力端子か
ら前記出力端子への高周波信号の伝達が阻止されるよう
に、前記アースの電圧が前記第１の制御端子に、前記第
１及び第２の電界効果トランジスタのしきい値電圧の絶
対値より大きい絶対値を有する正の電圧が前記第２の制
御端子にそれぞれ印加されることを特徴とする半導体ス
イッチ回路。 - 【請求項２】 請求項１記載の半導体スイッチ回路にお
いて、 前記第１の電界効果トランジスタのゲートと前記第１の
制御端子との間に介設された第１の抵抗と、 前記第２の電界効果トランジスタのゲートと前記第２の
制御端子との間に介設された第２の抵抗とを更に備えた
ことを特徴とする半導体スイッチ回路。 - 【請求項３】 負のしきい値電圧を有し、かつ第１のキ
ャパシタを介して第１の入力端子に接続されたドレイン
と、第２のキャパシタを介して出力端子に接続されたソ
ースと、第１の制御端子に接続されたゲートとを有する
第１の電界効果トランジスタと、 負のしきい値電圧を有し、かつ前記第１の電界効果トラ
ンジスタのドレインに共通接続されたドレインと、第３
のキャパシタを介してアースに接続されたソースと、第
２の制御端子に接続されたゲートとを有する第２の電界
効果トランジスタと、 負のしきい値電圧を有し、かつ第４のキャパシタを介し
て第２の入力端子に接続されたドレインと、前記第１の
電界効果トランジスタのソースに共通接続されたソース
と、前記第２の制御端子に共通接続されたゲートとを有
する第３の電界効果トランジスタと、 負のしきい値電圧を有し、かつ前記第３の電界効果トラ
ンジスタのドレインに共通接続されたドレインと、第５
のキャパシタを介してアースに接続されたソースと、前
記第１の制御端子に共通接続されたゲートとを有する第
４の電界効果トランジスタとを備え、前記第１の電界効果トランジスタのゲートと前記第２の
電界効果トランジスタのゲートとの間に印加する差動電
圧信号、及び前記第３の電界効果トランジスタのゲート
と前記第４の電界効果トランジスタのゲートとの間に印
加する差動電圧信号のみによって高周波信号の伝達が制
御されるように、 前記第１及び第４の電界効果トランジスタがオンし、か
つ前記第２及び第３の電界効果トランジスタがオフし
て、前記第１の入力端子から前記出力端子へ高周波信号
が伝達され、かつ前記第２の入力端子から前記出力端子
への高周波信号の伝達が阻止されるように、前記第１、
第２、第３及び第４の電界効果トランジスタのしきい値
電圧の絶対値より大きい絶対値を有する正の電圧が前記
第１の制御端子に、前記アースの電圧が前記第２の制御
端子にそれぞれ印加され、 前記第１及び第４の電界効果トランジスタがオフし、か
つ前記第２及び第３の電界効果トランジスタがオンし
て、前記第１の入力端子から前記出力端子への高周波信
号の伝達が阻止され、かつ前記第２の入力端子から前記
出力端子へ高周波信号が伝達されるように、前記アース
の電圧が前記第１の制御端子に、前記第１、第２、第３
及び第４の電界効果トランジスタのしきい値電圧の絶対
値より大きい絶対値を有する正の電圧が前記第２の制御
端子にそれぞれ印加されることを特徴とする半導体スイ
ッチ回路。 - 【請求項４】 請求項３記載の半導体スイッチ回路にお
いて、 前記第１の電界効果トランジスタのゲートと前記第１の
制御端子との間に介設された第１の抵抗と、 前記第２の電界効果トランジスタのゲートと前記第２の
制御端子との間に介設された第２の抵抗と、 前記第３の電界効果トランジスタのゲートと前記第２の
制御端子との間に介設された第３の抵抗と、 前記第４の電界効果トランジスタのゲートと前記第１の
制御端子との間に介設された第４の抵抗とを更に備えた
ことを特徴とする半導体スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25289895A JP3238616B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25289895A JP3238616B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998078A JPH0998078A (ja) | 1997-04-08 |
| JP3238616B2 true JP3238616B2 (ja) | 2001-12-17 |
Family
ID=17243713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25289895A Expired - Lifetime JP3238616B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238616B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522505B1 (en) | 1992-11-27 | 2003-02-18 | Fujitsu Limited | Magnetic head supporting mechanism |
| US8045295B2 (en) | 2002-10-11 | 2011-10-25 | Sae Magnetics (Hk) Ltd. | Method and apparatus for providing an additional ground pad and electrical connection for grounding a magnetic recording head |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004027361B4 (de) * | 2004-06-04 | 2009-06-10 | Rohde & Schwarz Gmbh & Co. Kg | Hochfrequenzschalter mit erweiterter Amplituden- und Schalldynamik |
| CN101228694B (zh) | 2005-08-09 | 2010-12-08 | 日立金属株式会社 | 高频开关电路 |
| JP6996934B2 (ja) * | 2017-10-20 | 2022-01-17 | 新日本無線株式会社 | 高周波スイッチ装置 |
-
1995
- 1995-09-29 JP JP25289895A patent/JP3238616B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522505B1 (en) | 1992-11-27 | 2003-02-18 | Fujitsu Limited | Magnetic head supporting mechanism |
| US6560073B1 (en) | 1992-11-27 | 2003-05-06 | Fujitsu Limited | Magnetic head supporting mechanism |
| US8045295B2 (en) | 2002-10-11 | 2011-10-25 | Sae Magnetics (Hk) Ltd. | Method and apparatus for providing an additional ground pad and electrical connection for grounding a magnetic recording head |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0998078A (ja) | 1997-04-08 |
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