JPH0954788A - 印刷回路基板の設計方法、印刷回路基板及び印刷回路基板を備える電子機器 - Google Patents
印刷回路基板の設計方法、印刷回路基板及び印刷回路基板を備える電子機器Info
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- JPH0954788A JPH0954788A JP7205513A JP20551395A JPH0954788A JP H0954788 A JPH0954788 A JP H0954788A JP 7205513 A JP7205513 A JP 7205513A JP 20551395 A JP20551395 A JP 20551395A JP H0954788 A JPH0954788 A JP H0954788A
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Abstract
板に代えて2層印刷回路基板上に実装した場合におい
て、電源ラインが主な原因で発生する放射ノイズの発生
を小さくする。 【解決手段】 絶縁基部100を介して表面1aと裏面
1bに印刷回路パターンを形成した2層プリンタ配線板
1上に電子回路素子を実装するために、表面にランド8
を配設し、電子回路素子の内側部位まで接地パターン2
を延設し、基幹の基幹電源パターン5を配設し、基幹電
源パターンから分岐し、電子回路素子の内側部位まで延
設し、スルーホール6を介してランドの一部に電源分岐
パターン3を接続し、電源分岐パターン近傍に配設され
るバイパスコンデンサとの間で形成されるインダクタン
スよりも電源分岐パターンと基幹電源パターンとの間で
形成されるインダクタンスが大きくなるようにインダク
タンスパターンを形成する。
Description
方法、印刷回路基板及び印刷回路基板を備える電子機器
に係り、例えば2層印刷回路基板において放射ノイズの
発生レベルを小さくする技術に関するものである。
イズ発生防止のための対策として、電源パターンとGN
D(グランド)パターン用のそれぞれに専用の導電層を
形成し、電源パターンとGNDパターンが所定の面積を
有する面状で対向するように構成した多層印刷回路基板
が従来より実用化されている。このように放射ノイズ対
策として電源パターンとGNDパターン用に専用の導電
層を形成して、電源パターンとGNDパターンが対向す
るようにした多層印刷回路基板は製品コストが高いため
に、2層印刷回路基板を使用して放射ノイズを規制する
規格を満足させる検討が活発になされてきている。
おいてパターンをそれぞれ形成した2層印刷回路基板に
おいては、電源パターンとGNDパターン間を広い面積
で対向させることで大きな容量結合を得るようにした
り、電源パターンおよびGNDパターンの間にバイパス
コンデンサを挿入したり、または電源線や信号線におい
て多くのフィルタなどから構成されるノイズ対策部品を
使用することで、放射ノイズ対策を行うようにしてい
る。
方向にリードピンを有するICを2層印刷回路基板に実
装する場合には、配線スペースが少ないので、以下の問
題が発生する。即ち、1.2層印刷回路基板は多層印刷
回路基板と異なり、4方向のリードピン用の配線スペー
スを確保する制約があることから、多層印刷回路基板の
ように配線スペース電源パターンとGNDパターンを広
い面積で対向するようにできない。
ズ電圧が大きくなる。また、無理に電源パターンとGN
Dパターン間における容量結合をもたせるようにするた
めに対向するようにするとGNDの面積が少なくなった
り、分断されるようになるためにGNDのインダクタン
スが大きくなり、GNDに発生するノイズが大きくな
る。
印刷回路基板で使用する時に、無理に電源パターンとG
NDパターン間における容量結合をもたせるようにする
と、配線スペースが少なくなりGNDパターンが極端に
弱くなり、コモンモード放射ノイズが増えることにな
る。2.4方向にリードピンを持つICが実装されるラ
ンドの周辺及び内部の領域では信号パターンが多く配置
されるために、GNDパターンが細くならぜるを得ずか
つまた所々で分断されるようになるために、折角実装さ
れたバイパスコンデンサの効果が小さくなる。3.4方
向にリードピンを持つICが実装されるランドの周辺及
び内部の領域では信号パターンが多いため、GNDパタ
ーンが細くまた所々で分断されるために信号パターンを
流れる充電電流の帰路であるGNDパターンが分断され
る形状とならざるを得ないため、最短な経路で電流を流
すようにできなくなる。4.1に記載したような欠点を
カバーするためにフィルタなどのノイズ対策部品を実装
する必要があるが、例えばインダクターとコンデンサで
ローパスフィルタを形成したような対策部品は、GND
効果が弱いために小さい効果しか得られない。
4方向にリードピンを持つICを2層印刷回路基板に実
装する事例を述べる。図5(A)は基板101の上面1
01aを示した平面図であり、102はGNDパター
ン、105は基幹となる電源パターンであり、そのまま
ICの電源パターン用としてランドと接続し、ICのリ
ードピンの内部の領域で裏面のGNDパターンと容量結
合をさせる目的で、広い面積となっている。108はI
Cの入出力用信号のリードが実装されるランドであり、
図示していないが信号線107で示してあるような細い
パターンと接続している。またランドは全て108のラ
ンドと同様である。109で示すランドはICのGND
ピンが実装されるランドであり斜線で示された太いパタ
ーン102と接続されたランドは109と同様である。
110で示すランドはICの電源ピンが実装されるラン
ドであり電源線105と接続されたランドは110と同
様である。106で示された円形の形状のものは基準面
(A)のパターンと裏面(B)のパターンを接続するた
めのスルーホールを示す。
bを示した平面図であり、絶縁基部100を剥がすこと
で透視した状態で示した図である。本図において、10
5は2層印刷回路基板の基幹となる電源パターンであ
る。111と112はチップ部品のバイパスコンデンサ
が実装されるランドであり、111のランドは電源パタ
ーンと、112のランドはGNDパターンと接続されて
いる。
ターンがICの電源リードピンを実装するランドに対し
て直接接続されているために、基幹となる電源パターン
にもノイズがのりやすく基板101全体に広がる放射の
ノイズレベルが高くなる。
ードピンの4方向に対する下向き方向ではGNDパター
ンをリードピンの外側に引き出していないために、充電
電流の電流ループが大きくなる。さらに、ICのリード
ピンの内側方向に対してGNDパターンと接続できない
ものが多いため、電源ピン→バイパスコンデンサ→GN
Dピンのループ面積が非常に大きくなってしまう。
は、放射ノイズの発生レベルが高くなりやすいことか
ら、電源用フィルタ、電磁シールドなどを使用した他の
対策を別途行う必要があった。また、4方向に狭ピッチ
多ピンのリードを持つQFP(クワッドフラットパッケ
ージ)、QTP(クワッドテープパッケージ)を使用し
た場合において多層印刷回路基板に代えて2層印刷回路
基板上に実装した場合には、上記の各問題はより顕在化
することになった。
てなされたものであり、多ピンのリードを持つICを多
層印刷回路基板に代えて2層印刷回路基板上に実装した
場合において、電源ラインが主な原因で発生する放射ノ
イズの発生を小さくすることができる印刷回路基板の設
計方法、印刷回路基板及び印刷回路基板を備える電子機
器の提供を目的としている。
を2層印刷回路基板上に実装した場合において、従来の
一般的な多層印刷回路基板に近い放射ノイズレベルを実
現できると共に、電子機器に2層印刷回路基板を組み込
んだ場合において、従来の2層印刷回路基板との比較に
おいて大幅に放射ノイズレベルを改善してEMI(電磁
妨害雑音)規格を充分に満足できる印刷回路基板の設計
方法、印刷回路基板及び印刷回路基板を備える電子機器
の提供を目的としている。
目的を達成するために、本発明の印刷回路基板の設計方
法によれば、絶縁基部を介して表面と裏面に印刷回路パ
ターンを形成した2層プリント配線板上に4方向に複数
のリード素子を有する電子回路素子を実装するための印
刷回路基板の設計方法であって、前記電子回路素子の実
装のために前記表面にランドを配設し、前記電子回路素
子の内側部位まで接地パターンを延設し、前記表面また
は前記裏面に基幹電源パターンを配設し、前記基幹電源
パターンから分岐して、前記電子回路素子の内側部位ま
で延設する電源分岐パターンを配設し、スルーホールを
介して前記ランドの一部に対して接続し、前記電源分岐
パターン近傍に配設されるバイパスコンデンサとの間で
形成されるインダクタンスよりも、前記電源分岐パター
ンと前記基幹電源パターンとの間で形成されるインダク
タンスが大きくなるインダクタンスパターンを形成する
ことを特徴としている。
回路パターンを形成した2層プリント配線板上に4方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板の設計方法であって、前記電子回路素
子の実装のために前記表面にランドを配設し、前記電子
回路素子の内側部位まで接地パターンを延設し、前記裏
面において前記ランドの上下列に対して並行に基幹とな
る2本の基幹電源パターンを配設し、前記基幹電源パタ
ーンからそれぞれ分岐し、前記電子回路素子の内側部位
まで延設するとともに、スルーホールを介して前記ラン
ドの一部に電源分岐パターンを接続し、前記電源分岐パ
ターン近傍に配設されるバイパスコンデンサとの間で形
成されるインダクタンスよりも、前記電源分岐パターン
と前記基幹電源パターンとの間で形成されるインダクタ
ンスが大きくなるようにインダクタンスパターンを蛇行
形成することを特徴としている。
回路パターンを形成した2層プリント配線板上に4方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板の設計方法であって、前記電子回路素
子の実装のために前記表面にランドを配設し、前記電子
回路素子の内側部位まで接地パターンを延設し、前記表
面または前記裏面において基幹となる基幹電源パターン
を配設し、前記基幹電源パターンから、スルーホールを
介して前記表面において前記電子回路素子の内側部位ま
で蛇行形成されるインダクタンスパターンを介して形成
し、さらにスルーホールを介して前記裏面に延設されて
前記ランドの一部に電源分岐パターンを接続して、前記
電源分岐パターン近傍に配設されるバイパスコンデンサ
との間で形成されるインダクタンスよりも、前記電源分
岐パターンと前記基幹電源パターンとの間で形成される
インダクタンスが大きくなるようにすることを特徴とし
ている。
回路パターンを形成した2層プリント配線板上に4方向
に複数のリード素子を有する電子回路素子を実装するた
めの印刷回路基板であって、前記電子回路素子の実装の
ために前記表面に配設されるランドと、前記電子回路素
子の内側部位まで延設される接地パターンと、前記表面
または前記裏面に配設される基幹の基幹電源パターン
と、前記基幹電源パターンから分岐され、前記電子回路
素子の内側部位まで延設されるとともに、スルーホール
を介して前記ランドに接続される電源分岐パターンと、
前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように形成されるイン
ダクタンスパターンとを具備することを特徴としてい
る。
回路パターンを形成した2層プリント配線板上に4方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板であって、前記電子回路素子の実装の
ために前記表面に配設されるランドと、前記電子回路素
子の内側部位まで延設される接地パターンと、前記裏面
において前記ランドの上下列に対して並行に配設される
基幹となる2本の基幹電源パターンと、前記基幹電源パ
ターンからそれぞれ分岐され、前記電子回路素子の内側
部位まで延設されるとともに、スルーホールを介して前
記ランドの4片の一部に接続される電源分岐パターン
と、前記電源分岐パターン近傍に配設されるバイパスコ
ンデンサとの間で形成されるインダクタンスよりも、前
記電源分岐パターンと前記基幹電源パターンとの間で形
成されるインダクタンスが大きくなるように蛇行形成さ
れるインダクタンスパターンとを具備することを特徴と
している。
回路パターンを形成した2層プリント配線板上に4方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板であって、前記電子回路素子の実装の
ために前記表面に配設されるランドと、前記電子回路素
子の内側部位まで延設される接地パターンと、前記裏面
において配設される基幹となる基幹電源パターンと、前
記基幹電源パターンから、スルーホールを介して前記表
面において前記電子回路素子の内側部位まで蛇行形成さ
れるインダクタンスパターンを介して形成され、さらに
スルーホールを介して前記裏面に延設されて前記ランド
の4片の一部に接続される電源分岐パターンとを具備し
てなり、前記電源分岐パターン近傍に配設されるバイパ
スコンデンサとの間で形成されるインダクタンスより
も、前記電源分岐パターンと前記基幹電源パターンとの
間で形成されるインダクタンスが大きくなるようにした
ことを特徴としている。
回路パターンを形成した2層プリント配線板上に4方向
に複数のリード素子を有する電子回路素子を実装するた
めの印刷回路基板を備える電子機器であって、前記電子
回路素子の実装のために前記表面に配設されるランド
と、前記電子回路素子の内側部位まで延設される接地パ
ターンと、前記裏面に配設される基幹の基幹電源パター
ンと、前記基幹電源パターンから分岐され、前記電子回
路素子の内側部位まで延設されるとともに、スルーホー
ルを介して前記ランドの一部に接続される電源分岐パタ
ーンと、前記電源分岐パターン近傍に配設されるバイパ
スコンデンサとの間で形成されるインダクタンスより
も、前記電源分岐パターンと前記基幹電源パターンとの
間で形成されるインダクタンスが大きくなるように形成
されるインダクタンスパターンとを具備することを特徴
としている。
回路パターンを形成した2層プリント配線板上に4方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板を備える電子機器であって、前記電子
回路素子の実装のために前記表面に配設されるランド
と、前記電子回路素子の内側部位まで延設される接地パ
ターンと、前記裏面において前記ランドの上下列に対し
て並行に配設される基幹となる2本の基幹電源パターン
と、前記基幹電源パターンからそれぞれ分岐され、前記
電子回路素子の内側部位まで延設されるとともに、スル
ーホールを介して前記ランドの4片の一部に接続される
電源分岐パターンと、前記電源分岐パターン近傍に配設
されるバイパスコンデンサとの間で形成されるインダク
タンスよりも、前記電源分岐パターンと前記基幹電源パ
ターンとの間で形成されるインダクタンスが大きくなる
ように蛇行形成されるインダクタンスパターンとを具備
することを特徴としている。
回路パターンを形成した2層プリント配線板上に4方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板を備える電子機器であって、前記電子
回路素子の実装のために前記表面に配設されるランド
と、前記電子回路素子の内側部位まで延設される接地パ
ターンと、前記裏面において配設される基幹となる基幹
電源パターンと、前記基幹電源パターンから、スルーホ
ールを介して前記表面において前記電子回路素子の内側
部位まで蛇行形成されるインダクタンスパターンを介し
て形成され、さらにスルーホールを介して前記裏面に延
設されて前記ランドの4片の一部に接続される電源分岐
パターンとを具備してなり、前記電源分岐パターン近傍
に配設されるバイパスコンデンサとの間で形成されるイ
ンダクタンスよりも、前記電源分岐パターンと前記基幹
電源パターンとの間で形成されるインダクタンスが大き
くなるようにしたことを特徴としている。
をもつICにおいては多くの電源ピンとGNDピンさら
には信号ピンからなるが、まずICのリードの外側か
ら、一本ないしは数本の電源パターンを基幹となる電源
パターンから分岐させICのリードピンの内側の領域に
引き込んだ後リードピンの内側の領域から電源ピン実装
用ランドに接続する形状とすることでGNDパターンに
対して最大スペースを確保されるので、GNDピン用の
ランドからICの4方向の外側の領域にGNDパターン
が引き出し、最大の放射ノイズ源となりうる充電電流の
GNDリターン電源ループを最短にすることができ、さ
らに、基幹となる電源パターンとICの電源に引き込む
電源パターンの間に、インダクタンスを存在させるとノ
イズ電流が基板全体に拡がるのを大幅に抑えることがで
きる。インダクタンスの値は電源パターンのバイパスコ
ンデンサの位置からICチップの電源パターンからまで
のインダクタンスより大きなインダクタンスとなるよう
に、バイパスコンデンサから基幹となる電源パターンの
間にインダクタンスを形成する。
実施の形態について添付図面に基づいて詳細に説明す
る。
施形態において4方向にリードピンを持つICが実装さ
れる様子をを示した2層印刷回路基板1の平面図(A)
と、基板1の裏面側を示した背面図(B)であって、背
面図(B)は表面となる平面図(A)との相互位置関係
を明瞭にするために図示のように絶縁基部100を剥が
して透視して見た様子を示した図であって、基板1の表
裏面に形成される配線パターンやスルーホール、チップ
部品実装用ランドを実線で示したものである。また、基
板1の表面1aとの相互位置関係を分かり易くするため
に背面図(B)側においてICリードピン実装用ランド
の形状と位置を破線8、9、10で示してある。また、
本図は4方向にリードピンを持つICの1個分を実装す
る場合を代表して記載しているが、通常は複数分が実装
されることは言うまでもない。
であって部品実装面となる表面1a上には、図示のよう
にGNDパターン2がランド8で囲まれる部位と、ラン
ド8の途中から放射状に設けられている。また、IC用
の電源パターン3はランド8で囲まれる内側にランド8
から延長される形で形成されている。
ランド8には信号線7で示してある細いパターンが接続
される一方、ランド9はICのGNDピンが実装される
ランドであって、図中ハッチングで示した太いGNDパ
ターン2に対して接続されている。
は、太い実線で示されたパターン3に接続されるととも
に、このパターン3の端部に形成された円形状のスルー
ホール6aと導通しており、基板1の裏面1b側に設け
られたスルーホール6b間の導通を図るようにしてい
る。
して述べると、2層印刷回路基板1の基幹となる電源パ
ターン5は図示のように左右に形成される一方、この途
中部位から電源パターン4が分岐している。この電源パ
ターン4は電源パターン5から分岐されて図示されたI
C専用に破線で示されたICのリードピンが実装される
ランド10の内側に引き込むための電源パターンとな
る。
実装するためのランド11、12が図示の位置に形成さ
れており、ランド11は電源パターン4と、ランド12
はGNDパターンとそれぞれ接続される位置に形成され
ている。
示されたバイパスコンデンサのランドを基準に考えたと
きに、ランド11からICの電源ピン3を実装するラン
ド10までのインダクタンスより、ランド11から電源
パターン4を通って基幹となる電源パターン5までのイ
ンダクタンスが大きくなるようにパターンが形成される
ことになる。また、全てのバイパスコンデンサの電源ラ
ンドを基準にして上記の関係が成立するようにしてい
る。
ローパスフィルタを形成することができ、電源系の高周
波電流のループを小さくすることができる。さらに、I
Cに供給する電源を比較的細いパターンであって、かつ
ICのランドの内側に配線するようにできる。
ピンを持つICを実装するランド8の近辺においても、
GNDパターン2の配線のための自由度が向上できるこ
とになり理想的に配線できるようになる。
ードピンの4方向に対して少なくとも一ヵ所以上でGN
Dパターン2をリードピンの外側に引き出すことで、充
電電流の電流ループを小さくできる。さらに、ICのリ
ードピンの内側方向に対してGNDパターン2と接続で
きるため、電源ピン→バイパスコンデンサ→GNDピン
のループ面積も最小にすることができる。
路基板1の平面図(A)と、基板1の裏面側を示した背
面図(B)であって、上記の第1発明実施形態と同様に
背面図(B)は表面となる平面図(A)との相互位置関
係を明瞭にするために図示のように絶縁基部100を剥
がして透視して見た様子を示した図である。
Dパターン2とIC用の電源パターン3がICの入出力
信号用のリードが実装されるランド8で囲まれる内部と
外部に図示のように形成されている。また、ランド8に
は信号線7が接続される。ランド9はICのGNDピン
が実装されるランドでありハッシングで示された太いパ
ターン2と接続される。ランド10はICの電源ピンが
実装されるランドであり太い実線で示されたパターン3
に接続されるとともに、このパターン3の端部に形成さ
れた円形状のスルーホール6aと導通しており、基板1
の裏面1b側に設けられたスルーホール6b間の導通を
図るようにしている。
基板の裏面1bには基幹となる電源パターン5が図示の
ように形成される一方、この途中部位から分岐されてI
Cのリードピンが実装されるランド8、9、10の内側
に引き込むための電源パターン4が形成されている。チ
ップ部品のバイパスコンデンサが実装されるランド1
1、12が設けられており、ランド11は電源パターン
4と、ランド12はGNDパターン2と接続されてい
る。また、ランド11で示されたバイパスコンデンサの
ランドを基準に考えたときに、ランド11からICの電
源ピンを実装するランドまでのインダクタンスより、ラ
ンド11から電源パターン4を通って基幹となる電源パ
ターン5までのインダクタンスが大きくなるように蛇行
形成されるインダクタンスパターン14を一部形成して
いる。したがって、図2に示した例では全てのバイパス
コンデンサの電源ランドを基準にして、ランド11から
電源パターン4を通って基幹となる電源パターン5まで
のインダクタンスが大きくなるようにパターンが形成さ
れることになる。
ィルタを形成することができると共に、よりインダクタ
ンスを大きくすることが可能となるため、低い周波数か
ら電源系の高周波電流のループを小さくすることができ
る。
パターンで、かつ上下2本と少ない本数でICのランド
の内側に配線することができるために、密集した4方向
にリードピンを持つICを実装するランド近辺でもGN
Dパターンの配線自由度が向上し、理想的に配線でき
る。
ドピンの4方向に対して少なくても一ヵ所以上でGND
パターンをリードピンの外側に引き出すことで、充電電
流の電流ループを小さくできる。さらに、ICのリード
ピンの内側方向に対してGNDパターンと接続できるた
め、電源ピン→バイパスコンデンサ→GNDピンのルー
プ面積を最小にすることができる。
(A)は基板1の上面であり、2はGNDパターン、3
はIC用の電源パターンである。4は裏面(B)の基幹
となる電源パターン5からスルーホール6aで分岐さ
せ、IC専用にICのリードピンが実装されるランドの
内側に引き込むための電源パターンであり蛇行形成され
たインダクタンスパターン14をスルーホール6b間で
形成している。
れるランドであり、図示していないが信号線7で示して
あるような細いパターンと接続しているランドは全て8
のランドと同様である。9で示すランドはICのGND
ピンが実装されるランドであり斜線で示された太いパタ
ーン2と接続されたランドは9と同様である。10で示
すランドはICの電源ピンが実装されるランドであり太
い実線3と接続されたランドは10と同様である。6で
示された円形の形状のものは基準面(A)のパターンと
裏面(B)のパターンを接続するためのスルーホールを
示す。
ターンである。11と12はチップ部品のバイパスコン
デンサが実装されるランドであり、11のランドは電源
パターンと、12のランドはGNDパターンと接続され
ている。
デンサのランドを基準に考えた時、11のランドからI
Cの電源ピンを実装するランドまでのインダクタンスよ
り、11のランドから4の電源パターンを通って5の基
幹となる電源パターンまでのインダクタンスが大きくな
るように基準面(A)の蛇行形成されたインダクタンス
パターン14を含みパターンを形成している。図3にお
いては全てのバイパスコンデンサの電源ランドを基準に
上記の関係が成り立っている。
ローパスフィルタを形成することができると共によりイ
ンダクタンスが大きくすることが可能なため、低い周波
数から電源系の高周波電流のループを小さくする効果を
得ることができる。
パターンでしかも2本と少ない本数でICのランドの内
側に配線するため従来配線が密集した4方向にリードピ
ンを持つICを実装するランド近辺でもGNDパターン
の配線自由度が向上し、理想的に配線できる長所があ
る。即ち、基準面(A)に示すようにICのリードピン
の4方向に対して少なくとも一ヵ所以上でGNDパター
ンをリードピンの外側に引き出すことで、充電電流の電
流ループを小さくできる。さらに、ICのリードピンの
内側方向に対してGNDパターンと接続できるため、電
源ピン→バイパスコンデンサ→GNDピンのループ面積
を最小にすることができる。
(A)は基板1の上面であり、2はGNDパターン、3
はIC用の電源パターンである。8はICの入出力信号
用のリードが実装されるランドであり、図示していない
が信号線7で示してあるような細いパターンと接続して
いるランドは全て8のランドと同様である。9で示すラ
ンドはICのGNDピンが実装されるランドであり斜線
で示された太いパターン2と接続されたランドは9と同
様である。10で示すランドはICの電源ピンが実装さ
れるランドであり太い実線3と接続されたランドは10
と同様である。6で示された円形の形状のものは基準面
(A)のパターンと裏面(B)のパターンを接続するた
めのスルーホールを示す。
ターンである。4は基幹となる電源パターン5から分岐
させ、図示されているICのクロック信号を出力する信
号ピンに一番近い電源ピン専用のパターンであり、蛇行
形成されるインダクタンスパターン14を形成した後に
電源ピン用のランドに接続している。11と12はチッ
プ部品のバイパスコンデンサが実装されるランドであ
り、12のランドは電源パターンと、12のランドはG
NDパターンと接続されている。
い電源ピンのランドからバイパスコンデンサのランドま
でのインダクタンスよりもバイパスコンデンサのランド
から14のパラレル型インダクタンスパターンを含む4
の電源パターンのインダクタンスが大きい値となるよう
にしてある。
中でとくに放射ノイズの発生源となりやすいクロック信
号を出力する信号ピンに一番近い電源パターンにインダ
クタンスと大きい理想的なT型のローパスフィルタを形
成することができるため、低い周波数から電源系の高周
波電流のループを小さくできる。
ICの電源リードピン実装用ランドに接続する2層印刷
回路基板の電源パターンにおいて、基幹となる電源パタ
ーンから分岐させた電源パターンをICのリードピンの
内側の領域に引き込んだ後リードピンの内側の領域から
電源リードピン実装用ランドに接続した形状で、ICの
電源リードピン実装用ランドから最も近いバイパスコン
デンサの位置までのインダクタンスより大きなインダク
タンスとなるように、バイパスコンデンサから基幹とな
る電源パターンの間に、インダクタンスパターンを備え
たことで、放射ノイズの発生源である充電電流と貫通電
流のループ面積を小さくできる。
する放射ノイズを抑えることができると共に、そのよう
な構造を持った印刷回路基板を電子機器に使用した場
合、放射ノイズレベルを下げることができる。
形成されるインダクタンスパターン形状、スパイラル形
状、コイル形状を形成すると大きなインダクタンスを得
ることができるため周波数の低い領域から効果を得るこ
とができる。
多ピンのリード素子を持つICを多層印刷回路基板に代
えて2層印刷回路基板上に実装した場合において、電源
ラインが主な原因で発生する放射ノイズの発生を小さく
することができる印刷回路基板の設計方法、印刷回路基
板及び印刷回路基板を備える電子機器方を提供すること
ができる。
を2層印刷回路基板上に実装した場合において、従来の
一般的な多層印刷回路基板に近い放射ノイズレベルを実
現できると共に、電子機器に2層印刷回路基板を組み込
んだ場合において、従来の2層印刷回路基板との比較に
おいて大幅に放射ノイズレベルを改善してEMI(電磁
妨害雑音)規格を充分に満足できる印刷回路基板の設計
方法、印刷回路基板及び印刷回路基板を備える電子機器
を提供することができる。
にリードピンを持つICが実装される様子を示した2層
印刷回路基板1の平面図(A)と、基板1の裏面側を示
した背面図(B)である。
にリードピンを持つICが実装される様子を示した2層
印刷回路基板1の平面図(A)と、基板1の裏面側を示
した背面図(B)である。
にリードピンを持つICが実装される様子を示した2層
印刷回路基板1の平面図(A)と、基板1の裏面側を示
した背面図(B)である。
にリードピンを持つICが実装される様子を示した2層
印刷回路基板1の平面図(A)と、基板1の裏面側を示
した背面図(B)である。
によって示す説明図であり基板の一部を切り出したもの
である。
用ランドの内側に引き込むための電源パターン(分岐パ
ターン) 5 基幹となる電源(基幹電源パターン) 6 スルーホール 7 信号パターン 8 ICの信号用のリードピンが実装されるランド 9 ICのGND用のリードピンが実装されるランド 10 ICの電源用のリードピンが実装されるランド 11 チップ型バイパスコンデンサ用の電源パターン側
のランド 12 チップ型バイパスコンデンサ用のGNDパターン
側のランド 14 蛇行形成されるインダクタンスパターン
Claims (15)
- 【請求項1】 絶縁基部を介して表面と裏面に印刷回路
パターンを形成した2層プリント配線板上に4方向に複
数のリード素子を有する電子回路素子を実装するための
印刷回路基板の設計方法であって、 前記電子回路素子の実装のために前記表面にランドを配
設し、 前記電子回路素子の内側部位まで接地パターンを延設
し、 前記表面または前記裏面に基幹電源パターンを配設し、 前記基幹電源パターンから分岐して、前記電子回路素子
の内側部位まで延設する電源分岐パターンを配設し、ス
ルーホールを介して前記ランドの一部に対して接続し、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるインダクタンスパター
ンを形成することを特徴とする印刷回路基板の設計方
法。 - 【請求項2】 前記インダクタンスパターンは蛇行形成
されるインダクタンスパターン形状、スパイラル形状及
びコイル形状を含む形状から形成されることを特徴とす
る請求項1に記載の印刷回路基板の設計方法。 - 【請求項3】 絶縁基部を介して表面と裏面に印刷回路
パターンを形成した2層プリント配線板上に4方向に複
数のリードピンを有する電子回路素子を実装するための
印刷回路基板の設計方法であって、 前記電子回路素子の実装のために前記表面にランドを配
設し、 前記電子回路素子の内側部位まで接地パターンを延設
し、 前記裏面において前記ランドの上下列に対して並行に基
幹となる2本の基幹電源パターンを配設し、 前記基幹電源パターンからそれぞれ分岐し、前記電子回
路素子の内側部位まで延設するとともに、スルーホール
を介して前記ランドの一部に電源分岐パターンを接続
し、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるようにインダクタンス
パターンを蛇行形成することを特徴とする印刷回路基板
の設計方法。 - 【請求項4】 絶縁基部を介して表面と裏面に印刷回路
パターンを形成した2層プリント配線板上に4方向に複
数のリードピンを有する電子回路素子を実装するための
印刷回路基板の設計方法であって、 前記電子回路素子の実装のために前記表面にランドを配
設し、 前記電子回路素子の内側部位まで接地パターンを延設
し、 前記表面または前記裏面において基幹となる基幹電源パ
ターンを配設し、 前記基幹電源パターンから、スルーホールを介して前記
表面において前記電子回路素子の内側部位まで蛇行形成
されるインダクタンスパターンを介して形成し、さらに
スルーホールを介して前記裏面に延設されて前記ランド
の一部に電源分岐パターンを接続して、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるようにすることを特徴
とする印刷回路基板の設計方法。 - 【請求項5】 前記ランドにおいて、繰り返し周期性の
クロック信号を出力する信号リードピン実装用ランド
と、入力信号用のリードピン実装用ランドに一番近い電
源リードピン実装用ランドに最も近く配設されるバイパ
スコンデンサ間で形成されるインダクタンスより大きな
インダクタンスとなるように、前記インダクタンスパタ
ーンを形成することを特徴とする請求項3または請求項
4に記載の印刷回路基板の設計方法。 - 【請求項6】 絶縁基部を介して表面と裏面に印刷回路
パターンを形成した2層プリント配線板上に4方向に複
数のリード素子を有する電子回路素子を実装するための
印刷回路基板であって、 前記電子回路素子の実装のために前記表面に配設される
ランドと、 前記電子回路素子の内側部位まで延設される接地パター
ンと、 前記表面または前記裏面に配設される基幹の基幹電源パ
ターンと、 前記基幹電源パターンから分岐され、前記電子回路素子
の内側部位まで延設されるとともに、スルーホールを介
して前記ランドに接続される電源分岐パターンと、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように形成されるイン
ダクタンスパターンと、 を具備することを特徴とする印刷回路基板。 - 【請求項7】 前記インダクタンスパターンは蛇行形成
されるインダクタンスパターン形状、スパイラル形状及
びコイル形状を含む形状から形成されることを特徴とす
る請求項6に記載の印刷回路基板。 - 【請求項8】 絶縁基部を介して表面と裏面に印刷回路
パターンを形成した2層プリント配線板上に4方向に複
数のリードピンを有する電子回路素子を実装するための
印刷回路基板であって、 前記電子回路素子の実装のために前記表面に配設される
ランドと、 前記電子回路素子の内側部位まで延設される接地パター
ンと、 前記裏面において前記ランドの上下列に対して並行に配
設される基幹となる2本の基幹電源パターンと、 前記基幹電源パターンからそれぞれ分岐され、前記電子
回路素子の内側部位まで延設されるとともに、スルーホ
ールを介して前記ランドの4片の一部に接続される電源
分岐パターンと、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように蛇行形成される
インダクタンスパターンと、 を具備することを特徴とする印刷回路基板。 - 【請求項9】 絶縁基部を介して表面と裏面に印刷回路
パターンを形成した2層プリント配線板上に4方向に複
数のリードピンを有する電子回路素子を実装するための
印刷回路基板であって、 前記電子回路素子の実装のために前記表面に配設される
ランドと、 前記電子回路素子の内側部位まで延設される接地パター
ンと、 前記裏面において配設される基幹となる基幹電源パター
ンと、 前記基幹電源パターンから、スルーホールを介して前記
表面において前記電子回路素子の内側部位まで蛇行形成
されるインダクタンスパターンを介して形成され、さら
にスルーホールを介して前記裏面に延設されて前記ラン
ドの4片の一部に接続される電源分岐パターンとを具備
してなり、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるようにしたことを特徴
とする印刷回路基板。 - 【請求項10】 前記ランドにおいて、繰り返し周期性
のクロック信号を出力する信号リードピン実装用ランド
と、入力信号用のリードピン実装用ランドに一番近い電
源リードピン実装用ランドに最も近く配設されるバイパ
スコンデンサ間で形成されるインダクタンスより大きな
インダクタンスとなるように、前記インダクタンスパタ
ーンを形成することを特徴とする請求項9または請求項
10に記載の印刷回路基板。 - 【請求項11】 絶縁基部を介して表面と裏面に印刷回
路パターンを形成した2層プリント配線板上に4方向に
複数のリード素子を有する電子回路素子を実装するため
の印刷回路基板を備える電子機器であって、 前記電子回路素子の実装のために前記表面に配設される
ランドと、 前記電子回路素子の内側部位まで延設される接地パター
ンと、 前記裏面に配設される基幹の基幹電源パターンと、 前記基幹電源パターンから分岐され、前記電子回路素子
の内側部位まで延設されるとともに、スルーホールを介
して前記ランドの一部に接続される電源分岐パターン
と、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように形成されるイン
ダクタンスパターンと、 を具備することを特徴とする印刷回路基板を備える電子
機器。 - 【請求項12】 前記インダクタンスパターンは蛇行形
成されるインダクタンスパターン形状、スパイラル形状
及びコイル形状を含む形状から形成されることを特徴と
する請求項11に記載の印刷回路基板を備える電子機
器。 - 【請求項13】 絶縁基部を介して表面と裏面に印刷回
路パターンを形成した2層プリント配線板上に4方向に
複数のリードピンを有する電子回路素子を実装するため
の印刷回路基板を備える電子機器であって、 前記電子回路素子の実装のために前記表面に配設される
ランドと、 前記電子回路素子の内側部位まで延設される接地パター
ンと、 前記裏面において前記ランドの上下列に対して並行に配
設される基幹となる2本の基幹電源パターンと、 前記基幹電源パターンからそれぞれ分岐され、前記電子
回路素子の内側部位まで延設されるとともに、スルーホ
ールを介して前記ランドの4片の一部に接続される電源
分岐パターンと、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように蛇行形成される
インダクタンスパターンと、 を具備することを特徴とする印刷回路基板を備える電子
機器。 - 【請求項14】 絶縁基部を介して表面と裏面に印刷回
路パターンを形成した2層プリント配線板上に4方向に
複数のリードピンを有する電子回路素子を実装するため
の印刷回路基板を備える電子機器であって、 前記電子回路素子の実装のために前記表面に配設される
ランドと、 前記電子回路素子の内側部位まで延設される接地パター
ンと、 前記裏面において配設される基幹となる基幹電源パター
ンと、 前記基幹電源パターンから、スルーホールを介して前記
表面において前記電子回路素子の内側部位まで蛇行形成
されるインダクタンスパターンを介して形成され、さら
にスルーホールを介して前記裏面に延設されて前記ラン
ドの4片の一部に接続される電源分岐パターンとを具備
してなり、 前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるようにしたことを特徴
とする印刷回路基板を備える電子機器。 - 【請求項15】 前記ランドにおいて、繰り返し周期性
のクロック信号を出力する信号リードピン実装用ランド
と、入力信号用のリードピン実装用ランドに一番近い電
源リードピン実装用ランドに最も近く配設されるバイパ
スコンデンサ間で形成されるインダクタンスより大きな
インダクタンスとなるように、前記インダクタンスパタ
ーンを形成することを特徴とする請求項13または請求
項14に記載の印刷回路基板を備える電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20551395A JP3610127B2 (ja) | 1995-08-11 | 1995-08-11 | 印刷回路基板及び印刷回路基板の設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20551395A JP3610127B2 (ja) | 1995-08-11 | 1995-08-11 | 印刷回路基板及び印刷回路基板の設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0954788A true JPH0954788A (ja) | 1997-02-25 |
JP3610127B2 JP3610127B2 (ja) | 2005-01-12 |
Family
ID=16508119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20551395A Expired - Fee Related JP3610127B2 (ja) | 1995-08-11 | 1995-08-11 | 印刷回路基板及び印刷回路基板の設計方法 |
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Country | Link |
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JP (1) | JP3610127B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1096839A3 (en) * | 1999-10-28 | 2003-08-13 | Nec Corporation | Method for designing a power supply decoupling circuit |
JP2010177591A (ja) * | 2009-01-30 | 2010-08-12 | Furukawa Electric Co Ltd:The | 並列伝送モジュール |
WO2012153835A1 (ja) * | 2011-05-12 | 2012-11-15 | シャープ株式会社 | プリント配線基板 |
JP2018189827A (ja) * | 2017-05-08 | 2018-11-29 | キヤノン株式会社 | 変位検出装置、レンズ鏡筒、および撮像装置 |
-
1995
- 1995-08-11 JP JP20551395A patent/JP3610127B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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EP1096839A3 (en) * | 1999-10-28 | 2003-08-13 | Nec Corporation | Method for designing a power supply decoupling circuit |
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WO2012153835A1 (ja) * | 2011-05-12 | 2012-11-15 | シャープ株式会社 | プリント配線基板 |
JP2012238724A (ja) * | 2011-05-12 | 2012-12-06 | Sharp Corp | プリント配線基板 |
JP2018189827A (ja) * | 2017-05-08 | 2018-11-29 | キヤノン株式会社 | 変位検出装置、レンズ鏡筒、および撮像装置 |
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