JPH0954788A

JPH0954788A - 印刷回路基板の設計方法、印刷回路基板及び印刷回路基板を備える電子機器

Info

Publication number: JPH0954788A
Application number: JP7205513A
Authority: JP
Inventors: Toru Otaki; 徹大滝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-08-11
Filing date: 1995-08-11
Publication date: 1997-02-25
Anticipated expiration: 2015-08-11
Also published as: JP3610127B2

Abstract

(57)【要約】【課題】多ピンのリードを持つＩＣを多層印刷回路基
板に代えて２層印刷回路基板上に実装した場合におい
て、電源ラインが主な原因で発生する放射ノイズの発生
を小さくする。【解決手段】絶縁基部１００を介して表面１ａと裏面
１ｂに印刷回路パターンを形成した２層プリンタ配線板
１上に電子回路素子を実装するために、表面にランド８
を配設し、電子回路素子の内側部位まで接地パターン２
を延設し、基幹の基幹電源パターン５を配設し、基幹電
源パターンから分岐し、電子回路素子の内側部位まで延
設し、スルーホール６を介してランドの一部に電源分岐
パターン３を接続し、電源分岐パターン近傍に配設され
るバイパスコンデンサとの間で形成されるインダクタン
スよりも電源分岐パターンと基幹電源パターンとの間で
形成されるインダクタンスが大きくなるようにインダク
タンスパターンを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は印刷回路基板の設計
方法、印刷回路基板及び印刷回路基板を備える電子機器
に係り、例えば２層印刷回路基板において放射ノイズの
発生レベルを小さくする技術に関するものである。

【０００２】

【従来の技術】従来より、印刷回路基板における放射ノ
イズ発生防止のための対策として、電源パターンとＧＮ
Ｄ（グランド）パターン用のそれぞれに専用の導電層を
形成し、電源パターンとＧＮＤパターンが所定の面積を
有する面状で対向するように構成した多層印刷回路基板
が従来より実用化されている。このように放射ノイズ対
策として電源パターンとＧＮＤパターン用に専用の導電
層を形成して、電源パターンとＧＮＤパターンが対向す
るようにした多層印刷回路基板は製品コストが高いため
に、２層印刷回路基板を使用して放射ノイズを規制する
規格を満足させる検討が活発になされてきている。

【０００３】そこで、例えば基板の絶縁基部の表裏面に
おいてパターンをそれぞれ形成した２層印刷回路基板に
おいては、電源パターンとＧＮＤパターン間を広い面積
で対向させることで大きな容量結合を得るようにした
り、電源パターンおよびＧＮＤパターンの間にバイパス
コンデンサを挿入したり、または電源線や信号線におい
て多くのフィルタなどから構成されるノイズ対策部品を
使用することで、放射ノイズ対策を行うようにしてい
る。

【０００４】

【発明が解決しようとする課題】しかしながら、特に４
方向にリードピンを有するＩＣを２層印刷回路基板に実
装する場合には、配線スペースが少ないので、以下の問
題が発生する。即ち、１．２層印刷回路基板は多層印刷
回路基板と異なり、４方向のリードピン用の配線スペー
スを確保する制約があることから、多層印刷回路基板の
ように配線スペース電源パターンとＧＮＤパターンを広
い面積で対向するようにできない。

【０００５】このために、電源パターンに発生するノイ
ズ電圧が大きくなる。また、無理に電源パターンとＧＮ
Ｄパターン間における容量結合をもたせるようにするた
めに対向するようにするとＧＮＤの面積が少なくなった
り、分断されるようになるためにＧＮＤのインダクタン
スが大きくなり、ＧＮＤに発生するノイズが大きくな
る。

【０００６】特に４方向にリードピンを持つＩＣを２層
印刷回路基板で使用する時に、無理に電源パターンとＧ
ＮＤパターン間における容量結合をもたせるようにする
と、配線スペースが少なくなりＧＮＤパターンが極端に
弱くなり、コモンモード放射ノイズが増えることにな
る。２．４方向にリードピンを持つＩＣが実装されるラ
ンドの周辺及び内部の領域では信号パターンが多く配置
されるために、ＧＮＤパターンが細くならぜるを得ずか
つまた所々で分断されるようになるために、折角実装さ
れたバイパスコンデンサの効果が小さくなる。３．４方
向にリードピンを持つＩＣが実装されるランドの周辺及
び内部の領域では信号パターンが多いため、ＧＮＤパタ
ーンが細くまた所々で分断されるために信号パターンを
流れる充電電流の帰路であるＧＮＤパターンが分断され
る形状とならざるを得ないため、最短な経路で電流を流
すようにできなくなる。４．１に記載したような欠点を
カバーするためにフィルタなどのノイズ対策部品を実装
する必要があるが、例えばインダクターとコンデンサで
ローパスフィルタを形成したような対策部品は、ＧＮＤ
効果が弱いために小さい効果しか得られない。

【０００７】添付図面に基づいて従来構成例であって、
４方向にリードピンを持つＩＣを２層印刷回路基板に実
装する事例を述べる。図５（Ａ）は基板１０１の上面１
０１ａを示した平面図であり、１０２はＧＮＤパター
ン、１０５は基幹となる電源パターンであり、そのまま
ＩＣの電源パターン用としてランドと接続し、ＩＣのリ
ードピンの内部の領域で裏面のＧＮＤパターンと容量結
合をさせる目的で、広い面積となっている。１０８はＩ
Ｃの入出力用信号のリードが実装されるランドであり、
図示していないが信号線１０７で示してあるような細い
パターンと接続している。またランドは全て１０８のラ
ンドと同様である。１０９で示すランドはＩＣのＧＮＤ
ピンが実装されるランドであり斜線で示された太いパタ
ーン１０２と接続されたランドは１０９と同様である。
１１０で示すランドはＩＣの電源ピンが実装されるラン
ドであり電源線１０５と接続されたランドは１１０と同
様である。１０６で示された円形の形状のものは基準面
（Ａ）のパターンと裏面（Ｂ）のパターンを接続するた
めのスルーホールを示す。

【０００８】次に図５（Ｂ）は基板１０１の裏面１０１
ｂを示した平面図であり、絶縁基部１００を剥がすこと
で透視した状態で示した図である。本図において、１０
５は２層印刷回路基板の基幹となる電源パターンであ
る。１１１と１１２はチップ部品のバイパスコンデンサ
が実装されるランドであり、１１１のランドは電源パタ
ーンと、１１２のランドはＧＮＤパターンと接続されて
いる。

【０００９】上記構成において、太い基幹となる電源パ
ターンがＩＣの電源リードピンを実装するランドに対し
て直接接続されているために、基幹となる電源パターン
にもノイズがのりやすく基板１０１全体に広がる放射の
ノイズレベルが高くなる。

【００１０】また、図５（Ａ）に示すように、ＩＣのリ
ードピンの４方向に対する下向き方向ではＧＮＤパター
ンをリードピンの外側に引き出していないために、充電
電流の電流ループが大きくなる。さらに、ＩＣのリード
ピンの内側方向に対してＧＮＤパターンと接続できない
ものが多いため、電源ピン→バイパスコンデンサ→ＧＮ
Ｄピンのループ面積が非常に大きくなってしまう。

【００１１】以上のように２層印刷回路基板において
は、放射ノイズの発生レベルが高くなりやすいことか
ら、電源用フィルタ、電磁シールドなどを使用した他の
対策を別途行う必要があった。また、４方向に狭ピッチ
多ピンのリードを持つＱＦＰ（クワッドフラットパッケ
ージ）、ＱＴＰ（クワッドテープパッケージ）を使用し
た場合において多層印刷回路基板に代えて２層印刷回路
基板上に実装した場合には、上記の各問題はより顕在化
することになった。

【００１２】したがって、本発明は上記の問題点に鑑み
てなされたものであり、多ピンのリードを持つＩＣを多
層印刷回路基板に代えて２層印刷回路基板上に実装した
場合において、電源ラインが主な原因で発生する放射ノ
イズの発生を小さくすることができる印刷回路基板の設
計方法、印刷回路基板及び印刷回路基板を備える電子機
器の提供を目的としている。

【００１３】また、特に４方向にリードピンを持つＩＣ
を２層印刷回路基板上に実装した場合において、従来の
一般的な多層印刷回路基板に近い放射ノイズレベルを実
現できると共に、電子機器に２層印刷回路基板を組み込
んだ場合において、従来の２層印刷回路基板との比較に
おいて大幅に放射ノイズレベルを改善してＥＭＩ（電磁
妨害雑音）規格を充分に満足できる印刷回路基板の設計
方法、印刷回路基板及び印刷回路基板を備える電子機器
の提供を目的としている。

【００１４】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明の印刷回路基板の設計方
法によれば、絶縁基部を介して表面と裏面に印刷回路パ
ターンを形成した２層プリント配線板上に４方向に複数
のリード素子を有する電子回路素子を実装するための印
刷回路基板の設計方法であって、前記電子回路素子の実
装のために前記表面にランドを配設し、前記電子回路素
子の内側部位まで接地パターンを延設し、前記表面また
は前記裏面に基幹電源パターンを配設し、前記基幹電源
パターンから分岐して、前記電子回路素子の内側部位ま
で延設する電源分岐パターンを配設し、スルーホールを
介して前記ランドの一部に対して接続し、前記電源分岐
パターン近傍に配設されるバイパスコンデンサとの間で
形成されるインダクタンスよりも、前記電源分岐パター
ンと前記基幹電源パターンとの間で形成されるインダク
タンスが大きくなるインダクタンスパターンを形成する
ことを特徴としている。

【００１５】また、絶縁基部を介して表面と裏面に印刷
回路パターンを形成した２層プリント配線板上に４方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板の設計方法であって、前記電子回路素
子の実装のために前記表面にランドを配設し、前記電子
回路素子の内側部位まで接地パターンを延設し、前記裏
面において前記ランドの上下列に対して並行に基幹とな
る２本の基幹電源パターンを配設し、前記基幹電源パタ
ーンからそれぞれ分岐し、前記電子回路素子の内側部位
まで延設するとともに、スルーホールを介して前記ラン
ドの一部に電源分岐パターンを接続し、前記電源分岐パ
ターン近傍に配設されるバイパスコンデンサとの間で形
成されるインダクタンスよりも、前記電源分岐パターン
と前記基幹電源パターンとの間で形成されるインダクタ
ンスが大きくなるようにインダクタンスパターンを蛇行
形成することを特徴としている。

【００１６】また、絶縁基部を介して表面と裏面に印刷
回路パターンを形成した２層プリント配線板上に４方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板の設計方法であって、前記電子回路素
子の実装のために前記表面にランドを配設し、前記電子
回路素子の内側部位まで接地パターンを延設し、前記表
面または前記裏面において基幹となる基幹電源パターン
を配設し、前記基幹電源パターンから、スルーホールを
介して前記表面において前記電子回路素子の内側部位ま
で蛇行形成されるインダクタンスパターンを介して形成
し、さらにスルーホールを介して前記裏面に延設されて
前記ランドの一部に電源分岐パターンを接続して、前記
電源分岐パターン近傍に配設されるバイパスコンデンサ
との間で形成されるインダクタンスよりも、前記電源分
岐パターンと前記基幹電源パターンとの間で形成される
インダクタンスが大きくなるようにすることを特徴とし
ている。

【００１７】また、絶縁基部を介して表面と裏面に印刷
回路パターンを形成した２層プリント配線板上に４方向
に複数のリード素子を有する電子回路素子を実装するた
めの印刷回路基板であって、前記電子回路素子の実装の
ために前記表面に配設されるランドと、前記電子回路素
子の内側部位まで延設される接地パターンと、前記表面
または前記裏面に配設される基幹の基幹電源パターン
と、前記基幹電源パターンから分岐され、前記電子回路
素子の内側部位まで延設されるとともに、スルーホール
を介して前記ランドに接続される電源分岐パターンと、
前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように形成されるイン
ダクタンスパターンとを具備することを特徴としてい
る。

【００１８】また、絶縁基部を介して表面と裏面に印刷
回路パターンを形成した２層プリント配線板上に４方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板であって、前記電子回路素子の実装の
ために前記表面に配設されるランドと、前記電子回路素
子の内側部位まで延設される接地パターンと、前記裏面
において前記ランドの上下列に対して並行に配設される
基幹となる２本の基幹電源パターンと、前記基幹電源パ
ターンからそれぞれ分岐され、前記電子回路素子の内側
部位まで延設されるとともに、スルーホールを介して前
記ランドの４片の一部に接続される電源分岐パターン
と、前記電源分岐パターン近傍に配設されるバイパスコ
ンデンサとの間で形成されるインダクタンスよりも、前
記電源分岐パターンと前記基幹電源パターンとの間で形
成されるインダクタンスが大きくなるように蛇行形成さ
れるインダクタンスパターンとを具備することを特徴と
している。

【００１９】また、絶縁基部を介して表面と裏面に印刷
回路パターンを形成した２層プリント配線板上に４方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板であって、前記電子回路素子の実装の
ために前記表面に配設されるランドと、前記電子回路素
子の内側部位まで延設される接地パターンと、前記裏面
において配設される基幹となる基幹電源パターンと、前
記基幹電源パターンから、スルーホールを介して前記表
面において前記電子回路素子の内側部位まで蛇行形成さ
れるインダクタンスパターンを介して形成され、さらに
スルーホールを介して前記裏面に延設されて前記ランド
の４片の一部に接続される電源分岐パターンとを具備し
てなり、前記電源分岐パターン近傍に配設されるバイパ
スコンデンサとの間で形成されるインダクタンスより
も、前記電源分岐パターンと前記基幹電源パターンとの
間で形成されるインダクタンスが大きくなるようにした
ことを特徴としている。

【００２０】また、絶縁基部を介して表面と裏面に印刷
回路パターンを形成した２層プリント配線板上に４方向
に複数のリード素子を有する電子回路素子を実装するた
めの印刷回路基板を備える電子機器であって、前記電子
回路素子の実装のために前記表面に配設されるランド
と、前記電子回路素子の内側部位まで延設される接地パ
ターンと、前記裏面に配設される基幹の基幹電源パター
ンと、前記基幹電源パターンから分岐され、前記電子回
路素子の内側部位まで延設されるとともに、スルーホー
ルを介して前記ランドの一部に接続される電源分岐パタ
ーンと、前記電源分岐パターン近傍に配設されるバイパ
スコンデンサとの間で形成されるインダクタンスより
も、前記電源分岐パターンと前記基幹電源パターンとの
間で形成されるインダクタンスが大きくなるように形成
されるインダクタンスパターンとを具備することを特徴
としている。

【００２１】また、絶縁基部を介して表面と裏面に印刷
回路パターンを形成した２層プリント配線板上に４方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板を備える電子機器であって、前記電子
回路素子の実装のために前記表面に配設されるランド
と、前記電子回路素子の内側部位まで延設される接地パ
ターンと、前記裏面において前記ランドの上下列に対し
て並行に配設される基幹となる２本の基幹電源パターン
と、前記基幹電源パターンからそれぞれ分岐され、前記
電子回路素子の内側部位まで延設されるとともに、スル
ーホールを介して前記ランドの４片の一部に接続される
電源分岐パターンと、前記電源分岐パターン近傍に配設
されるバイパスコンデンサとの間で形成されるインダク
タンスよりも、前記電源分岐パターンと前記基幹電源パ
ターンとの間で形成されるインダクタンスが大きくなる
ように蛇行形成されるインダクタンスパターンとを具備
することを特徴としている。

【００２２】また、絶縁基部を介して表面と裏面に印刷
回路パターンを形成した２層プリント配線板上に４方向
に複数のリードピンを有する電子回路素子を実装するた
めの印刷回路基板を備える電子機器であって、前記電子
回路素子の実装のために前記表面に配設されるランド
と、前記電子回路素子の内側部位まで延設される接地パ
ターンと、前記裏面において配設される基幹となる基幹
電源パターンと、前記基幹電源パターンから、スルーホ
ールを介して前記表面において前記電子回路素子の内側
部位まで蛇行形成されるインダクタンスパターンを介し
て形成され、さらにスルーホールを介して前記裏面に延
設されて前記ランドの４片の一部に接続される電源分岐
パターンとを具備してなり、前記電源分岐パターン近傍
に配設されるバイパスコンデンサとの間で形成されるイ
ンダクタンスよりも、前記電源分岐パターンと前記基幹
電源パターンとの間で形成されるインダクタンスが大き
くなるようにしたことを特徴としている。

【００２３】上記構成において、例えば４方向にリード
をもつＩＣにおいては多くの電源ピンとＧＮＤピンさら
には信号ピンからなるが、まずＩＣのリードの外側か
ら、一本ないしは数本の電源パターンを基幹となる電源
パターンから分岐させＩＣのリードピンの内側の領域に
引き込んだ後リードピンの内側の領域から電源ピン実装
用ランドに接続する形状とすることでＧＮＤパターンに
対して最大スペースを確保されるので、ＧＮＤピン用の
ランドからＩＣの４方向の外側の領域にＧＮＤパターン
が引き出し、最大の放射ノイズ源となりうる充電電流の
ＧＮＤリターン電源ループを最短にすることができ、さ
らに、基幹となる電源パターンとＩＣの電源に引き込む
電源パターンの間に、インダクタンスを存在させるとノ
イズ電流が基板全体に拡がるのを大幅に抑えることがで
きる。インダクタンスの値は電源パターンのバイパスコ
ンデンサの位置からＩＣチップの電源パターンからまで
のインダクタンスより大きなインダクタンスとなるよう
に、バイパスコンデンサから基幹となる電源パターンの
間にインダクタンスを形成する。

【００２４】

【発明の実施の形態】以下に、本発明の好適な各発明の
実施の形態について添付図面に基づいて詳細に説明す
る。

【００２５】（第１の発明実施形態）図１は第１発明実
施形態において４方向にリードピンを持つＩＣが実装さ
れる様子をを示した２層印刷回路基板１の平面図（Ａ）
と、基板１の裏面側を示した背面図（Ｂ）であって、背
面図（Ｂ）は表面となる平面図（Ａ）との相互位置関係
を明瞭にするために図示のように絶縁基部１００を剥が
して透視して見た様子を示した図であって、基板１の表
裏面に形成される配線パターンやスルーホール、チップ
部品実装用ランドを実線で示したものである。また、基
板１の表面１ａとの相互位置関係を分かり易くするため
に背面図（Ｂ）側においてＩＣリードピン実装用ランド
の形状と位置を破線８、９、１０で示してある。また、
本図は４方向にリードピンを持つＩＣの１個分を実装す
る場合を代表して記載しているが、通常は複数分が実装
されることは言うまでもない。

【００２６】先ず、図１（Ａ）において、基板１の上面
であって部品実装面となる表面１ａ上には、図示のよう
にＧＮＤパターン２がランド８で囲まれる部位と、ラン
ド８の途中から放射状に設けられている。また、ＩＣ用
の電源パターン３はランド８で囲まれる内側にランド８
から延長される形で形成されている。

【００２７】また、ＩＣの入出力信号用のリードとなる
ランド８には信号線７で示してある細いパターンが接続
される一方、ランド９はＩＣのＧＮＤピンが実装される
ランドであって、図中ハッチングで示した太いＧＮＤパ
ターン２に対して接続されている。

【００２８】ＩＣの電源ピンが実装されるランド１０
は、太い実線で示されたパターン３に接続されるととも
に、このパターン３の端部に形成された円形状のスルー
ホール６ａと導通しており、基板１の裏面１ｂ側に設け
られたスルーホール６ｂ間の導通を図るようにしてい
る。

【００２９】次に基板１の裏面１ｂを図１（Ｂ）を参照
して述べると、２層印刷回路基板１の基幹となる電源パ
ターン５は図示のように左右に形成される一方、この途
中部位から電源パターン４が分岐している。この電源パ
ターン４は電源パターン５から分岐されて図示されたＩ
Ｃ専用に破線で示されたＩＣのリードピンが実装される
ランド１０の内側に引き込むための電源パターンとな
る。

【００３０】また、チップ部品のバイパスコンデンサを
実装するためのランド１１、１２が図示の位置に形成さ
れており、ランド１１は電源パターン４と、ランド１２
はＧＮＤパターンとそれぞれ接続される位置に形成され
ている。

【００３１】以上の構成において、例えばランド１１で
示されたバイパスコンデンサのランドを基準に考えたと
きに、ランド１１からＩＣの電源ピン３を実装するラン
ド１０までのインダクタンスより、ランド１１から電源
パターン４を通って基幹となる電源パターン５までのイ
ンダクタンスが大きくなるようにパターンが形成される
ことになる。また、全てのバイパスコンデンサの電源ラ
ンドを基準にして上記の関係が成立するようにしてい
る。

【００３２】この様な形状とすることで理想的なＴ型の
ローパスフィルタを形成することができ、電源系の高周
波電流のループを小さくすることができる。さらに、Ｉ
Ｃに供給する電源を比較的細いパターンであって、かつ
ＩＣのランドの内側に配線するようにできる。

【００３３】この結果、配線が密集した４方向にリード
ピンを持つＩＣを実装するランド８の近辺においても、
ＧＮＤパターン２の配線のための自由度が向上できるこ
とになり理想的に配線できるようになる。

【００３４】即ち、図１（Ａ）に示すように、ＩＣのリ
ードピンの４方向に対して少なくとも一ヵ所以上でＧＮ
Ｄパターン２をリードピンの外側に引き出すことで、充
電電流の電流ループを小さくできる。さらに、ＩＣのリ
ードピンの内側方向に対してＧＮＤパターン２と接続で
きるため、電源ピン→バイパスコンデンサ→ＧＮＤピン
のループ面積も最小にすることができる。

【００３５】（第２の発明実施形態）図２は２層印刷回
路基板１の平面図（Ａ）と、基板１の裏面側を示した背
面図（Ｂ）であって、上記の第１発明実施形態と同様に
背面図（Ｂ）は表面となる平面図（Ａ）との相互位置関
係を明瞭にするために図示のように絶縁基部１００を剥
がして透視して見た様子を示した図である。

【００３６】本図において、基板１の上面１ａにはＧＮ
Ｄパターン２とＩＣ用の電源パターン３がＩＣの入出力
信号用のリードが実装されるランド８で囲まれる内部と
外部に図示のように形成されている。また、ランド８に
は信号線７が接続される。ランド９はＩＣのＧＮＤピン
が実装されるランドでありハッシングで示された太いパ
ターン２と接続される。ランド１０はＩＣの電源ピンが
実装されるランドであり太い実線で示されたパターン３
に接続されるとともに、このパターン３の端部に形成さ
れた円形状のスルーホール６ａと導通しており、基板１
の裏面１ｂ側に設けられたスルーホール６ｂ間の導通を
図るようにしている。

【００３７】また、図２（Ｂ）において、２層印刷回路
基板の裏面１ｂには基幹となる電源パターン５が図示の
ように形成される一方、この途中部位から分岐されてＩ
Ｃのリードピンが実装されるランド８、９、１０の内側
に引き込むための電源パターン４が形成されている。チ
ップ部品のバイパスコンデンサが実装されるランド１
１、１２が設けられており、ランド１１は電源パターン
４と、ランド１２はＧＮＤパターン２と接続されてい
る。また、ランド１１で示されたバイパスコンデンサの
ランドを基準に考えたときに、ランド１１からＩＣの電
源ピンを実装するランドまでのインダクタンスより、ラ
ンド１１から電源パターン４を通って基幹となる電源パ
ターン５までのインダクタンスが大きくなるように蛇行
形成されるインダクタンスパターン１４を一部形成して
いる。したがって、図２に示した例では全てのバイパス
コンデンサの電源ランドを基準にして、ランド１１から
電源パターン４を通って基幹となる電源パターン５まで
のインダクタンスが大きくなるようにパターンが形成さ
れることになる。

【００３８】以上により、略理想的なＴ型のローパスフ
ィルタを形成することができると共に、よりインダクタ
ンスを大きくすることが可能となるため、低い周波数か
ら電源系の高周波電流のループを小さくすることができ
る。

【００３９】さらに、ＩＣに供給する電源を比較的細い
パターンで、かつ上下２本と少ない本数でＩＣのランド
の内側に配線することができるために、密集した４方向
にリードピンを持つＩＣを実装するランド近辺でもＧＮ
Ｄパターンの配線自由度が向上し、理想的に配線でき
る。

【００４０】即ち、図２（Ａ）で示すようにＩＣのリー
ドピンの４方向に対して少なくても一ヵ所以上でＧＮＤ
パターンをリードピンの外側に引き出すことで、充電電
流の電流ループを小さくできる。さらに、ＩＣのリード
ピンの内側方向に対してＧＮＤパターンと接続できるた
め、電源ピン→バイパスコンデンサ→ＧＮＤピンのルー
プ面積を最小にすることができる。

【００４１】（第３の発明実施形態）図３の基準面
（Ａ）は基板１の上面であり、２はＧＮＤパターン、３
はＩＣ用の電源パターンである。４は裏面（Ｂ）の基幹
となる電源パターン５からスルーホール６ａで分岐さ
せ、ＩＣ専用にＩＣのリードピンが実装されるランドの
内側に引き込むための電源パターンであり蛇行形成され
たインダクタンスパターン１４をスルーホール６ｂ間で
形成している。

【００４２】８はＩＣの入出力信号用のリードが実装さ
れるランドであり、図示していないが信号線７で示して
あるような細いパターンと接続しているランドは全て８
のランドと同様である。９で示すランドはＩＣのＧＮＤ
ピンが実装されるランドであり斜線で示された太いパタ
ーン２と接続されたランドは９と同様である。１０で示
すランドはＩＣの電源ピンが実装されるランドであり太
い実線３と接続されたランドは１０と同様である。６で
示された円形の形状のものは基準面（Ａ）のパターンと
裏面（Ｂ）のパターンを接続するためのスルーホールを
示す。

【００４３】次に基板１の裏面（Ｂ）の説明をする。

【００４４】５は２層印刷回路基板の基幹となる電源パ
ターンである。１１と１２はチップ部品のバイパスコン
デンサが実装されるランドであり、１１のランドは電源
パターンと、１２のランドはＧＮＤパターンと接続され
ている。

【００４５】なお、例えば１１で示されたバイパスコン
デンサのランドを基準に考えた時、１１のランドからＩ
Ｃの電源ピンを実装するランドまでのインダクタンスよ
り、１１のランドから４の電源パターンを通って５の基
幹となる電源パターンまでのインダクタンスが大きくな
るように基準面（Ａ）の蛇行形成されたインダクタンス
パターン１４を含みパターンを形成している。図３にお
いては全てのバイパスコンデンサの電源ランドを基準に
上記の関係が成り立っている。

【００４６】この様な形状とすることで理想的なＴ型の
ローパスフィルタを形成することができると共によりイ
ンダクタンスが大きくすることが可能なため、低い周波
数から電源系の高周波電流のループを小さくする効果を
得ることができる。

【００４７】さらに、ＩＣに供給する電源を比較的細い
パターンでしかも２本と少ない本数でＩＣのランドの内
側に配線するため従来配線が密集した４方向にリードピ
ンを持つＩＣを実装するランド近辺でもＧＮＤパターン
の配線自由度が向上し、理想的に配線できる長所があ
る。即ち、基準面（Ａ）に示すようにＩＣのリードピン
の４方向に対して少なくとも一ヵ所以上でＧＮＤパター
ンをリードピンの外側に引き出すことで、充電電流の電
流ループを小さくできる。さらに、ＩＣのリードピンの
内側方向に対してＧＮＤパターンと接続できるため、電
源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積
を最小にすることができる。

【００４８】（第４の発明実施形態）図４の基準面
（Ａ）は基板１の上面であり、２はＧＮＤパターン、３
はＩＣ用の電源パターンである。８はＩＣの入出力信号
用のリードが実装されるランドであり、図示していない
が信号線７で示してあるような細いパターンと接続して
いるランドは全て８のランドと同様である。９で示すラ
ンドはＩＣのＧＮＤピンが実装されるランドであり斜線
で示された太いパターン２と接続されたランドは９と同
様である。１０で示すランドはＩＣの電源ピンが実装さ
れるランドであり太い実線３と接続されたランドは１０
と同様である。６で示された円形の形状のものは基準面
（Ａ）のパターンと裏面（Ｂ）のパターンを接続するた
めのスルーホールを示す。

【００４９】次に基板１の裏面（Ｂ）の説明をする。

【００５０】５は２層印刷回路基板の基幹となる電源パ
ターンである。４は基幹となる電源パターン５から分岐
させ、図示されているＩＣのクロック信号を出力する信
号ピンに一番近い電源ピン専用のパターンであり、蛇行
形成されるインダクタンスパターン１４を形成した後に
電源ピン用のランドに接続している。１１と１２はチッ
プ部品のバイパスコンデンサが実装されるランドであ
り、１２のランドは電源パターンと、１２のランドはＧ
ＮＤパターンと接続されている。

【００５１】クロック信号を出力する信号ピンに一番近
い電源ピンのランドからバイパスコンデンサのランドま
でのインダクタンスよりもバイパスコンデンサのランド
から１４のパラレル型インダクタンスパターンを含む４
の電源パターンのインダクタンスが大きい値となるよう
にしてある。

【００５２】この様な形状とすることで電源パターンの
中でとくに放射ノイズの発生源となりやすいクロック信
号を出力する信号ピンに一番近い電源パターンにインダ
クタンスと大きい理想的なＴ型のローパスフィルタを形
成することができるため、低い周波数から電源系の高周
波電流のループを小さくできる。

【００５３】以上のように、４方向にリードピンを持つ
ＩＣの電源リードピン実装用ランドに接続する２層印刷
回路基板の電源パターンにおいて、基幹となる電源パタ
ーンから分岐させた電源パターンをＩＣのリードピンの
内側の領域に引き込んだ後リードピンの内側の領域から
電源リードピン実装用ランドに接続した形状で、ＩＣの
電源リードピン実装用ランドから最も近いバイパスコン
デンサの位置までのインダクタンスより大きなインダク
タンスとなるように、バイパスコンデンサから基幹とな
る電源パターンの間に、インダクタンスパターンを備え
たことで、放射ノイズの発生源である充電電流と貫通電
流のループ面積を小さくできる。

【００５４】その結果として印刷回路基板から直接発生
する放射ノイズを抑えることができると共に、そのよう
な構造を持った印刷回路基板を電子機器に使用した場
合、放射ノイズレベルを下げることができる。

【００５５】また、上記インダクタンスパターンに蛇行
形成されるインダクタンスパターン形状、スパイラル形
状、コイル形状を形成すると大きなインダクタンスを得
ることができるため周波数の低い領域から効果を得るこ
とができる。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
多ピンのリード素子を持つＩＣを多層印刷回路基板に代
えて２層印刷回路基板上に実装した場合において、電源
ラインが主な原因で発生する放射ノイズの発生を小さく
することができる印刷回路基板の設計方法、印刷回路基
板及び印刷回路基板を備える電子機器方を提供すること
ができる。

【００５７】また、特に４方向にリードピンを持つＩＣ
を２層印刷回路基板上に実装した場合において、従来の
一般的な多層印刷回路基板に近い放射ノイズレベルを実
現できると共に、電子機器に２層印刷回路基板を組み込
んだ場合において、従来の２層印刷回路基板との比較に
おいて大幅に放射ノイズレベルを改善してＥＭＩ（電磁
妨害雑音）規格を充分に満足できる印刷回路基板の設計
方法、印刷回路基板及び印刷回路基板を備える電子機器
を提供することができる。

【００５８】

【図面の簡単な説明】

【図１】本発明の第１の発明実施形態において、４方向
にリードピンを持つＩＣが実装される様子を示した２層
印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示
した背面図（Ｂ）である。

【図２】本発明の第２の発明実施形態において、４方向
にリードピンを持つＩＣが実装される様子を示した２層
印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示
した背面図（Ｂ）である。

【図３】本発明の第３の発明実施形態において、４方向
にリードピンを持つＩＣが実装される様子を示した２層
印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示
した背面図（Ｂ）である。

【図４】本発明の第の４発明実施形態において、４方向
にリードピンを持つＩＣが実装される様子を示した２層
印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示
した背面図（Ｂ）である。

【図５】従来例を上面図（Ａ）および透過下面図（Ｂ）
によって示す説明図であり基板の一部を切り出したもの
である。

【符号の説明】

１基板２ＧＮＤパターン（接地パターン）３ＩＣ用電源パターン（電源分岐パターン）４基幹となる電源パターンからＩＣのリードピン実装
用ランドの内側に引き込むための電源パターン（分岐パ
ターン）５基幹となる電源（基幹電源パターン）６スルーホール７信号パターン８ＩＣの信号用のリードピンが実装されるランド９ＩＣのＧＮＤ用のリードピンが実装されるランド１０ＩＣの電源用のリードピンが実装されるランド１１チップ型バイパスコンデンサ用の電源パターン側
のランド１２チップ型バイパスコンデンサ用のＧＮＤパターン
側のランド１４蛇行形成されるインダクタンスパターン

Claims

【特許請求の範囲】

【請求項１】絶縁基部を介して表面と裏面に印刷回路
パターンを形成した２層プリント配線板上に４方向に複
数のリード素子を有する電子回路素子を実装するための
印刷回路基板の設計方法であって、前記電子回路素子の実装のために前記表面にランドを配
設し、前記電子回路素子の内側部位まで接地パターンを延設
し、前記表面または前記裏面に基幹電源パターンを配設し、前記基幹電源パターンから分岐して、前記電子回路素子
の内側部位まで延設する電源分岐パターンを配設し、ス
ルーホールを介して前記ランドの一部に対して接続し、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるインダクタンスパター
ンを形成することを特徴とする印刷回路基板の設計方
法。
【請求項２】前記インダクタンスパターンは蛇行形成
されるインダクタンスパターン形状、スパイラル形状及
びコイル形状を含む形状から形成されることを特徴とす
る請求項１に記載の印刷回路基板の設計方法。
【請求項３】絶縁基部を介して表面と裏面に印刷回路
パターンを形成した２層プリント配線板上に４方向に複
数のリードピンを有する電子回路素子を実装するための
印刷回路基板の設計方法であって、前記電子回路素子の実装のために前記表面にランドを配
設し、前記電子回路素子の内側部位まで接地パターンを延設
し、前記裏面において前記ランドの上下列に対して並行に基
幹となる２本の基幹電源パターンを配設し、前記基幹電源パターンからそれぞれ分岐し、前記電子回
路素子の内側部位まで延設するとともに、スルーホール
を介して前記ランドの一部に電源分岐パターンを接続
し、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるようにインダクタンス
パターンを蛇行形成することを特徴とする印刷回路基板
の設計方法。
【請求項４】絶縁基部を介して表面と裏面に印刷回路
パターンを形成した２層プリント配線板上に４方向に複
数のリードピンを有する電子回路素子を実装するための
印刷回路基板の設計方法であって、前記電子回路素子の実装のために前記表面にランドを配
設し、前記電子回路素子の内側部位まで接地パターンを延設
し、前記表面または前記裏面において基幹となる基幹電源パ
ターンを配設し、前記基幹電源パターンから、スルーホールを介して前記
表面において前記電子回路素子の内側部位まで蛇行形成
されるインダクタンスパターンを介して形成し、さらに
スルーホールを介して前記裏面に延設されて前記ランド
の一部に電源分岐パターンを接続して、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるようにすることを特徴
とする印刷回路基板の設計方法。
【請求項５】前記ランドにおいて、繰り返し周期性の
クロック信号を出力する信号リードピン実装用ランド
と、入力信号用のリードピン実装用ランドに一番近い電
源リードピン実装用ランドに最も近く配設されるバイパ
スコンデンサ間で形成されるインダクタンスより大きな
インダクタンスとなるように、前記インダクタンスパタ
ーンを形成することを特徴とする請求項３または請求項
４に記載の印刷回路基板の設計方法。
【請求項６】絶縁基部を介して表面と裏面に印刷回路
パターンを形成した２層プリント配線板上に４方向に複
数のリード素子を有する電子回路素子を実装するための
印刷回路基板であって、前記電子回路素子の実装のために前記表面に配設される
ランドと、前記電子回路素子の内側部位まで延設される接地パター
ンと、前記表面または前記裏面に配設される基幹の基幹電源パ
ターンと、前記基幹電源パターンから分岐され、前記電子回路素子
の内側部位まで延設されるとともに、スルーホールを介
して前記ランドに接続される電源分岐パターンと、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように形成されるイン
ダクタンスパターンと、を具備することを特徴とする印刷回路基板。
【請求項７】前記インダクタンスパターンは蛇行形成
されるインダクタンスパターン形状、スパイラル形状及
びコイル形状を含む形状から形成されることを特徴とす
る請求項６に記載の印刷回路基板。
【請求項８】絶縁基部を介して表面と裏面に印刷回路
パターンを形成した２層プリント配線板上に４方向に複
数のリードピンを有する電子回路素子を実装するための
印刷回路基板であって、前記電子回路素子の実装のために前記表面に配設される
ランドと、前記電子回路素子の内側部位まで延設される接地パター
ンと、前記裏面において前記ランドの上下列に対して並行に配
設される基幹となる２本の基幹電源パターンと、前記基幹電源パターンからそれぞれ分岐され、前記電子
回路素子の内側部位まで延設されるとともに、スルーホ
ールを介して前記ランドの４片の一部に接続される電源
分岐パターンと、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように蛇行形成される
インダクタンスパターンと、を具備することを特徴とする印刷回路基板。
【請求項９】絶縁基部を介して表面と裏面に印刷回路
パターンを形成した２層プリント配線板上に４方向に複
数のリードピンを有する電子回路素子を実装するための
印刷回路基板であって、前記電子回路素子の実装のために前記表面に配設される
ランドと、前記電子回路素子の内側部位まで延設される接地パター
ンと、前記裏面において配設される基幹となる基幹電源パター
ンと、前記基幹電源パターンから、スルーホールを介して前記
表面において前記電子回路素子の内側部位まで蛇行形成
されるインダクタンスパターンを介して形成され、さら
にスルーホールを介して前記裏面に延設されて前記ラン
ドの４片の一部に接続される電源分岐パターンとを具備
してなり、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるようにしたことを特徴
とする印刷回路基板。
【請求項１０】前記ランドにおいて、繰り返し周期性
のクロック信号を出力する信号リードピン実装用ランド
と、入力信号用のリードピン実装用ランドに一番近い電
源リードピン実装用ランドに最も近く配設されるバイパ
スコンデンサ間で形成されるインダクタンスより大きな
インダクタンスとなるように、前記インダクタンスパタ
ーンを形成することを特徴とする請求項９または請求項
１０に記載の印刷回路基板。
【請求項１１】絶縁基部を介して表面と裏面に印刷回
路パターンを形成した２層プリント配線板上に４方向に
複数のリード素子を有する電子回路素子を実装するため
の印刷回路基板を備える電子機器であって、前記電子回路素子の実装のために前記表面に配設される
ランドと、前記電子回路素子の内側部位まで延設される接地パター
ンと、前記裏面に配設される基幹の基幹電源パターンと、前記基幹電源パターンから分岐され、前記電子回路素子
の内側部位まで延設されるとともに、スルーホールを介
して前記ランドの一部に接続される電源分岐パターン
と、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように形成されるイン
ダクタンスパターンと、を具備することを特徴とする印刷回路基板を備える電子
機器。
【請求項１２】前記インダクタンスパターンは蛇行形
成されるインダクタンスパターン形状、スパイラル形状
及びコイル形状を含む形状から形成されることを特徴と
する請求項１１に記載の印刷回路基板を備える電子機
器。
【請求項１３】絶縁基部を介して表面と裏面に印刷回
路パターンを形成した２層プリント配線板上に４方向に
複数のリードピンを有する電子回路素子を実装するため
の印刷回路基板を備える電子機器であって、前記電子回路素子の実装のために前記表面に配設される
ランドと、前記電子回路素子の内側部位まで延設される接地パター
ンと、前記裏面において前記ランドの上下列に対して並行に配
設される基幹となる２本の基幹電源パターンと、前記基幹電源パターンからそれぞれ分岐され、前記電子
回路素子の内側部位まで延設されるとともに、スルーホ
ールを介して前記ランドの４片の一部に接続される電源
分岐パターンと、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるように蛇行形成される
インダクタンスパターンと、を具備することを特徴とする印刷回路基板を備える電子
機器。
【請求項１４】絶縁基部を介して表面と裏面に印刷回
路パターンを形成した２層プリント配線板上に４方向に
複数のリードピンを有する電子回路素子を実装するため
の印刷回路基板を備える電子機器であって、前記電子回路素子の実装のために前記表面に配設される
ランドと、前記電子回路素子の内側部位まで延設される接地パター
ンと、前記裏面において配設される基幹となる基幹電源パター
ンと、前記基幹電源パターンから、スルーホールを介して前記
表面において前記電子回路素子の内側部位まで蛇行形成
されるインダクタンスパターンを介して形成され、さら
にスルーホールを介して前記裏面に延設されて前記ラン
ドの４片の一部に接続される電源分岐パターンとを具備
してなり、前記電源分岐パターン近傍に配設されるバイパスコンデ
ンサとの間で形成されるインダクタンスよりも、前記電
源分岐パターンと前記基幹電源パターンとの間で形成さ
れるインダクタンスが大きくなるようにしたことを特徴
とする印刷回路基板を備える電子機器。
【請求項１５】前記ランドにおいて、繰り返し周期性
のクロック信号を出力する信号リードピン実装用ランド
と、入力信号用のリードピン実装用ランドに一番近い電
源リードピン実装用ランドに最も近く配設されるバイパ
スコンデンサ間で形成されるインダクタンスより大きな
インダクタンスとなるように、前記インダクタンスパタ
ーンを形成することを特徴とする請求項１３または請求
項１４に記載の印刷回路基板を備える電子機器。