JPH0954629A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0954629A JPH0954629A JP7208886A JP20888695A JPH0954629A JP H0954629 A JPH0954629 A JP H0954629A JP 7208886 A JP7208886 A JP 7208886A JP 20888695 A JP20888695 A JP 20888695A JP H0954629 A JPH0954629 A JP H0954629A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- voltage
- frequency
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Microcomputers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】周波数精度の高いCPUクロックを安価に生成
することができるマイクロコンピュータを提供する。 【解決手段】抵抗R4およびR5で分圧された商用交流
電源142をコンデンサC5を介してマイクロコンピュ
ータ201のAC入力回路203に入力し、AC入力回
路203で商用交流電源142に正確に同期した基準信
号を生成する。この基準信号を逓倍回路202に入力
し、逓倍回路202で基準信号を所望の周波数まで逓倍
しクロック発生回路102に入力する。さらに、クロッ
ク発生回路102は逓倍回路から供給された信号をもと
に2相のクロックを生成しCPU103を駆動する。こ
れにより、商用交流電源に正確に同期した周波数精度の
高いクロックでマイクロコンピュータ201を動作させ
ることができる。
することができるマイクロコンピュータを提供する。 【解決手段】抵抗R4およびR5で分圧された商用交流
電源142をコンデンサC5を介してマイクロコンピュ
ータ201のAC入力回路203に入力し、AC入力回
路203で商用交流電源142に正確に同期した基準信
号を生成する。この基準信号を逓倍回路202に入力
し、逓倍回路202で基準信号を所望の周波数まで逓倍
しクロック発生回路102に入力する。さらに、クロッ
ク発生回路102は逓倍回路から供給された信号をもと
に2相のクロックを生成しCPU103を駆動する。こ
れにより、商用交流電源に正確に同期した周波数精度の
高いクロックでマイクロコンピュータ201を動作させ
ることができる。
Description
【0001】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特に商用交流電源からCPU(中央処理装
置)に対するクロックを発生しこれを利用するマイクロ
コンピュータに関する。
タに関し、特に商用交流電源からCPU(中央処理装
置)に対するクロックを発生しこれを利用するマイクロ
コンピュータに関する。
【0002】
【従来の技術】従来、マイクロコンピュータからCPU
へのクロック発生方法としては、基準信号源として水晶
発振回路を用いる方法、CR発振回路を用いる方法およ
び商用交流電源を用いる方法などの提案がなされてい
る。
へのクロック発生方法としては、基準信号源として水晶
発振回路を用いる方法、CR発振回路を用いる方法およ
び商用交流電源を用いる方法などの提案がなされてい
る。
【0003】最初に、クロックの基準信号源として水晶
発振回路を用いる第1の従来例について図18を参照し
て説明する。水晶発振回路は、マイクロコンピュータ1
01に内蔵されたインバータ105および抵抗R1から
なる増幅器と、水晶振動子110とコンデンサC1およ
びC2とからなる共振回路とから構成され、得られた発
振出力はインバータ106により波形整形される。クロ
ック発生回路102はインバータ106の出力Cout
から互いに重ならない2相のクロックCLK1およびC
LK2を発生し、CPU103に2相クロックとして供
給している。ここで、図19はクロック発生回路102
の回路図であり、図20はインバータ106の出力信号
Coutを受けてクロック発生回路102が発生する互
いに重ならない2相のクロックCLK1およびCLK2
のタイミングを示すタイミングチャートである。このよ
うな水晶発振回路を用いた基準信号の発生方法は周波数
精度が高いクロックを得ることができる反面、水晶振動
子を使用することでコストが高くなるという欠点があ
る。
発振回路を用いる第1の従来例について図18を参照し
て説明する。水晶発振回路は、マイクロコンピュータ1
01に内蔵されたインバータ105および抵抗R1から
なる増幅器と、水晶振動子110とコンデンサC1およ
びC2とからなる共振回路とから構成され、得られた発
振出力はインバータ106により波形整形される。クロ
ック発生回路102はインバータ106の出力Cout
から互いに重ならない2相のクロックCLK1およびC
LK2を発生し、CPU103に2相クロックとして供
給している。ここで、図19はクロック発生回路102
の回路図であり、図20はインバータ106の出力信号
Coutを受けてクロック発生回路102が発生する互
いに重ならない2相のクロックCLK1およびCLK2
のタイミングを示すタイミングチャートである。このよ
うな水晶発振回路を用いた基準信号の発生方法は周波数
精度が高いクロックを得ることができる反面、水晶振動
子を使用することでコストが高くなるという欠点があ
る。
【0004】次に、第2の従来例を図21を参照して説
明する。
明する。
【0005】図21において図18と同一の参照数字お
よび符号は同一の構成要素および信号等を示す。CR発
振器124で得られる発振出力Coutはクロック発生
回路102に供給されこの結果、互いに重ならない2相
のクロックCLK1およびCLK2が発生し、CPU1
03に供給されている。
よび符号は同一の構成要素および信号等を示す。CR発
振器124で得られる発振出力Coutはクロック発生
回路102に供給されこの結果、互いに重ならない2相
のクロックCLK1およびCLK2が発生し、CPU1
03に供給されている。
【0006】図22は図21に含まれるCR発振器12
4の具体的な回路構成図であり、図23はCR発振器1
24の発振波形を示す信号波形図である。図22におい
て、排他的論理和回路135はインバータ132の出力
が変化したとき、複数のインバータを直列接続してなる
遅延回路134で決まる遅延時間に相当するパルス巾の
ワンショットパルスを発生する。
4の具体的な回路構成図であり、図23はCR発振器1
24の発振波形を示す信号波形図である。図22におい
て、排他的論理和回路135はインバータ132の出力
が変化したとき、複数のインバータを直列接続してなる
遅延回路134で決まる遅延時間に相当するパルス巾の
ワンショットパルスを発生する。
【0007】次に、図23の時刻t0において発振器入
力Oinが電源電位にある場合のCR発振器124の動
作を図21,図22および図23を参照して説明する。
図21のCR発振器124を構成するクロックドインバ
ータ136の出力がハイインピーダンス状態にあると
き、インバータ130がGND電位を出力することでコ
ンデンサC3に蓄えられた電荷を抵抗R2を介して放電
する。放電にともない発振器入力Oinの電位はコンデ
ンサC3と抵抗R2とで決まる時定数で減少し、時刻t
1でインバータ131の入力スレッショルド電圧に達す
るとインバータ131の出力はロウレベルからハイレベ
ルに、インバータ132の出力はハイレベルからロウレ
ベルに、インバータ130の出力Ooutはロウレベル
からハイレベル(電源電位)になる。同時に排他的論理
和回路135が遅延回路134で決まる遅延時間に相当
するワンショットパルスを出力するので、この期間クロ
ックドインバータ136はGND電位を出力し、発振器
入力Oinの電位はGND電位に引き下げられる。
力Oinが電源電位にある場合のCR発振器124の動
作を図21,図22および図23を参照して説明する。
図21のCR発振器124を構成するクロックドインバ
ータ136の出力がハイインピーダンス状態にあると
き、インバータ130がGND電位を出力することでコ
ンデンサC3に蓄えられた電荷を抵抗R2を介して放電
する。放電にともない発振器入力Oinの電位はコンデ
ンサC3と抵抗R2とで決まる時定数で減少し、時刻t
1でインバータ131の入力スレッショルド電圧に達す
るとインバータ131の出力はロウレベルからハイレベ
ルに、インバータ132の出力はハイレベルからロウレ
ベルに、インバータ130の出力Ooutはロウレベル
からハイレベル(電源電位)になる。同時に排他的論理
和回路135が遅延回路134で決まる遅延時間に相当
するワンショットパルスを出力するので、この期間クロ
ックドインバータ136はGND電位を出力し、発振器
入力Oinの電位はGND電位に引き下げられる。
【0008】その後、クロックドインバータ136がハ
イインピーダンス状態となるとインバータ130が電源
電位を出力しているので発振器入力Oinの電位は上昇
し、図23の時刻t2においてインバータ131の入力
スレッショルド電圧に達すると、インバータ131の出
力はハイレベルからロウレベルに、インバータ132の
出力はロウレベルからハイレベルに、インバータ130
の出力OoutはGND電位を出力する。これと同時に
排他的論理和回路135は遅延回路134により決まる
遅延時間に相当するワンショットパルスを出力するの
で、この期間クロックドインバータ136が電源電位を
出力し発振器入力の電位Oinは電源電位に引き上げら
れ初期状態にもどる。この後、上述した動作を繰り返し
発振出力Coutが得られる。発振出力Coutからク
ロック発生回路102で互いに重ならない2相クロック
CLK1およびCLK2を発生し、CPU103に供給
するのは第1の従来例と同様である。
イインピーダンス状態となるとインバータ130が電源
電位を出力しているので発振器入力Oinの電位は上昇
し、図23の時刻t2においてインバータ131の入力
スレッショルド電圧に達すると、インバータ131の出
力はハイレベルからロウレベルに、インバータ132の
出力はロウレベルからハイレベルに、インバータ130
の出力OoutはGND電位を出力する。これと同時に
排他的論理和回路135は遅延回路134により決まる
遅延時間に相当するワンショットパルスを出力するの
で、この期間クロックドインバータ136が電源電位を
出力し発振器入力の電位Oinは電源電位に引き上げら
れ初期状態にもどる。この後、上述した動作を繰り返し
発振出力Coutが得られる。発振出力Coutからク
ロック発生回路102で互いに重ならない2相クロック
CLK1およびCLK2を発生し、CPU103に供給
するのは第1の従来例と同様である。
【0009】この第2の従来例においては、発振に必要
な外付け部品が抵抗R2とコンデンサC3で済み製造コ
ストが安いという利点があるものの、抵抗R2の抵抗値
およびコンデンサC3の容量値はともにばらつきが大き
くしかも温度係数が大きく、さらに発振周波数の精度が
抵抗R2とコンデンサC3に依存するので高い周波数精
度が得られないという問題がある。一般にマイクロコン
ピュータはCPUを駆動するクロック周波数が高いほ
ど、処理時間が短くなるので処理能力が大きくなる。一
方、クロック周波数がCPUの性能を上回るほど高くな
るとCPUは処理不能となる。このため発振器の定数を
決める場合、マイクロコンピュータも含めクロックを発
生させるのに関係した回路の全部品が全て発振周波数が
高くなるほうにばらついても、クロックの周波数がCP
Uの性能を越えることがないように決める必要がある。
したがって、CR発振器のように発振周波数の精度が得
られない場合は発振器を構成する部品の定数を余裕をも
って決めねばならず、マイクロコンピュータの処理能力
を十分使えないことになる。もちろんこの場合、時計機
能をマイクロコンピュータを用いて実現することは不可
能である。
な外付け部品が抵抗R2とコンデンサC3で済み製造コ
ストが安いという利点があるものの、抵抗R2の抵抗値
およびコンデンサC3の容量値はともにばらつきが大き
くしかも温度係数が大きく、さらに発振周波数の精度が
抵抗R2とコンデンサC3に依存するので高い周波数精
度が得られないという問題がある。一般にマイクロコン
ピュータはCPUを駆動するクロック周波数が高いほ
ど、処理時間が短くなるので処理能力が大きくなる。一
方、クロック周波数がCPUの性能を上回るほど高くな
るとCPUは処理不能となる。このため発振器の定数を
決める場合、マイクロコンピュータも含めクロックを発
生させるのに関係した回路の全部品が全て発振周波数が
高くなるほうにばらついても、クロックの周波数がCP
Uの性能を越えることがないように決める必要がある。
したがって、CR発振器のように発振周波数の精度が得
られない場合は発振器を構成する部品の定数を余裕をも
って決めねばならず、マイクロコンピュータの処理能力
を十分使えないことになる。もちろんこの場合、時計機
能をマイクロコンピュータを用いて実現することは不可
能である。
【0010】また図24に示すように、CR発振器でク
ロックを発生しマイクロコンピュータで時計機能を実現
する第3の従来例が特開昭56−147092公報に記
載されている。
ロックを発生しマイクロコンピュータで時計機能を実現
する第3の従来例が特開昭56−147092公報に記
載されている。
【0011】本従来例では発振周波数が抵抗R3とコン
デンサC4に依存する発振回路141でマイクロコンピ
ュータ143のCPUのクロックを発生し、時計動作は
商用交流電源142からクロック入力回路140を介し
て商用交流電源の周波数をマイクロコンピュータ143
に取り込み、これを計数して時計の表示器144に時刻
を表示している。商用交流電源の周波数は電力会社によ
って注意深く管理されているので時計機能実現に十分な
精度を持っている。従って、本従来例で十分実用的な時
計が得られる。
デンサC4に依存する発振回路141でマイクロコンピ
ュータ143のCPUのクロックを発生し、時計動作は
商用交流電源142からクロック入力回路140を介し
て商用交流電源の周波数をマイクロコンピュータ143
に取り込み、これを計数して時計の表示器144に時刻
を表示している。商用交流電源の周波数は電力会社によ
って注意深く管理されているので時計機能実現に十分な
精度を持っている。従って、本従来例で十分実用的な時
計が得られる。
【0012】一方、この従来例ではCR発振器で得られ
るクロックでCPUを駆動しているので図21のマイク
ロコンピュータ121と同様クロック周波数のばらつき
が大きく、発振器を構成する部品の定数を余裕をもって
決めなければならない。このため、マイクロコンピュー
タの処理能力を十分使えないことになる。さらに、商用
交流電源には一般にノイズが重畳しており、このノイズ
がクロック入力回路を誤動作させ、商用交流電源に正確
に同期した基準パルスを発生できないという問題があっ
た。また通常、家庭用機器では厳しいコストダウンが要
求されるが、一般に、マイクロコンピュータを含むIC
のコストは端子の数が多ければその分高くなる。本従来
例ではCPUのクロックを得るための発振回路141以
外にクロック入力回路140から商用交流電源の周波数
を取り込む端子を必要とするので、コストの点で不利と
なる。
るクロックでCPUを駆動しているので図21のマイク
ロコンピュータ121と同様クロック周波数のばらつき
が大きく、発振器を構成する部品の定数を余裕をもって
決めなければならない。このため、マイクロコンピュー
タの処理能力を十分使えないことになる。さらに、商用
交流電源には一般にノイズが重畳しており、このノイズ
がクロック入力回路を誤動作させ、商用交流電源に正確
に同期した基準パルスを発生できないという問題があっ
た。また通常、家庭用機器では厳しいコストダウンが要
求されるが、一般に、マイクロコンピュータを含むIC
のコストは端子の数が多ければその分高くなる。本従来
例ではCPUのクロックを得るための発振回路141以
外にクロック入力回路140から商用交流電源の周波数
を取り込む端子を必要とするので、コストの点で不利と
なる。
【0013】
【発明が解決しようとする課題】第1の従来例では水晶
振動子を用いているので、周波数精度が高いクロックを
得ることができる反面、コストが高くなるという問題が
ある。また第2の従来例では、発振器に必要な外付け部
品は抵抗とコンデンサのみであるため、コストは安いと
いう利点はあるものの、発振回路の精度が悪くCPUの
性能を十分引き出せないという問題がある。さらに第3
の従来例では、時計の精度は商用交流電源を基準信号に
しているので十分高いものの、CPUを駆動するクロッ
クをCR発振器を用いて発生させるので、第2の従来例
と同様CPUの性能を十分引き出せない。また、商用電
源に乗ってくるノイズが多い環境で使用すると、時計が
誤動作する恐れがある。以上説明したように従来のマイ
クロコンピュータにおいては、安いコストと高い処理能
力を両立させることができないという問題点があった。
振動子を用いているので、周波数精度が高いクロックを
得ることができる反面、コストが高くなるという問題が
ある。また第2の従来例では、発振器に必要な外付け部
品は抵抗とコンデンサのみであるため、コストは安いと
いう利点はあるものの、発振回路の精度が悪くCPUの
性能を十分引き出せないという問題がある。さらに第3
の従来例では、時計の精度は商用交流電源を基準信号に
しているので十分高いものの、CPUを駆動するクロッ
クをCR発振器を用いて発生させるので、第2の従来例
と同様CPUの性能を十分引き出せない。また、商用電
源に乗ってくるノイズが多い環境で使用すると、時計が
誤動作する恐れがある。以上説明したように従来のマイ
クロコンピュータにおいては、安いコストと高い処理能
力を両立させることができないという問題点があった。
【0014】このため本発明の目的は、商用交流電源に
正確に同期したパルス信号を抽出し、このパルス信号を
マイクロコンピュータに内蔵した逓倍回路でCPUに必
要なクロック周波数に逓倍し、さらに2相の重ならない
クロックを生成しCPUに供給するクロック発生回路を
内蔵したマイクロコンピュータを提供することにある。
正確に同期したパルス信号を抽出し、このパルス信号を
マイクロコンピュータに内蔵した逓倍回路でCPUに必
要なクロック周波数に逓倍し、さらに2相の重ならない
クロックを生成しCPUに供給するクロック発生回路を
内蔵したマイクロコンピュータを提供することにある。
【0015】また、本発明の他の目的は商用交流電源に
ノイズが重畳しても安定したクロックをCPUに供給す
るクロック発生回路および逓倍回路を内蔵したマイクロ
コンピュータを安いコストで提供することにある。
ノイズが重畳しても安定したクロックをCPUに供給す
るクロック発生回路および逓倍回路を内蔵したマイクロ
コンピュータを安いコストで提供することにある。
【0016】
【課題を解決するための手段】そのため、本発明による
マイクロコンピュータは、商用交流電源からこの電源に
同期した基準信号を抽出する抽出手段と、前記抽出手段
により抽出された基準信号を逓倍する逓倍手段と、前記
逓倍手段の出力信号から互いに重ならない複数のクロッ
クを得るクロック発生手段とを有し、前記逓倍手段は、
該手段の出力信号を分周する分周手段;前記抽出手段の
出力信号と前記分周手段の出力信号の位相差を検出し前
記抽出手段の出力信号の位相が前記分周手段の出力信号
の位相に対して進んでいる場合は第1の制御信号を出力
し、前記抽出手段の出力信号の位相が前記分周手段の出
力信号の位相に対して遅れている場合は第2の制御信号
を出力する位相比較器;前記第1の制御信号に応答して
出力電圧を平衡状態における出力電圧よりも低くし、前
記第2の制御信号に応答して出力電圧を前記平衡状態に
おける出力電圧よりも高くする低域通過フィルタ;およ
び前記逓倍手段の出力信号を出力信号としかつ前記低域
通過フィルタの出力電圧が前記平衡状態における出力電
圧よりも高くなったときは該平衡状態における発振周波
数よりも発振周波数を低くし、前記低域通過フィルタの
出力電圧が前記平衡状態における出力電圧よりも低くな
ったときは前記平衡状態における発振周波数よりも前記
発振周波数を高くする電圧制御発振器を含むことを特徴
としている。
マイクロコンピュータは、商用交流電源からこの電源に
同期した基準信号を抽出する抽出手段と、前記抽出手段
により抽出された基準信号を逓倍する逓倍手段と、前記
逓倍手段の出力信号から互いに重ならない複数のクロッ
クを得るクロック発生手段とを有し、前記逓倍手段は、
該手段の出力信号を分周する分周手段;前記抽出手段の
出力信号と前記分周手段の出力信号の位相差を検出し前
記抽出手段の出力信号の位相が前記分周手段の出力信号
の位相に対して進んでいる場合は第1の制御信号を出力
し、前記抽出手段の出力信号の位相が前記分周手段の出
力信号の位相に対して遅れている場合は第2の制御信号
を出力する位相比較器;前記第1の制御信号に応答して
出力電圧を平衡状態における出力電圧よりも低くし、前
記第2の制御信号に応答して出力電圧を前記平衡状態に
おける出力電圧よりも高くする低域通過フィルタ;およ
び前記逓倍手段の出力信号を出力信号としかつ前記低域
通過フィルタの出力電圧が前記平衡状態における出力電
圧よりも高くなったときは該平衡状態における発振周波
数よりも発振周波数を低くし、前記低域通過フィルタの
出力電圧が前記平衡状態における出力電圧よりも低くな
ったときは前記平衡状態における発振周波数よりも前記
発振周波数を高くする電圧制御発振器を含むことを特徴
としている。
【0017】また、本発明の他の実施の形態によるマイ
クロコンピュータは、商用交流電源からこの電源に同期
した基準信号を抽出する抽出手段と、前記抽出手段によ
り抽出された基準信号を逓倍する逓倍手段と、前記逓倍
手段の出力信号から互いに重ならない複数のクロックを
得るクロック発生手段とを有し、前記逓倍手段は、該手
段の出力信号を分周する分周手段;前記抽出手段の出力
信号と前記分周手段の出力信号の位相差を検出しこの位
相差に応じた制御信号を出力する位相比較器;前記位相
比較器の制御信号を入力信号とする低域通過フィルタ;
前記逓倍手段の出力信号を出力信号とし、前記低域通過
フィルタの出力電圧により発振周波数を制御する電圧制
御発振器を含み、前記商用交流電源が正電圧から負電圧
または負電圧から正電圧に切り替わるときおよびその直
前直後以外の期間に前記抽出手段と前記逓倍手段との間
に前記逓倍手段の入力信号を保持する手段を設けたこと
を特徴としている。
クロコンピュータは、商用交流電源からこの電源に同期
した基準信号を抽出する抽出手段と、前記抽出手段によ
り抽出された基準信号を逓倍する逓倍手段と、前記逓倍
手段の出力信号から互いに重ならない複数のクロックを
得るクロック発生手段とを有し、前記逓倍手段は、該手
段の出力信号を分周する分周手段;前記抽出手段の出力
信号と前記分周手段の出力信号の位相差を検出しこの位
相差に応じた制御信号を出力する位相比較器;前記位相
比較器の制御信号を入力信号とする低域通過フィルタ;
前記逓倍手段の出力信号を出力信号とし、前記低域通過
フィルタの出力電圧により発振周波数を制御する電圧制
御発振器を含み、前記商用交流電源が正電圧から負電圧
または負電圧から正電圧に切り替わるときおよびその直
前直後以外の期間に前記抽出手段と前記逓倍手段との間
に前記逓倍手段の入力信号を保持する手段を設けたこと
を特徴としている。
【0018】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【0019】図1は本発明の第1の実施の形態を示すブ
ロック図である。
ロック図である。
【0020】本実施の形態においては、抵抗R4および
R5で分圧された商用交流電源をコンデンサC5を介し
てマイクロコンピュータ201のAC入力回路203に
入力している。
R5で分圧された商用交流電源をコンデンサC5を介し
てマイクロコンピュータ201のAC入力回路203に
入力している。
【0021】図2はAC入力回路203の具体例を示す
回路図である。図2で、インバータ211とインバータ
212は同じ入力スレッショルド電圧を持つように設計
されている。インバータ211は入力と出力が接続され
ており抵抗R6を介してAC入力回路203の入力をイ
ンバータ211の入力スレッショルド電圧にバイアスす
る。したがって、マイクロコンピュータ201の外部に
設けられたコンデンサC5を介して入力されるAC信号
の中心電位は、インバータ212の入力スレッショルド
電圧に一致する。インバータ212の入力にはインバー
タ212の入力スレッショルド電圧を中心電位とするA
C信号が加わるので、AC入力の電位が中心電位より高
い場合はインバータ212の入力電位がインバータ21
2の入力スレッショルド電圧より高くなり、AC入力の
電位が中心電位より低い場合はインバータ212の入力
電位がインバータ212の入力スレッショルド電圧より
低くなる。これにより、図3に示すようにAC入力回路
203は商用交流電源142の交流信号をデジタル波形
の基準信号として出力する。AC入力回路をこの様に構
成することで、簡単な回路構成でハイレベルとロウレベ
ルのデューティ比が等しいデジタル信号を商用交流電源
142から取り出すことができる。
回路図である。図2で、インバータ211とインバータ
212は同じ入力スレッショルド電圧を持つように設計
されている。インバータ211は入力と出力が接続され
ており抵抗R6を介してAC入力回路203の入力をイ
ンバータ211の入力スレッショルド電圧にバイアスす
る。したがって、マイクロコンピュータ201の外部に
設けられたコンデンサC5を介して入力されるAC信号
の中心電位は、インバータ212の入力スレッショルド
電圧に一致する。インバータ212の入力にはインバー
タ212の入力スレッショルド電圧を中心電位とするA
C信号が加わるので、AC入力の電位が中心電位より高
い場合はインバータ212の入力電位がインバータ21
2の入力スレッショルド電圧より高くなり、AC入力の
電位が中心電位より低い場合はインバータ212の入力
電位がインバータ212の入力スレッショルド電圧より
低くなる。これにより、図3に示すようにAC入力回路
203は商用交流電源142の交流信号をデジタル波形
の基準信号として出力する。AC入力回路をこの様に構
成することで、簡単な回路構成でハイレベルとロウレベ
ルのデューティ比が等しいデジタル信号を商用交流電源
142から取り出すことができる。
【0022】図4は本実施の形態に用いた逓倍回路20
2の一例を示すブロック図である。
2の一例を示すブロック図である。
【0023】位相比較器221は、基準信号f1と分周
器224の出力信号f2の位相比較を行い位相差に比例
したパルス信号UPバーまたはDownバーを低域通過
フィルタ222に入力する。低域通過フィルタ222
は、入力されたパルス信号UPバーまたはDownバー
を平滑して制御電圧V1を電圧制御発振器223に供給
する。電圧制御発振器223は、逓倍回路202の発振
出力f3を次段のクロック発生回路102に供給すると
ともに、分周器224に発振出力f3を供給する。分周
器224は、発振出力f3をNを正の整数として1/N
分周した周波数f2を位相比較器に供給する。
器224の出力信号f2の位相比較を行い位相差に比例
したパルス信号UPバーまたはDownバーを低域通過
フィルタ222に入力する。低域通過フィルタ222
は、入力されたパルス信号UPバーまたはDownバー
を平滑して制御電圧V1を電圧制御発振器223に供給
する。電圧制御発振器223は、逓倍回路202の発振
出力f3を次段のクロック発生回路102に供給すると
ともに、分周器224に発振出力f3を供給する。分周
器224は、発振出力f3をNを正の整数として1/N
分周した周波数f2を位相比較器に供給する。
【0024】逓倍回路202は基準信号f1と分周器の
出力f2が一致するように全体として帰還がかかるの
で、基準信号f1をN倍して出力する逓倍回路として動
作する。ここで、一例としてN=65536とすると発
振出力f3は基準信号f1の65536倍となる。商用
交流電源の周波数が50Hzであれば、逓倍回路の出力
周波数すなわち電圧制御発振器223の発振周波数f3
は3.2768MHzとなる。
出力f2が一致するように全体として帰還がかかるの
で、基準信号f1をN倍して出力する逓倍回路として動
作する。ここで、一例としてN=65536とすると発
振出力f3は基準信号f1の65536倍となる。商用
交流電源の周波数が50Hzであれば、逓倍回路の出力
周波数すなわち電圧制御発振器223の発振周波数f3
は3.2768MHzとなる。
【0025】次に、逓倍回路202の動作を各ブロック
毎に詳細に説明する。
毎に詳細に説明する。
【0026】最初に、図5に示す位相比較器221は基
準信号f1と分周器224の出力信号f2の位相を比較
し、位相差に等しい出力信号UPバーまたはDownバ
ーを出力する。図6の(a)は基準信号f1が出力信号
f2に較べて位相が進んでいる場合を、(b)は基準信
号f1が出力信号f2に較べて位相が遅れている場合を
示している。基準信号f1が出力信号f2に較べて位相
が進んでいる場合、図6(a)に示すように位相比較器
221は、基準信号f1と出力信号f2の位相差に等し
いUPバー信号を出力し、逆に基準信号f1が出力信号
f2に較べて位相が遅れている場合、図6(b)に示す
ように位相比較器221は、基準信号f1と出力信号f
2の位相差に等しいDownバー信号を出力する。
準信号f1と分周器224の出力信号f2の位相を比較
し、位相差に等しい出力信号UPバーまたはDownバ
ーを出力する。図6の(a)は基準信号f1が出力信号
f2に較べて位相が進んでいる場合を、(b)は基準信
号f1が出力信号f2に較べて位相が遅れている場合を
示している。基準信号f1が出力信号f2に較べて位相
が進んでいる場合、図6(a)に示すように位相比較器
221は、基準信号f1と出力信号f2の位相差に等し
いUPバー信号を出力し、逆に基準信号f1が出力信号
f2に較べて位相が遅れている場合、図6(b)に示す
ように位相比較器221は、基準信号f1と出力信号f
2の位相差に等しいDownバー信号を出力する。
【0027】いま、基準信号f1が出力信号f2の周波
数よりも高い場合、すなわち、基準信号f1が発振出力
f3の1/65536倍よりも高い場合、平均すれば基
準信号f1の位相は出力信号f2の位相よりも進んでい
るので位相比較器221からUPバー信号が低域通過フ
ィルタ222に出力される。
数よりも高い場合、すなわち、基準信号f1が発振出力
f3の1/65536倍よりも高い場合、平均すれば基
準信号f1の位相は出力信号f2の位相よりも進んでい
るので位相比較器221からUPバー信号が低域通過フ
ィルタ222に出力される。
【0028】次に、低域通過フィルタ222の動作につ
いて図7を参照して説明する。位相比較器221からU
Pバー信号がインバータ213に入力すると、N型MO
SFET232が導通しコンデンサC6の電位すなわち
制御電圧V1が減少する。一方Downバー信号が入力
すると、P型MOSFET231が導通し電源Vccか
らP型MOSFET231を介してコンデンサC6に充
電するので、制御電圧V1は上昇する。このように、低
域通過フィルタ222は基準信号f1が出力信号f2に
較べて周波数が高くなれば制御電圧V1を低くし、逆に
基準信号f1が出力信号f2に較べて周波数が低くなれ
ば制御電圧V1を高くするように動作する。
いて図7を参照して説明する。位相比較器221からU
Pバー信号がインバータ213に入力すると、N型MO
SFET232が導通しコンデンサC6の電位すなわち
制御電圧V1が減少する。一方Downバー信号が入力
すると、P型MOSFET231が導通し電源Vccか
らP型MOSFET231を介してコンデンサC6に充
電するので、制御電圧V1は上昇する。このように、低
域通過フィルタ222は基準信号f1が出力信号f2に
較べて周波数が高くなれば制御電圧V1を低くし、逆に
基準信号f1が出力信号f2に較べて周波数が低くなれ
ば制御電圧V1を高くするように動作する。
【0029】電圧制御発振器223は、低域通過フィル
タ222から出力される制御電圧V1を受けて制御電圧
V1に応じた発振出力f3を出力する。
タ222から出力される制御電圧V1を受けて制御電圧
V1に応じた発振出力f3を出力する。
【0030】次に、図8および図9を参照して電圧制御
発振器223の動作について説明する。図8は電圧制御
発振器223のブロック図、図9は電圧制御発振器22
3に使用される遅延回路240の回路図であり、図8に
示すReset信号を“1”にセットするとNOR回路
の出力は“0”に、インバータの出力は“1”となるた
め図9のN型MOSFET252は導通し、コンデンサ
C7は放電するためコンデンサC7の電圧はGND電位
に固定され、電圧制御発振器223は発振停止する。
発振器223の動作について説明する。図8は電圧制御
発振器223のブロック図、図9は電圧制御発振器22
3に使用される遅延回路240の回路図であり、図8に
示すReset信号を“1”にセットするとNOR回路
の出力は“0”に、インバータの出力は“1”となるた
め図9のN型MOSFET252は導通し、コンデンサ
C7は放電するためコンデンサC7の電圧はGND電位
に固定され、電圧制御発振器223は発振停止する。
【0031】次に、Reset信号を“0”とすると発
振出力f3も同時に“0”となっているのでN型MOS
FET252のゲートは“0”となり、N型MOSFE
T252は非道通となる。このとき制御電圧V1の電位
が高いときは、P型MOSFET251のインピーダン
スが大きくなるのでコンデンサC7の充電時間は遅く、
制御電圧V1の電位が低いときはP型MOSFET25
1のインピーダンスが小さくなるのでコンデンサC7の
充電時間は早くなる。したがって、図9に示す遅延回路
は制御電圧V1が高いときは遅延時間が大きく、制御電
圧V1が低いときは遅延時間が小さくなる。このことか
ら、遅延回路240を3段直列に接続してリングオシレ
ータ構成にした電圧制御発振器223の発振出力f3
は、制御電圧V1が高いと発振周波数が低くなり、逆に
制御電圧V1が低くなると発振周波数は高くなる。した
がって、基準信号f1が出力信号f2に較べて周波数が
高くなれば低域通過フィルタ222から出力される制御
電圧V1は低くなるので、電圧制御発振器223は制御
電圧V1を受けて発振周波数を高くするように動作す
る。
振出力f3も同時に“0”となっているのでN型MOS
FET252のゲートは“0”となり、N型MOSFE
T252は非道通となる。このとき制御電圧V1の電位
が高いときは、P型MOSFET251のインピーダン
スが大きくなるのでコンデンサC7の充電時間は遅く、
制御電圧V1の電位が低いときはP型MOSFET25
1のインピーダンスが小さくなるのでコンデンサC7の
充電時間は早くなる。したがって、図9に示す遅延回路
は制御電圧V1が高いときは遅延時間が大きく、制御電
圧V1が低いときは遅延時間が小さくなる。このことか
ら、遅延回路240を3段直列に接続してリングオシレ
ータ構成にした電圧制御発振器223の発振出力f3
は、制御電圧V1が高いと発振周波数が低くなり、逆に
制御電圧V1が低くなると発振周波数は高くなる。した
がって、基準信号f1が出力信号f2に較べて周波数が
高くなれば低域通過フィルタ222から出力される制御
電圧V1は低くなるので、電圧制御発振器223は制御
電圧V1を受けて発振周波数を高くするように動作す
る。
【0032】図10は、分周器の具体例を示す回路図で
ある。本実施の形態では、フリップフロップを16段接
続して全体を65536分周する分周器としている。分
周器224は、発振出力f3を1/65536分周して
位相比較器221に出力信号f2を入力する。
ある。本実施の形態では、フリップフロップを16段接
続して全体を65536分周する分周器としている。分
周器224は、発振出力f3を1/65536分周して
位相比較器221に出力信号f2を入力する。
【0033】最初に仮定したように、基準信号f1の周
波数が出力信号f2に較べて高い場合、位相比較器22
1はUPバー信号を発生し低域通過フィルタ222に供
給する。低域通過フィルタ222は、UPバー信号を受
けて制御電圧V1を低下させる。電圧制御発振器223
は、制御電圧V1が低下すると発振周波数f3を高く
し、分周器224を介して出力信号f2の周波数を高く
する。逓倍回路202はこのような動作をくり返すこと
により、最終的に基準信号f1と出力信号f2の周波数
は一致し、商用交流電源の周波数の65536倍の周波
数を安定してクロック発生回路102に供給する。マイ
クロコンピュータ201は逓倍回路202の出力信号f
3からクロック発生回路102で互いに重ならない2相
のクロックCLK1およびCLK2を発生しCPU10
3に供給している。
波数が出力信号f2に較べて高い場合、位相比較器22
1はUPバー信号を発生し低域通過フィルタ222に供
給する。低域通過フィルタ222は、UPバー信号を受
けて制御電圧V1を低下させる。電圧制御発振器223
は、制御電圧V1が低下すると発振周波数f3を高く
し、分周器224を介して出力信号f2の周波数を高く
する。逓倍回路202はこのような動作をくり返すこと
により、最終的に基準信号f1と出力信号f2の周波数
は一致し、商用交流電源の周波数の65536倍の周波
数を安定してクロック発生回路102に供給する。マイ
クロコンピュータ201は逓倍回路202の出力信号f
3からクロック発生回路102で互いに重ならない2相
のクロックCLK1およびCLK2を発生しCPU10
3に供給している。
【0034】本実施の形態では周波数の精度が高い商用
交流電源の周波数を逓倍してCPU103のクロックを
得ているので、周波数精度の高いクロックを得ることが
でき、また必要な部品もコンデンサC5、抵抗R4およ
びR5と安いものであるから、CPUの性能を安価にか
つ十分引き出すことができる。
交流電源の周波数を逓倍してCPU103のクロックを
得ているので、周波数精度の高いクロックを得ることが
でき、また必要な部品もコンデンサC5、抵抗R4およ
びR5と安いものであるから、CPUの性能を安価にか
つ十分引き出すことができる。
【0035】次に、図11,図12および図13を参照
して本発明の第2の実施の形態について説明する。な
お、図1および図4と共通の構成要素には共通の参照文
字/数字を付してある。
して本発明の第2の実施の形態について説明する。な
お、図1および図4と共通の構成要素には共通の参照文
字/数字を付してある。
【0036】本実施の形態では、第1の形態と同様に抵
抗R4およびR5で分圧された商用交流電源142をコ
ンデンサC5を介してマイクロコンピュータ201のA
C入力回路203に入力している。AC入力回路203
は第1の実施の形態と同様であり、商用交流電源142
の交流信号を図3に示すようなデジタル波形の基準信号
として出力する。
抗R4およびR5で分圧された商用交流電源142をコ
ンデンサC5を介してマイクロコンピュータ201のA
C入力回路203に入力している。AC入力回路203
は第1の実施の形態と同様であり、商用交流電源142
の交流信号を図3に示すようなデジタル波形の基準信号
として出力する。
【0037】逓倍回路272は、AC入力回路203か
らの基準信号f1を受けて50Hzの基準信号を655
36倍した3.276MHzの発振出力f3をクロック
発生回路102に供給する。
らの基準信号f1を受けて50Hzの基準信号を655
36倍した3.276MHzの発振出力f3をクロック
発生回路102に供給する。
【0038】図12を参照すると、逓倍回路272は、
基準信号f1と分周器の出力信号f2の位相差を検出し
て位相差に等しい出力信号UPバーまたはDownバー
を出力する位相比較器221と、位相比較器221から
入力するUPバーまたはDownバー信号のパルス巾に
応じた制御電圧V1を発生する低域通過フィルタ222
と、制御電圧V1によって発振出力f3の周波数を可変
とする電圧制御発振器223とを有しており、内部回路
および動作は第1実施の形態と同様である。
基準信号f1と分周器の出力信号f2の位相差を検出し
て位相差に等しい出力信号UPバーまたはDownバー
を出力する位相比較器221と、位相比較器221から
入力するUPバーまたはDownバー信号のパルス巾に
応じた制御電圧V1を発生する低域通過フィルタ222
と、制御電圧V1によって発振出力f3の周波数を可変
とする電圧制御発振器223とを有しており、内部回路
および動作は第1実施の形態と同様である。
【0039】また、分周器224はフリップフロップ2
61〜264を含み、電圧制御発振器から出力される発
振出力f3を1/65536分周して出力信号f2を位
相比較器221に供給する。また、A,B,Cはそれぞ
れフリップフロップ264〜262の出力である。い
ま、発振出力f3の発振周波数は基準信号の周波数50
Hzの65536倍であり、分周器の出力信号f2の周
波数は基準信号と同じく50Hz、フリップフロップ2
62の出力Cの周波数は100Hzとなる。さらに逓倍
回路272は、R−Sフリップフロップ265、フリッ
プフロップ266、論理和回路267を含む回路により
位相比較器221に入力する信号のタイミングを制御し
ている。
61〜264を含み、電圧制御発振器から出力される発
振出力f3を1/65536分周して出力信号f2を位
相比較器221に供給する。また、A,B,Cはそれぞ
れフリップフロップ264〜262の出力である。い
ま、発振出力f3の発振周波数は基準信号の周波数50
Hzの65536倍であり、分周器の出力信号f2の周
波数は基準信号と同じく50Hz、フリップフロップ2
62の出力Cの周波数は100Hzとなる。さらに逓倍
回路272は、R−Sフリップフロップ265、フリッ
プフロップ266、論理和回路267を含む回路により
位相比較器221に入力する信号のタイミングを制御し
ている。
【0040】次に、逓倍回路272の動作について説明
する。
する。
【0041】最初に、マイクロコンピュータ271がリ
セットされるとR−Sフリップフロップ265はリセッ
トされ出力Qバーは“1”となる。このため、フリップ
フロップ266のクロック端子CPは“1”を保持し続
けフリップフロップ266の出力Qには基準信号f1が
そのまま出力される。位相比較器221は、基準信号f
1と分周器の出力信号f2の位相を比較し、基準信号f
1の位相が出力信号f2よりも進んでいれば図6(a)
に示すようにUPバー信号を発生し、逆に基準信号f2
の位相が出力信号f2よりも遅れていれば、図6(b)
に示すようにDownバー信号を発生する。
セットされるとR−Sフリップフロップ265はリセッ
トされ出力Qバーは“1”となる。このため、フリップ
フロップ266のクロック端子CPは“1”を保持し続
けフリップフロップ266の出力Qには基準信号f1が
そのまま出力される。位相比較器221は、基準信号f
1と分周器の出力信号f2の位相を比較し、基準信号f
1の位相が出力信号f2よりも進んでいれば図6(a)
に示すようにUPバー信号を発生し、逆に基準信号f2
の位相が出力信号f2よりも遅れていれば、図6(b)
に示すようにDownバー信号を発生する。
【0042】また、低域通過フィルタ222はUPバー
信号が入力すると制御電圧V1を低くし、Downバー
信号が入力すると逆に制御電圧V1を高くし、電圧制御
発振器223を制御する。そして、電圧制御発振器22
3は制御電圧V1が高くなると発振出力f3の周波数を
低くし、逆に制御電圧が低くなれば発振出力f3の周波
数を高くするように動作し、発振出力f3を分周器22
4に入力する。分周器224は、入力された発振出力f
3を基準信号の周波数まで分周して出力信号f2を位相
比較器に入力する。
信号が入力すると制御電圧V1を低くし、Downバー
信号が入力すると逆に制御電圧V1を高くし、電圧制御
発振器223を制御する。そして、電圧制御発振器22
3は制御電圧V1が高くなると発振出力f3の周波数を
低くし、逆に制御電圧が低くなれば発振出力f3の周波
数を高くするように動作し、発振出力f3を分周器22
4に入力する。分周器224は、入力された発振出力f
3を基準信号の周波数まで分周して出力信号f2を位相
比較器に入力する。
【0043】いま、基準信号f1の周波数が分周器22
4の出力信号f2の周波数に比較して高いとすると、基
準信号f1の位相は出力信号f2の位相よりも進んでい
るため、位相比較器221はUPバー信号を低域通過フ
ィルタ222に入力する。低域通過フィルタは、前に説
明したように制御電圧V1を低くして発振出力f3の周
波数を高くするように電圧制御発振器223を制御す
る。
4の出力信号f2の周波数に比較して高いとすると、基
準信号f1の位相は出力信号f2の位相よりも進んでい
るため、位相比較器221はUPバー信号を低域通過フ
ィルタ222に入力する。低域通過フィルタは、前に説
明したように制御電圧V1を低くして発振出力f3の周
波数を高くするように電圧制御発振器223を制御す
る。
【0044】したがって、発振出力f3の周波数は高く
なるように変更を受け分周器224を介して位相比較器
221に入力する。このような動作を繰り返すことで、
逓倍回路272は商用交流電源の周波数の65536倍
で発振する。
なるように変更を受け分周器224を介して位相比較器
221に入力する。このような動作を繰り返すことで、
逓倍回路272は商用交流電源の周波数の65536倍
で発振する。
【0045】次に、CPU103でプログラムを実行す
ることによりR−Sフリップフロップ265をセットす
る。R−Sフリップフロップ265がセットされると、
R−Sフリップフロップの出力Qバーは“0”を出力
し、フリップフロップ266は論理和回路267が
“1”を出力するときだけ、フリップフロップ266の
入力であるDの値を出力であるQから出力する。それ以
外のときはフリップフロップ266の以前のQの値すな
わちAC入力回路203の出力の以前の値がフリップフ
ロップ266で保持され、その保持された値が出力され
る。論理和回路267が“1”となるのは図13に示す
ようにフリップフロップ262〜264の出力が全て1
もしくは全て0を出力しているとき、すなわちAC入力
が正から負もしくは負から正へと極性を変える前後だけ
である。
ることによりR−Sフリップフロップ265をセットす
る。R−Sフリップフロップ265がセットされると、
R−Sフリップフロップの出力Qバーは“0”を出力
し、フリップフロップ266は論理和回路267が
“1”を出力するときだけ、フリップフロップ266の
入力であるDの値を出力であるQから出力する。それ以
外のときはフリップフロップ266の以前のQの値すな
わちAC入力回路203の出力の以前の値がフリップフ
ロップ266で保持され、その保持された値が出力され
る。論理和回路267が“1”となるのは図13に示す
ようにフリップフロップ262〜264の出力が全て1
もしくは全て0を出力しているとき、すなわちAC入力
が正から負もしくは負から正へと極性を変える前後だけ
である。
【0046】以上の説明からわかるように、図13の斜
線の期間はAC入力回路203の出力は位相比較器22
1に伝わらない。したがって、R−Sフリップフロップ
265がセットされると図13の斜線の期間に商用交流
電源142から本来のAC信号以外の偶発的ノイズが来
ても位相比較器221には伝わらない。
線の期間はAC入力回路203の出力は位相比較器22
1に伝わらない。したがって、R−Sフリップフロップ
265がセットされると図13の斜線の期間に商用交流
電源142から本来のAC信号以外の偶発的ノイズが来
ても位相比較器221には伝わらない。
【0047】次に、商用電源にノイズが混入した場合の
逓倍回路272の動作について図14を参照して説明す
る。
逓倍回路272の動作について図14を参照して説明す
る。
【0048】図14で負電圧のノイズAが商用電源の正
のピーク値近辺に重畳したときの信号をSAに、正電圧
のノイズBが商用電源が正から負に切り替わるときに重
畳したときの信号をSBに示す。また、信号SAがAC
入力回路203に入力したときの基準信号をf1(S
A)に、信号SBがAC入力回路203に入力したとき
の基準信号をf1(SB)に示す。
のピーク値近辺に重畳したときの信号をSAに、正電圧
のノイズBが商用電源が正から負に切り替わるときに重
畳したときの信号をSBに示す。また、信号SAがAC
入力回路203に入力したときの基準信号をf1(S
A)に、信号SBがAC入力回路203に入力したとき
の基準信号をf1(SB)に示す。
【0049】逓倍回路が図4の回路構成を有していると
すると、ノイズAが重畳した時刻t1で信号SAが正か
ら負に反転するので、位相比較器221に入力した基準
信号f1(SA)はハイレベルからロウレベルに反転す
る。したがって、位相比較器221は基準信号f1(S
A)の立ち下がりと分周器出力f2の立ち下がりの時間
差に相当するUPバー信号を発生する。ノイズは商用電
源にランダムなタイミングで混入するから図4の逓倍回
路の場合、ノイズAのように商用電源の正のピーク値近
辺に大きな負のパルスが印加されると、UPバー信号は
巾が広いパルスとして低域通過フィルタ222に入力す
る。したがって、低域通過フィルタ222の制御電圧V
1は電圧制御発振器223の周波数を高くするように大
きく低下し、このため電圧制御発振器223の発振周波
数は本来電圧制御発振器が出力すべき発振出力f3から
大きくずれてしまう。
すると、ノイズAが重畳した時刻t1で信号SAが正か
ら負に反転するので、位相比較器221に入力した基準
信号f1(SA)はハイレベルからロウレベルに反転す
る。したがって、位相比較器221は基準信号f1(S
A)の立ち下がりと分周器出力f2の立ち下がりの時間
差に相当するUPバー信号を発生する。ノイズは商用電
源にランダムなタイミングで混入するから図4の逓倍回
路の場合、ノイズAのように商用電源の正のピーク値近
辺に大きな負のパルスが印加されると、UPバー信号は
巾が広いパルスとして低域通過フィルタ222に入力す
る。したがって、低域通過フィルタ222の制御電圧V
1は電圧制御発振器223の周波数を高くするように大
きく低下し、このため電圧制御発振器223の発振周波
数は本来電圧制御発振器が出力すべき発振出力f3から
大きくずれてしまう。
【0050】一方、図12の逓倍回路の場合ノイズAが
商用電源に混入したとしても時刻t1は図13の斜線部
の期間内にあり、位相比較器221はノイズに対して不
感であり全くノイズの影響を受けない。また、ノイズB
が商用電源に混入した場合、基準信号f1(SB)はノ
イズの影響を受けてパルス巾が拡大するが、位相比較器
221は分周器の出力f2の立ち下がりと基準信号f1
(SB)の立ち下がりの時間差に等しいDownバー信
号を発生するので、巾が狭いパルスとして低域通過フィ
ルタ222に入力する。したがって、低域通過フィルタ
222は正常動作時の制御電圧V1よりも若干高い電圧
を発生するがDownバー信号のパルス巾が狭いので、
制御電圧V1の上昇分は小さい。したがって、正常動作
時の電圧制御発振器223の発振周波数から少しずれる
だけなので、すぐにもとの電圧制御発振器223の発振
周波数に復帰する。
商用電源に混入したとしても時刻t1は図13の斜線部
の期間内にあり、位相比較器221はノイズに対して不
感であり全くノイズの影響を受けない。また、ノイズB
が商用電源に混入した場合、基準信号f1(SB)はノ
イズの影響を受けてパルス巾が拡大するが、位相比較器
221は分周器の出力f2の立ち下がりと基準信号f1
(SB)の立ち下がりの時間差に等しいDownバー信
号を発生するので、巾が狭いパルスとして低域通過フィ
ルタ222に入力する。したがって、低域通過フィルタ
222は正常動作時の制御電圧V1よりも若干高い電圧
を発生するがDownバー信号のパルス巾が狭いので、
制御電圧V1の上昇分は小さい。したがって、正常動作
時の電圧制御発振器223の発振周波数から少しずれる
だけなので、すぐにもとの電圧制御発振器223の発振
周波数に復帰する。
【0051】上述の実施の形態では前にも述べた様に周
波数の精度が高い商用交流電源の周波数を逓倍してCP
U103のクロックを得ているので、周波数精度の高い
クロックを得ることができ、また必要な部品もコンデン
サC5、抵抗R4およびR5と安いものであるから、C
PUの性能を安価に、十分引き出すことができる。ま
た、商用電源に混入したノイズの影響を大幅に軽減し電
圧制御発振器223により安定した発振周波数をクロッ
ク発生回路102に供給し、クロック発生回路102で
互いに重ならない2相のクロックとしてCPU103に
供給することができる。
波数の精度が高い商用交流電源の周波数を逓倍してCP
U103のクロックを得ているので、周波数精度の高い
クロックを得ることができ、また必要な部品もコンデン
サC5、抵抗R4およびR5と安いものであるから、C
PUの性能を安価に、十分引き出すことができる。ま
た、商用電源に混入したノイズの影響を大幅に軽減し電
圧制御発振器223により安定した発振周波数をクロッ
ク発生回路102に供給し、クロック発生回路102で
互いに重ならない2相のクロックとしてCPU103に
供給することができる。
【0052】次に、本発明の第3の実施の形態について
図15,図16および図17を参照して説明する。な
お、図1および図4と共通の構成要素には共通の参照文
字/数字を付してある。
図15,図16および図17を参照して説明する。な
お、図1および図4と共通の構成要素には共通の参照文
字/数字を付してある。
【0053】本実施の形態では、図15に示すように抵
抗R4およびR5で分圧された商用交流電源142をコ
ンデンサC5を介してマイクロコンピュータ281のA
C入力回路203に入力するが、AC入力回路203の
出力が逓倍回路282に入力するまでの動作については
第1および第2の実施の形態と同様である。
抗R4およびR5で分圧された商用交流電源142をコ
ンデンサC5を介してマイクロコンピュータ281のA
C入力回路203に入力するが、AC入力回路203の
出力が逓倍回路282に入力するまでの動作については
第1および第2の実施の形態と同様である。
【0054】図16を参照すると、逓倍回路282は、
基準信号f1と分周器の出力信号f2の位相差を検出し
て位相差に等しい出力信号UPバーまたはDownバー
を出力する位相比較器221、位相比較器221から入
力するUPバーまたはDownバー信号のパルス巾に応
じた制御電圧V1を発生する低域通過フィルタ222お
よび制御電圧V1によって発振出力f3の周波数を可変
とする電圧制御発振器223を含んでおり、動作および
内部回路は第1および第2の実施の形態と同様である。
基準信号f1と分周器の出力信号f2の位相差を検出し
て位相差に等しい出力信号UPバーまたはDownバー
を出力する位相比較器221、位相比較器221から入
力するUPバーまたはDownバー信号のパルス巾に応
じた制御電圧V1を発生する低域通過フィルタ222お
よび制御電圧V1によって発振出力f3の周波数を可変
とする電圧制御発振器223を含んでおり、動作および
内部回路は第1および第2の実施の形態と同様である。
【0055】また、分周器224はフリップフロップ2
61〜264を有し、電圧制御発振器から出力される発
振出力f3を分周して出力信号f2を位相比較器221
に供給する。また、A,B,Cはそれぞれフリップフロ
ップ264〜262の出力である。さらに逓倍回路28
2は、R−Sフリップフロップ265、291および2
92、論理積回路293、論理和回路294を含む回路
により位相比較器に入力する信号のタイミングを制御し
ている。
61〜264を有し、電圧制御発振器から出力される発
振出力f3を分周して出力信号f2を位相比較器221
に供給する。また、A,B,Cはそれぞれフリップフロ
ップ264〜262の出力である。さらに逓倍回路28
2は、R−Sフリップフロップ265、291および2
92、論理積回路293、論理和回路294を含む回路
により位相比較器に入力する信号のタイミングを制御し
ている。
【0056】次に、本実施の形態に用いた逓倍回路28
2の動作について、図16および図17を参照して説明
する。
2の動作について、図16および図17を参照して説明
する。
【0057】最初に、マイクロコンピュータ281がリ
セットされるとR−Sフリップフロップ265はリセッ
トされ出力Qバーは“1”となる。このため、論理和回
路294の出力294OUTは、分周回路224の出力
信号f2によらず常に“1”になり、また論理積回路2
93の出力293OUTは常に“0”になるため、R−
Sフリップフロップのセット端子Sには基準信号f1が
入力し、リセット端子Rには基準信号の反転信号f1バ
ーが入力する。このため、R−Sフリップフロップ29
2の出力端子Qには基準信号f1がそのまま出力され
る。位相比較器221は、基準信号f1と分周器の出力
信号f2の位相を比較し、基準信号f1の位相が出力信
号f2よりも進んでいれば図6(a)に示すようにUP
バー信号を発生し、逆に基準信号f2の位相が出力信号
f2よりも遅れていれば、図6(b)に示すようにDo
wnバー信号を発生し、第1および第2の実施の形態と
同様に低域通過フィルタ222に印加する。さらに電圧
制御発振器223は低域通過フィルタ222から制御電
圧V1をうけて発振周波数を制御し、発振出力f3を分
周回路224に入力する。分周回路224は発振出力f
3を基準信号f1の周波数まで分周した後、位相比較器
221に出力信号f2を入力する。このような動作を繰
り返して、逓倍回路282は安定した発振出力f3をク
ロック発生回路102に供給し、クロック発生回路10
2では発振出力f3から互いに重ならない2相のクロッ
クCLK1およびCLK2を生成しCPU103に供給
する。
セットされるとR−Sフリップフロップ265はリセッ
トされ出力Qバーは“1”となる。このため、論理和回
路294の出力294OUTは、分周回路224の出力
信号f2によらず常に“1”になり、また論理積回路2
93の出力293OUTは常に“0”になるため、R−
Sフリップフロップのセット端子Sには基準信号f1が
入力し、リセット端子Rには基準信号の反転信号f1バ
ーが入力する。このため、R−Sフリップフロップ29
2の出力端子Qには基準信号f1がそのまま出力され
る。位相比較器221は、基準信号f1と分周器の出力
信号f2の位相を比較し、基準信号f1の位相が出力信
号f2よりも進んでいれば図6(a)に示すようにUP
バー信号を発生し、逆に基準信号f2の位相が出力信号
f2よりも遅れていれば、図6(b)に示すようにDo
wnバー信号を発生し、第1および第2の実施の形態と
同様に低域通過フィルタ222に印加する。さらに電圧
制御発振器223は低域通過フィルタ222から制御電
圧V1をうけて発振周波数を制御し、発振出力f3を分
周回路224に入力する。分周回路224は発振出力f
3を基準信号f1の周波数まで分周した後、位相比較器
221に出力信号f2を入力する。このような動作を繰
り返して、逓倍回路282は安定した発振出力f3をク
ロック発生回路102に供給し、クロック発生回路10
2では発振出力f3から互いに重ならない2相のクロッ
クCLK1およびCLK2を生成しCPU103に供給
する。
【0058】次に、CPU103でプログラムを実行す
ることにより時刻t0においてR−Sフリップフロップ
265をセットする。R−Sフリップフロップ265が
セットされると、R−Sフリップフロップの出力Qバー
は“0”を出力し、論理積回路293および論理和回路
294はR−Sフリップフロップ291の出力Qをその
ままそれぞれの出力293OUTおよび294OUTに
出力する。R−Sフリップフロップ292は論理和回路
294の出力294OUTが“1”を出力するとき、す
なわちR−Sフリップフロップ291が“1”を出力す
るときのみセット可能で、論理積回路293の出力29
3OUTが“0”を出力するときすなわちR−Sフリッ
プフロップ291の出力291Qが“0”を出力すると
きのみリセット可能である。図17のR−Sフリップフ
ロップ291のセット端子である291Sに示すよう
に、R−Sフリップフロップ291はフリップフロップ
261〜264の出力A,B,C,およびf2が全て
“0”のとき、すなわちAC入力が負から正に極性を変
えると期待される少し前の時刻t3と時刻t4の間の期
間でセットされ、R−Sフリップフロップ291のリセ
ット端子である291Rに示すように、フリップフロッ
プ262〜264の出力A,B,Cが“0”で、フリッ
プフロップ261の出力信号f2が“1”のとき、すな
わちAC入力が正から負に極性を変えると期待される少
し前の時刻t1と時刻t2の間の期間でリセットされ
る。
ることにより時刻t0においてR−Sフリップフロップ
265をセットする。R−Sフリップフロップ265が
セットされると、R−Sフリップフロップの出力Qバー
は“0”を出力し、論理積回路293および論理和回路
294はR−Sフリップフロップ291の出力Qをその
ままそれぞれの出力293OUTおよび294OUTに
出力する。R−Sフリップフロップ292は論理和回路
294の出力294OUTが“1”を出力するとき、す
なわちR−Sフリップフロップ291が“1”を出力す
るときのみセット可能で、論理積回路293の出力29
3OUTが“0”を出力するときすなわちR−Sフリッ
プフロップ291の出力291Qが“0”を出力すると
きのみリセット可能である。図17のR−Sフリップフ
ロップ291のセット端子である291Sに示すよう
に、R−Sフリップフロップ291はフリップフロップ
261〜264の出力A,B,C,およびf2が全て
“0”のとき、すなわちAC入力が負から正に極性を変
えると期待される少し前の時刻t3と時刻t4の間の期
間でセットされ、R−Sフリップフロップ291のリセ
ット端子である291Rに示すように、フリップフロッ
プ262〜264の出力A,B,Cが“0”で、フリッ
プフロップ261の出力信号f2が“1”のとき、すな
わちAC入力が正から負に極性を変えると期待される少
し前の時刻t1と時刻t2の間の期間でリセットされ
る。
【0059】R−Sフリップフロップ291の出力29
1Qが時刻t0と時刻t1の間で“1”となりR−Sフ
リップフロップ292がセット可能となった後、基準信
号f1が“1”となってR−Sフリップフロップ292
のセット端子Sに“1”が入力しR−Sフリップフロッ
プ292がセットされると、次にR−Sフリップフロッ
プ291の出力291Qが時刻t1と時刻t3の間で
“0”となりリセット可能となるまでR−Sフリップフ
ロップ292は出力を保持し続ける。また、R−Sフリ
ップフロップ291の出力291Qが“0”となりR−
Sフリップフロップ292がリセット可能となった後、
基準信号f1が“0”となってR−Sフリップフロップ
292のリセット端子Rに“1”が入力しR−Sフリッ
プフロップ292がリセットされると、次にR−Sフリ
ップフロップ291の出力291Qが“1”となりセッ
ト可能となるまでR−Sフリップフロップ292は出力
を保持し続ける。
1Qが時刻t0と時刻t1の間で“1”となりR−Sフ
リップフロップ292がセット可能となった後、基準信
号f1が“1”となってR−Sフリップフロップ292
のセット端子Sに“1”が入力しR−Sフリップフロッ
プ292がセットされると、次にR−Sフリップフロッ
プ291の出力291Qが時刻t1と時刻t3の間で
“0”となりリセット可能となるまでR−Sフリップフ
ロップ292は出力を保持し続ける。また、R−Sフリ
ップフロップ291の出力291Qが“0”となりR−
Sフリップフロップ292がリセット可能となった後、
基準信号f1が“0”となってR−Sフリップフロップ
292のリセット端子Rに“1”が入力しR−Sフリッ
プフロップ292がリセットされると、次にR−Sフリ
ップフロップ291の出力291Qが“1”となりセッ
ト可能となるまでR−Sフリップフロップ292は出力
を保持し続ける。
【0060】このように、R−Sフリップフロップ29
2は基準信号に同期してセットおよびリセットを繰り返
し、基準信号に同期した信号を位相比較回路221に供
給する。R−Sフリップフロップ291および292
は、図17からわかるようにセットとリセットが同時に
切り替わることはないのでスパイクノイズは発生せず、
逓倍回路282は安定した動作を行うことができる。ま
た、商用交流電源142から本来のAC信号以外の偶発
的ノイズが来ても位相比較器221には伝わらない。商
用交流電源142にはノイズが乗ることが少なくない
が、本実施の形態においては商用交流電源142に乗る
ノイズにより電圧制御発振器223が影響を受けること
を大幅に軽減することが出来る。マイクロコンピュータ
281は逓倍回路282の出力からクロック発生回路1
02で互いに重ならない2相のクロックを発生しCPU
103に供給している。
2は基準信号に同期してセットおよびリセットを繰り返
し、基準信号に同期した信号を位相比較回路221に供
給する。R−Sフリップフロップ291および292
は、図17からわかるようにセットとリセットが同時に
切り替わることはないのでスパイクノイズは発生せず、
逓倍回路282は安定した動作を行うことができる。ま
た、商用交流電源142から本来のAC信号以外の偶発
的ノイズが来ても位相比較器221には伝わらない。商
用交流電源142にはノイズが乗ることが少なくない
が、本実施の形態においては商用交流電源142に乗る
ノイズにより電圧制御発振器223が影響を受けること
を大幅に軽減することが出来る。マイクロコンピュータ
281は逓倍回路282の出力からクロック発生回路1
02で互いに重ならない2相のクロックを発生しCPU
103に供給している。
【0061】上述の第3の実施の形態では、周波数の精
度が高い商用交流電源の周波数を逓倍してCPU103
のクロックを得ているので、周波数精度の高いクロック
を得ることができ、また必要な部品もコンデンサC5、
抵抗R4およびR5と安いものであるから、CPUの性
能を安価に、十分引き出すことができる。また、商用電
源に混入したノイズの影響を大幅に軽減し電圧制御発振
器223により安定した発振周波数をクロック発生回路
102に供給することができる。
度が高い商用交流電源の周波数を逓倍してCPU103
のクロックを得ているので、周波数精度の高いクロック
を得ることができ、また必要な部品もコンデンサC5、
抵抗R4およびR5と安いものであるから、CPUの性
能を安価に、十分引き出すことができる。また、商用電
源に混入したノイズの影響を大幅に軽減し電圧制御発振
器223により安定した発振周波数をクロック発生回路
102に供給することができる。
【0062】
【発明の効果】以上説明したように、本発明は周波数の
精度が高い商用交流電源の周波数を逓倍してCPUのク
ロックを得ているので、周波数精度の高いクロックを得
ることができ、また必要な部品も安価であるからCPU
の性能を安価にかつ十分に引き出すことができる。さら
に、商用交流電源にノイズが混入した場合もノイズの影
響を大幅に軽減し安定した動作を行うことができる。
精度が高い商用交流電源の周波数を逓倍してCPUのク
ロックを得ているので、周波数精度の高いクロックを得
ることができ、また必要な部品も安価であるからCPU
の性能を安価にかつ十分に引き出すことができる。さら
に、商用交流電源にノイズが混入した場合もノイズの影
響を大幅に軽減し安定した動作を行うことができる。
【図1】本発明の第1の実施の形態を示すブロック図で
ある。
ある。
【図2】本発明の第1の実施の形態に用いたAC入力回
路の回路図である。
路の回路図である。
【図3】AC入力回路203の動作を説明するための信
号波形図である。
号波形図である。
【図4】逓倍回路202の構成を示すブロック図であ
る。
る。
【図5】位相比較器221の構成を示す回路図である。
【図6】位相比較器221の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図7】低域通過フィルタ222の構成を示す回路図で
ある。
ある。
【図8】電圧制御発振器223の構成を示すブロック図
である。
である。
【図9】遅延回路240の構成を示す回路図である。
【図10】分周器224の構成を示す回路図である。
【図11】本発明の第2の実施の形態を示すブロック図
である。
である。
【図12】逓倍回路272の構成を示す回路図である。
【図13】逓倍回路272の動作を説明するための信号
波形図である。
波形図である。
【図14】商用電源142にノイズが重畳した場合の逓
倍回路272の動作を説明するための信号波形図であ
る。
倍回路272の動作を説明するための信号波形図であ
る。
【図15】本発明の第3の実施の形態を示すブロック図
である。
である。
【図16】逓倍回路282の構成を示す回路図である。
【図17】逓倍回路282の動作を説明するための信号
波形図である。
波形図である。
【図18】第1の従来例を示すブロック図である。
【図19】クロック発生回路102の構成を示す回路図
である。
である。
【図20】クロック発生回路102により発生されるク
ロックのタイミングチャートである。
ロックのタイミングチャートである。
【図21】第2の従来例を示すブロック図である。
【図22】CR発振器124の構成を示す回路図であ
る。
る。
【図23】CR発振器124の発振波形を示す信号波形
図である。
図である。
【図24】第3の従来例を示すブロック図である。
101,121,143,201,271,281
マイクロコンピュータ 102 クロック発生回路 103 CPU 105,106,130,131,132,133,2
11,212,213,255 インバータ 110 水晶振動子 124 CR発振器 134,240 遅延回路 135 排他的論理和回路 136 クロックドインバータ 140 クロック入力回路 141 発振回路 142 商用交流電源 144 時計の表示器 202,272,282 逓倍回路 203 AC入力回路 221 位相比較器 222 低域通過フィルタ 223 電圧制御発振器 224 分周器 231,251 P型MOSFET 232,252 N型MOSFET 261,262,263,264,266 フリップ
フロップ 265,291,292 R−Sフリップフロップ 267,294 論理和回路 293 論理積回路 R1,R2,R3,R4,R5,R6,R7,R8
抵抗 C1,C2,C3,C4,C5,C6,C7 コンデ
ンサ
マイクロコンピュータ 102 クロック発生回路 103 CPU 105,106,130,131,132,133,2
11,212,213,255 インバータ 110 水晶振動子 124 CR発振器 134,240 遅延回路 135 排他的論理和回路 136 クロックドインバータ 140 クロック入力回路 141 発振回路 142 商用交流電源 144 時計の表示器 202,272,282 逓倍回路 203 AC入力回路 221 位相比較器 222 低域通過フィルタ 223 電圧制御発振器 224 分周器 231,251 P型MOSFET 232,252 N型MOSFET 261,262,263,264,266 フリップ
フロップ 265,291,292 R−Sフリップフロップ 267,294 論理和回路 293 論理積回路 R1,R2,R3,R4,R5,R6,R7,R8
抵抗 C1,C2,C3,C4,C5,C6,C7 コンデ
ンサ
Claims (2)
- 【請求項1】 商用交流電源からこの電源に同期した基
準信号を抽出する抽出手段と、 前記抽出手段により抽出された基準信号を逓倍する逓倍
手段と、 前記逓倍手段の出力信号から互いに重ならない複数のク
ロックを得るクロック発生手段とを有し、 前記逓倍手段は、該手段の出力信号を分周する分周手
段;前記抽出手段の出力信号と前記分周手段の出力信号
の位相差を検出し前記抽出手段の出力信号の位相が前記
分周手段の出力信号の位相に対して進んでいる場合は第
1の制御信号を出力し、前記抽出手段の出力信号の位相
が前記分周手段の出力信号の位相に対して遅れている場
合は第2の制御信号を出力する位相比較器;前記第1の
制御信号に応答して出力電圧を平衡状態における出力電
圧よりも低くし、前記第2の制御信号に応答して出力電
圧を前記平衡状態における出力電圧よりも高くする低域
通過フィルタ;および前記逓倍手段の出力信号を出力信
号としかつ前記低域通過フィルタの出力電圧が前記平衡
状態における出力電圧よりも高くなったときは該平衡状
態における発振周波数よりも発振周波数を低くし、前記
低域通過フィルタの出力電圧が前記平衡状態における出
力電圧よりも低くなったときは前記平衡状態における発
振周波数よりも前記発振周波数を高くする電圧制御発振
器を含むことを特徴とするマイクロコンピュータ。 - 【請求項2】 商用交流電源からこの電源に同期した基
準信号を抽出する抽出手段と、 前記抽出手段により抽出された基準信号を逓倍する逓倍
手段と、 前記逓倍手段の出力信号から互いに重ならない複数のク
ロックを得るクロック発生手段とを有し、 前記逓倍手段は、該手段の出力信号を分周する分周手
段;前記抽出手段の出力信号と前記分周手段の出力信号
の位相差を検出しこの位相差に応じた制御信号を出力す
る位相比較器;前記位相比較器の制御信号を入力信号と
する低域通過フィルタ;前記逓倍手段の出力信号を出力
信号とし、前記低域通過フィルタの出力電圧により発振
周波数を制御する電圧制御発振器を含み、 前記商用交流電源が正電圧から負電圧または負電圧から
正電圧に切り替わるときおよびその直前直後以外の期間
に前記抽出手段と前記逓倍手段との間に前記逓倍手段の
入力信号を保持する手段を設けたことを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7208886A JP2757827B2 (ja) | 1995-08-16 | 1995-08-16 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7208886A JP2757827B2 (ja) | 1995-08-16 | 1995-08-16 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0954629A true JPH0954629A (ja) | 1997-02-25 |
JP2757827B2 JP2757827B2 (ja) | 1998-05-25 |
Family
ID=16563756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7208886A Expired - Lifetime JP2757827B2 (ja) | 1995-08-16 | 1995-08-16 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2757827B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6415820A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Integrated circuit |
JPH04329721A (ja) * | 1991-05-02 | 1992-11-18 | Mitsubishi Electric Corp | データ受信方法 |
JPH04360431A (ja) * | 1991-06-07 | 1992-12-14 | Kokusai Electric Co Ltd | ディジタル通信網の網同期方式 |
-
1995
- 1995-08-16 JP JP7208886A patent/JP2757827B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6415820A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Integrated circuit |
JPH04329721A (ja) * | 1991-05-02 | 1992-11-18 | Mitsubishi Electric Corp | データ受信方法 |
JPH04360431A (ja) * | 1991-06-07 | 1992-12-14 | Kokusai Electric Co Ltd | ディジタル通信網の網同期方式 |
Also Published As
Publication number | Publication date |
---|---|
JP2757827B2 (ja) | 1998-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6856202B2 (en) | Phase/frequency detector and phase lock loop circuit | |
US9083338B2 (en) | Digital noise protection circuit and method | |
EP0762262A1 (en) | Clock generating circuit, PLL circuit | |
US5929714A (en) | PLL timing generator | |
KR100985008B1 (ko) | 용량성 전하 펌프 | |
EP0053014A1 (en) | Clock generator circuit | |
US5592110A (en) | Phase comparison circuit for maintaining a stable phase locked loop circuit in the absence of the pulse of an input signal | |
JP2877205B2 (ja) | 2相ノンオーバラップ信号生成回路 | |
JP3098471B2 (ja) | 低電源用半導体装置 | |
US6834355B2 (en) | Circuit in which the time delay of an input clock signal is dependent only on its logic phase width and a ratio of capacitances | |
US6646513B1 (en) | Oscillator circuit having an improved capacitor discharge circuit | |
JP3995552B2 (ja) | クロック逓倍回路 | |
JP3523362B2 (ja) | クロック回路及びこれを用いたプロセッサ | |
CN107645288B (zh) | 用于产生脉冲的电子电路、方法及电子装置 | |
JP2757827B2 (ja) | マイクロコンピュータ | |
EP0673117A1 (en) | A delay line circuit | |
US6177821B1 (en) | Microcomputer with frequency multiplication circuit | |
JPH11186885A (ja) | クロック信号制御回路 | |
JPH1013395A (ja) | 位相同期回路 | |
US20040066872A1 (en) | Method and apparatus for reducing clock jitter in a clock recovery circuit | |
JP2001127629A (ja) | Pll周波数シンセサイザ回路 | |
JP3446425B2 (ja) | 周波数同期回路 | |
US6680633B2 (en) | Small-sized analog generator producing clock signals | |
JP4032927B2 (ja) | 大規模集積回路の初期化回路 | |
US4980655A (en) | D type flip-flop oscillator |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |