JPH0954629A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】周波数精度の高いＣＰＵクロックを安価に生成
することができるマイクロコンピュータを提供する。 【解決手段】抵抗Ｒ４およびＲ５で分圧された商用交流
電源１４２をコンデンサＣ５を介してマイクロコンピュ
ータ２０１のＡＣ入力回路２０３に入力し、ＡＣ入力回
路２０３で商用交流電源１４２に正確に同期した基準信
号を生成する。この基準信号を逓倍回路２０２に入力
し、逓倍回路２０２で基準信号を所望の周波数まで逓倍
しクロック発生回路１０２に入力する。さらに、クロッ
ク発生回路１０２は逓倍回路から供給された信号をもと
に２相のクロックを生成しＣＰＵ１０３を駆動する。こ
れにより、商用交流電源に正確に同期した周波数精度の
高いクロックでマイクロコンピュータ２０１を動作させ
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特に商用交流電源からＣＰＵ（中央処理装
置）に対するクロックを発生しこれを利用するマイクロ
コンピュータに関する。

【０００２】

【従来の技術】従来、マイクロコンピュータからＣＰＵ
へのクロック発生方法としては、基準信号源として水晶
発振回路を用いる方法、ＣＲ発振回路を用いる方法およ
び商用交流電源を用いる方法などの提案がなされてい
る。

【０００３】最初に、クロックの基準信号源として水晶
発振回路を用いる第１の従来例について図１８を参照し
て説明する。水晶発振回路は、マイクロコンピュータ１
０１に内蔵されたインバータ１０５および抵抗Ｒ１から
なる増幅器と、水晶振動子１１０とコンデンサＣ１およ
びＣ２とからなる共振回路とから構成され、得られた発
振出力はインバータ１０６により波形整形される。クロ
ック発生回路１０２はインバータ１０６の出力Ｃｏｕｔ
から互いに重ならない２相のクロックＣＬＫ１およびＣ
ＬＫ２を発生し、ＣＰＵ１０３に２相クロックとして供
給している。ここで、図１９はクロック発生回路１０２
の回路図であり、図２０はインバータ１０６の出力信号
Ｃｏｕｔを受けてクロック発生回路１０２が発生する互
いに重ならない２相のクロックＣＬＫ１およびＣＬＫ２
のタイミングを示すタイミングチャートである。このよ
うな水晶発振回路を用いた基準信号の発生方法は周波数
精度が高いクロックを得ることができる反面、水晶振動
子を使用することでコストが高くなるという欠点があ
る。

【０００４】次に、第２の従来例を図２１を参照して説
明する。

【０００５】図２１において図１８と同一の参照数字お
よび符号は同一の構成要素および信号等を示す。ＣＲ発
振器１２４で得られる発振出力Ｃｏｕｔはクロック発生
回路１０２に供給されこの結果、互いに重ならない２相
のクロックＣＬＫ１およびＣＬＫ２が発生し、ＣＰＵ１
０３に供給されている。

【０００６】図２２は図２１に含まれるＣＲ発振器１２
４の具体的な回路構成図であり、図２３はＣＲ発振器１
２４の発振波形を示す信号波形図である。図２２におい
て、排他的論理和回路１３５はインバータ１３２の出力
が変化したとき、複数のインバータを直列接続してなる
遅延回路１３４で決まる遅延時間に相当するパルス巾の
ワンショットパルスを発生する。

【０００７】次に、図２３の時刻ｔ０において発振器入
力Ｏｉｎが電源電位にある場合のＣＲ発振器１２４の動
作を図２１，図２２および図２３を参照して説明する。
図２１のＣＲ発振器１２４を構成するクロックドインバ
ータ１３６の出力がハイインピーダンス状態にあると
き、インバータ１３０がＧＮＤ電位を出力することでコ
ンデンサＣ３に蓄えられた電荷を抵抗Ｒ２を介して放電
する。放電にともない発振器入力Ｏｉｎの電位はコンデ
ンサＣ３と抵抗Ｒ２とで決まる時定数で減少し、時刻ｔ
１でインバータ１３１の入力スレッショルド電圧に達す
るとインバータ１３１の出力はロウレベルからハイレベ
ルに、インバータ１３２の出力はハイレベルからロウレ
ベルに、インバータ１３０の出力Ｏｏｕｔはロウレベル
からハイレベル（電源電位）になる。同時に排他的論理
和回路１３５が遅延回路１３４で決まる遅延時間に相当
するワンショットパルスを出力するので、この期間クロ
ックドインバータ１３６はＧＮＤ電位を出力し、発振器
入力Ｏｉｎの電位はＧＮＤ電位に引き下げられる。

【０００８】その後、クロックドインバータ１３６がハ
イインピーダンス状態となるとインバータ１３０が電源
電位を出力しているので発振器入力Ｏｉｎの電位は上昇
し、図２３の時刻ｔ２においてインバータ１３１の入力
スレッショルド電圧に達すると、インバータ１３１の出
力はハイレベルからロウレベルに、インバータ１３２の
出力はロウレベルからハイレベルに、インバータ１３０
の出力ＯｏｕｔはＧＮＤ電位を出力する。これと同時に
排他的論理和回路１３５は遅延回路１３４により決まる
遅延時間に相当するワンショットパルスを出力するの
で、この期間クロックドインバータ１３６が電源電位を
出力し発振器入力の電位Ｏｉｎは電源電位に引き上げら
れ初期状態にもどる。この後、上述した動作を繰り返し
発振出力Ｃｏｕｔが得られる。発振出力Ｃｏｕｔからク
ロック発生回路１０２で互いに重ならない２相クロック
ＣＬＫ１およびＣＬＫ２を発生し、ＣＰＵ１０３に供給
するのは第１の従来例と同様である。

【０００９】この第２の従来例においては、発振に必要
な外付け部品が抵抗Ｒ２とコンデンサＣ３で済み製造コ
ストが安いという利点があるものの、抵抗Ｒ２の抵抗値
およびコンデンサＣ３の容量値はともにばらつきが大き
くしかも温度係数が大きく、さらに発振周波数の精度が
抵抗Ｒ２とコンデンサＣ３に依存するので高い周波数精
度が得られないという問題がある。一般にマイクロコン
ピュータはＣＰＵを駆動するクロック周波数が高いほ
ど、処理時間が短くなるので処理能力が大きくなる。一
方、クロック周波数がＣＰＵの性能を上回るほど高くな
るとＣＰＵは処理不能となる。このため発振器の定数を
決める場合、マイクロコンピュータも含めクロックを発
生させるのに関係した回路の全部品が全て発振周波数が
高くなるほうにばらついても、クロックの周波数がＣＰ
Ｕの性能を越えることがないように決める必要がある。
したがって、ＣＲ発振器のように発振周波数の精度が得
られない場合は発振器を構成する部品の定数を余裕をも
って決めねばならず、マイクロコンピュータの処理能力
を十分使えないことになる。もちろんこの場合、時計機
能をマイクロコンピュータを用いて実現することは不可
能である。

【００１０】また図２４に示すように、ＣＲ発振器でク
ロックを発生しマイクロコンピュータで時計機能を実現
する第３の従来例が特開昭５６−１４７０９２公報に記
載されている。

【００１１】本従来例では発振周波数が抵抗Ｒ３とコン
デンサＣ４に依存する発振回路１４１でマイクロコンピ
ュータ１４３のＣＰＵのクロックを発生し、時計動作は
商用交流電源１４２からクロック入力回路１４０を介し
て商用交流電源の周波数をマイクロコンピュータ１４３
に取り込み、これを計数して時計の表示器１４４に時刻
を表示している。商用交流電源の周波数は電力会社によ
って注意深く管理されているので時計機能実現に十分な
精度を持っている。従って、本従来例で十分実用的な時
計が得られる。

【００１２】一方、この従来例ではＣＲ発振器で得られ
るクロックでＣＰＵを駆動しているので図２１のマイク
ロコンピュータ１２１と同様クロック周波数のばらつき
が大きく、発振器を構成する部品の定数を余裕をもって
決めなければならない。このため、マイクロコンピュー
タの処理能力を十分使えないことになる。さらに、商用
交流電源には一般にノイズが重畳しており、このノイズ
がクロック入力回路を誤動作させ、商用交流電源に正確
に同期した基準パルスを発生できないという問題があっ
た。また通常、家庭用機器では厳しいコストダウンが要
求されるが、一般に、マイクロコンピュータを含むＩＣ
のコストは端子の数が多ければその分高くなる。本従来
例ではＣＰＵのクロックを得るための発振回路１４１以
外にクロック入力回路１４０から商用交流電源の周波数
を取り込む端子を必要とするので、コストの点で不利と
なる。

【００１３】

【発明が解決しようとする課題】第１の従来例では水晶
振動子を用いているので、周波数精度が高いクロックを
得ることができる反面、コストが高くなるという問題が
ある。また第２の従来例では、発振器に必要な外付け部
品は抵抗とコンデンサのみであるため、コストは安いと
いう利点はあるものの、発振回路の精度が悪くＣＰＵの
性能を十分引き出せないという問題がある。さらに第３
の従来例では、時計の精度は商用交流電源を基準信号に
しているので十分高いものの、ＣＰＵを駆動するクロッ
クをＣＲ発振器を用いて発生させるので、第２の従来例
と同様ＣＰＵの性能を十分引き出せない。また、商用電
源に乗ってくるノイズが多い環境で使用すると、時計が
誤動作する恐れがある。以上説明したように従来のマイ
クロコンピュータにおいては、安いコストと高い処理能
力を両立させることができないという問題点があった。

【００１４】このため本発明の目的は、商用交流電源に
正確に同期したパルス信号を抽出し、このパルス信号を
マイクロコンピュータに内蔵した逓倍回路でＣＰＵに必
要なクロック周波数に逓倍し、さらに２相の重ならない
クロックを生成しＣＰＵに供給するクロック発生回路を
内蔵したマイクロコンピュータを提供することにある。

【００１５】また、本発明の他の目的は商用交流電源に
ノイズが重畳しても安定したクロックをＣＰＵに供給す
るクロック発生回路および逓倍回路を内蔵したマイクロ
コンピュータを安いコストで提供することにある。

【００１６】

【課題を解決するための手段】そのため、本発明による
マイクロコンピュータは、商用交流電源からこの電源に
同期した基準信号を抽出する抽出手段と、前記抽出手段
により抽出された基準信号を逓倍する逓倍手段と、前記
逓倍手段の出力信号から互いに重ならない複数のクロッ
クを得るクロック発生手段とを有し、前記逓倍手段は、
該手段の出力信号を分周する分周手段；前記抽出手段の
出力信号と前記分周手段の出力信号の位相差を検出し前
記抽出手段の出力信号の位相が前記分周手段の出力信号
の位相に対して進んでいる場合は第１の制御信号を出力
し、前記抽出手段の出力信号の位相が前記分周手段の出
力信号の位相に対して遅れている場合は第２の制御信号
を出力する位相比較器；前記第１の制御信号に応答して
出力電圧を平衡状態における出力電圧よりも低くし、前
記第２の制御信号に応答して出力電圧を前記平衡状態に
おける出力電圧よりも高くする低域通過フィルタ；およ
び前記逓倍手段の出力信号を出力信号としかつ前記低域
通過フィルタの出力電圧が前記平衡状態における出力電
圧よりも高くなったときは該平衡状態における発振周波
数よりも発振周波数を低くし、前記低域通過フィルタの
出力電圧が前記平衡状態における出力電圧よりも低くな
ったときは前記平衡状態における発振周波数よりも前記
発振周波数を高くする電圧制御発振器を含むことを特徴
としている。

【００１７】また、本発明の他の実施の形態によるマイ
クロコンピュータは、商用交流電源からこの電源に同期
した基準信号を抽出する抽出手段と、前記抽出手段によ
り抽出された基準信号を逓倍する逓倍手段と、前記逓倍
手段の出力信号から互いに重ならない複数のクロックを
得るクロック発生手段とを有し、前記逓倍手段は、該手
段の出力信号を分周する分周手段；前記抽出手段の出力
信号と前記分周手段の出力信号の位相差を検出しこの位
相差に応じた制御信号を出力する位相比較器；前記位相
比較器の制御信号を入力信号とする低域通過フィルタ；
前記逓倍手段の出力信号を出力信号とし、前記低域通過
フィルタの出力電圧により発振周波数を制御する電圧制
御発振器を含み、前記商用交流電源が正電圧から負電圧
または負電圧から正電圧に切り替わるときおよびその直
前直後以外の期間に前記抽出手段と前記逓倍手段との間
に前記逓倍手段の入力信号を保持する手段を設けたこと
を特徴としている。

【００１８】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００１９】図１は本発明の第１の実施の形態を示すブ
ロック図である。

【００２０】本実施の形態においては、抵抗Ｒ４および
Ｒ５で分圧された商用交流電源をコンデンサＣ５を介し
てマイクロコンピュータ２０１のＡＣ入力回路２０３に
入力している。

【００２１】図２はＡＣ入力回路２０３の具体例を示す
回路図である。図２で、インバータ２１１とインバータ
２１２は同じ入力スレッショルド電圧を持つように設計
されている。インバータ２１１は入力と出力が接続され
ており抵抗Ｒ６を介してＡＣ入力回路２０３の入力をイ
ンバータ２１１の入力スレッショルド電圧にバイアスす
る。したがって、マイクロコンピュータ２０１の外部に
設けられたコンデンサＣ５を介して入力されるＡＣ信号
の中心電位は、インバータ２１２の入力スレッショルド
電圧に一致する。インバータ２１２の入力にはインバー
タ２１２の入力スレッショルド電圧を中心電位とするＡ
Ｃ信号が加わるので、ＡＣ入力の電位が中心電位より高
い場合はインバータ２１２の入力電位がインバータ２１
２の入力スレッショルド電圧より高くなり、ＡＣ入力の
電位が中心電位より低い場合はインバータ２１２の入力
電位がインバータ２１２の入力スレッショルド電圧より
低くなる。これにより、図３に示すようにＡＣ入力回路
２０３は商用交流電源１４２の交流信号をデジタル波形
の基準信号として出力する。ＡＣ入力回路をこの様に構
成することで、簡単な回路構成でハイレベルとロウレベ
ルのデューティ比が等しいデジタル信号を商用交流電源
１４２から取り出すことができる。

【００２２】図４は本実施の形態に用いた逓倍回路２０
２の一例を示すブロック図である。

【００２３】位相比較器２２１は、基準信号ｆ１と分周
器２２４の出力信号ｆ２の位相比較を行い位相差に比例
したパルス信号ＵＰバーまたはＤｏｗｎバーを低域通過
フィルタ２２２に入力する。低域通過フィルタ２２２
は、入力されたパルス信号ＵＰバーまたはＤｏｗｎバー
を平滑して制御電圧Ｖ１を電圧制御発振器２２３に供給
する。電圧制御発振器２２３は、逓倍回路２０２の発振
出力ｆ３を次段のクロック発生回路１０２に供給すると
ともに、分周器２２４に発振出力ｆ３を供給する。分周
器２２４は、発振出力ｆ３をＮを正の整数として１／Ｎ
分周した周波数ｆ２を位相比較器に供給する。

【００２４】逓倍回路２０２は基準信号ｆ１と分周器の
出力ｆ２が一致するように全体として帰還がかかるの
で、基準信号ｆ１をＮ倍して出力する逓倍回路として動
作する。ここで、一例としてＮ＝６５５３６とすると発
振出力ｆ３は基準信号ｆ１の６５５３６倍となる。商用
交流電源の周波数が５０Ｈｚであれば、逓倍回路の出力
周波数すなわち電圧制御発振器２２３の発振周波数ｆ３
は３．２７６８ＭＨｚとなる。

【００２５】次に、逓倍回路２０２の動作を各ブロック
毎に詳細に説明する。

【００２６】最初に、図５に示す位相比較器２２１は基
準信号ｆ１と分周器２２４の出力信号ｆ２の位相を比較
し、位相差に等しい出力信号ＵＰバーまたはＤｏｗｎバ
ーを出力する。図６の（ａ）は基準信号ｆ１が出力信号
ｆ２に較べて位相が進んでいる場合を、（ｂ）は基準信
号ｆ１が出力信号ｆ２に較べて位相が遅れている場合を
示している。基準信号ｆ１が出力信号ｆ２に較べて位相
が進んでいる場合、図６（ａ）に示すように位相比較器
２２１は、基準信号ｆ１と出力信号ｆ２の位相差に等し
いＵＰバー信号を出力し、逆に基準信号ｆ１が出力信号
ｆ２に較べて位相が遅れている場合、図６（ｂ）に示す
ように位相比較器２２１は、基準信号ｆ１と出力信号ｆ
２の位相差に等しいＤｏｗｎバー信号を出力する。

【００２７】いま、基準信号ｆ１が出力信号ｆ２の周波
数よりも高い場合、すなわち、基準信号ｆ１が発振出力
ｆ３の１／６５５３６倍よりも高い場合、平均すれば基
準信号ｆ１の位相は出力信号ｆ２の位相よりも進んでい
るので位相比較器２２１からＵＰバー信号が低域通過フ
ィルタ２２２に出力される。

【００２８】次に、低域通過フィルタ２２２の動作につ
いて図７を参照して説明する。位相比較器２２１からＵ
Ｐバー信号がインバータ２１３に入力すると、Ｎ型ＭＯ
ＳＦＥＴ２３２が導通しコンデンサＣ６の電位すなわち
制御電圧Ｖ１が減少する。一方Ｄｏｗｎバー信号が入力
すると、Ｐ型ＭＯＳＦＥＴ２３１が導通し電源Ｖｃｃか
らＰ型ＭＯＳＦＥＴ２３１を介してコンデンサＣ６に充
電するので、制御電圧Ｖ１は上昇する。このように、低
域通過フィルタ２２２は基準信号ｆ１が出力信号ｆ２に
較べて周波数が高くなれば制御電圧Ｖ１を低くし、逆に
基準信号ｆ１が出力信号ｆ２に較べて周波数が低くなれ
ば制御電圧Ｖ１を高くするように動作する。

【００２９】電圧制御発振器２２３は、低域通過フィル
タ２２２から出力される制御電圧Ｖ１を受けて制御電圧
Ｖ１に応じた発振出力ｆ３を出力する。

【００３０】次に、図８および図９を参照して電圧制御
発振器２２３の動作について説明する。図８は電圧制御
発振器２２３のブロック図、図９は電圧制御発振器２２
３に使用される遅延回路２４０の回路図であり、図８に
示すＲｅｓｅｔ信号を“１”にセットするとＮＯＲ回路
の出力は“０”に、インバータの出力は“１”となるた
め図９のＮ型ＭＯＳＦＥＴ２５２は導通し、コンデンサ
Ｃ７は放電するためコンデンサＣ７の電圧はＧＮＤ電位
に固定され、電圧制御発振器２２３は発振停止する。

【００３１】次に、Ｒｅｓｅｔ信号を“０”とすると発
振出力ｆ３も同時に“０”となっているのでＮ型ＭＯＳ
ＦＥＴ２５２のゲートは“０”となり、Ｎ型ＭＯＳＦＥ
Ｔ２５２は非道通となる。このとき制御電圧Ｖ１の電位
が高いときは、Ｐ型ＭＯＳＦＥＴ２５１のインピーダン
スが大きくなるのでコンデンサＣ７の充電時間は遅く、
制御電圧Ｖ１の電位が低いときはＰ型ＭＯＳＦＥＴ２５
１のインピーダンスが小さくなるのでコンデンサＣ７の
充電時間は早くなる。したがって、図９に示す遅延回路
は制御電圧Ｖ１が高いときは遅延時間が大きく、制御電
圧Ｖ１が低いときは遅延時間が小さくなる。このことか
ら、遅延回路２４０を３段直列に接続してリングオシレ
ータ構成にした電圧制御発振器２２３の発振出力ｆ３
は、制御電圧Ｖ１が高いと発振周波数が低くなり、逆に
制御電圧Ｖ１が低くなると発振周波数は高くなる。した
がって、基準信号ｆ１が出力信号ｆ２に較べて周波数が
高くなれば低域通過フィルタ２２２から出力される制御
電圧Ｖ１は低くなるので、電圧制御発振器２２３は制御
電圧Ｖ１を受けて発振周波数を高くするように動作す
る。

【００３２】図１０は、分周器の具体例を示す回路図で
ある。本実施の形態では、フリップフロップを１６段接
続して全体を６５５３６分周する分周器としている。分
周器２２４は、発振出力ｆ３を１／６５５３６分周して
位相比較器２２１に出力信号ｆ２を入力する。

【００３３】最初に仮定したように、基準信号ｆ１の周
波数が出力信号ｆ２に較べて高い場合、位相比較器２２
１はＵＰバー信号を発生し低域通過フィルタ２２２に供
給する。低域通過フィルタ２２２は、ＵＰバー信号を受
けて制御電圧Ｖ１を低下させる。電圧制御発振器２２３
は、制御電圧Ｖ１が低下すると発振周波数ｆ３を高く
し、分周器２２４を介して出力信号ｆ２の周波数を高く
する。逓倍回路２０２はこのような動作をくり返すこと
により、最終的に基準信号ｆ１と出力信号ｆ２の周波数
は一致し、商用交流電源の周波数の６５５３６倍の周波
数を安定してクロック発生回路１０２に供給する。マイ
クロコンピュータ２０１は逓倍回路２０２の出力信号ｆ
３からクロック発生回路１０２で互いに重ならない２相
のクロックＣＬＫ１およびＣＬＫ２を発生しＣＰＵ１０
３に供給している。

【００３４】本実施の形態では周波数の精度が高い商用
交流電源の周波数を逓倍してＣＰＵ１０３のクロックを
得ているので、周波数精度の高いクロックを得ることが
でき、また必要な部品もコンデンサＣ５、抵抗Ｒ４およ
びＲ５と安いものであるから、ＣＰＵの性能を安価にか
つ十分引き出すことができる。

【００３５】次に、図１１，図１２および図１３を参照
して本発明の第２の実施の形態について説明する。な
お、図１および図４と共通の構成要素には共通の参照文
字／数字を付してある。

【００３６】本実施の形態では、第１の形態と同様に抵
抗Ｒ４およびＲ５で分圧された商用交流電源１４２をコ
ンデンサＣ５を介してマイクロコンピュータ２０１のＡ
Ｃ入力回路２０３に入力している。ＡＣ入力回路２０３
は第１の実施の形態と同様であり、商用交流電源１４２
の交流信号を図３に示すようなデジタル波形の基準信号
として出力する。

【００３７】逓倍回路２７２は、ＡＣ入力回路２０３か
らの基準信号ｆ１を受けて５０Ｈｚの基準信号を６５５
３６倍した３．２７６ＭＨｚの発振出力ｆ３をクロック
発生回路１０２に供給する。

【００３８】図１２を参照すると、逓倍回路２７２は、
基準信号ｆ１と分周器の出力信号ｆ２の位相差を検出し
て位相差に等しい出力信号ＵＰバーまたはＤｏｗｎバー
を出力する位相比較器２２１と、位相比較器２２１から
入力するＵＰバーまたはＤｏｗｎバー信号のパルス巾に
応じた制御電圧Ｖ１を発生する低域通過フィルタ２２２
と、制御電圧Ｖ１によって発振出力ｆ３の周波数を可変
とする電圧制御発振器２２３とを有しており、内部回路
および動作は第１実施の形態と同様である。

【００３９】また、分周器２２４はフリップフロップ２
６１〜２６４を含み、電圧制御発振器から出力される発
振出力ｆ３を１／６５５３６分周して出力信号ｆ２を位
相比較器２２１に供給する。また、Ａ，Ｂ，Ｃはそれぞ
れフリップフロップ２６４〜２６２の出力である。い
ま、発振出力ｆ３の発振周波数は基準信号の周波数５０
Ｈｚの６５５３６倍であり、分周器の出力信号ｆ２の周
波数は基準信号と同じく５０Ｈｚ、フリップフロップ２
６２の出力Ｃの周波数は１００Ｈｚとなる。さらに逓倍
回路２７２は、Ｒ−Ｓフリップフロップ２６５、フリッ
プフロップ２６６、論理和回路２６７を含む回路により
位相比較器２２１に入力する信号のタイミングを制御し
ている。

【００４０】次に、逓倍回路２７２の動作について説明
する。

【００４１】最初に、マイクロコンピュータ２７１がリ
セットされるとＲ−Ｓフリップフロップ２６５はリセッ
トされ出力Ｑバーは“１”となる。このため、フリップ
フロップ２６６のクロック端子ＣＰは“１”を保持し続
けフリップフロップ２６６の出力Ｑには基準信号ｆ１が
そのまま出力される。位相比較器２２１は、基準信号ｆ
１と分周器の出力信号ｆ２の位相を比較し、基準信号ｆ
１の位相が出力信号ｆ２よりも進んでいれば図６（ａ）
に示すようにＵＰバー信号を発生し、逆に基準信号ｆ２
の位相が出力信号ｆ２よりも遅れていれば、図６（ｂ）
に示すようにＤｏｗｎバー信号を発生する。

【００４２】また、低域通過フィルタ２２２はＵＰバー
信号が入力すると制御電圧Ｖ１を低くし、Ｄｏｗｎバー
信号が入力すると逆に制御電圧Ｖ１を高くし、電圧制御
発振器２２３を制御する。そして、電圧制御発振器２２
３は制御電圧Ｖ１が高くなると発振出力ｆ３の周波数を
低くし、逆に制御電圧が低くなれば発振出力ｆ３の周波
数を高くするように動作し、発振出力ｆ３を分周器２２
４に入力する。分周器２２４は、入力された発振出力ｆ
３を基準信号の周波数まで分周して出力信号ｆ２を位相
比較器に入力する。

【００４３】いま、基準信号ｆ１の周波数が分周器２２
４の出力信号ｆ２の周波数に比較して高いとすると、基
準信号ｆ１の位相は出力信号ｆ２の位相よりも進んでい
るため、位相比較器２２１はＵＰバー信号を低域通過フ
ィルタ２２２に入力する。低域通過フィルタは、前に説
明したように制御電圧Ｖ１を低くして発振出力ｆ３の周
波数を高くするように電圧制御発振器２２３を制御す
る。

【００４４】したがって、発振出力ｆ３の周波数は高く
なるように変更を受け分周器２２４を介して位相比較器
２２１に入力する。このような動作を繰り返すことで、
逓倍回路２７２は商用交流電源の周波数の６５５３６倍
で発振する。

【００４５】次に、ＣＰＵ１０３でプログラムを実行す
ることによりＲ−Ｓフリップフロップ２６５をセットす
る。Ｒ−Ｓフリップフロップ２６５がセットされると、
Ｒ−Ｓフリップフロップの出力Ｑバーは“０”を出力
し、フリップフロップ２６６は論理和回路２６７が
“１”を出力するときだけ、フリップフロップ２６６の
入力であるＤの値を出力であるＱから出力する。それ以
外のときはフリップフロップ２６６の以前のＱの値すな
わちＡＣ入力回路２０３の出力の以前の値がフリップフ
ロップ２６６で保持され、その保持された値が出力され
る。論理和回路２６７が“１”となるのは図１３に示す
ようにフリップフロップ２６２〜２６４の出力が全て１
もしくは全て０を出力しているとき、すなわちＡＣ入力
が正から負もしくは負から正へと極性を変える前後だけ
である。

【００４６】以上の説明からわかるように、図１３の斜
線の期間はＡＣ入力回路２０３の出力は位相比較器２２
１に伝わらない。したがって、Ｒ−Ｓフリップフロップ
２６５がセットされると図１３の斜線の期間に商用交流
電源１４２から本来のＡＣ信号以外の偶発的ノイズが来
ても位相比較器２２１には伝わらない。

【００４７】次に、商用電源にノイズが混入した場合の
逓倍回路２７２の動作について図１４を参照して説明す
る。

【００４８】図１４で負電圧のノイズＡが商用電源の正
のピーク値近辺に重畳したときの信号をＳＡに、正電圧
のノイズＢが商用電源が正から負に切り替わるときに重
畳したときの信号をＳＢに示す。また、信号ＳＡがＡＣ
入力回路２０３に入力したときの基準信号をｆ１（Ｓ
Ａ）に、信号ＳＢがＡＣ入力回路２０３に入力したとき
の基準信号をｆ１（ＳＢ）に示す。

【００４９】逓倍回路が図４の回路構成を有していると
すると、ノイズＡが重畳した時刻ｔ１で信号ＳＡが正か
ら負に反転するので、位相比較器２２１に入力した基準
信号ｆ１（ＳＡ）はハイレベルからロウレベルに反転す
る。したがって、位相比較器２２１は基準信号ｆ１（Ｓ
Ａ）の立ち下がりと分周器出力ｆ２の立ち下がりの時間
差に相当するＵＰバー信号を発生する。ノイズは商用電
源にランダムなタイミングで混入するから図４の逓倍回
路の場合、ノイズＡのように商用電源の正のピーク値近
辺に大きな負のパルスが印加されると、ＵＰバー信号は
巾が広いパルスとして低域通過フィルタ２２２に入力す
る。したがって、低域通過フィルタ２２２の制御電圧Ｖ
１は電圧制御発振器２２３の周波数を高くするように大
きく低下し、このため電圧制御発振器２２３の発振周波
数は本来電圧制御発振器が出力すべき発振出力ｆ３から
大きくずれてしまう。

【００５０】一方、図１２の逓倍回路の場合ノイズＡが
商用電源に混入したとしても時刻ｔ１は図１３の斜線部
の期間内にあり、位相比較器２２１はノイズに対して不
感であり全くノイズの影響を受けない。また、ノイズＢ
が商用電源に混入した場合、基準信号ｆ１（ＳＢ）はノ
イズの影響を受けてパルス巾が拡大するが、位相比較器
２２１は分周器の出力ｆ２の立ち下がりと基準信号ｆ１
（ＳＢ）の立ち下がりの時間差に等しいＤｏｗｎバー信
号を発生するので、巾が狭いパルスとして低域通過フィ
ルタ２２２に入力する。したがって、低域通過フィルタ
２２２は正常動作時の制御電圧Ｖ１よりも若干高い電圧
を発生するがＤｏｗｎバー信号のパルス巾が狭いので、
制御電圧Ｖ１の上昇分は小さい。したがって、正常動作
時の電圧制御発振器２２３の発振周波数から少しずれる
だけなので、すぐにもとの電圧制御発振器２２３の発振
周波数に復帰する。

【００５１】上述の実施の形態では前にも述べた様に周
波数の精度が高い商用交流電源の周波数を逓倍してＣＰ
Ｕ１０３のクロックを得ているので、周波数精度の高い
クロックを得ることができ、また必要な部品もコンデン
サＣ５、抵抗Ｒ４およびＲ５と安いものであるから、Ｃ
ＰＵの性能を安価に、十分引き出すことができる。ま
た、商用電源に混入したノイズの影響を大幅に軽減し電
圧制御発振器２２３により安定した発振周波数をクロッ
ク発生回路１０２に供給し、クロック発生回路１０２で
互いに重ならない２相のクロックとしてＣＰＵ１０３に
供給することができる。

【００５２】次に、本発明の第３の実施の形態について
図１５，図１６および図１７を参照して説明する。な
お、図１および図４と共通の構成要素には共通の参照文
字／数字を付してある。

【００５３】本実施の形態では、図１５に示すように抵
抗Ｒ４およびＲ５で分圧された商用交流電源１４２をコ
ンデンサＣ５を介してマイクロコンピュータ２８１のＡ
Ｃ入力回路２０３に入力するが、ＡＣ入力回路２０３の
出力が逓倍回路２８２に入力するまでの動作については
第１および第２の実施の形態と同様である。

【００５４】図１６を参照すると、逓倍回路２８２は、
基準信号ｆ１と分周器の出力信号ｆ２の位相差を検出し
て位相差に等しい出力信号ＵＰバーまたはＤｏｗｎバー
を出力する位相比較器２２１、位相比較器２２１から入
力するＵＰバーまたはＤｏｗｎバー信号のパルス巾に応
じた制御電圧Ｖ１を発生する低域通過フィルタ２２２お
よび制御電圧Ｖ１によって発振出力ｆ３の周波数を可変
とする電圧制御発振器２２３を含んでおり、動作および
内部回路は第１および第２の実施の形態と同様である。

【００５５】また、分周器２２４はフリップフロップ２
６１〜２６４を有し、電圧制御発振器から出力される発
振出力ｆ３を分周して出力信号ｆ２を位相比較器２２１
に供給する。また、Ａ，Ｂ，Ｃはそれぞれフリップフロ
ップ２６４〜２６２の出力である。さらに逓倍回路２８
２は、Ｒ−Ｓフリップフロップ２６５、２９１および２
９２、論理積回路２９３、論理和回路２９４を含む回路
により位相比較器に入力する信号のタイミングを制御し
ている。

【００５６】次に、本実施の形態に用いた逓倍回路２８
２の動作について、図１６および図１７を参照して説明
する。

【００５７】最初に、マイクロコンピュータ２８１がリ
セットされるとＲ−Ｓフリップフロップ２６５はリセッ
トされ出力Ｑバーは“１”となる。このため、論理和回
路２９４の出力２９４ＯＵＴは、分周回路２２４の出力
信号ｆ２によらず常に“１”になり、また論理積回路２
９３の出力２９３ＯＵＴは常に“０”になるため、Ｒ−
Ｓフリップフロップのセット端子Ｓには基準信号ｆ１が
入力し、リセット端子Ｒには基準信号の反転信号ｆ１バ
ーが入力する。このため、Ｒ−Ｓフリップフロップ２９
２の出力端子Ｑには基準信号ｆ１がそのまま出力され
る。位相比較器２２１は、基準信号ｆ１と分周器の出力
信号ｆ２の位相を比較し、基準信号ｆ１の位相が出力信
号ｆ２よりも進んでいれば図６（ａ）に示すようにＵＰ
バー信号を発生し、逆に基準信号ｆ２の位相が出力信号
ｆ２よりも遅れていれば、図６（ｂ）に示すようにＤｏ
ｗｎバー信号を発生し、第１および第２の実施の形態と
同様に低域通過フィルタ２２２に印加する。さらに電圧
制御発振器２２３は低域通過フィルタ２２２から制御電
圧Ｖ１をうけて発振周波数を制御し、発振出力ｆ３を分
周回路２２４に入力する。分周回路２２４は発振出力ｆ
３を基準信号ｆ１の周波数まで分周した後、位相比較器
２２１に出力信号ｆ２を入力する。このような動作を繰
り返して、逓倍回路２８２は安定した発振出力ｆ３をク
ロック発生回路１０２に供給し、クロック発生回路１０
２では発振出力ｆ３から互いに重ならない２相のクロッ
クＣＬＫ１およびＣＬＫ２を生成しＣＰＵ１０３に供給
する。

【００５８】次に、ＣＰＵ１０３でプログラムを実行す
ることにより時刻ｔ０においてＲ−Ｓフリップフロップ
２６５をセットする。Ｒ−Ｓフリップフロップ２６５が
セットされると、Ｒ−Ｓフリップフロップの出力Ｑバー
は“０”を出力し、論理積回路２９３および論理和回路
２９４はＲ−Ｓフリップフロップ２９１の出力Ｑをその
ままそれぞれの出力２９３ＯＵＴおよび２９４ＯＵＴに
出力する。Ｒ−Ｓフリップフロップ２９２は論理和回路
２９４の出力２９４ＯＵＴが“１”を出力するとき、す
なわちＲ−Ｓフリップフロップ２９１が“１”を出力す
るときのみセット可能で、論理積回路２９３の出力２９
３ＯＵＴが“０”を出力するときすなわちＲ−Ｓフリッ
プフロップ２９１の出力２９１Ｑが“０”を出力すると
きのみリセット可能である。図１７のＲ−Ｓフリップフ
ロップ２９１のセット端子である２９１Ｓに示すよう
に、Ｒ−Ｓフリップフロップ２９１はフリップフロップ
２６１〜２６４の出力Ａ，Ｂ，Ｃ，およびｆ２が全て
“０”のとき、すなわちＡＣ入力が負から正に極性を変
えると期待される少し前の時刻ｔ３と時刻ｔ４の間の期
間でセットされ、Ｒ−Ｓフリップフロップ２９１のリセ
ット端子である２９１Ｒに示すように、フリップフロッ
プ２６２〜２６４の出力Ａ，Ｂ，Ｃが“０”で、フリッ
プフロップ２６１の出力信号ｆ２が“１”のとき、すな
わちＡＣ入力が正から負に極性を変えると期待される少
し前の時刻ｔ１と時刻ｔ２の間の期間でリセットされ
る。

【００５９】Ｒ−Ｓフリップフロップ２９１の出力２９
１Ｑが時刻ｔ０と時刻ｔ１の間で“１”となりＲ−Ｓフ
リップフロップ２９２がセット可能となった後、基準信
号ｆ１が“１”となってＲ−Ｓフリップフロップ２９２
のセット端子Ｓに“１”が入力しＲ−Ｓフリップフロッ
プ２９２がセットされると、次にＲ−Ｓフリップフロッ
プ２９１の出力２９１Ｑが時刻ｔ１と時刻ｔ３の間で
“０”となりリセット可能となるまでＲ−Ｓフリップフ
ロップ２９２は出力を保持し続ける。また、Ｒ−Ｓフリ
ップフロップ２９１の出力２９１Ｑが“０”となりＲ−
Ｓフリップフロップ２９２がリセット可能となった後、
基準信号ｆ１が“０”となってＲ−Ｓフリップフロップ
２９２のリセット端子Ｒに“１”が入力しＲ−Ｓフリッ
プフロップ２９２がリセットされると、次にＲ−Ｓフリ
ップフロップ２９１の出力２９１Ｑが“１”となりセッ
ト可能となるまでＲ−Ｓフリップフロップ２９２は出力
を保持し続ける。

【００６０】このように、Ｒ−Ｓフリップフロップ２９
２は基準信号に同期してセットおよびリセットを繰り返
し、基準信号に同期した信号を位相比較回路２２１に供
給する。Ｒ−Ｓフリップフロップ２９１および２９２
は、図１７からわかるようにセットとリセットが同時に
切り替わることはないのでスパイクノイズは発生せず、
逓倍回路２８２は安定した動作を行うことができる。ま
た、商用交流電源１４２から本来のＡＣ信号以外の偶発
的ノイズが来ても位相比較器２２１には伝わらない。商
用交流電源１４２にはノイズが乗ることが少なくない
が、本実施の形態においては商用交流電源１４２に乗る
ノイズにより電圧制御発振器２２３が影響を受けること
を大幅に軽減することが出来る。マイクロコンピュータ
２８１は逓倍回路２８２の出力からクロック発生回路１
０２で互いに重ならない２相のクロックを発生しＣＰＵ
１０３に供給している。

【００６１】上述の第３の実施の形態では、周波数の精
度が高い商用交流電源の周波数を逓倍してＣＰＵ１０３
のクロックを得ているので、周波数精度の高いクロック
を得ることができ、また必要な部品もコンデンサＣ５、
抵抗Ｒ４およびＲ５と安いものであるから、ＣＰＵの性
能を安価に、十分引き出すことができる。また、商用電
源に混入したノイズの影響を大幅に軽減し電圧制御発振
器２２３により安定した発振周波数をクロック発生回路
１０２に供給することができる。

【００６２】

【発明の効果】以上説明したように、本発明は周波数の
精度が高い商用交流電源の周波数を逓倍してＣＰＵのク
ロックを得ているので、周波数精度の高いクロックを得
ることができ、また必要な部品も安価であるからＣＰＵ
の性能を安価にかつ十分に引き出すことができる。さら
に、商用交流電源にノイズが混入した場合もノイズの影
響を大幅に軽減し安定した動作を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図で
ある。

【図２】本発明の第１の実施の形態に用いたＡＣ入力回
路の回路図である。

【図３】ＡＣ入力回路２０３の動作を説明するための信
号波形図である。

【図４】逓倍回路２０２の構成を示すブロック図であ
る。

【図５】位相比較器２２１の構成を示す回路図である。

【図６】位相比較器２２１の動作を説明するためのタイ
ミングチャートである。

【図７】低域通過フィルタ２２２の構成を示す回路図で
ある。

【図８】電圧制御発振器２２３の構成を示すブロック図
である。

【図９】遅延回路２４０の構成を示す回路図である。

【図１０】分周器２２４の構成を示す回路図である。

【図１１】本発明の第２の実施の形態を示すブロック図
である。

【図１２】逓倍回路２７２の構成を示す回路図である。

【図１３】逓倍回路２７２の動作を説明するための信号
波形図である。

【図１４】商用電源１４２にノイズが重畳した場合の逓
倍回路２７２の動作を説明するための信号波形図であ
る。

【図１５】本発明の第３の実施の形態を示すブロック図
である。

【図１６】逓倍回路２８２の構成を示す回路図である。

【図１７】逓倍回路２８２の動作を説明するための信号
波形図である。

【図１８】第１の従来例を示すブロック図である。

【図１９】クロック発生回路１０２の構成を示す回路図
である。

【図２０】クロック発生回路１０２により発生されるク
ロックのタイミングチャートである。

【図２１】第２の従来例を示すブロック図である。

【図２２】ＣＲ発振器１２４の構成を示す回路図であ
る。

【図２３】ＣＲ発振器１２４の発振波形を示す信号波形
図である。

【図２４】第３の従来例を示すブロック図である。

【符号の説明】

１０１，１２１，１４３，２０１，２７１，２８１
マイクロコンピュータ １０２ クロック発生回路 １０３ ＣＰＵ １０５，１０６，１３０，１３１，１３２，１３３，２
１１，２１２，２１３，２５５ インバータ １１０ 水晶振動子 １２４ ＣＲ発振器 １３４，２４０ 遅延回路 １３５ 排他的論理和回路 １３６ クロックドインバータ １４０ クロック入力回路 １４１ 発振回路 １４２ 商用交流電源 １４４ 時計の表示器 ２０２，２７２，２８２ 逓倍回路 ２０３ ＡＣ入力回路 ２２１ 位相比較器 ２２２ 低域通過フィルタ ２２３ 電圧制御発振器 ２２４ 分周器 ２３１，２５１ Ｐ型ＭＯＳＦＥＴ ２３２，２５２ Ｎ型ＭＯＳＦＥＴ ２６１，２６２，２６３，２６４，２６６ フリップ
フロップ ２６５，２９１，２９２ Ｒ−Ｓフリップフロップ ２６７，２９４ 論理和回路 ２９３ 論理積回路 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８
抵抗 Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７ コンデ
ンサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 商用交流電源からこの電源に同期した基
   準信号を抽出する抽出手段と、 前記抽出手段により抽出された基準信号を逓倍する逓倍
   手段と、 前記逓倍手段の出力信号から互いに重ならない複数のク
   ロックを得るクロック発生手段とを有し、 前記逓倍手段は、該手段の出力信号を分周する分周手
   段；前記抽出手段の出力信号と前記分周手段の出力信号
   の位相差を検出し前記抽出手段の出力信号の位相が前記
   分周手段の出力信号の位相に対して進んでいる場合は第
   １の制御信号を出力し、前記抽出手段の出力信号の位相
   が前記分周手段の出力信号の位相に対して遅れている場
   合は第２の制御信号を出力する位相比較器；前記第１の
   制御信号に応答して出力電圧を平衡状態における出力電
   圧よりも低くし、前記第２の制御信号に応答して出力電
   圧を前記平衡状態における出力電圧よりも高くする低域
   通過フィルタ；および前記逓倍手段の出力信号を出力信
   号としかつ前記低域通過フィルタの出力電圧が前記平衡
   状態における出力電圧よりも高くなったときは該平衡状
   態における発振周波数よりも発振周波数を低くし、前記
   低域通過フィルタの出力電圧が前記平衡状態における出
   力電圧よりも低くなったときは前記平衡状態における発
   振周波数よりも前記発振周波数を高くする電圧制御発振
   器を含むことを特徴とするマイクロコンピュータ。
2. 【請求項２】 商用交流電源からこの電源に同期した基
   準信号を抽出する抽出手段と、 前記抽出手段により抽出された基準信号を逓倍する逓倍
   手段と、 前記逓倍手段の出力信号から互いに重ならない複数のク
   ロックを得るクロック発生手段とを有し、 前記逓倍手段は、該手段の出力信号を分周する分周手
   段；前記抽出手段の出力信号と前記分周手段の出力信号
   の位相差を検出しこの位相差に応じた制御信号を出力す
   る位相比較器；前記位相比較器の制御信号を入力信号と
   する低域通過フィルタ；前記逓倍手段の出力信号を出力
   信号とし、前記低域通過フィルタの出力電圧により発振
   周波数を制御する電圧制御発振器を含み、 前記商用交流電源が正電圧から負電圧または負電圧から
   正電圧に切り替わるときおよびその直前直後以外の期間
   に前記抽出手段と前記逓倍手段との間に前記逓倍手段の
   入力信号を保持する手段を設けたことを特徴とするマイ
   クロコンピュータ。