JPH0954342A - Active matrix type liquid crystal display panel and its production - Google Patents
Active matrix type liquid crystal display panel and its productionInfo
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- JPH0954342A JPH0954342A JP22709195A JP22709195A JPH0954342A JP H0954342 A JPH0954342 A JP H0954342A JP 22709195 A JP22709195 A JP 22709195A JP 22709195 A JP22709195 A JP 22709195A JP H0954342 A JPH0954342 A JP H0954342A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は液晶表示パネルに関
し、特に薄膜電界効果型トランジスタおよび電極をもつ
透明絶縁性基板で液晶を挟んだ構造の液晶表示パネル及
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display panel, and more particularly to a liquid crystal display panel having a structure in which a liquid crystal is sandwiched between transparent insulating substrates having thin film field effect transistors and electrodes, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】薄膜電界効果型トランジスタ（「ＴＦ
Ｔ」という）を画素のスイッチング素子として用いてな
るアクティブマトリクス液晶表示パネル（「ＡＭＬＣ
Ｄ」ともいう）は高品位の画質を有し、携帯型コンピュ
ータの表示デバイスや投射型表示デバイスのライトバル
ブなどに幅広く応用されている。2. Description of the Related Art Thin film field effect transistors ("TF
Active matrix liquid crystal display panel (“AMLC”) that uses “T” as a pixel switching element.
(Also referred to as "D") has a high quality image and is widely applied to light valves for display devices of portable computers and projection display devices.
【０００３】アクティブマトリクス液晶表示パネルは、
一般に、走査線、信号線、およびその交差点近傍に配し
た薄膜トランジスタに接続した画素電極を設けた構造の
ＴＦＴ基板と、透明電極を全面に形成した対向基板との
間に液晶を挟み込み、制御した画素電極と対向電極との
間に電圧を印加することにより、対応する画素における
光の透過光量を制御する。The active matrix liquid crystal display panel is
Generally, a liquid crystal is sandwiched between a TFT substrate having a structure in which a scanning line, a signal line, and a pixel electrode connected to a thin film transistor arranged near the intersection of the scanning line and a counter substrate having a transparent electrode formed on the entire surface thereof, and controlling the pixel. By applying a voltage between the electrode and the counter electrode, the amount of light transmitted through the corresponding pixel is controlled.
【０００４】このようにして構成されたアクティブマト
リクス液晶表示装置では、単純マトリクス型の液晶表示
装置に比べて、液晶を挾む電極間の電位を制御しやす
く、コントラストや視野角に優れた高品位の表示が得ら
れる点に最大の特徴がある。In the active-matrix liquid crystal display device thus constructed, the electric potential between the electrodes sandwiching the liquid crystal is easier to control and the high-quality liquid crystal display device is superior in contrast and viewing angle as compared with the simple matrix liquid crystal display device. The greatest feature is that the display of is obtained.
【０００５】しかしながら、アクティブマトリクス液晶
表示装置を構成していく上で、マトリクス状にＴＦＴア
レイを作りこむ必要がある。However, in constructing an active matrix liquid crystal display device, it is necessary to form a TFT array in a matrix.
【０００６】この工程は半導体装置の製造で行われる工
程とよく似ているが、ＴＦＴアレイの場合、表示装置の
表示領域と同じ面積で１つのデバイスを作製せざるをえ
ず、半導体のようにデバイスを縮小させて１つの基板か
ら多量のデバイスを得ることにより低コスト化を図って
いくことができないという点で本質的に異なっている。This process is very similar to the process performed in manufacturing a semiconductor device, but in the case of a TFT array, one device has to be manufactured in the same area as the display region of the display device, and like a semiconductor. The essential difference is that the cost cannot be reduced by reducing the size of the device to obtain a large number of devices from one substrate.
【０００７】しかも、一方で、今後さらにアクティブマ
トリクス液晶表示装置の普及を図っていく上で、その価
格が大きな問題点の一つとなっており、ＴＦＴアレイ作
製のコスト低減の要求は大きい。On the other hand, the price of the active matrix liquid crystal display device is one of the major problems in further popularizing the active matrix liquid crystal display device in the future, and there is a great demand for reducing the cost of manufacturing the TFT array.
【０００８】ＴＦＴアレイ製造に関わるコストの低減を
図っていく上で、フォトリソグラフィ（ＰＲ）を用いた
パタン形成の回数（「ＰＲ回数」という）を削減するこ
とが、大きな効果を生むことが知られている。It is known that reducing the number of times of pattern formation using photolithography (PR) (referred to as "the number of PR times") produces a great effect in order to reduce the cost associated with manufacturing a TFT array. Has been.
【０００９】この観点から、従来、ＰＲ回数の少ない工
程がいくつか提案されている。例えば、文献（1982SID
(Society for Information Display) International Sy
mposium Digest of Technical Papers、第44頁）には、
ＰＲ回数を２回で作製する方法が紹介されている。From this point of view, several processes having a small number of PRs have been conventionally proposed. For example, reference (1982SID
(Society for Information Display) International Sy
mposium Digest of Technical Papers, page 44)
A method of making the PR number twice is introduced.
【００１０】この方法では、まず透明電極とｎ型非晶質
シリコン層を堆積し、信号線、ＴＦＴのソース／ドレイ
ン電極、画素電極のパタンによりフォトリソグラフィ
（ＰＲ）を行ってパターニングし、しかる後にノンドー
プ非晶質シリコン層、ゲート絶縁膜、金属層を堆積し、
走査線のパタンで堆積した金属層、ゲート絶縁膜、ノン
ドープ非晶質シリコン層および、ｎ型非晶質シリコン層
をエッチングする。In this method, first, a transparent electrode and an n-type amorphous silicon layer are deposited, and photolithography (PR) is performed by a pattern of signal lines, source / drain electrodes of TFTs and pixel electrodes, and patterning is performed. Deposit non-doped amorphous silicon layer, gate insulating film, metal layer,
The metal layer, the gate insulating film, the non-doped amorphous silicon layer, and the n-type amorphous silicon layer deposited by the scanning line pattern are etched.
【００１１】この方法はＰＲ回数が２回と非常に少なく
てすむものの、信号線を透明電極で形成するために、電
気抵抗が大きく、大面積（大型液晶パネル）では信号に
遅延が発生してしまうため、実用に供し得ない。Although this method requires a very small number of PRs, such as 2, the signal line is formed of transparent electrodes, so that the electric resistance is large and a signal is delayed in a large area (large liquid crystal panel). Therefore, it cannot be put to practical use.
【００１２】信号線を別の金属層で構成すれば電気抵抗
を減ずることができるが、これを形成するＰＲ工程が別
に必要とされる。If the signal line is made of another metal layer, the electric resistance can be reduced, but a PR process for forming the signal line is required separately.
【００１３】さらに、この構造の場合、基板側から光が
入射すると直接ＴＦＴのチャネルに入射し、ＴＦＴのオ
フ抵抗が減少し、画素の電荷保持ができなくなってしま
うという問題がある。Further, in the case of this structure, when light is incident from the substrate side, it is directly incident on the channel of the TFT, the off resistance of the TFT is reduced, and it becomes impossible to hold the charge of the pixel.
【００１４】この問題を回避するためには、ＴＦＴのソ
ース電極、ドレイン電極の少なくとも一方と電気的に絶
縁された不透明層を、チャネルを覆うようにＴＦＴの下
側に配する必要がある。To avoid this problem, it is necessary to dispose an opaque layer electrically insulated from at least one of the source electrode and the drain electrode of the TFT under the TFT so as to cover the channel.
【００１５】このような不透明層を構成するためには、
さらに１回フォトリソグラフィ（ＰＲ）工程を追加する
必要がある。従って、大面積において安定な高品位の表
示が得られるＴＦＴアレイを、プロセス的に無理なく得
ようとすると少なくとも４ＰＲが必要である。To form such an opaque layer,
It is necessary to add a photolithography (PR) step once more. Therefore, in order to obtain a TFT array capable of obtaining a stable and high-quality display in a large area without process, at least 4PR is required.
【００１６】さらに上記従来技術の別の問題点は、ゲー
ト電極がチャネルの上側に配されるいわゆる順スタガー
ド型のＴＦＴ構造であることである。Another problem of the above-mentioned prior art is that it has a so-called forward staggered type TFT structure in which the gate electrode is arranged above the channel.
【００１７】ＴＦＴのオン電流はゲート絶縁膜とチャネ
ル非晶質シリコン層とのいわゆるＭＩＳ界面に蓄積した
電子によって流れることが知られている。It is known that the ON current of the TFT flows by the electrons accumulated at the so-called MIS interface between the gate insulating film and the channel amorphous silicon layer.
【００１８】順スタガード構造にすると、チャネル非晶
質シリコン層を形成した後にゲート絶縁膜を形成するの
で、ゲート絶縁膜形成時のプラズマ衝撃によりＭＩＳ界
面がダメージを受けるため、オン電流が低減してしま
う。In the forward staggered structure, since the gate insulating film is formed after the channel amorphous silicon layer is formed, the MIS interface is damaged by the plasma impact at the time of forming the gate insulating film, and the on-current is reduced. I will end up.
【００１９】逆スタガード型と順スタガード型を同じサ
イズのＴＦＴで比較した場合、逆スタガード型ＴＦＴの
方がオン特性に優れている。このため、順スタガード型
ＴＦＴを用いてＴＦＴアレイを設計する場合、ＴＦＴの
チャネル幅を大きくとる必要があり、画素電極への書き
込み終了時のゲート電圧の変動に伴う画素電位の変動、
いわゆるフィードスルー電圧が大きくなるので、表示品
質を保つために駆動回路の負担が増大する。When comparing the inverted staggered type and the forward staggered type with the same size TFT, the inverted staggered type TFT is superior in the on-characteristics. For this reason, when designing a TFT array using a forward staggered TFT, it is necessary to make the channel width of the TFT large, and the fluctuation of the pixel potential due to the fluctuation of the gate voltage at the end of writing to the pixel electrode,
Since the so-called feedthrough voltage increases, the load on the drive circuit increases in order to maintain display quality.
【００２０】従って、一般的に逆スタガード型（「逆ス
タガー型」ともいう）ＴＦＴを用いた方が、より高品質
の画素を得ることができる。Therefore, in general, it is possible to obtain a higher quality pixel by using the inverted staggered type (also referred to as "inverted stagger type") TFT.
【００２１】逆スタガード型ＴＦＴでは、走査線のパタ
ン、チャネル非晶質シリコンのパタン、画素電極のパタ
ン、信号線のパタン、及び周辺の端子部で走査線を露出
させるパタンが最低必要である。In the inverted staggered TFT, the scanning line pattern, the channel amorphous silicon pattern, the pixel electrode pattern, the signal line pattern, and the pattern for exposing the scanning line at the peripheral terminal portion are the minimum required.
【００２２】さらに、逆スタガード型ＴＦＴでは、チャ
ネルが液晶層側に露出しているので、配向膜もしくは液
晶の電気的影響からＴＦＴを保護するために、通常チャ
ネル上を窒化シリコン膜等の絶縁膜をパッシベーション
として用いる。Further, in the inverted staggered TFT, since the channel is exposed to the liquid crystal layer side, an insulating film such as a silicon nitride film is usually formed on the channel in order to protect the TFT from the electrical influence of the alignment film or liquid crystal. Is used as passivation.
【００２３】このようにパッシベーションを設けた場
合、さらに周辺の端子部で信号線を露出させるパタン、
画素電極を露出させるパタンが必要になる。When the passivation is provided as described above, a pattern for exposing the signal line at the peripheral terminal portion,
A pattern for exposing the pixel electrode is required.
【００２４】このように考えると、周辺の端子部で走査
線、信号線を露出させるパタンと画素電極を露出させる
パタンとを同一マスクで形成したとしても、他のパタン
を独立のマスクで形成すると合計で５回のＰＲ工程が必
要となる。Considering in this way, even if the pattern for exposing the scanning lines and the signal lines and the pattern for exposing the pixel electrodes are formed by the same mask in the peripheral terminal portion, if other patterns are formed by independent masks. A total of 5 PR steps are required.
【００２５】従って、順スタガード型の場合と同様に４
ＰＲ以下でこれを行うためには、いずれかのパタンを他
の１つのパタンまたは複数のパタンの組み合わせにより
形成する必要がある。Therefore, as in the case of the forward staggered type, 4
To do this below PR, one of the patterns needs to be formed by another pattern or a combination of patterns.
【００２６】画素電極と信号線を同一のパタンで形成す
ることは、形の上では可能であるが、信号線に透明電極
を用いることになるので、電気抵抗が大きく、大画面で
の適用が難しくなる。Although it is possible to form the pixel electrode and the signal line in the same pattern, it is possible to use a transparent electrode for the signal line, so that the electric resistance is large and the application in a large screen is possible. It gets harder.
【００２７】また、信号線とチャネル非晶質シリコンの
パタンは原理的に完全に一致させることはできない。In principle, the pattern of the signal line and the pattern of the channel amorphous silicon cannot be perfectly matched.
【００２８】さらに、走査線と信号線とは互いに交差し
て配置させることが必要とされるため、同一のパタンで
形成することは不可能である。Further, since it is necessary to arrange the scanning lines and the signal lines so as to intersect with each other, it is impossible to form them with the same pattern.
【００２９】このように考えると、走査線とチャネル非
晶質シリコンのパタンを一致させることが最も有望であ
ると思われる。Considering in this way, it seems most promising to match the scanning line and the pattern of the channel amorphous silicon.
【００３０】走査線とチャネル非晶質シリコンのパタン
を一致させる従来の方法として、例えば特開昭63-18286
2号公報には、ゲート電極とアイランド部とを一回のフ
ォトレジスト工程で一括エッチングして形成することに
より工程の簡略化と歩留まりの向上を図るようにした逆
スタガー構造のＴＦＴの製造方法が提案されている。す
なわち、同公報には、ゲート電極用金属膜、ゲート絶縁
膜、半導体膜を積層後、これらを走査線のパタンにより
一括でパターニングして、しかる後にゲート電極の側壁
を絶縁処理することにより、図８に示すような構造を作
製する製造方法が提案されている。図８において、１は
走査線（ゲート電極）、３はドレイン電極、４はソース
電極、９はガラス基板、10はゲート絶縁膜（窒化シリコ
ン）、11は半導体膜（非晶質シリコン膜）、13はコンタ
クト部となるＮ+非晶質シリコン層、20はゲート側壁を
陽極酸化処理で絶縁処理する領域（側壁絶縁膜Ta2O5）
である。As a conventional method for matching the scanning line and the pattern of the channel amorphous silicon, for example, Japanese Patent Laid-Open No. 63-18286.
Japanese Patent Laid-Open No. 2 (1993) discloses a method of manufacturing a TFT having an inverted staggered structure in which a gate electrode and an island portion are collectively etched in a single photoresist process so as to simplify the process and improve the yield. Proposed. That is, in the publication, a metal film for a gate electrode, a gate insulating film, and a semiconductor film are laminated, and then these are collectively patterned by a pattern of a scanning line, and then a side wall of the gate electrode is subjected to an insulation treatment. A manufacturing method for manufacturing a structure as shown in FIG. 8 has been proposed. In FIG. 8, 1 is a scanning line (gate electrode), 3 is a drain electrode, 4 is a source electrode, 9 is a glass substrate, 10 is a gate insulating film (silicon nitride), 11 is a semiconductor film (amorphous silicon film), Reference numeral 13 is an N + amorphous silicon layer to be a contact portion, and 20 is a region where the gate sidewall is insulated by anodic oxidation treatment (sidewall insulating film Ta 2 O 5 ).
It is.
【００３１】このような方法を用いれば、４回以下のＰ
Ｒ工程でＴＦＴアレイを作製することが可能になる。If such a method is used, the P
A TFT array can be manufactured in the R step.
【００３２】[0032]
【発明が解決しようとする課題】しかしながら、図８に
従来技術として示したような方法では、ゲート電極の端
面のみを選択的に絶縁化する技術が必要となる。However, the method shown in FIG. 8 as the prior art requires a technique for selectively insulating only the end face of the gate electrode.
【００３３】これは、断面形状に大きく左右されるため
制御が非常に困難で、絶縁処理が不十分な箇所が発生す
る確率が高く、このような箇所で走査線および信号線が
短絡し、液晶表示装置に線欠陥が現れることが多い。This is very difficult to control because it is greatly influenced by the cross-sectional shape, and there is a high probability that a portion where the insulation treatment is insufficient occurs. The scanning line and the signal line are short-circuited at such a portion, and the liquid crystal Line defects often appear on the display device.
【００３４】従って、本発明は上記問題点に鑑みてなさ
れたものであって、このような制御の困難なプロセスを
用いることなく、高い表示品質を得ることのできる逆ス
タガード型ＴＦＴアレイを４回以下のＰＲ回数で作製す
ることのできる構造を有し、低コストで製造可能なアク
ティブマトリクス液晶表示パネル及び製造方法を提供す
ることを目的とする。Therefore, the present invention has been made in view of the above problems, and an inverted staggered type TFT array which can obtain high display quality four times without using such a difficult process of control is provided. It is an object of the present invention to provide an active matrix liquid crystal display panel and a manufacturing method which have a structure that can be manufactured with the following PR times and can be manufactured at low cost.
【００３５】[0035]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、格子状に配置され互いに交差してなる平
行な複数の走査線及び平行な複数の信号線を備え、前記
走査線と前記信号線の各交点の近傍に設けられると共に
前記走査線と同一層に形成され、前記信号線に接続され
たゲート電極と、前記ゲート電極上にゲート絶縁膜を介
して設けられた薄膜半導体層と、前記薄膜半導体層上に
設けられ前記信号線と電気的に接続する第１の電極およ
び画素電極と接続する第２の電極（但し、第１の電極が
ソース（ドレイン）電極の時、第２の電極はドレイン
（ソース）電極）と、からなる薄膜トランジスタが形成
されてなる第１の透明絶縁性基板と、透明電極を有する
第２の透明絶縁性基板と、を液晶層を介して貼り合わせ
てなる液晶表示パネルにおいて、周辺端子接続部を除い
て前記走査線と前記ゲート電極とからなるパタンと同一
のパタンで前記ゲート絶縁膜および前記薄膜半導体層が
パタン化され、前記第１及び第２の電極が前記薄膜半導
体層上の所定領域において前記画素電極と同一層により
形成され、前記第１及び第２の電極と前記薄膜半導体層
を覆うように保護絶縁膜が設けられると共に、前記保護
絶縁膜上に前記信号線が配設され、前記信号線と前記第
１の電極とは、前記第１の電極上の所定領域に形成され
たコンタクトホールを介して接続され、前記信号線と同
一層に形成された金属層により前記第２の電極と前記画
素電極とが電気的に接続されていることを特徴とする液
晶表示パネルを提供する。In order to achieve the above object, the present invention comprises a plurality of parallel scanning lines and a plurality of parallel signal lines which are arranged in a grid pattern and intersect with each other. And a gate electrode provided near each intersection of the signal line and formed in the same layer as the scanning line and connected to the signal line, and a thin film semiconductor provided on the gate electrode via a gate insulating film. Layer, a first electrode provided on the thin film semiconductor layer and electrically connected to the signal line, and a second electrode connected to the pixel electrode (however, when the first electrode is a source (drain) electrode, The second electrode is a drain (source) electrode, and a first transparent insulating substrate having a thin film transistor formed thereon and a second transparent insulating substrate having a transparent electrode are attached via a liquid crystal layer. Combined liquid crystal display panel The gate insulating film and the thin film semiconductor layer are patterned in the same pattern as that of the scanning line and the gate electrode except for the peripheral terminal connection portion, and the first and second electrodes are the thin film. A protective insulating film is formed in the same layer as the pixel electrode in a predetermined region on the semiconductor layer, the protective insulating film is provided to cover the first and second electrodes and the thin film semiconductor layer, and the signal is provided on the protective insulating film. A line is provided, the signal line and the first electrode are connected through a contact hole formed in a predetermined region on the first electrode, and a metal formed in the same layer as the signal line. A liquid crystal display panel is provided, in which the second electrode and the pixel electrode are electrically connected by a layer.
【００３６】また、本発明は、格子状に配置され互いに
交差してなる平行な複数の走査線及び平行な複数の信号
線を備え、前記走査線と前記信号線の各交点の近傍に設
けられると共に前記走査線と同一層に形成され、前記信
号線に接続されたゲート電極と、前記ゲート電極上にゲ
ート絶縁膜を介して設けられた薄膜半導体層と、前記薄
膜半導体層上に設けられ前記信号線と電気的に接続する
第１の電極、および画素電極と接続する第２の電極（但
し、第１の電極がソース（ドレイン）電極の時、第２の
電極はドレイン（ソース）電極）とからなる薄膜トラン
ジスタが形成されてなる第１の透明絶縁性基板と、透明
電極を有する第２の透明絶縁性基板と、を液晶層を介し
て貼り合わせてなる液晶表示パネルにおいて、周辺端子
接続部を除いて前記走査線と前記ゲート電極とからなる
パタンと同一のパタンで前記ゲート絶縁膜および薄膜半
導体層がパタン化されており、前記第１及び第２の電極
が前記薄膜半導体層上の所定領域において前記画素電極
と同一層により形成され、前記第１及び前記第２の電極
と前記薄膜半導体層を覆うように保護絶縁膜が設けられ
ると共に前記保護絶縁膜上に信号線が設けられ、前記信
号線と前記第１の電極とが前記第１の電極上でコンタク
トホールを介して接続されており、前記信号線と同一層
で形成された金属層により前記第２の電極と前記画素電
極とがコンタクトホールを介して接続されており、前記
第１、第２の電極上に形成されたコンタクトホールが前
記第１及び第２の電極よりもチャネル側に拡延されてお
り、前記コンタクトホールの開口端領域下の前記薄膜半
導体層にイオン注入により不純物がドープされた領域を
有することを特徴とする液晶表示パネルを特徴とする。Further, according to the present invention, a plurality of parallel scanning lines and a plurality of parallel signal lines which are arranged in a grid pattern and intersect each other are provided, and the scanning lines and the signal lines are provided in the vicinity of each intersection. Along with the scanning line, a gate electrode connected to the signal line, a thin film semiconductor layer provided on the gate electrode via a gate insulating film, and a thin film semiconductor layer provided on the thin film semiconductor layer. A first electrode electrically connected to the signal line and a second electrode connected to the pixel electrode (however, when the first electrode is a source (drain) electrode, the second electrode is a drain (source) electrode) In a liquid crystal display panel in which a first transparent insulating substrate having a thin film transistor formed of and a second transparent insulating substrate having a transparent electrode are bonded via a liquid crystal layer, a peripheral terminal connecting portion is provided. Excluding The gate insulating film and the thin film semiconductor layer are patterned in the same pattern as that of the scanning line and the gate electrode, and the first and second electrodes are formed in the pixel in a predetermined region on the thin film semiconductor layer. A protective insulating film is formed of the same layer as an electrode, and a protective insulating film is provided so as to cover the first and second electrodes and the thin film semiconductor layer, and a signal line is provided on the protective insulating film. A first electrode is connected to the first electrode via a contact hole, and the second electrode and the pixel electrode form a contact hole by a metal layer formed in the same layer as the signal line. Contact holes formed on the first and second electrodes are extended toward the channel side with respect to the first and second electrodes, and the contact holes are open ends of the contact holes. Impurities by ion implantation into the thin film semiconductor layer under the band, wherein a liquid crystal display panel and having a doped region.
【００３７】本発明に係るアクティブマトリクス液晶表
示パネルは、その好ましい態様として、走査線と同一層
で形成され、これと隔離されかつ画素電極に電気的に接
続されたパタンが、前記信号線と重なるようにして画素
電極の両側に配置される。このようにすると、画素電極
と信号線との間のＴＮ液晶動作が正常に行われない領域
からの光漏れをＴＦＴ基板側で遮光する層を、工程数を
増加させることなく形成することができる。このような
層は対向基板側に通常設けるブラックマトリクスとＴＦ
Ｔ基板の位置合わせ精度を大幅に緩和し、これを利用し
て開口率の向上を図ることができる。In a preferred embodiment of the active matrix liquid crystal display panel according to the present invention, a pattern formed in the same layer as the scanning line and separated from the scanning line and electrically connected to the pixel electrode overlaps the signal line. In this way, they are arranged on both sides of the pixel electrode. By doing so, it is possible to form a layer that shields light leakage from a region where the TN liquid crystal operation is not normally performed between the pixel electrode and the signal line on the TFT substrate side without increasing the number of steps. . Such a layer is usually provided on the counter substrate side with the black matrix and TF.
The alignment accuracy of the T substrate can be significantly eased, and this can be used to improve the aperture ratio.
【００３８】また、本発明に係るアクティブマトリクス
液晶表示パネルは、その好ましい態様として、前記信号
線と同一層で形成され、これと隔離されかつ画素電極に
電気的に接続されたパタンが、前記走査線と重なるよう
にして画素電極の両側に配置させることもできる。この
ようにすると、画素電極と走査線との間のＴＮ液晶動作
が正常に行われない領域からの光漏れをＴＦＴ基板側で
遮光する層を、工程数を増加させることなく形成するこ
とができる。このような層は対向基板側に通常設けるブ
ラックマトリクスとＴＦＴ基板の位置合わせ精度を大幅
に緩和し、これを利用して開口率の向上を図ることがで
きる。In a preferred mode of the active matrix liquid crystal display panel according to the present invention, a pattern formed in the same layer as the signal line, isolated from the signal line, and electrically connected to a pixel electrode is the scanning line. It may be arranged on both sides of the pixel electrode so as to overlap the line. By doing so, it is possible to form a layer that shields light leakage from a region where the TN liquid crystal operation is not normally performed between the pixel electrode and the scanning line on the TFT substrate side without increasing the number of steps. . Such a layer greatly relaxes the alignment accuracy between the black matrix and the TFT substrate which are usually provided on the counter substrate side, and by utilizing this, the aperture ratio can be improved.
【００３９】さらに、本発明に係るアクティブマトリク
ス液晶表示パネルは、その好ましい態様として、前記信
号線と同一層で形成されたパタンが、薄膜トランジスタ
のチャネル領域を覆うように配置させることができる。
このようにすると、ＴＦＴのバックチャネル側を遮光す
る層を工程数を増加させることなく作製できる。Further, in a preferred mode of the active matrix liquid crystal display panel according to the present invention, the pattern formed in the same layer as the signal line can be arranged so as to cover the channel region of the thin film transistor.
By doing so, a layer which shields the back channel side of the TFT from light can be manufactured without increasing the number of steps.
【００４０】さらにまた、本発明に係るアクティブマト
リクス液晶表示パネルは、その好ましい態様として、前
記信号線と同一層で形成され、これと隔離されかつ画素
電極に電気的に接続されたパタンが、画素電極に隣接す
る２本の走査線のうち該画素電極に電荷を供給する薄膜
トランジスタを制御しないほうの走査線と重なるように
配置され、かつ、この重なり領域の一部で画素電極と同
一層で孤立パタンが形成され、該孤立パタンと走査線と
の間にはゲート絶縁膜層をはさんで容量が構成されてお
り、該孤立パタンが画素電極に電気的に接続させること
ができる。このようにすると画素電極の電荷保持を補助
するために通常設けられる蓄積容量を工程数を増加させ
ることなく作製することができる。Furthermore, in a preferable mode of the active matrix liquid crystal display panel according to the present invention, a pattern formed in the same layer as the signal line, isolated from the signal line and electrically connected to the pixel electrode is a pixel. Of the two scanning lines adjacent to the electrode, the scanning line that does not control the thin film transistor that supplies electric charges to the pixel electrode is arranged so as to overlap with the scanning line, and is isolated in the same layer as the pixel electrode in a part of this overlapping region. A pattern is formed, and a capacitance is formed between the isolated pattern and the scanning line with a gate insulating film layer interposed therebetween, and the isolated pattern can be electrically connected to the pixel electrode. This makes it possible to fabricate a storage capacitor that is normally provided to assist the charge retention of the pixel electrode without increasing the number of steps.
【００４１】そして、本発明は、逆スタガー構造の薄膜
トランジスタ（ＴＦＴ）アレイを含む液晶表示装置（Ｌ
ＣＤ）の製造方法において、(a)透明絶縁性基板上に走
査線となる金属膜、ゲート絶縁膜、及び半導体膜をこの
順に形成した後にこれらを同一パタンでパターニング
し、(b)画素電極、ソース電極及びドレイン電極を同一
の層で形成してこれらを１回のフォトリソグラフィでパ
ターニングし、(c)前記画素電極、ソース電極及びドレ
イン電極を覆うように保護絶縁膜を形成し、(d)前記保
護絶縁膜に対して配設される所定のコンタクトホール
と、前記保護絶縁膜、前記半導体膜及び前記ゲート絶縁
膜を開口して配設される所定のコンタクトホールと、を
１回のフォトリソグラフィで形成し、(e)金属膜を形成
し、前記ドレイン電極に接続する信号線と、前記ソース
電極と前記画素電極とを接続する配線と、を同一のパタ
ンで形成する、上記各工程を含むことを特徴とする液晶
表示装置の製造方法を提供する。In addition, the present invention provides a liquid crystal display device (L) including a thin film transistor (TFT) array having an inverted stagger structure.
In the manufacturing method of (CD), (a) a metal film to be a scanning line, a gate insulating film, and a semiconductor film are formed in this order on a transparent insulating substrate, and then these are patterned by the same pattern, (b) a pixel electrode, A source electrode and a drain electrode are formed in the same layer and are patterned by a single photolithography, (c) a protective insulating film is formed so as to cover the pixel electrode, the source electrode and the drain electrode, (d) A predetermined photolithography is performed for a predetermined contact hole provided for the protective insulating film and a predetermined contact hole provided by opening the protective insulating film, the semiconductor film and the gate insulating film. And (e) forming a metal film, forming a signal line connected to the drain electrode and a wiring connecting the source electrode and the pixel electrode in the same pattern, including the above steps. To provide a method of manufacturing a liquid crystal display device comprising and.
【００４２】[0042]
【作用】本発明のアクティブマトリクス液晶表示パネル
のＴＦＴアレイは、走査線となる金属膜とゲート絶縁膜
とチャネル非晶質シリコン膜を形成後、これらを同一パ
タンでパターニングし、しかる後に、画素電極とソース
・ドレイン電極を同一層で構成し１回のフォトリソグラ
フィ（ＰＲ）でこれらのパターニングを行い、さらにこ
の上に保護絶縁膜を配し、保護絶縁膜、チャネル非晶質
シリコンおよびゲート絶縁膜に対して、必要部分でのコ
ンタクトホールを１回のＰＲで形成し、しかる後に信号
線となるべき金属膜を形成し、ＴＦＴのドレイン電極に
接続する信号線およびＴＦＴのソース電極と画素電極と
を接続する配線とを同一のパタンで形成することによ
り、作製することができる。In the TFT array of the active matrix liquid crystal display panel of the present invention, after forming the metal film to be the scanning line, the gate insulating film and the channel amorphous silicon film, these are patterned in the same pattern, and then the pixel electrode is formed. And the source / drain electrodes are formed in the same layer, and these are patterned by one-time photolithography (PR), and a protective insulating film is further arranged thereon, and the protective insulating film, the channel amorphous silicon and the gate insulating film are formed. On the other hand, a contact hole in a necessary portion is formed by PR once, and then a metal film to be a signal line is formed, and a signal line connected to the drain electrode of the TFT, a source electrode of the TFT, and a pixel electrode are formed. It can be manufactured by forming the wiring for connecting with the same pattern.
【００４３】従って、本発明によれば、順スタガード型
に比べ、特性的に優れた逆スタガード型ＴＦＴアレイを
作製する工程を４回以下のＰＲ工程で作製することが可
能とされ、このため、低コストで画質に優れたアクティ
ブマトリクス液晶ディスプレイを得ることができる。Therefore, according to the present invention, it is possible to fabricate the reverse staggered type TFT array having excellent characteristics as compared with the forward staggered type by four or less PR steps. It is possible to obtain an active matrix liquid crystal display that is low in cost and excellent in image quality.
【００４４】[0044]
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００４５】[0045]
【実施形態１】図１は、本発明の第１の実施形態に係る
アクティブマトリクス液晶表示パネルのＴＦＴアレイの
画素部を示す平面図であり、図２（Ａ）は、図１のＡ−
Ａ′線の断面を示し、図２（Ｂ）は、図１のＢ−Ｂ′線
の断面を示している。[First Embodiment] FIG. 1 is a plan view showing a pixel portion of a TFT array of an active matrix liquid crystal display panel according to a first embodiment of the present invention, and FIG.
2A shows a cross section taken along line A ′, and FIG. 2B shows a cross section taken along line BB ′ in FIG.
【００４６】図１及び図２を参照して、ガラス板等の透
光性絶縁基板（「ガラス基板」ともいう）９の上に複数
の走査線１と複数の信号線２とを交差させて格子状に配
置する。Referring to FIGS. 1 and 2, a plurality of scanning lines 1 and a plurality of signal lines 2 are crossed on a translucent insulating substrate (also referred to as “glass substrate”) 9 such as a glass plate. Arrange in a grid pattern.
【００４７】各格子内には、走査線１と信号線２の交点
近傍に配置されるＴＦＴと、このＴＦＴから駆動される
画素電極６とから構成される１組のアクティブ画素エレ
メントがそれぞれ配置される。Within each grid, a pair of active pixel elements each composed of a TFT arranged near the intersection of the scanning line 1 and the signal line 2 and a pixel electrode 6 driven by this TFT is arranged. It
【００４８】ＴＦＴは走査線１をゲート電極とし、ゲー
ト電極上に絶縁膜（ゲート絶縁膜）10を介して設けられ
た非晶質シリコン膜11からなるチャネル部と、非晶質シ
リコン膜11の表面上に設けられたドレイン電極３および
ソース電極４からなる。In the TFT, the scanning line 1 is used as a gate electrode, and a channel portion formed of an amorphous silicon film 11 provided on the gate electrode via an insulating film (gate insulating film) 10 and the amorphous silicon film 11 are formed. The drain electrode 3 and the source electrode 4 are provided on the surface.
【００４９】そして、非晶質シリコン膜11、ドレイン電
極３、およびソース電極４を覆うように、保護絶縁膜12
が設けられている。Then, the protective insulating film 12 is formed so as to cover the amorphous silicon film 11, the drain electrode 3 and the source electrode 4.
Is provided.
【００５０】さらに、保護絶縁膜12上には、信号線２
と、ソース電極４を画素電極６に電気的に接続する配線
７とが配置されている。Further, the signal line 2 is formed on the protective insulating film 12.
And a wiring 7 that electrically connects the source electrode 4 to the pixel electrode 6.
【００５１】信号線２とドレイン電極３とは、ドレイン
電極３上に形成されたコンタクトホール５を介して接続
されている。The signal line 2 and the drain electrode 3 are connected via a contact hole 5 formed on the drain electrode 3.
【００５２】図７は、本実施形態における周辺の端子部
の構成を示したものである。FIG. 7 shows the configuration of the peripheral terminal portion in this embodiment.
【００５３】図７を参照して、信号線２は形成時に最上
層に出ているため、このまま周辺の信号線端子23と一体
で形成されている。Referring to FIG. 7, since the signal line 2 is formed on the uppermost layer at the time of formation, it is integrally formed with the peripheral signal line terminal 23 as it is.
【００５４】これに対して、走査線１はゲート絶縁膜10
の下に配置されているので（図２参照）、走査線１の端
子取り出しを行うためのコンタクトホール22が走査線１
の端部に設けられ、このコンタクトホール22を介して、
保護絶縁膜12上に設けられた走査線端子21に接続されて
いる。On the other hand, the scanning line 1 is the gate insulating film 10
Since it is arranged under the scanning line (see FIG. 2), the contact hole 22 for taking out the terminal of the scanning line 1 has the scanning line 1
Is provided at the end of the
It is connected to the scanning line terminal 21 provided on the protective insulating film 12.
【００５５】以下、本実施形態に係るアクティブマトリ
クス液晶表示パネルのＴＦＴアレイの製造方法を工程順
に説明する。The method for manufacturing the TFT array of the active matrix liquid crystal display panel according to this embodiment will be described below in the order of steps.
【００５６】まず、透光性の絶縁基板（ガラス基板）の
上にスパッタ法で走査線１となるクロム膜を100nmの膜
厚に堆積し、しかる後に、この表面にゲート絶縁膜10と
なる窒化シリコン膜を500nmの膜厚に堆積した後、膜厚2
00nmの非晶質シリコン膜11および膜厚10nmのｎ型非晶質
シリコン層13を順次堆積する。First, a chromium film to be the scanning line 1 is deposited to a film thickness of 100 nm on a translucent insulating substrate (glass substrate) by a sputtering method, and thereafter, a nitriding film to be the gate insulating film 10 is formed on this surface. After depositing a silicon film to a thickness of 500 nm,
A 00 nm amorphous silicon film 11 and a 10 nm thick n-type amorphous silicon layer 13 are sequentially deposited.
【００５７】しかる後に、走査線１のパタンでフォトリ
ソグラフィ（「ＰＲ」という）を行い、このパタンでｎ
型非晶質シリコン層13および非晶質シリコン膜11および
窒化シリコン膜10を一括でエッチングする。このエッチ
ングには、例えばＣＦ4ガスのプラズマを利用してドラ
イエッチングにより行うことができる。Thereafter, photolithography (referred to as "PR") is performed with the pattern of the scanning line 1, and n is obtained with this pattern.
The type amorphous silicon layer 13, the amorphous silicon film 11 and the silicon nitride film 10 are collectively etched. This etching can be performed by dry etching using plasma of CF 4 gas, for example.
【００５８】しかる後に、走査線１となるクロム膜をエ
ッチングして、レジストを除去する。Then, the chromium film to be the scanning line 1 is etched to remove the resist.
【００５９】次に、ＩＴＯ（Indium-Tin-Oxide）膜を膜
厚50nmに堆積する。ここで、画素電極５、ドレイン電極
３およびソース電極４からなるパタンでフォトリソグラ
フィ（ＰＲ）を行い、塩酸を用いてＩＴＯ膜をエッチン
グする。Next, an ITO (Indium-Tin-Oxide) film is deposited to a film thickness of 50 nm. Here, photolithography (PR) is performed using a pattern including the pixel electrode 5, the drain electrode 3, and the source electrode 4, and the ITO film is etched using hydrochloric acid.
【００６０】しかる後に、レジストを除去し、ＩＴＯか
らなるドレイン、ソース電極３、４をマスクとして、ｎ
型非晶質シリコン膜13および非晶質シリコン膜11を合計
で30nm程度堀込む。After that, the resist is removed, and the drain and source electrodes 3 and 4 made of ITO are used as a mask for n.
The type amorphous silicon film 13 and the amorphous silicon film 11 are dug about 30 nm in total.
【００６１】これにより、ＩＴＯからなるソース、ドレ
イン電極が存在しない領域では、ｎ型非晶質シリコン層
13が完全に除去される。As a result, in the region where the source and drain electrodes made of ITO do not exist, the n-type amorphous silicon layer is formed.
13 is completely removed.
【００６２】次に、保護絶縁膜12として、常圧ＣＶＤ法
を用いて酸化シリコン膜を膜厚500nm堆積する。Next, as the protective insulating film 12, a silicon oxide film is deposited to a thickness of 500 nm by the atmospheric pressure CVD method.
【００６３】ここで、ＴＦＴのドレイン電極３と信号線
２の接続に用いられるコンタクトホール５、およびソー
ス電極４と画素電極６をつなぐ配線７の接続に用いられ
るコンタクトホール５′のパタンと、画素電極６上の保
護絶縁膜12を除去する領域８のパタンと、走査線１の端
子取り出しを行うためのコンタクトホール22のパタンと
からなるパタンの反転パタンでＰＲを行う。Here, the pattern of the contact hole 5 used for connecting the drain electrode 3 of the TFT and the signal line 2 and the pattern of the contact hole 5 ′ used for connecting the wiring 7 connecting the source electrode 4 and the pixel electrode 6, and the pixel The PR is performed by a pattern inversion of a pattern of the region 8 where the protective insulating film 12 on the electrode 6 is removed and a pattern of the contact hole 22 for taking out the terminal of the scanning line 1.
【００６４】このパタンを利用して、ＣＦ4ガスのプラ
ズマによるドライエッチングを行う。Using this pattern, dry etching is carried out by plasma of CF 4 gas.
【００６５】この時、ＴＦＴのドレイン電極３及びソー
ス４電極上のコンタクトホール部５、５′では保護絶縁
膜12はエッチングされるが、ＩＴＯで形成されたドレイ
ン、ソース電極３、４がエッチストッパとなる。At this time, the protective insulating film 12 is etched in the contact hole portions 5 and 5'on the drain electrode 3 and the source 4 electrode of the TFT, but the drain and source electrodes 3 and 4 formed of ITO are etch stoppers. Becomes
【００６６】また、画素電極６上の保護絶縁膜12を除去
する領域８でも同様に保護絶縁膜12のみがエッチングさ
れる。Further, in the region 8 where the protective insulating film 12 on the pixel electrode 6 is removed, only the protective insulating film 12 is similarly etched.
【００６７】これに対して、走査線１の端子取り出しを
行うためのコンタクトホール22では、保護絶縁膜12とし
て形成された酸化シリコン膜がエッチングされた後、非
晶質シリコン層11とゲート絶縁膜10が引き続きエッチン
グされ、クロムで形成された走査線１がエッチストッパ
となる。On the other hand, in the contact hole 22 for taking out the terminal of the scanning line 1, the amorphous silicon layer 11 and the gate insulating film are formed after the silicon oxide film formed as the protective insulating film 12 is etched. 10 is subsequently etched and the scan line 1 made of chrome serves as an etch stopper.
【００６８】このようにして、一回のエッチングによ
り、ＴＦＴのソース・ドレイン電極上のコンタクトホー
ル部５、５′ではドレイン及びソース電極３、４が、ま
た画素電極上の保護絶縁膜を除去する領域８では画素電
極６が、周辺の走査線の端子取り出しを行うためのコン
タクトホール22では走査線１が、それぞれ表面に露出し
た状態となる。この状態でレジストを除去する。In this manner, the drain and source electrodes 3 and 4 in the contact hole portions 5 and 5'on the source / drain electrodes of the TFT and the protective insulating film on the pixel electrodes are removed by one etching. The pixel electrode 6 is exposed in the area 8 and the scanning line 1 is exposed in the surface in the contact hole 22 for taking out terminals of the peripheral scanning lines. The resist is removed in this state.
【００６９】次に、クロム膜を膜厚200nmで堆積する。
ここで、信号線２のパタン、ソース電極４と画素電極６
を接続する配線７のパタン、信号線端子23のパタン、及
び走査線端子21のパタンからなるパタンでＰＲを行う。Next, a chromium film is deposited to a thickness of 200 nm.
Here, the pattern of the signal line 2, the source electrode 4 and the pixel electrode 6
PR is performed using a pattern including the pattern of the wiring 7 connecting the two, the pattern of the signal line terminal 23, and the pattern of the scanning line terminal 21.
【００７０】このパタンにより、クロム膜をエッチング
し、レジストを除去する。With this pattern, the chromium film is etched and the resist is removed.
【００７１】以上のようにして、本実施形態に係るＴＦ
Ｔアレイが完成する。As described above, the TF according to this embodiment is
The T array is completed.
【００７２】以上説明したように、本実施形態に係るア
クティブマトリクス液晶表示パネルのＴＦＴアレイを作
製する工程において行われるＰＲ回数は４回のみであ
る。また、この工程で行われるプロセスはいずれも極め
て安定であり、非常に歩留りよくこれを作製することが
できる。このため、本実施例によれば、高スループット
で低コストのアクティブマトリクス液晶表示パネルを安
定に作製することができる。As described above, the number of PRs performed in the step of manufacturing the TFT array of the active matrix liquid crystal display panel according to this embodiment is only four. In addition, all the processes performed in this step are extremely stable and can be manufactured with a very high yield. Therefore, according to this embodiment, an active matrix liquid crystal display panel with high throughput and low cost can be stably manufactured.
【００７３】[0073]
【実施形態２】次に、本発明の第２の実施形態を説明す
る。図３は、本発明の第２の実施形態のアクティブマト
リクス液晶表示パネルのＴＦＴアレイの画素部の平面図
を示す。図４（Ａ）は、図３におけるＣ−Ｃ′線の断面
を示し、図４（Ｂ）は、図３におけるＤ−Ｄ′線の断面
を示す。Second Embodiment Next, a second embodiment of the present invention will be described. FIG. 3 is a plan view of a pixel portion of a TFT array of an active matrix liquid crystal display panel according to the second embodiment of the present invention. 4A shows a cross section taken along the line CC 'in FIG. 3, and FIG. 4B shows a cross section taken along the line DD' in FIG.
【００７４】図３及び図４を参照して、ガラス板などの
透光性絶縁基板９の上に複数の走査線１と複数の信号線
２とを交差させて格子状に配置する。各格子内には、走
査線１と信号線２の交点近傍に配置されるＴＦＴと、こ
のＴＦＴから駆動される画素電極６とから構成される１
組のアクティブ画素エレメントがそれぞれ配置される。Referring to FIGS. 3 and 4, a plurality of scanning lines 1 and a plurality of signal lines 2 are arranged on a translucent insulating substrate 9 such as a glass plate so as to intersect with each other in a grid pattern. Each of the grids is composed of a TFT arranged near the intersection of the scanning line 1 and the signal line 2 and a pixel electrode 6 driven by the TFT 1.
A set of active pixel elements is arranged respectively.
【００７５】ＴＦＴは走査線１をゲート電極とし、ゲー
ト電極上に絶縁膜10を介して設けられた非晶質シリコン
膜11からなるチャネル部と、非晶質シリコン膜11の表面
上に設けられたドレイン電極３およびソース電極４から
なる。The TFT is provided on the surface of the amorphous silicon film 11 and the channel portion made of the amorphous silicon film 11 provided on the gate electrode with the scanning line 1 as the gate electrode with the insulating film 10 interposed therebetween. And a drain electrode 3 and a source electrode 4.
【００７６】さらに、非晶質シリコン膜11およびドレイ
ン電極３およびソース電極４を覆うように、保護絶縁膜
12が設けられている。そして、保護絶縁膜12上には信号
線２、および、ソース電極と画素電極をつなぐ配線７、
および、ＴＦＴ遮光層24が配置されている。Further, a protective insulating film is formed so as to cover the amorphous silicon film 11, the drain electrode 3 and the source electrode 4.
Twelve are provided. The signal line 2 and the wiring 7 connecting the source electrode and the pixel electrode are formed on the protective insulating film 12.
Also, the TFT light shielding layer 24 is arranged.
【００７７】この時、ソース電極４と画素電極６をつな
ぐ配線７は、図３に示すように、画素電極６の周囲を覆
い、互いに隣りあう走査線と重なるように配置する。At this time, the wiring 7 connecting the source electrode 4 and the pixel electrode 6 covers the periphery of the pixel electrode 6 and is arranged so as to overlap the scanning lines adjacent to each other, as shown in FIG.
【００７８】画素電極６とこれに隣りあう２本の信号線
２との間には、それぞれ信号線とオーバーラップさせる
パタン14を設ける。A pattern 14 is provided between the pixel electrode 6 and two signal lines 2 adjacent to the pixel electrode 6 so as to overlap the signal line.
【００７９】このパタン14上には信号線２と十分離れた
ところにコンタクトホール５″を形成し、ソース電極４
と画素電極６をつなぐ配線７によりパタン14の最下層の
金属層16と接続する（図４（Ａ）参照）。A contact hole 5 ″ is formed on the pattern 14 at a position sufficiently separated from the signal line 2, and the source electrode 4 is formed.
Is connected to the lowermost metal layer 16 of the pattern 14 by the wiring 7 that connects the pixel electrode 6 with the pixel electrode 6 (see FIG. 4A).
【００８０】信号線２とドレイン電極３とは、ドレイン
電極３上に形成されたコンタクトホール５を介して接続
されている。さらに、ＴＦＴ遮光層24はＴＦＴのチャネ
ル部を覆うように形成されている。The signal line 2 and the drain electrode 3 are connected via a contact hole 5 formed on the drain electrode 3. Further, the TFT light shielding layer 24 is formed so as to cover the channel portion of the TFT.
【００８１】また、走査線１上の一部にはソース・ドレ
イン電極と同層で蓄積容量電極15を形成する。蓄積容量
電極15と走査線１との間には蓄積容量が形成され、画素
の電荷保持を安定化させる役割を果たす。Further, a storage capacitor electrode 15 is formed on a part of the scanning line 1 in the same layer as the source / drain electrodes. A storage capacitor is formed between the storage capacitor electrode 15 and the scanning line 1 and serves to stabilize the charge retention of the pixel.
【００８２】蓄積容量電極15上にはコンタクトホール
５″′が形成され、コンタクトホール５″′を介して蓄
積容量電極15と、ソース電極４及び画素電極６をつなぐ
配線７とが接続される。A contact hole 5 "" is formed on the storage capacitor electrode 15, and the storage capacitor electrode 15 and the wiring 7 connecting the source electrode 4 and the pixel electrode 6 are connected through the contact hole 5 "".
【００８３】この時、ソース電極４と画素電極６をつな
ぐ配線７は蓄積容量電極15を覆うように構成する。この
ようにすると、この配線７自体が遮光層として働き、蓄
積容量電極15の回りにある非晶質シリコン膜11に光が照
射し導電率が上昇し、蓄積容量電極15から信号線２もし
くはドレイン電極３へ電荷のリークが起こる現象を防ぐ
ことができる。At this time, the wiring 7 connecting the source electrode 4 and the pixel electrode 6 is constructed so as to cover the storage capacitor electrode 15. By doing so, the wiring 7 itself functions as a light-shielding layer, the amorphous silicon film 11 around the storage capacitor electrode 15 is irradiated with light to increase the conductivity, and the storage capacitor electrode 15 causes the signal line 2 or the drain to drain. It is possible to prevent the phenomenon that electric charge leaks to the electrode 3.
【００８４】図７は、本実施形態における周辺の端子部
の構成を示したものである。本実施形態においては、信
号線は形成時に最上層に出ているので、このまま周辺の
信号線端子23と一体で形成されている。これに対して、
走査線１はゲート絶縁膜10の下に配置されているので、
走査線の端子取り出しを行うためのコンタクトホール22
が走査線１の端に設けられ、このコンタクトホール22を
介して、保護絶縁膜12上に設けられた走査線端子21に接
続されている。FIG. 7 shows the configuration of the peripheral terminal portion in this embodiment. In the present embodiment, since the signal line is formed on the uppermost layer at the time of formation, it is integrally formed with the peripheral signal line terminal 23 as it is. On the contrary,
Since the scanning line 1 is arranged under the gate insulating film 10,
Contact hole 22 for taking out the scanning line terminal
Are provided at the ends of the scanning lines 1 and are connected to the scanning line terminals 21 provided on the protective insulating film 12 through the contact holes 22.
【００８５】本実施形態の液晶パネルを構成するＴＦＴ
アレイは以下のように作製される。TFT constituting the liquid crystal panel of this embodiment
The array is made as follows.
【００８６】まず、前記第１の実施形態の場合と同様に
して、走査線１およびゲート絶縁膜10および非晶質シリ
コン層11を同一パタンで形成する。このとき、同時に信
号線とオーバーラップさせるパタン14を形成しておく。First, similarly to the case of the first embodiment, the scanning line 1, the gate insulating film 10 and the amorphous silicon layer 11 are formed in the same pattern. At this time, a pattern 14 that overlaps the signal line is formed at the same time.
【００８７】次に、前記第１の実施形態の場合と同様に
して、ドレイン電極３、ソース電極４および画素電極６
を透明導電層を用いて形成する。このとき、同時に蓄積
容量電極15を形成しておく。Then, similarly to the case of the first embodiment, the drain electrode 3, the source electrode 4 and the pixel electrode 6 are formed.
Is formed using a transparent conductive layer. At this time, the storage capacitor electrode 15 is simultaneously formed.
【００８８】さらに、前記第１の実施形態の場合と同様
にして、ソース・ドレイン電極上のコンタクトホール
５、５′、および周辺端子接続部で走査線の端子取り出
しを行うためのコンタクトホール22を形成する。Further, similarly to the case of the first embodiment, the contact holes 5 and 5'on the source / drain electrodes and the contact hole 22 for taking out the scanning line terminal at the peripheral terminal connection portion are formed. Form.
【００８９】このとき、同時に、信号線とオーバーラッ
プさせるパタン14上のコンタクトホール５″および蓄積
容量電極15上のコンタクトホール５″′を形成する。At this time, at the same time, a contact hole 5 ″ on the pattern 14 and a contact hole 5 ″ ″ on the storage capacitor electrode 15 which overlap the signal line are formed.
【００９０】しかる後に、信号線２およびソース電極と
画素電極をつなぐ配線７およびＴＦＴ遮光層24を形成す
る。この時、ソース電極４と画素電極６をつなぐ配線７
は、前述したように信号線とオーバーラップさせるパタ
ン14および蓄積容量電極15にも接続するようにする。Thereafter, the signal line 2, the wiring 7 connecting the source electrode and the pixel electrode, and the TFT light shielding layer 24 are formed. At this time, the wiring 7 connecting the source electrode 4 and the pixel electrode 6
Is connected to the pattern 14 and the storage capacitor electrode 15 which overlap with the signal line as described above.
【００９１】以上のようにして、本発明の第２の実施形
態のＴＦＴアレイが完成する。画素電極６と信号線２の
境界や画素電極６と走査線１との境界には強い横方向の
電界が存在し、液晶配向の乱れが生じ、その影響は画素
電極６の内側まで到達しこの周辺で透過光の異常が発生
する。As described above, the TFT array according to the second embodiment of the present invention is completed. A strong horizontal electric field exists at the boundary between the pixel electrode 6 and the signal line 2 and the boundary between the pixel electrode 6 and the scanning line 1, and the liquid crystal alignment is disturbed, and the influence reaches the inside of the pixel electrode 6. Abnormality of transmitted light occurs around.
【００９２】このような透過光が表示に表れるとコント
ラストの低下や焼き付きを生じてしまう。これを防ぐた
めに、通常は対向基板側にブラックマトリクスを設け
て、透過光の異常が発生する領域を遮光する。When such transmitted light appears on the display, the contrast is lowered and burn-in occurs. In order to prevent this, a black matrix is usually provided on the counter substrate side to shield the area where an abnormality of transmitted light occurs.
【００９３】本実施形態のＴＦＴアレイの場合には、透
過光の異常が発生する領域は、信号線とオーバーラップ
するパタン14とソース電極と画素電極をつなぐ配線７と
により、ほとんどの領域が不透明金属で覆われており、
異常な透過光はこれらのパタンにより遮光される。In the case of the TFT array of this embodiment, most of the area where the abnormal transmission light occurs is opaque due to the pattern 14 overlapping the signal line and the wiring 7 connecting the source electrode and the pixel electrode. Covered with metal,
The abnormal transmitted light is blocked by these patterns.
【００９４】また、ＴＦＴのバックチャネル側から入射
する光もＴＦＴ遮光層24により遮光されている。従っ
て、対向基板側にブラックマトリクスを配する必要がな
くなり、ブラックマトリクスを用いた構成よりも低コス
トで作製できる。Light incident from the back channel side of the TFT is also blocked by the TFT light blocking layer 24. Therefore, it is not necessary to dispose the black matrix on the counter substrate side, and the manufacturing can be performed at a lower cost than the structure using the black matrix.
【００９５】さらに、本実施形態においては、対向基板
側にブラックマトリクスを配した場合に必要な目ずれの
マージンを見込む必要がないことから、遮光の幅を少な
くすることができ、より開口率を高くすることができ
る。Further, in this embodiment, since it is not necessary to allow for the margin of misalignment required when the black matrix is arranged on the counter substrate side, it is possible to reduce the width of light shielding and to increase the aperture ratio. Can be higher.
【００９６】そして、本実施形態では、画素毎に蓄積容
量が形成されているため、画素の電荷保持特性がより良
好になり表示が安定化する。In this embodiment, since the storage capacitor is formed for each pixel, the charge retention characteristic of the pixel becomes better and the display is stabilized.
【００９７】蓄積容量を設ける際には、走査線１とソー
ス電極と画素電極をつなぐ配線７を単にオーバーラップ
させることによっても形成できるが、本実施形態の場合
は、非晶質シリコン層上に蓄積容量電極15を配している
ので、小さな面積で十分大きな蓄積容量を用意すること
ができる。When the storage capacitor is provided, it can be formed by simply overlapping the wiring 7 connecting the scanning line 1, the source electrode and the pixel electrode, but in the case of this embodiment, it is formed on the amorphous silicon layer. Since the storage capacitor electrode 15 is arranged, a sufficiently large storage capacitor can be prepared with a small area.
【００９８】ところで、蓄積容量電極15の周囲に光が照
射されると、光が照射された領域の非晶質シリコン膜11
の抵抗が低下し、この層を通して、電荷のリークが発生
してしまう。By the way, when light is irradiated to the periphery of the storage capacitor electrode 15, the amorphous silicon film 11 in the light-irradiated region is formed.
The resistance of the device decreases, and charge leakage occurs through this layer.
【００９９】しかしながら、本実施形態の場合、蓄積容
量電極15の周囲はソース電極４と画素電極６を接続する
配線７で遮光されているので、リーク電流を極めて小さ
くすることができる。However, in the case of this embodiment, since the periphery of the storage capacitor electrode 15 is shielded by the wiring 7 connecting the source electrode 4 and the pixel electrode 6, the leak current can be made extremely small.
【０１００】本実施形態に示すアクティブマトリクス液
晶表示パネルのＴＦＴアレイを作製する工程において行
われるＰＲ回路は、前記第１の実施形態の場合と全く等
しく、４回のみである。その工程で行われるプロセスは
いずれも極めて安定であり、非常に歩留まりよく作製す
ることができる。以上のことから、高スループットで低
コストのアクティブマトリクス液晶表示パネルを安定に
作製することができる。The PR circuit performed in the process of manufacturing the TFT array of the active matrix liquid crystal display panel shown in this embodiment is exactly the same as in the case of the first embodiment, and only four times. All the processes performed in that step are extremely stable and can be manufactured with a very high yield. From the above, a high throughput, low cost active matrix liquid crystal display panel can be stably manufactured.
【０１０１】なお、本発明の実施の形態として、請求項
３乃至請求項６記載のの技術内容を、それぞれ単独でま
たは複数組み合わせて液晶パネルに適用した場合でも、
状況に応じてそれぞれ効果を出すことができる。この場
合は、対向基板側にブラックマトリクスを設けることが
必要になることがあるが、全くこれらの方法を適用しな
い場合に比べて、対向基板の目合わせは緩和される。As an embodiment of the present invention, even when the technical contents of claims 3 to 6 are applied to a liquid crystal panel individually or in combination,
Each effect can be achieved depending on the situation. In this case, it may be necessary to provide a black matrix on the counter substrate side, but the alignment of the counter substrate is relaxed as compared with the case where these methods are not applied at all.
【０１０２】[0102]
【実施形態３】次に、本発明の第３の実施形態について
説明する。Third Embodiment Next, a third embodiment of the present invention will be described.
【０１０３】図５は、本発明の第３の実施形態に基づく
ＴＦＴ部の平面図である。図６（Ａ）は、図５のＥ−
Ｅ′の断面図、図６（Ｂ）は、図５のＦ−Ｆ′の断面図
を示したものである。FIG. 5 is a plan view of a TFT portion according to the third embodiment of the present invention. FIG. 6A shows E- of FIG.
FIG. 6B is a sectional view of E ′ and FIG. 6B is a sectional view of FF ′ in FIG.
【０１０４】本発明の第３の実施形態のアクティブマト
リクス液晶パネルでは、前記第１の実施形態のパネルと
ＴＦＴのソース・ドレイン電極部を除いては全く同じ構
造をとる。The active matrix liquid crystal panel of the third embodiment of the present invention has exactly the same structure as the panel of the first embodiment except the source / drain electrode portions of the TFT.
【０１０５】本実施形態の場合は、ＩＴＯ等の透明電極
で構成されたドレイン電極３およびソース電極４の下お
よび周囲にイオンドーピングにより形成したｎ型非晶質
シリコン層17を有する。In the case of this embodiment, the n-type amorphous silicon layer 17 formed by ion doping is provided under and around the drain electrode 3 and the source electrode 4 which are made of transparent electrodes such as ITO.
【０１０６】また、ドレイン電極３と信号線２を接続す
るためのコンタクトホール、およびソース電極４と配線
７（ソース電極４と画素電極６をつなぐ）を接続するた
めのコンタクトホールは、サイドエッチさせることによ
り、19に示す形状をとる。Further, the contact hole for connecting the drain electrode 3 and the signal line 2 and the contact hole for connecting the source electrode 4 and the wiring 7 (connecting the source electrode 4 and the pixel electrode 6) are side-etched. As a result, the shape shown in 19 is obtained.
【０１０７】以下、本実施形態の液晶パネルのＴＦＴア
レイは以下のように作製する。Hereinafter, the TFT array of the liquid crystal panel of this embodiment is manufactured as follows.
【０１０８】まず、透光性の絶縁基板の上にスパッタ法
で走査線１となるクロム膜を100nmの膜厚に堆積し、し
かる後にこの表面にゲート絶縁膜10となる窒化シリコン
膜を500nmの膜厚に堆積した後、膜厚200nmの非晶質シリ
コン膜11を順次堆積する。First, a chromium film to be the scanning line 1 is deposited to a thickness of 100 nm on a transparent insulating substrate by a sputtering method, and then a silicon nitride film to be the gate insulating film 10 is deposited to a thickness of 500 nm on the surface. After depositing to a film thickness, an amorphous silicon film 11 having a film thickness of 200 nm is sequentially deposited.
【０１０９】しかるのちに、走査線１のパタンでＰＲを
行い、このパタンで非晶質シリコン膜および窒化シリコ
ン膜を一括でエッチングする。After that, PR is performed with the pattern of the scanning line 1, and the amorphous silicon film and the silicon nitride film are collectively etched with this pattern.
【０１１０】このエッチングには、例えばＣＦ4ガスの
プラズマを利用してドライエッチングにより行うことが
できる。しかる後にクロム膜をエッチングし、レジスト
を除去する。This etching can be performed by dry etching using plasma of CF 4 gas, for example. After that, the chrome film is etched to remove the resist.
【０１１１】次に、ＩＴＯ膜を膜厚30nmに堆積する。こ
こで、画素電極６、ドレイン電極３およびソース電極４
からなるパタンでＰＲを行い、塩酸を用いてＩＴＯをエ
ッチングする。しかる後に、レジストを除去する。Next, an ITO film is deposited to a film thickness of 30 nm. Here, the pixel electrode 6, the drain electrode 3 and the source electrode 4
PR is performed with a pattern consisting of and ITO is etched using hydrochloric acid. After that, the resist is removed.
【０１１２】次に、保護絶縁膜として、常圧ＣＶＤ法を
用いて酸化シリコン膜を500nm堆積する。Next, as a protective insulating film, a silicon oxide film is deposited to a thickness of 500 nm by the atmospheric pressure CVD method.
【０１１３】ここで、ＴＦＴのドレイン電極３と信号線
２の接続およびソース電極４と配線７（ソース電極４と
画素電極６をつなぐ）の接続に用いられるコンタクトホ
ールとして18に示すパタンと、画素電極上の保護絶縁膜
を除去する領域８のパタンと、走査線の端子取り出しを
行うためのコンタクトホール22のパタンとからなるパタ
ンの反転パタンでＰＲを行う。Here, the pattern shown as 18 as a contact hole used for connecting the drain electrode 3 of the TFT and the signal line 2 and the connection of the source electrode 4 and the wiring 7 (connecting the source electrode 4 and the pixel electrode 6) and the pixel PR is performed by a pattern reversal pattern including a pattern of the region 8 where the protective insulating film on the electrode is removed and a pattern of the contact hole 22 for taking out the terminals of the scanning line.
【０１１４】このパタンを利用して、ＣＦ4ガスのプラ
ズマによるドライエッチングを行う。この時、ＴＦＴの
ソース・ドレイン電極上のコンタクトホール部では、保
護絶縁膜12はエッチングされるが、ＩＴＯで形成された
ソース・ドレイン電極がエッチストッパとなる。また、
画素電極６上の保護絶縁膜を除去する領域８でも同様に
保護絶縁膜のみがエッチングされる。Using this pattern, dry etching is carried out by plasma of CF 4 gas. At this time, in the contact hole portion on the source / drain electrode of the TFT, the protective insulating film 12 is etched, but the source / drain electrode formed of ITO serves as an etch stopper. Also,
Similarly, in the region 8 where the protective insulating film on the pixel electrode 6 is removed, only the protective insulating film is also etched.
【０１１５】これに対して、走査線の端子取り出しを行
うためのコンタクトホール22では、保護絶縁膜として形
成された酸化シリコン膜がエッチングされた後、非晶質
シリコン層11とゲート絶縁膜10が引き続きエッチングさ
れ、クロムで形成された走査線１がエッチストッパとな
る。On the other hand, in the contact hole 22 for taking out the terminal of the scanning line, the amorphous silicon layer 11 and the gate insulating film 10 are removed after the silicon oxide film formed as the protective insulating film is etched. The scanning line 1 which is subsequently etched and formed of chromium serves as an etch stopper.
【０１１６】このようにして、１回のエッチングによ
り、ＴＦＴのソース、ドレイン電極上のコンタクトホー
ル部18ではドレイン、ソース電極３、４が、また画素電
極上の保護絶縁膜を除去する領域８では画素電極６が、
周辺の走査線の端子取り出しを行うためのコンタクトホ
ール22では走査線１が、それぞれ表面に露出した状態と
なる。In this way, by one-time etching, the drain and source electrodes 3 and 4 in the contact hole portion 18 on the source and drain electrodes of the TFT and the region 8 where the protective insulating film on the pixel electrode is removed are formed. The pixel electrode 6
In the contact holes 22 for taking out terminals of the peripheral scanning lines, the scanning lines 1 are exposed to the surface.
【０１１７】ここで、レジストをかぶせたままで、希フ
ッ酸により保護絶縁膜12として形成した酸化シリコン膜
をサイドエッチさせ、図５、図６の19で示すパタンまで
コンタクトホールを広げる。この状態でレジストを除去
する。Here, with the resist still covered, the silicon oxide film formed as the protective insulating film 12 is side-etched with dilute hydrofluoric acid to widen the contact hole up to the pattern 19 shown in FIGS. The resist is removed in this state.
【０１１８】さらに、リンイオンを40kＶの加速電圧で
イオン注入する。このとき、保護絶縁膜12がイオン注入
のマスクとなり、ＩＴＯからなるドレイン及びソース電
極３、４の下およびその周囲にリンがドーピングされ、
イオンドーピングにより形成したｎ型非晶質シリコン層
17が形成される。Further, phosphorus ions are ion-implanted at an acceleration voltage of 40 kV. At this time, the protective insulating film 12 serves as a mask for ion implantation, and phosphorus is doped under and around the drain and source electrodes 3 and 4 made of ITO,
N-type amorphous silicon layer formed by ion doping
17 is formed.
【０１１９】次に、クロム酸を膜厚200nmに堆積する。
ここで、信号線２のパタン、ソース電極４と画素電極６
をつなぐ配線７のパタン、信号線端子23のパタン、走査
線端子21のパタンからなるパタンでＰＲを行う。このパ
タンにより、クロム膜をエッチングし、レジストを除去
する。Then, chromic acid is deposited to a film thickness of 200 nm.
Here, the pattern of the signal line 2, the source electrode 4 and the pixel electrode 6
PR is performed with a pattern including the pattern of the wiring 7 connecting the two, the pattern of the signal line terminal 23, and the pattern of the scanning line terminal 21. With this pattern, the chromium film is etched and the resist is removed.
【０１２０】以上のようにして、本実施形態のＴＦＴア
レイが完成する。以上述べたように、本実施形態に示す
アクティブマトリクス液晶表示パネルのＴＦＴアレイを
作製する工程において行われるＰＲ回数は４回のみであ
る。また、この工程で行われるプロセスはいずれも極め
て安定であり、非常に歩留まりよくこれを作製すること
ができる。このため、本実施例によれば、高スループッ
トで低コストのアクティブマトリクス液晶表示パネルを
安定に作製することができる。The TFT array of this embodiment is completed as described above. As described above, the number of PRs performed in the process of manufacturing the TFT array of the active matrix liquid crystal display panel shown in this embodiment is only four. In addition, all the processes performed in this step are extremely stable and can be manufactured with a very high yield. Therefore, according to this embodiment, an active matrix liquid crystal display panel with high throughput and low cost can be stably manufactured.
【０１２１】本実施形態においては、前記第１の実施形
態において必要とされたソース・ドレイン電極間のｎ型
非晶質シリコン層のエッチングが不要となることから、
非晶質シリコン膜を堀込む必要がなくなり、このため、
非晶質シリコン膜の膜厚を薄く設定できる。In this embodiment, the etching of the n-type amorphous silicon layer between the source and drain electrodes, which is required in the first embodiment, becomes unnecessary,
Since it is not necessary to dig the amorphous silicon film,
The thickness of the amorphous silicon film can be set thin.
【０１２２】また、ＴＦＴのバックチャネル界面がエッ
チングにさらされることがないので良好な界面が作製で
き、より安定な特性を得ることができる。Further, since the back channel interface of the TFT is not exposed to etching, a good interface can be produced and more stable characteristics can be obtained.
【０１２３】さらに、ここでは詳細な説明は省略される
が、本発明の第３の実施形態に示した構造のＴＦＴと前
記第２の実施形態に示した画素構造と組み合わせて用い
ることができることは言うまでもない。Further, although detailed description is omitted here, it is possible to use the TFT having the structure shown in the third embodiment of the present invention and the pixel structure shown in the second embodiment in combination. Needless to say.
【０１２４】[0124]
【発明の効果】以上、詳述したように本発明によれば、
特性的に優れた逆スタガード型ＴＦＴアレイを安定なプ
ロセスのみを用いて、４回以下のＰＲ回数で製造するこ
とが可能とされ、液晶パネルの低コスト化を達成すると
いう効果を有する。As described in detail above, according to the present invention,
It is possible to manufacture a reverse staggered TFT array having excellent characteristics with only a stable process and with a PR count of 4 times or less, which has an effect of achieving cost reduction of a liquid crystal panel.
【図１】本発明の第１の実施形態の構成を示す平面図で
ある。FIG. 1 is a plan view showing a configuration of a first exemplary embodiment of the present invention.
【図２】（Ａ）は図１のＡ−Ａ′線の断面を示す図であ
る。（Ｂ）は図１のＢ−Ｂ′線の断面を示す図である。2A is a view showing a cross section taken along the line AA ′ in FIG. 1. FIG. FIG. 1B is a view showing a cross section taken along the line BB ′ of FIG. 1.
【図３】本発明の第２の実施形態の構成を示す平面図で
ある。FIG. 3 is a plan view showing a configuration of a second exemplary embodiment of the present invention.
【図４】（Ａ）は図３のＣ−Ｃ′線の断面を示す図であ
る。（Ｂ）は図３のＤ−Ｄ′線の断面を示す図である。4A is a view showing a cross section taken along the line CC ′ of FIG. 3. FIG. FIG. 3B is a diagram showing a cross section taken along line DD ′ of FIG. 3.
【図５】本発明の第３の実施形態の構成を示す平面図で
ある。FIG. 5 is a plan view showing a configuration of a third exemplary embodiment of the present invention.
【図６】（Ａ）は図５のＥ−Ｅ′線の断面を示す図であ
る。（Ｂ）は図５のＦ−Ｆ′線の断面を示す図である。6A is a diagram showing a cross section taken along line EE ′ of FIG. 5. FIG. FIG. 6B is a view showing a cross section taken along the line FF ′ of FIG.
【図７】本発明の実施形態における周辺の端子接続部の
構成を説明するための平面図である。FIG. 7 is a plan view for explaining a configuration of a peripheral terminal connection portion according to the embodiment of the present invention.
【図８】従来のＴＦＴの断面を示す図である。FIG. 8 is a diagram showing a cross section of a conventional TFT.
１ 走査線 ２ 信号線 ３ ドレイン電極 ４ ソース電極 ５ コンタクトホール ６ 画素電極 ７ ソース電極と画素電極をつなぐ配線 ８ 画素電極上の保護絶縁膜を除去する領域 ９ ガラス基板 10 ゲート絶縁膜 11 非晶質シリコン膜 12 保護絶縁膜 13 ｎ型非晶質シリコン層 14 信号線とオーバーラップさせるパタン 15 蓄積容量電極 16 最下層の金属層 17 イオンドーピングにより形成したｎ型非晶質シリコ
ン層 18 サイドエッチ前のコンタクトホール 19 サイドエッチ後のコンタクトホール 20 ゲートの側壁を絶縁処理する領域 21 走査線端子 22 走査線端子取り出しを行うためのコンタクトホール 23 信号線端子 24 ＴＦＴ遮光層1 Scan Line 2 Signal Line 3 Drain Electrode 4 Source Electrode 5 Contact Hole 6 Pixel Electrode 7 Wiring Connecting Source and Pixel Electrodes 8 Region to Remove Protective Insulating Film on Pixel Electrodes 9 Glass Substrate 10 Gate Insulating Film 11 Amorphous Silicon film 12 Protective insulating film 13 n-type amorphous silicon layer 14 Pattern to overlap with signal line 15 Storage capacitor electrode 16 Bottom metal layer 17 N-type amorphous silicon layer formed by ion doping 18 Before side etching Contact hole 19 Contact hole after side etching 20 Area for insulating side wall of gate 21 Scan line terminal 22 Scan line terminal Contact hole for taking out terminal 23 Signal line terminal 24 TFT light shielding layer
Claims (11)
な複数の走査線及び平行な複数の信号線を備え、 前記走査線と前記信号線の各交点の近傍に設けられると
共に前記走査線と同一層に形成され、前記信号線に接続
されたゲート電極と、 前記ゲート電極上にゲート絶縁膜を介して設けられた薄
膜半導体層と、 前記薄膜半導体層上に設けられ前記信号線と電気的に接
続する第１の電極および画素電極と接続する第２の電極
（但し、第１の電極がソース（ドレイン）電極の時、第
２の電極はドレイン（ソース）電極）と、からなる薄膜
トランジスタが形成されてなる第１の透明絶縁性基板
と、 透明電極を有する第２の透明絶縁性基板と、を液晶層を
介して貼り合わせてなる液晶表示パネルにおいて、 周辺端子接続部を除いて前記走査線と前記ゲート電極と
からなるパタンと同一のパタンで前記ゲート絶縁膜およ
び前記薄膜半導体層がパタン化され、 前記第１及び第２の電極が前記薄膜半導体層上の所定領
域において前記画素電極と同一層により形成され、 前記第１及び第２の電極と前記薄膜半導体層を覆うよう
に保護絶縁膜が設けられると共に、前記保護絶縁膜上に
前記信号線が配設され、 前記信号線と前記第１の電極とは、前記第１の電極上の
所定領域に形成されたコンタクトホールを介して接続さ
れ、 前記信号線と同一層に形成された金属層により前記第２
の電極と前記画素電極とが電気的に接続されていること
を特徴とする液晶表示パネル。1. A scanning line comprising a plurality of parallel scanning lines and a plurality of parallel signal lines arranged in a grid pattern and intersecting each other, the scanning lines being provided in the vicinity of respective intersections of the scanning lines and the signal lines. A gate electrode formed in the same layer as the above, connected to the signal line, a thin film semiconductor layer provided on the gate electrode via a gate insulating film, and the signal line electrically connected to the signal line provided on the thin film semiconductor layer. Thin film transistor including a first electrode that is electrically connected and a second electrode that is connected to a pixel electrode (however, when the first electrode is a source (drain) electrode, the second electrode is a drain (source) electrode) In a liquid crystal display panel in which a first transparent insulating substrate having a layer formed thereon and a second transparent insulating substrate having a transparent electrode are bonded to each other with a liquid crystal layer interposed therebetween, the peripheral terminal connecting portion is excluded. Scan line and front The gate insulating film and the thin film semiconductor layer are patterned by the same pattern as that of the gate electrode, and the first and second electrodes are formed of the same layer as the pixel electrode in a predetermined region on the thin film semiconductor layer. A protective insulating film is formed to cover the first and second electrodes and the thin film semiconductor layer, the signal line is disposed on the protective insulating film, and the signal line and the first The electrode is connected to the electrode through a contact hole formed in a predetermined region on the first electrode, and the second layer is formed by a metal layer formed in the same layer as the signal line.
2. The liquid crystal display panel, wherein the electrode and the pixel electrode are electrically connected.
な複数の走査線及び平行な複数の信号線を備え、 前記走査線と前記信号線の各交点の近傍に設けられると
共に前記走査線と同一層に形成され、前記信号線に接続
されたゲート電極と、 前記ゲート電極上にゲート絶縁膜を介して設けられた薄
膜半導体層と、 前記薄膜半導体層上に設けられ前記信号線と電気的に接
続する第１の電極、および画素電極と接続する第２の電
極（但し、第１の電極がソース（ドレイン）電極の時、
第２の電極はドレイン（ソース）電極）とからなる薄膜
トランジスタが形成されてなる第１の透明絶縁性基板
と、 透明電極を有する第２の透明絶縁性基板と、を液晶層を
介して貼り合わせてなる液晶表示パネルにおいて、 周辺端子接続部を除いて前記走査線と前記ゲート電極と
からなるパタンと同一のパタンで前記ゲート絶縁膜およ
び薄膜半導体層がパタン化されており、 前記第１及び第２の電極が前記薄膜半導体層上の所定領
域において前記画素電極と同一層により形成され、 前記第１及び前記第２の電極と前記薄膜半導体層を覆う
ように保護絶縁膜が設けられると共に前記保護絶縁膜上
に信号線が設けられ、 前記信号線と前記第１の電極とが前記第１の電極上でコ
ンタクトホールを介して接続されており、 前記信号線と同一層で形成された金属層により前記第２
の電極と前記画素電極とがコンタクトホールを介して接
続されており、 前記第１、第２の電極上に形成されたコンタクトホール
が前記第１及び第２の電極よりもチャネル側に拡延され
ており、 前記コンタクトホールの開口端領域下の前記薄膜半導体
層にイオン注入により不純物がドープされた領域を有す
ることを特徴とする液晶表示パネル。2. A plurality of parallel scanning lines and a plurality of parallel signal lines which are arranged in a grid pattern and intersect with each other, and which are provided near the intersections of the scanning lines and the signal lines and the scanning lines. A gate electrode formed in the same layer as the above, connected to the signal line, a thin film semiconductor layer provided on the gate electrode via a gate insulating film, and the signal line electrically connected to the signal line provided on the thin film semiconductor layer. First electrode that is electrically connected and a second electrode that is connected to the pixel electrode (however, when the first electrode is a source (drain) electrode,
A second transparent insulating substrate having a thin film transistor including a second electrode and a drain (source) electrode is bonded to a second transparent insulating substrate having a transparent electrode via a liquid crystal layer. In the liquid crystal display panel, the gate insulating film and the thin film semiconductor layer are patterned in the same pattern as that of the scanning line and the gate electrode except for the peripheral terminal connection portion. The second electrode is formed of the same layer as the pixel electrode in a predetermined region on the thin film semiconductor layer, a protective insulating film is provided to cover the first and second electrodes and the thin film semiconductor layer, and the protection is provided. A signal line is provided on the insulating film, the signal line and the first electrode are connected to each other via a contact hole on the first electrode, and are formed in the same layer as the signal line. Wherein the metal layer and the second
The pixel electrode and the pixel electrode are connected through a contact hole, and the contact hole formed on the first and second electrodes is extended to the channel side with respect to the first and second electrodes. A liquid crystal display panel, wherein the thin film semiconductor layer below the opening end region of the contact hole has a region doped with impurities by ion implantation.
線と離隔され、かつ前記画素電極に電気的に接続された
パタンが、前記信号線と重なるようにして前記画素電極
の両側に配置されていることを特徴とする請求項１又は
２記載の液晶表示パネル。3. A pattern formed on the same layer as the scanning line, separated from the scanning line, and electrically connected to the pixel electrode is overlapped with the signal line on both sides of the pixel electrode. The liquid crystal display panel according to claim 1, wherein the liquid crystal display panel is arranged.
線と離隔され、かつ前記画素電極に電気的に接続された
パタンが、前記走査線と重なるようにして画素電極の両
側に配置されていることを特徴とする請求項１又は２記
載の液晶表示パネル。4. A pattern formed on the same layer as the signal line, separated from the signal line, and electrically connected to the pixel electrode is arranged on both sides of the pixel electrode so as to overlap with the scanning line. The liquid crystal display panel according to claim 1, wherein the liquid crystal display panel is provided.
が、前記薄膜トランジスタのチャネル領域を覆うように
配置されていることを特徴とする請求項１又は２記載の
液晶表示パネル。5. The liquid crystal display panel according to claim 1, wherein the pattern formed in the same layer as the signal line is arranged so as to cover the channel region of the thin film transistor.
線と離隔され、かつ画素電極に電気的に接続されたパタ
ンが、前記画素電極に隣接する２つの走査線のうち該画
素電極に電荷を供給する薄膜トランジスタを制御しない
ほうの走査線と重なるように配置され、かつ、この重な
り領域の一部で該画素電極と同一層で孤立パタンが形成
され、該孤立パタンと走査線との間にはゲート絶縁膜層
をはさんで容量が構成されており、該孤立パタンが画素
電極に電気的に接続されていることを特徴とする請求項
１又は２記載の液晶表示パネル。6. A pattern formed on the same layer as the signal line, separated from the signal line, and electrically connected to the pixel electrode is a pattern of the two scanning lines adjacent to the pixel electrode. The thin film transistor that supplies electric charge to the pixel electrode is arranged so as to overlap the scanning line which is not controlled, and an isolated pattern is formed in the same layer as the pixel electrode in a part of this overlapping region. 3. The liquid crystal display panel according to claim 1, wherein a capacitance is formed between the gate insulating film layers, and the isolated pattern is electrically connected to the pixel electrode.
Ｔ）アレイを含む液晶表示装置（ＬＣＤ）の製造方法に
おいて、 (a)透明絶縁性基板上に走査線となる金属膜、ゲート絶
縁膜、及び半導体膜をこの順に形成した後にこれらを同
一パタンでパターニングし、 (b)画素電極、ソース電極及びドレイン電極を同一の層
で形成してこれらを１回のフォトリソグラフィでパター
ニングし、 (c)前記画素電極、ソース電極及びドレイン電極を覆う
ように保護絶縁膜を形成し、 (d)前記保護絶縁膜に対して配設される所定のコンタク
トホールと、前記保護絶縁膜、前記半導体膜及び前記ゲ
ート絶縁膜を開口して配設される所定のコンタクトホー
ルと、を１回のフォトリソグラフィで形成し、 (e)金属膜を形成し、前記ドレイン電極に接続する信号
線と、前記ソース電極と前記画素電極とを接続する配線
と、を同一のパタンで形成する、 上記各工程を含むことを特徴とする液晶表示装置の製造
方法。7. A thin film transistor (TF) having an inverted stagger structure.
T) In a method of manufacturing a liquid crystal display (LCD) including an array, (a) a metal film, a gate insulating film, and a semiconductor film to be scanning lines are formed in this order on a transparent insulating substrate, and then these are formed in the same pattern. Patterning, (b) forming the pixel electrode, the source electrode and the drain electrode in the same layer and patterning them by one photolithography, (c) protecting the pixel electrode, the source electrode and the drain electrode so as to cover them. Forming an insulating film, and (d) a predetermined contact hole provided for the protective insulating film and a predetermined contact provided by opening the protective insulating film, the semiconductor film, and the gate insulating film. A hole is formed by one-time photolithography, (e) a metal film is formed, and a signal line connected to the drain electrode and a wiring connecting the source electrode and the pixel electrode are the same. Formed in a pattern, a method of manufacturing a liquid crystal display device characterized by comprising the above steps.
ホールを介して前記信号線が前記ドレイン電極に、前記
配線が前記ソース電極にそれぞれ電気的に接続され、前
記保護絶縁膜、前記半導体膜及び前記ゲート絶縁膜を開
口してなるコンタクトホールを介して前記保護絶縁膜上
に形成される周辺部の走査線端子が前記ゲート電極（走
査線）に電気的に接続されることを特徴とする請求項７
記載の液晶表示装置の製造方法。8. The signal line is electrically connected to the drain electrode and the wiring is electrically connected to the source electrode through a contact hole formed by opening the protective insulating film, and the protective insulating film and the semiconductor film are electrically connected. And a peripheral scanning line terminal formed on the protective insulating film is electrically connected to the gate electrode (scanning line) through a contact hole formed by opening the gate insulating film. Claim 7
A method for manufacturing the liquid crystal display device described.
レイン電極をマスクとして前記半導体層を所定深さ堀込
み、前記ソース及びドレイン電極の直下にのみコンタク
ト部となるｎ型半導体層を残すようにしたことを特徴と
する請求項７記載の液晶表示装置の製造方法。9. Subsequent to the step (b), the semiconductor layer is dug to a predetermined depth by using the source and drain electrodes as a mask, and an n-type semiconductor layer serving as a contact portion is formed just below the source and drain electrodes. The method for manufacturing a liquid crystal display device according to claim 7, wherein the liquid crystal display device is left.
をイオン注入のマスクとして前記ドレイン及びソース電
極下にコンタクト部となるｎ型半導体層を形成する特徴
とする請求項７記載の液晶表示装置の製造方法。10. The n-type semiconductor layer to be a contact portion is formed below the drain and source electrodes by using the protective insulating film as a mask for ion implantation after the step (d). Liquid crystal display device manufacturing method.
れたコンタクトホールがチャネル側に拡延され、前記コ
ンタクトホールの開口端領域下にｎ型不純物をイオン注
入により導入することを特徴とする請求項１０記載の液
晶表示装置の製造方法。11. A contact hole formed on the drain and source electrodes is expanded toward a channel side, and an n-type impurity is introduced by ion implantation below an opening end region of the contact hole. A method for manufacturing the liquid crystal display device described.
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