JP2000194012A - Production of thin-film transistor matrix and thin-film transistor matrix - Google Patents
Production of thin-film transistor matrix and thin-film transistor matrixInfo
- Publication number
- JP2000194012A JP2000194012A JP10371424A JP37142498A JP2000194012A JP 2000194012 A JP2000194012 A JP 2000194012A JP 10371424 A JP10371424 A JP 10371424A JP 37142498 A JP37142498 A JP 37142498A JP 2000194012 A JP2000194012 A JP 2000194012A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film transistor
- thin film
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
マトリクスの製造方法と薄膜トランジスタマトリクスに
関する。The present invention relates to a method for manufacturing a thin film transistor matrix and a thin film transistor matrix.
【０００２】薄膜トランジスタマトリクスとは、基板上
に第１の配線群と第２の配線群とが互いに交差してマト
リクス状に配置され、各交点に薄膜トランジスタが接続
された構成を言う。[0002] A thin film transistor matrix has a structure in which a first wiring group and a second wiring group are arranged on a substrate so as to intersect each other in a matrix, and a thin film transistor is connected to each intersection.
【０００３】本明細書では、薄膜トランジスタのゲート
が接続される配線をゲートラインと呼ぶ。薄膜トランジ
スタの一方の電流端子（ドレインと呼ぶ）が接続された
配線をドレインラインと呼ぶことにする。薄膜トランジ
スタの他方の電流電極であるソースには画素電極が接続
される。In this specification, a wiring to which a gate of a thin film transistor is connected is called a gate line. A wiring to which one of the current terminals (called a drain) of the thin film transistor is connected is called a drain line. A pixel electrode is connected to a source, which is the other current electrode of the thin film transistor.
【０００４】[0004]
【従来の技術】液晶表示装置（ＬＣＤ）においては、液
晶層に制御した電圧を印加することにより、液晶層の光
学的性質を変更し、所望の表示を行う。液晶層を挟持す
る１対の基板上に１対の電極が形成され、対向部で画素
を構成する。2. Description of the Related Art In a liquid crystal display (LCD), by applying a controlled voltage to a liquid crystal layer, the optical properties of the liquid crystal layer are changed to perform a desired display. A pair of electrodes is formed on a pair of substrates sandwiching the liquid crystal layer, and a pixel is formed by the facing portion.
【０００５】１対の基板上にそれぞれ複数のストライプ
状電極を形成し、互いに交差させるように配置した単純
マトリクスは、構造が簡単であるが、各画素に選択され
た電圧を印加できる時間が短い。高精細な表示を行うに
は種々の制限が存在する。A simple matrix in which a plurality of striped electrodes are formed on a pair of substrates and arranged so as to cross each other has a simple structure, but has a short time in which a selected voltage can be applied to each pixel. . There are various restrictions for performing high-definition display.
【０００６】一方の基板上に各画素に対応して独立した
画素電極を設け、スイッチング素子を介して画素電極を
信号配線に接続した構成はアクティブマトリクスと呼ば
れる。スイッチング素子を制御するために、信号配線と
交差する走査配線がスイッチング素子の制御電極に接続
される。スイッチング素子をオンにして信号配線から画
素電極に所望電圧を蓄積した後、スイッチング素子をオ
フにすることにより各画素電極に電圧を蓄積することが
できる。A configuration in which independent pixel electrodes are provided for one pixel on one substrate and the pixel electrodes are connected to signal lines via switching elements is called an active matrix. In order to control the switching element, a scanning wiring crossing the signal wiring is connected to a control electrode of the switching element. After the switching element is turned on and the desired voltage is accumulated from the signal wiring to the pixel electrode, the switching element is turned off, whereby the voltage can be accumulated in each pixel electrode.
【０００７】このため、アクティブマトリクスは高精細
な表示に優れている。スイッチング素子としては電界効
果トランジスタを構成する薄膜トランジスタ（ＴＦＴ）
が多く用いられる。薄膜トランジスタ（ＴＦＴ）を構成
するための半導体としては、アモルファスシリコン（ａ
−Ｓｉ）や多結晶シリコンが用いられている。For this reason, the active matrix is excellent in high-definition display. Thin film transistor (TFT) that constitutes a field effect transistor as a switching element
Is often used. As a semiconductor for forming a thin film transistor (TFT), amorphous silicon (a
-Si) and polycrystalline silicon.
【０００８】近年、ノート型パソコン、モニタ、ポケッ
トＴＶ、携帯用端末など様々な装置のディスプレイとし
てコントラストや応答特性に優れたアクティブマトリク
ス型のＬＣＤが使用されるようになってきた。しかし、
表示品質に優れる特徴を持つものの、製造コスト、従っ
て製品価格においては、スーパーツイステッドネマチク
（ＳＴＮ）方式の単純マトリクスＬＣＤや陰極線管（Ｃ
ＲＴ）に対抗できるに至っていない。In recent years, active matrix LCDs having excellent contrast and response characteristics have been used as displays for various devices such as notebook computers, monitors, pocket TVs, and portable terminals. But,
Although having a feature of excellent display quality, the manufacturing cost, and thus the product price, is low in super-twisted nematic (STN) type simple matrix LCD and cathode ray tube (C).
RT).
【０００９】ＴＦＴを構成するためには、少なくともチ
ャネルを形成する半導体層、チャネルの導電度を制御す
る絶縁ゲート電極、電流端子を構成する１対のソース／
ドレイン電極が必要である。また、ＴＦＴのオン／オフ
を制御し、所望の電圧を伝達するためには少なくとも２
種類の配線が必要である。従って、アクティブマトリク
スでは、薄膜トランジスタマトリクス（ＴＦＴ基板）の
製造コストが高くなる。他方の基板には、全面に共通電
極を形成するので製造コストは安い。In order to form a TFT, at least a semiconductor layer forming a channel, an insulated gate electrode for controlling the conductivity of the channel, and a pair of sources / sources forming a current terminal.
A drain electrode is required. Further, in order to control the on / off of the TFT and transmit a desired voltage, at least two
Different types of wiring are required. Therefore, in the case of the active matrix, the manufacturing cost of the thin film transistor matrix (TFT substrate) increases. Since the common electrode is formed on the entire surface of the other substrate, the manufacturing cost is low.
【００１０】薄膜トランジスタマトリクスの製造コスト
を低減するには、上述の構成要素をなるべく単純化した
工程で作成することが望まれる。製造コストに大きく影
響する工程はマスク工程である。従って、少ないマスク
枚数で薄膜トランジスタマトリクスを製造できることが
望まれる。[0010] In order to reduce the manufacturing cost of the thin film transistor matrix, it is desired that the above-mentioned components are formed by a process as simplified as possible. A process that greatly affects the manufacturing cost is a mask process. Therefore, it is desired that a thin film transistor matrix can be manufactured with a small number of masks.
【００１１】マスク枚数を大幅に低減させた製造プロセ
スも提案されている。たとえば、透明電極である画素電
極と同一材料で配線を形成すればマスク枚数を低減する
ことができる。しかし、透明電極は通常インジウム−錫
酸化物（ＩＴＯ）等の酸化物で形成され、金属と比較す
ると抵抗率が高い。ＩＴＯで配線を形成すると配線抵抗
が高くなり、大型ディスプレイ用には不適当となる。高
度の表示特性を維持し、かつ製造プロセスを簡略化でき
ることが望まれる。A manufacturing process in which the number of masks is greatly reduced has also been proposed. For example, if the wiring is formed of the same material as the pixel electrode which is a transparent electrode, the number of masks can be reduced. However, the transparent electrode is usually formed of an oxide such as indium-tin oxide (ITO), and has a higher resistivity than a metal. When wiring is formed of ITO, the wiring resistance becomes high, which is unsuitable for large displays. It is desired that high display characteristics can be maintained and the manufacturing process can be simplified.
【００１２】ＴＦＴマトリクスには、通常周辺部に接続
端子が設けられる。接続端子としては、機械的強度、腐
食等に対する耐性が高い、安定な材料であるＩＴＯを使
用することが望まれる場合が多い。マスク枚数を低減す
ると、接続端子の最表面材料としてＩＴＯを使用できな
くなる場合がある。A connection terminal is usually provided in a peripheral portion of a TFT matrix. It is often desired to use ITO, which is a stable material having high mechanical strength and resistance to corrosion, as the connection terminal. If the number of masks is reduced, ITO may not be used as the outermost surface material of the connection terminal in some cases.
【００１３】ＴＦＴマトリクス上に、表示素子とは別に
ＴＦＴを作成し、周辺回路の一部を作成することがあ
る。このような周辺回路においては、配線層間の接続が
必要となる。少ないマスク枚数で配線層間の接続も可能
とするＴＦＴマトリクスの製造方法が望まれる。In some cases, a TFT is formed on a TFT matrix separately from a display element, and a part of a peripheral circuit is formed. In such a peripheral circuit, connection between wiring layers is required. A method of manufacturing a TFT matrix that enables connection between wiring layers with a small number of masks is desired.
【００１４】液晶を封止するセル化工程においては、静
電気が発生する可能性が高い。ＴＦＴマトリクスには、
静電気に対する安全対策を施すことが望まれる。少ない
マスクの簡略化した製造プロセスを用い、かつ静電気に
対して強い耐性を有するＴＦＴマトリクスの製造方法が
望まれる。In the cell forming step for sealing the liquid crystal, there is a high possibility that static electricity will be generated. In the TFT matrix,
It is desirable to take safety measures against static electricity. A method of manufacturing a TFT matrix using a simplified manufacturing process with a small number of masks and having strong resistance to static electricity is desired.
【００１５】[0015]
【発明が解決しようとする課題】本発明の目的は、高い
表示性能を有するＴＦＴマトリクスを少ないマスク枚数
で製造することのできるＴＦＴマトリクスの製造方法を
提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a TFT matrix capable of manufacturing a TFT matrix having high display performance with a small number of masks.
【００１６】本発明の他の目的は、最表面をＩＴＯで形
成した接続端子を製造することのできる、簡略化された
ＴＦＴマトリクスの製造方法を提供することである。Another object of the present invention is to provide a simplified method for manufacturing a TFT matrix, which can manufacture connection terminals whose outermost surface is made of ITO.
【００１７】本発明のさらに他の目的は、配線層間の接
続を可能とし、静電気に対する対策を構じることのでき
るＴＦＴマトリクスの製造方法を提供すことである。Still another object of the present invention is to provide a method of manufacturing a TFT matrix which enables connection between wiring layers and can take measures against static electricity.
【００１８】本発明の他の目的は、新規な構成を有する
薄膜トランジスタマトリクスを提供することである。Another object of the present invention is to provide a thin film transistor matrix having a novel structure.
【００１９】[0019]
【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）絶縁基板上に、第１の金属層で形成され、少
なくともゲート電極、接続端子を含む複数のゲートライ
ンを形成する工程と、（ｂ）ゲート絶縁層、半導体層、
第２の金属層をこの順序で含む積層を、前記複数のゲー
トラインを覆って、前記絶縁基板上に成膜する工程と、
（ｃ）前記接続端子以外の前記複数のゲートラインと、
前記複数のゲートラインと交差する複数のドレインライ
ンと、前記複数のゲートラインと前記複数のドレインラ
インとの交点の各々の近傍に配置され、前記ドレインラ
インに接続され、前記ゲート電極を跨ぐ薄膜トランジス
タ領域とを含むパターンに前記積層をパターニングする
工程と、（ｄ）前記複数のドレインライン、ドレインラ
インの接続端子、前記ドレインラインに接続された前記
薄膜トランジスタのドレイン領域、前記薄膜トランジス
タのソース領域、前記ソース領域に接続された画素電極
を含む形状に透明導電層を形成する工程と、（ｅ）前記
透明導電層のパターニング時のマスクを用いて前記第２
の金属層をエッチングする工程とを含む薄膜トランジス
タマトリクスの製造方法が提供される。According to one aspect of the present invention, (a) a plurality of gate lines formed of a first metal layer and including at least a gate electrode and a connection terminal are formed on an insulating substrate. And (b) a gate insulating layer, a semiconductor layer,
Forming a stack including the second metal layer in this order on the insulating substrate, covering the plurality of gate lines;
(C) the plurality of gate lines other than the connection terminals;
A plurality of drain lines intersecting with the plurality of gate lines, and a thin film transistor region disposed near each of intersections of the plurality of gate lines and the plurality of drain lines, connected to the drain lines, and straddling the gate electrode. Patterning the stack into a pattern comprising: (d) the plurality of drain lines, drain line connection terminals, the drain region of the thin film transistor connected to the drain line, the source region of the thin film transistor, and the source region Forming a transparent conductive layer in a shape including a pixel electrode connected to the second conductive layer, and (e) using the mask for patterning the transparent conductive layer to form the second conductive layer.
And a step of etching the metal layer.
【００２０】本発明の他の観点によれば、（ａ）絶縁基
板上に、第１の金属層で形成され、少なくともゲート電
極を含む複数のゲートラインを形成する工程と、（ｂ）
ゲート絶縁層、半導体層、第２の金属層の積層を、前記
複数のゲートラインを覆って、前記絶縁基板上に成膜す
る工程と、（ｃ）前記複数のゲートラインと交差する複
数のドレインラインと、前記複数のゲートラインと前記
複数のドレインラインとの交点の各々の近傍に配置さ
れ、前記ドレインラインに接続され、前記ゲート電極を
跨ぐ薄膜トランジスタ領域とを含むパターンに前記積層
をパターニングする工程と、（ｄ）前記複数のドレイン
ライン、ドレインラインの接続端子、前記ドレインライ
ンに接続された前記薄膜トランジスタのドレイン領域、
前記薄膜トランジスタのソース領域、前記ソース領域に
接続された画素電極、ゲートラインの接続端子を含む形
状に透明導電層を形成する工程と、（ｅ）前記透明導電
層のパターニング時のマスクを用いて前記第２の金属層
をエッチングする工程とを含む薄膜トランジスタマトリ
クスの製造方法が提供される。According to another aspect of the present invention, (a) a step of forming a plurality of gate lines formed of a first metal layer and including at least a gate electrode on an insulating substrate;
Forming a stack of a gate insulating layer, a semiconductor layer, and a second metal layer on the insulating substrate, covering the plurality of gate lines; and (c) forming a plurality of drains intersecting the plurality of gate lines. Patterning the stack into a pattern including a line and a thin film transistor region disposed near each of the intersections of the plurality of gate lines and the plurality of drain lines, connected to the drain line, and spanning the gate electrode. (D) the plurality of drain lines, a connection terminal of the drain line, a drain region of the thin film transistor connected to the drain line,
Forming a transparent conductive layer in a shape including a source region of the thin film transistor, a pixel electrode connected to the source region, and a connection terminal of a gate line; and (e) using a mask for patterning the transparent conductive layer. Etching the second metal layer.
【００２１】本発明のさらに他の観点によれば、透明絶
縁基板上に少なくとも、複数の走査ラインとこれらに交
差する複数の信号ラインと各交差部に設けられた薄膜ト
ランジスタと画素電極とを有し、薄膜トランジスタのゲ
ート電極が走査ラインに接続され、ドレイン電極が信号
ラインに接続され、ソース電極が画素電極に接続された
薄膜トランジスタマトリクスにおいて、前記薄膜トラン
ジスタおよびドレインラインが、絶縁層と、半導体活性
層と、金属層と、透明導電層とを含む積層を含み、少な
くとも前記ドレインラインの端部最表面は透明導電層で
形成されている薄膜トランジスタマトリクスが提供され
る。According to still another aspect of the present invention, at least a plurality of scanning lines, a plurality of signal lines intersecting these, and a thin film transistor and a pixel electrode provided at each intersection are provided on a transparent insulating substrate. In a thin film transistor matrix in which a gate electrode of a thin film transistor is connected to a scan line, a drain electrode is connected to a signal line, and a source electrode is connected to a pixel electrode, the thin film transistor and the drain line have an insulating layer, a semiconductor active layer, There is provided a thin film transistor matrix including a stack including a metal layer and a transparent conductive layer, wherein at least the outermost end portion of the drain line is formed of a transparent conductive layer.
【００２２】[0022]
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２３】図１は、本発明の基本的実施例による薄膜
トランジスタマトリクス（ＴＦＴ基板）の構成およびそ
の製造工程を概略的に示す。図１（Ａ）は、本発明の基
本的実施例による薄膜トランジスタマトリクスの上面図
であり、図１（Ｂ）は本発明の基本的実施例によるＴＦ
Ｔマトリクスの製造方法の主要工程を説明するためのフ
ローチャートである。FIG. 1 schematically shows a structure of a thin film transistor matrix (TFT substrate) according to a basic embodiment of the present invention and a manufacturing process thereof. FIG. 1A is a top view of a thin film transistor matrix according to a basic embodiment of the present invention, and FIG. 1B is a TF according to the basic embodiment of the present invention.
5 is a flowchart for explaining main steps of a method of manufacturing a T matrix.
【００２４】図１（Ａ）に示すように、ガラス基板等の
絶縁基板ＳＵＢの表面上に、図中横方向にゲートライン
ＧＬが形成されている。ゲートラインＧＬは１本のみを
図示するが、複数本のゲートラインＧＬが平行に配置さ
れる。ゲートラインＧＬと交差するように、垂直方向に
複数のドレインラインＤＬが配置されている。ドレイン
ラインＤＬは、ゲートラインＧＬの上に絶縁層を介して
交差するように配置される。たとえば、ＳＶＧＡクラス
のＴＦＴマトリクスでは、６００本のゲートライン、２
４００本のドレインラインが並び、６００×８００のカ
ラー画素を制御する。As shown in FIG. 1A, a gate line GL is formed on the surface of an insulating substrate SUB such as a glass substrate in the horizontal direction in the figure. Although only one gate line GL is illustrated, a plurality of gate lines GL are arranged in parallel. A plurality of drain lines DL are arranged in a vertical direction so as to intersect with the gate lines GL. The drain line DL is arranged so as to cross over the gate line GL via an insulating layer. For example, in an SVGA class TFT matrix, 600 gate lines, 2
400 drain lines are arranged to control 600 × 800 color pixels.
【００２５】ゲートラインＧＬとドレインラインＤＬの
交点近傍には、薄膜トランジスタＴＦＴが形成される。
薄膜トランジスタＴＦＴは、半導体層で形成されたチャ
ネルＣＨとチャネルＣＨの両側に配置されたソース電極
Ｓ、ドレイン電極Ｄ、およびチャネルＣＨの下にゲート
絶縁層ＧＩを介して配置されたゲート電極（ゲートライ
ンＧＬと同一の層）を含む。Near the intersection of the gate line GL and the drain line DL, a thin film transistor TFT is formed.
The thin film transistor TFT includes a channel CH formed of a semiconductor layer, a source electrode S and a drain electrode D disposed on both sides of the channel CH, and a gate electrode (gate line) disposed below the channel CH via a gate insulating layer GI. GL).
【００２６】チャネルＣＨを形成する半導体層は、ソー
ス電極Ｓ、ドレイン電極Ｄ、ドレインラインＤＬの下に
も配置される。チャネルＣＨの下に配置されるゲート絶
縁層は、ソース電極Ｓ、ドレイン電極Ｄ、ドレインライ
ンＤＬの下にも配置され、チャネルＣＨとゲート電極Ｇ
Ｌとの間、およびドレインラインＤＬとゲートラインＧ
Ｌとの間の絶縁を保証する。The semiconductor layer forming the channel CH is also arranged below the source electrode S, the drain electrode D, and the drain line DL. The gate insulating layer disposed below the channel CH is also disposed below the source electrode S, the drain electrode D, and the drain line DL.
L, and between the drain line DL and the gate line G.
Insulation between L is guaranteed.
【００２７】図示の形態においては、ゲートラインＧＬ
は接続端子部以外ゲート絶縁層ＧＩに被覆されている。
ゲートラインＧＬ上において、チャネルＣＨを構成する
半導体層は、薄膜トランジスタＴＦＴを含む領域および
ドレインラインＤＬを含む領域でのみ配置され、それ以
外の領域（薄膜トランジスタＴＦＴの両側の領域）にお
いては除去されている。In the illustrated embodiment, the gate line GL
Are covered with the gate insulating layer GI except for the connection terminal portion.
On the gate line GL, the semiconductor layer forming the channel CH is arranged only in the region including the thin film transistor TFT and the region including the drain line DL, and is removed in other regions (regions on both sides of the thin film transistor TFT). .
【００２８】薄膜トランジスタＴＦＴのソース領域Ｓ、
ドレイン領域ＤはチャネルＣＨと同一の半導体層、（そ
の上に形成された低抵抗半導体層、）その上に形成され
た金属電極層の積層構造で形成される。ドレインライン
ＤＬも同一の積層構造で形成される。薄膜トランジスタ
ＴＦＴのソース領域Ｓは、透明導電層で形成された画素
電極ＰＸに接続されている。The source region S of the thin film transistor TFT,
The drain region D is formed in a layered structure of the same semiconductor layer as the channel CH, a (low-resistance semiconductor layer formed thereon), and a metal electrode layer formed thereon. The drain line DL is also formed with the same laminated structure. The source region S of the thin film transistor TFT is connected to a pixel electrode PX formed of a transparent conductive layer.
【００２９】なお、薄膜トランジスタＴＦＴのドレイン
領域ＤおよびドレインラインＤＬの上にも画素電極と同
一の透明導電層が形成されている。これは、透明導電層
のパターニング時のマスクを用いてその下に形成された
金属電極層をパターニングするためである。The same transparent conductive layer as the pixel electrode is formed also on the drain region D and the drain line DL of the thin film transistor TFT. This is for patterning the metal electrode layer formed thereunder using a mask for patterning the transparent conductive layer.
【００３０】ゲートラインＧＬの端部にはゲートライン
用接続端子ＧＰが形成され、ドレインラインＤＬの端部
にはドレインライン用接続端子ＤＰが形成されている。
ゲートライン用接続端子ＧＰは、ゲートラインＧＬと同
一金属層で形成された金属層上に透明導電層が積層され
た端子である。ドレインライン用接続端子ＤＰは、ドレ
インライン用金属配線層の上に透明導電層が形成された
構成、又はドレインライン用金属層の端部に重なり、か
つドレインライン用金属層の存在しない領域まで延在し
た透明導電層で形成されている。A gate line connection terminal GP is formed at an end of the gate line GL, and a drain line connection terminal DP is formed at an end of the drain line DL.
The gate line connection terminal GP is a terminal in which a transparent conductive layer is laminated on a metal layer formed of the same metal layer as the gate line GL. The drain line connection terminal DP has a structure in which a transparent conductive layer is formed on the drain line metal wiring layer, or extends to a region overlapping the end of the drain line metal layer and not having the drain line metal layer. It is formed of an existing transparent conductive layer.
【００３１】図１（Ｂ）は、図１（Ａ）に示すような薄
膜トランジスタマトリクスを製造する薄膜トランジスタ
マトリクスの製造方法の主要工程を示すフローチャート
である。FIG. 1B is a flowchart showing the main steps of a method for manufacturing a thin film transistor matrix for manufacturing the thin film transistor matrix as shown in FIG. 1A.
【００３２】ステップＳ１においては、絶縁基板ＳＵＢ
上にゲート電極層を堆積する。ゲート電極層は、例えば
厚さ約１５０ｎｍのＡｌ層と、厚さ約５０ｎｍのＴｉ層
との積層で形成される。積層に代えて、Ａｌ：Ｎｄ合金
やＣｒなどの単層によりゲート電極層を形成してもよ
い。In step S1, the insulating substrate SUB
A gate electrode layer is deposited thereon. The gate electrode layer is formed by stacking, for example, an Al layer having a thickness of about 150 nm and a Ti layer having a thickness of about 50 nm. Instead of lamination, the gate electrode layer may be formed of a single layer such as an Al: Nd alloy or Cr.
【００３３】ステップＳ２において、ゲート電極層上に
レジストパターンを形成し、ゲート電極層をゲートライ
ンＧＬの形状にパターニングする。ゲートラインＧＬ
は、絶縁基板上に複数本平行に配列されるように形成さ
れる。なお、各ゲートラインＧＬの端部には、接続端子
を構成する幅広の領域を設ける。この状態では、絶縁基
板ＳＵＢの表面上に平行に複数のゲートラインＧＬが形
成される。ゲートラインと同時に蓄積容量ラインを形成
してもよい。その後、レジストパターンは除去する。In step S2, a resist pattern is formed on the gate electrode layer, and the gate electrode layer is patterned into the shape of the gate line GL. Gate line GL
Are formed so as to be arranged in parallel on the insulating substrate. Note that a wide region that forms a connection terminal is provided at an end of each gate line GL. In this state, a plurality of gate lines GL are formed in parallel on the surface of the insulating substrate SUB. A storage capacitor line may be formed simultaneously with the gate line. After that, the resist pattern is removed.
【００３４】ステップＳ３においては、形成されたゲー
トラインＧＬを覆うように絶縁基板ＳＵＢ上にゲート絶
縁層、チャネル用高抵抗半導体層（チャネル層と呼
ぶ）、コンタクト用低抵抗半導体層（コンタクト層と呼
ぶ）、ソース／ドレイン電極用金属層を順次堆積し、こ
れらの積層構造を形成する。堆積されたチャネル層、コ
ンタクト層、ソース／ドレイン（Ｓ／Ｄ）電極用金属層
は、ゲート絶縁層によりゲートラインＧＬから絶縁され
る。In step S3, a gate insulating layer, a high-resistance semiconductor layer for a channel (referred to as a channel layer), and a low-resistance semiconductor layer for a contact (contact layer) are formed on the insulating substrate SUB so as to cover the formed gate line GL. ), Metal layers for source / drain electrodes are sequentially deposited to form a laminated structure of these. The deposited channel layer, contact layer, and source / drain (S / D) electrode metal layer are insulated from the gate line GL by the gate insulating layer.
【００３５】ゲート絶縁層は、たとえば厚さ約３５０ｎ
ｍの窒化シリコン層である。チャネル層は、たとえば厚
さ約２００ｎｍのアモルファス（ａ−）または多結晶
（ｐｏｌｙ−）シリコン層である。コンタクト層は、た
とえばｎ型またはｐ型不純物がドープされた厚さ約３０
ｎｍのａ−またはｐｏｌｙ−Ｓｉ層である。Ｓ／Ｄ電極
用金属層は、たとえば厚さ約１５０ｎｍのＣｒ層、また
は厚さ約２０ｎｍのＴｉ層と厚さ約８０ｎｍのＡｌ層と
厚さ約８０ｎｍのＴｉ層の積層構造である。The gate insulating layer has a thickness of, for example, about 350 n.
m silicon nitride layer. The channel layer is, for example, an amorphous (a-) or polycrystalline (poly-) silicon layer having a thickness of about 200 nm. The contact layer has a thickness of about 30 doped with, for example, n-type or p-type impurities.
nm a- or poly-Si layer. The S / D electrode metal layer has, for example, a Cr layer having a thickness of about 150 nm, or a laminated structure of a Ti layer having a thickness of about 20 nm, an Al layer having a thickness of about 80 nm, and a Ti layer having a thickness of about 80 nm.
【００３６】ステップＳ４においては、積層構造上にレ
ジストパターンを形成し、Ｓ／Ｄ電極用金属層、コンタ
クト層、チャネル層、ゲート絶縁層を含む積層構造をパ
ターニングする。この段階で残る積層構造はドレインラ
インＤＬ、薄膜トランジスタＴＦＴの領域のみでなく、
ゲートラインＧＬの接続端子以外の領域上をも覆う。そ
の後、レジストパターンは除去する。In step S4, a resist pattern is formed on the laminated structure, and the laminated structure including the S / D electrode metal layer, the contact layer, the channel layer, and the gate insulating layer is patterned. The laminated structure remaining at this stage is not only in the area of the drain line DL and the thin film transistor TFT,
A region other than the connection terminal of the gate line GL is also covered. After that, the resist pattern is removed.
【００３７】ステップＳ５においては、パターニングさ
れた積層を覆うように絶縁基板ＳＵＢ上に透明導電層で
あるＩＴＯ層を堆積する。ＩＴＯ層はたとえば厚さ８０
ｎｍである。なお、ＩＴＯのＳｎの一部をＺｎに置換し
たＩＤＩＸＯ（商品名）層を用いてもよい。In step S5, an ITO layer as a transparent conductive layer is deposited on the insulating substrate SUB so as to cover the patterned stack. The ITO layer has a thickness of, for example, 80
nm. Note that an IDIXO (trade name) layer in which part of Sn of ITO is replaced with Zn may be used.
【００３８】ステップＳ６においては、ＩＴＯ層上にレ
ジストパターンを形成し、ＩＴＯ層およびその下の積層
の内Ｓ／Ｄ電極用金属層、コンタクト層をエッチングに
よりパターニングする。この時のパターンは、画素電極
ＰＸ（薄膜トランジスタＴＦＴのソース領域Ｓを含
む）、薄膜トランジスタＴＦＴのドレイン領域Ｄ、ドレ
インラインＤＬを含む形状である。In step S6, a resist pattern is formed on the ITO layer, and the ITO layer and the underlying metal layer for S / D electrodes and the contact layer are patterned by etching. The pattern at this time has a shape including the pixel electrode PX (including the source region S of the thin film transistor TFT), the drain region D of the thin film transistor TFT, and the drain line DL.
【００３９】ステップＳ４でパターニングされた積層領
域の内、ステップＳ６でパターニング除去された領域上
には、チャネル層が残る。ゲートラインＧＬ上のチャネ
ル層は、ゲートラインの電圧に応じてチャネルを形成
し、寄生ＴＦＴを誘起し、隣接する薄膜トランジスタＴ
ＦＴ間のリークの原因となり得る。また、誘起されるチ
ャネルはゲートラインＧＬに重い容量負荷を接続する。
さらに、ゲート電極で遮光されない領域には光が入射
し、フォトカレントが発生し得る。フォトカレントは蓄
積電荷量を変更する。The channel layer remains on the region that has been patterned and removed in step S6 among the laminated regions patterned in step S4. The channel layer on the gate line GL forms a channel according to the voltage of the gate line, induces a parasitic TFT, and causes the adjacent thin film transistor T
It may cause a leak between FTs. Also, the induced channel connects a heavy capacitive load to the gate line GL.
Further, light enters a region that is not shielded by the gate electrode, and a photocurrent may be generated. Photocurrent changes the amount of accumulated charge.
【００４０】ステップＳ７においては、基板ＳＵＢ全面
上に絶縁保護層を堆積する。絶縁保護層は、たとえば厚
さ３００ｎｍのシリコン窒化層で形成される。In step S7, an insulating protective layer is deposited on the entire surface of the substrate SUB. The insulating protection layer is formed of, for example, a silicon nitride layer having a thickness of 300 nm.
【００４１】ステップＳ８においては、絶縁保護層上に
レジストパターンを形成し、開口部に露出した絶縁保護
層およびチャネル層を除去する。ゲートラインＧＬ上に
残されたチャネル層の内薄膜トランジスタＴＦＴのチャ
ネルＣＨとして機能する領域以外のチャネル層は、なる
べく除去することが望ましい。In step S8, a resist pattern is formed on the insulating protective layer, and the insulating protective layer and the channel layer exposed at the opening are removed. It is desirable to remove as much as possible the channel layer other than the region functioning as the channel CH of the thin film transistor TFT among the channel layers left on the gate line GL.
【００４２】ゲートラインＧＬ近傍のチャネル層を除去
することにより、上述の寄生ＴＦＴ、（隣接ＴＦＴ間の
リーク）やフォトカレントの発生が低減する。なお、ゲ
ートラインの接続端子およびドレインライン接続端子の
領域にも開口を設け、一旦形成された絶縁保護層を除去
する。その後レジストパターンは除去する。By removing the channel layer near the gate line GL, the occurrence of the above-described parasitic TFT, (leakage between adjacent TFTs) and photocurrent is reduced. An opening is also provided in the region of the gate line connection terminal and the drain line connection terminal, and the once formed insulating protection layer is removed. Thereafter, the resist pattern is removed.
【００４３】ステップＳ９においては、必要に応じて基
板ＳＵＢ表面上に平坦化層を形成し、表面を平坦化した
後、ポリイミド等の配向層を形成する。配向層の表面は
後の配向処理を妨げない程度に平坦にされる。In step S9, a flattening layer is formed on the surface of the substrate SUB as needed, and after flattening the surface, an alignment layer such as polyimide is formed. The surface of the alignment layer is made flat so as not to hinder the subsequent alignment treatment.
【００４４】ステップＳ１０においては、形成した配向
層の表面にラビング等の配向処理を行う。このような工
程により、薄膜トランジスタマトリクスが形成される。In step S10, an alignment process such as rubbing is performed on the surface of the formed alignment layer. Through such steps, a thin film transistor matrix is formed.
【００４５】次に、本発明のより具体的な実施例による
薄膜トランジスタマトリクスの製造方法を説明する。図
２は、図１（Ｂ）に示したフローチャートのステップＳ
２後の基板の平面図、図３は、図１（Ｂ）のフローチャ
ートのステップＳ４後の基板の平面図、図４は図１
（Ｂ）のフローチャートのステップＳ６後の基板の平面
図、図５は図１（Ｂ）のフローチャートのステップＳ８
後の基板の平面図をそれぞれ示す。Next, a method of manufacturing a thin film transistor matrix according to a more specific embodiment of the present invention will be described. FIG. 2 is a flowchart showing step S in the flowchart shown in FIG.
FIG. 3 is a plan view of the substrate after step S4 in the flowchart of FIG.
FIG. 5B is a plan view of the substrate after step S6 of the flowchart of FIG. 1B, and FIG. 5 is step S8 of the flowchart of FIG.
The plan views of the substrate after are shown respectively.
【００４６】また、図６（Ａ１）〜（Ａ４）は、図５に
示すＡ−Ａ’線に沿う薄膜トランジスタの断面図を示
し、図６（Ｂ１）〜（Ｂ４）は、図５に示すＢ−Ｂ’線
に沿う薄膜トランジスタとドレインラインとの接続部の
基板の断面図を示す。6 (A1) to 6 (A4) are cross-sectional views of the thin film transistor along the line AA 'shown in FIG. 5, and FIGS. 6 (B1) to 6 (B4) are cross sectional views of the thin film transistor shown in FIG. FIG. 4 is a cross-sectional view of a substrate at a connection portion between a thin film transistor and a drain line, taken along line -B ′.
【００４７】図７（Ｃ１）〜（Ｃ４）は、図５に示す線
Ｃ−Ｃ’に沿うドレインラインの断面図を示し、図７
（Ｄ１）〜（Ｄ４）は、Ｄ−Ｄ’線に沿うドレインライ
ンの接続端子部分の基板の断面図を示す。図８（Ｅ１）
〜（Ｅ４）は、図５のＥ−Ｅ’線に沿うゲートラインの
基板の断面図を示し、図８（Ｆ１）〜（Ｆ４）は、ゲー
トラインの接続端子部分のＦ−Ｆ’線に沿う基板の断面
図を示す。FIGS. 7 (C1) to 7 (C4) are cross-sectional views of the drain line along line CC 'shown in FIG.
(D1) to (D4) are cross-sectional views of the substrate at the connection terminal portion of the drain line along the line DD ′. FIG. 8 (E1)
8 to (E4) show cross-sectional views of the gate line substrate along the line EE 'in FIG. 5, and FIGS. 8 (F1) to (F4) show the line FF' of the connection terminal portion of the gate line. FIG. 3 shows a cross-sectional view of the substrate along.
【００４８】また、図６〜図８において、数字１を付し
た図は図２に対応するステップＳ２終了後の断面図を示
し、数字２を付した図は、図３に対応するステップＳ４
終了後の断面図を示し、数字３を付した図は、図４に対
応するステップＳ６終了後の断面図を示し、数字４を付
した図は図５に対応するステップＳ８終了後の断面図を
示す。6 to 8, the figures with the numeral 1 are cross-sectional views after step S2 corresponding to FIG. 2, and the figures with the numeral 2 are step S4 corresponding to FIG. 3.
4 shows a cross-sectional view after the end, a figure with numeral 3 shows a cross-sectional view after step S6 corresponding to FIG. 4, and a figure with numeral 4 shows a cross-sectional view after step S8 corresponding to FIG. Is shown.
【００４９】先ず、ガラス基板で形成される絶縁基板Ｓ
ＵＢの上に、厚さ約１５０ｎｍのＡｌ層２２と、厚さ約
５０ｎｍのＴｉ層２１をスパッタリングで積層し、その
上にレジストパターンを形成し、図２の形状にエッチン
グする。First, an insulating substrate S formed of a glass substrate
On the UB, an Al layer 22 having a thickness of about 150 nm and a Ti layer 21 having a thickness of about 50 nm are laminated by sputtering, a resist pattern is formed thereon, and etching is performed in the shape shown in FIG.
【００５０】図２において、ライン１はゲートラインを
示し、ライン２は蓄積容量ラインを示す。本構成におい
ては、蓄積容量はゲートラインと電気的に独立に形成さ
れており、ゲートラインと平行に配置される。In FIG. 2, line 1 indicates a gate line, and line 2 indicates a storage capacitor line. In this configuration, the storage capacitor is formed electrically independent of the gate line, and is arranged in parallel with the gate line.
【００５１】図６（Ａ１）、（Ｂ１）、図８（Ｅ１）
は、それぞれゲートライン１の断面図を示す。これらは
同一形状である。FIG. 6 (A1), (B1), FIG. 8 (E1)
Shows cross-sectional views of the gate lines 1 respectively. These have the same shape.
【００５２】図８（Ｆ１）は、接続端子部分の断面図を
示す。ゲートラインのライン部よりも幅広に形成された
接続端子部分が形成されている。FIG. 8 (F1) shows a sectional view of the connection terminal portion. A connection terminal portion formed wider than the line portion of the gate line is formed.
【００５３】次に、ゲートライン、蓄積容量ラインを形
成した基板表面上に、厚さ約３５０ｎｍの水素を含む窒
化シリコン（ＳｉＮ：Ｈ）で形成されたゲート絶縁層２
３をプラズマＣＶＤで形成する。その上に厚さ約２００
ｎｍの水素を含むアモルファスシリコン（ａ−Ｓｉ：
Ｈ）半導体活性層２４を同様プラズマＣＶＤで積層す
る。その上にＰがドープされたｎ+ 型ａ−Ｓｉ：Ｈ半導
体コンタクト層２５を、厚さ約３０ｎｍプラズマＣＶＤ
により積層する。さらに、コンタクト層２５の上に、厚
さ約１５０ｎｍのＣｒ層２６をソース／ドレイン電極用
金属層としてスパッタリングにより積層する。Next, a gate insulating layer 2 made of silicon nitride (SiN: H) having a thickness of about 350 nm is formed on the substrate surface on which the gate line and the storage capacitor line are formed.
3 is formed by plasma CVD. About 200 thick
nm of hydrogen-containing amorphous silicon (a-Si:
H) The semiconductor active layer 24 is similarly laminated by plasma CVD. An n + -type a-Si: H semiconductor contact layer 25 doped with P is formed thereon by plasma CVD with a thickness of about 30 nm.
To be laminated. Further, a Cr layer 26 having a thickness of about 150 nm is laminated on the contact layer 25 as a metal layer for source / drain electrodes by sputtering.
【００５４】なお、厚さ約１５０ｎｍのＣｒ層に換え、
厚さ約２０ｎｍのＴｉ層、厚さ約８０ｎｍのＡｌ層、厚
さ約８０ｎｍのＴｉ層を順次この順序で積層してもよ
い。下層Ｔｉ層は、Ａｌの拡散バリアとして機能する。
中間のＡｌ層は、主導電層として機能する。上層のＴｉ
層は、その上に形成するＩＴＯ層とのコンタクト用層で
ある。Incidentally, instead of a Cr layer having a thickness of about 150 nm,
A Ti layer having a thickness of about 20 nm, an Al layer having a thickness of about 80 nm, and a Ti layer having a thickness of about 80 nm may be sequentially stacked in this order. The lower Ti layer functions as an Al diffusion barrier.
The intermediate Al layer functions as a main conductive layer. Upper layer Ti
The layer is a layer for contact with the ITO layer formed thereon.
【００５５】その後、ソース／ドレイン電極用金属層２
６の上にレジストパターンを形成し、図３の形状３のよ
うに積層をエッチングする。形状３は、図２で形成した
ゲートライン１および蓄積容量ライン２を覆い、ゲート
ライン１に直交するドレインラインを形成し、さらにド
レインラインに連続するＴＦＴ領域を画定する。なお、
ゲートラインの接続端子部分からは積層を除去する。Thereafter, the source / drain electrode metal layer 2
6, a resist pattern is formed, and the lamination is etched as in shape 3 in FIG. The shape 3 covers the gate line 1 and the storage capacitor line 2 formed in FIG. 2, forms a drain line orthogonal to the gate line 1, and further defines a TFT region continuous with the drain line. In addition,
The stack is removed from the connection terminal portion of the gate line.
【００５６】なお、図６（Ａ２）、（Ｂ２）、図８（Ｅ
２）は、ＴＦＴ領域、ＴＦＴ領域とドレインラインの接
続領域、およびゲートラインの断面構造を示す。先に形
成したゲートライン１を覆って、ゲート絶縁層２３、半
導体活性層２４、半導体コンタクト層２５、ソース／ド
レイン電極用金属層２６が積層されている。6 (A2), (B2) and FIG. 8 (E).
2) shows a cross-sectional structure of a TFT region, a connection region between a TFT region and a drain line, and a gate line. A gate insulating layer 23, a semiconductor active layer 24, a semiconductor contact layer 25, and a metal layer 26 for source / drain electrodes are laminated so as to cover the gate line 1 formed earlier.
【００５７】図７（Ｃ２）は、ドレインラインの断面構
造を示す。ガラス基板の上に直接積層構造が形成されて
いる。また、図８（Ｆ２）に示すように、ゲートライン
の接続端子領域では積層が形成されていない。FIG. 7C2 shows a cross-sectional structure of the drain line. A laminated structure is formed directly on a glass substrate. Further, as shown in FIG. 8F2, no stack is formed in the connection terminal region of the gate line.
【００５８】なお、ソース／ドレイン電極用金属層とし
てＣｒ層を用いた時は、Ｃｒ層はウエットエッチングに
より除去することができる。Ｔｉ／Ａｌ／Ｔｉ積層を用
いた場合は、Ｃｌ2 系エッチングにより除去することが
できる。その下の半導体層および絶縁層は、Ｃｌ2 系エ
ッチングガス、Ｆ系エッチングガスを用いたドライエッ
チング又はこれらの組み合わせによる多段ドライエッチ
ングにより除去することができる。When a Cr layer is used as the source / drain electrode metal layer, the Cr layer can be removed by wet etching. When a Ti / Al / Ti stack is used, it can be removed by Cl 2 -based etching. The semiconductor layer and the insulating layer thereunder can be removed by dry etching using a Cl 2 -based etching gas or F-based etching gas or multi-stage dry etching using a combination thereof.
【００５９】蓄積容量領域では、先に形成した蓄積容量
ライン２と、今回形成したゲート絶縁層、半導体層、電
極金属層の積層により、蓄積容量の一部が形成される。In the storage capacitor region, a part of the storage capacitor is formed by the stack of the storage capacitor line 2 formed earlier and the gate insulating layer, semiconductor layer, and electrode metal layer formed this time.
【００６０】次に、積層パターンを覆って透明電極であ
るＩＴＯ層２７をスパッタリングで形成する。ＩＴＯ層
２７は、たとえば厚さ８０ｎｍである。ＩＴＯ層２７の
上にレジストパターンを形成し、ＩＴＯ層２７、ソース
／ドレイン電極用金属層２６、半導体コンタクト層２５
をエッチング除去する。Next, an ITO layer 27 as a transparent electrode is formed by sputtering so as to cover the laminated pattern. ITO layer 27 has a thickness of, for example, 80 nm. A resist pattern is formed on the ITO layer 27, and the ITO layer 27, the source / drain electrode metal layer 26, and the semiconductor contact layer 25 are formed.
Is removed by etching.
【００６１】図４は、このＩＴＯ層２６およびその下の
ソース／ドレイン電極層、半導体コンタクト層２５のエ
ッチングを終了した状態の基板の平面構造を示す。ＩＴ
Ｏ層２７は、薄膜トランジスタＴＦＴのソース領域を含
み画素電極を形成する部分４、薄膜トランジスタのドレ
イン領域および接続端子部分を含むドレインラインを形
成する部分５、ゲートラインの接続端子部分６に形成さ
れている。FIG. 4 shows the plan structure of the substrate after the etching of the ITO layer 26, the underlying source / drain electrode layers, and the semiconductor contact layer 25 has been completed. IT
The O layer 27 is formed on a portion 4 including a source region of the thin film transistor TFT and forming a pixel electrode, a portion 5 forming a drain line including a drain region and a connection terminal portion of the thin film transistor, and a connection terminal portion 6 of a gate line. .
【００６２】なお、ＩＴＯ層２７に覆われず、先の積層
が形成されていたゲートライン上、蓄積容量ライン上の
領域は、表面からＩＴＯ層２７、ソース／ドレイン電極
金属層２６、半導体コンタクト層２５がエッチングによ
り除去され、半導体活性層２４が露出した状態となる。
ソース／ドレイン電極間にはチャネルのみが残る。蓄積
容量の領域では、ストライプ状積層領域上をＩＴＯ層が
覆う。The regions on the gate line and the storage capacitor line, which were not covered with the ITO layer 27 and on which the previous lamination was formed, are located on the ITO layer 27, the source / drain electrode metal layer 26, the semiconductor contact layer 25 is removed by etching, and semiconductor active layer 24 is exposed.
Only the channel remains between the source / drain electrodes. In the region of the storage capacitor, the ITO layer covers the stripe-shaped laminated region.
【００６３】図６（Ａ３）は、薄膜トランジスタ部分の
断面構造を示す。ＩＴＯ層２７は、ソース領域、ドレイ
ン領域を覆い、その間にギャップを形成している。この
ギャップ領域においては、ソース／ドレイン電極金属層
２６および半導体コンタクト層２５が除去され、半導体
活性層２４から形成されたチャネル領域２４’が形成さ
れている。FIG. 6A3 shows a sectional structure of a thin film transistor portion. The ITO layer 27 covers the source region and the drain region, and forms a gap between them. In this gap region, the source / drain electrode metal layer 26 and the semiconductor contact layer 25 are removed, and a channel region 24 ′ formed from the semiconductor active layer 24 is formed.
【００６４】図６（Ｂ３）は、薄膜トランジスタ領域と
ドレインラインとの間の接続領域での断面構造を示す。
この領域においては、ゲートライン上のソース／ドレイ
ン金属層２６および半導体コンタクト層２５が除去さ
れ、半導体活性層２４’が露出している。その側部に
は、薄膜トランジスタのドレインをドレインラインに接
続するためのＩＴＯ層２７で覆われた部分が残り、その
下にソース／ドレイン金属層２６および半導体コンタク
ト層２５が残る。FIG. 6B3 shows a cross-sectional structure in a connection region between the thin film transistor region and the drain line.
In this region, the source / drain metal layer 26 and the semiconductor contact layer 25 on the gate line are removed, and the semiconductor active layer 24 'is exposed. On its side, a portion covered with an ITO layer 27 for connecting the drain of the thin film transistor to the drain line remains, and below it, the source / drain metal layer 26 and the semiconductor contact layer 25 remain.
【００６５】図７（Ｃ３）に示すように、ドレインライ
ンはＩＴＯ層２７によって覆われる。また、図８（Ｅ
３）に示すように、ゲートラインはゲート絶縁層２３に
よって覆われ、その上に半導体活性層２４’が残る。As shown in FIG. 7 (C 3), the drain line is covered with the ITO layer 27. FIG. 8 (E
As shown in 3), the gate line is covered by the gate insulating layer 23, and the semiconductor active layer 24 'remains thereon.
【００６６】図７（Ｄ３）に示すように、ドレインライ
ンの接続端子領域には、ガラス基板上に直接ＩＴＯ層２
７が形成される。また、図８（Ｆ３）に示すように、ゲ
ートラインの接続端子領域においては、Ａｌ層２２とＴ
ｉ２１の積層の上に、ＩＴＯ層２７が形成される。従っ
て、接続端子領域において最表面は共にＩＴＯ層とな
る。As shown in FIG. 7 (D 3), the ITO layer 2 is directly formed on the glass substrate in the connection terminal region of the drain line.
7 is formed. Further, as shown in FIG. 8 (F3), the Al layer 22 and the T
An ITO layer 27 is formed on the i21 stack. Therefore, the outermost surfaces in the connection terminal region are both ITO layers.
【００６７】図４の状態で薄膜トランジスタマトリクス
を動作させることもできるが、薄膜トランジスタ領域に
隣接するゲートライン、画素電極に隣接する蓄積容量ラ
イン上にも半導体活性層２４’が残っている。この半導
体活性層は、寄生ＴＦＴの原因となり、隣接するＴＦＴ
間のリーク電流の原因となる。また、フォトカレントの
原因となる。Although the thin film transistor matrix can be operated in the state shown in FIG. 4, the semiconductor active layer 24 'remains on the gate line adjacent to the thin film transistor region and the storage capacitor line adjacent to the pixel electrode. This semiconductor active layer causes a parasitic TFT, and the adjacent TFT
This causes a leak current between them. It also causes photocurrent.
【００６８】次に、基板全面上にＳｉＮ：Ｈで形成され
た絶縁保護層２８を厚さ約３００ｎｍプラズマＣＶＤに
より形成する。この絶縁保護層２８の上にレジスト層を
形成し、図５に示す薄膜トランジスタの両側のゲートラ
インを横断する領域７、９、画素電極と蓄積容量ライン
を横断する領域８、および接続端子領域１０、１１に開
口を有するレジストパターンを形成する。開口部を介し
て、絶縁保護層２８および半導体活性層２４’をエッチ
ングで除去する。その後、レジストパターンは除去す
る。Next, an insulating protective layer 28 made of SiN: H is formed on the entire surface of the substrate by plasma CVD with a thickness of about 300 nm. A resist layer is formed on the insulating protective layer 28, regions 7 and 9 crossing the gate lines on both sides of the thin film transistor shown in FIG. 5, a region 8 crossing the pixel electrode and the storage capacitor line, and a connection terminal region 10, A resist pattern having an opening at 11 is formed. The insulating protection layer 28 and the semiconductor active layer 24 'are removed by etching through the opening. After that, the resist pattern is removed.
【００６９】図５は、エッチングを終了した状態の基板
表面を示す。ＴＦＴ領域両側にゲートライン上の半導体
活性層を横断する開口７、９が形成され、この領域に存
在した半導体活性層２４’が除去される。又、接続端子
領域においては、開口１０、１１内に露出された、接続
端子上の絶縁保護層が除去される。FIG. 5 shows the substrate surface after etching has been completed. Openings 7, 9 are formed on both sides of the TFT region so as to cross the semiconductor active layer on the gate line, and the semiconductor active layer 24 'existing in this region is removed. In the connection terminal area, the insulating protective layer on the connection terminals, which is exposed in the openings 10 and 11, is removed.
【００７０】画素電極上の広い領域に開口部８が形成さ
れ、画素電極上の絶縁保護層が除去される。開口部８
は、蓄積容量ライン上の半導体活性層を横断する領域を
有し、この領域では絶縁保護層と半導体活性層とが除去
される。An opening 8 is formed in a wide area on the pixel electrode, and the insulating protective layer on the pixel electrode is removed. Opening 8
Has a region crossing the semiconductor active layer on the storage capacitor line, in which the insulating protective layer and the semiconductor active layer are removed.
【００７１】図６（Ａ４）は、ＴＦＴ領域の断面構造を
示す。チャネルを形成する半導体活性層２４’の表面が
絶縁保護層２８で覆われ、チャネルが保護される。ま
た、ＴＦＴと隣接する画素の透明電極との間にも絶縁保
護層２８が形成され、絶縁を確実なものとする。FIG. 6A4 shows the cross-sectional structure of the TFT region. The surface of the semiconductor active layer 24 'forming the channel is covered with the insulating protective layer 28, and the channel is protected. Further, an insulating protective layer 28 is formed between the TFT and the transparent electrode of the adjacent pixel to ensure insulation.
【００７２】図６（Ｂ４）および図８（Ｅ４）に示すよ
うに、ゲートライン上所定領域においては残留していた
半導体活性層２４’が除去され、寄生ＴＦＴによるリー
ク電流やフォトカレントの発生が防止される。蓄積ライ
ン上の領域も同様である。As shown in FIG. 6 (B 4) and FIG. 8 (E 4), the semiconductor active layer 24 ′ remaining in a predetermined region on the gate line is removed, and a leakage current and a photocurrent due to the parasitic TFT are generated. Is prevented. The same applies to the area on the accumulation line.
【００７３】図７（Ｃ４）に示すように、ドレインライ
ンは絶縁保護層２８で覆われる。図７（Ｄ４）、図８
（Ｆ４）に示すように、接続端子領域では絶縁保護層２
８に開口が設けられ、ＩＴＯ層２７が露出する。As shown in FIG. 7 (C 4), the drain line is covered with the insulating protection layer 28. FIG. 7 (D4), FIG.
As shown in (F4), the insulating protection layer 2
An opening is provided in 8 and the ITO layer 27 is exposed.
【００７４】このようにして、４枚のマスクを用い、薄
膜トランジスタマトリクスを製造することができる。走
査信号が供給されるゲートライン（走査ライン）は、第
１のレベルの配線層である金属層２１、２２で形成さ
れ、十分低抵抗にされる。信号が伝達するドレインライ
ン（信号ライン）は、第２レベルの配線層である低抵抗
の半導体コンタクト層およびソース／ドレイン電極用金
属層の積層を含み、やはり低抵抗にされる。As described above, a thin film transistor matrix can be manufactured using four masks. A gate line (scan line) to which a scan signal is supplied is formed of metal layers 21 and 22 that are first-level wiring layers, and has a sufficiently low resistance. Drain lines (signal lines) through which signals are transmitted include a low-resistance semiconductor contact layer, which is a second-level wiring layer, and a stack of metal layers for source / drain electrodes.
【００７５】隣接するＴＦＴ間のゲートライン上および
蓄積容量ライン上では、少なくとも一部半導体活性層が
除去されており、ＴＦＴ間の寄生ＴＦＴによるリーク電
流、フォトカレントの発生が防止される。接続端子領域
では、ＩＴＯを最表面とする接続端子が形成される。At least a portion of the semiconductor active layer is removed on the gate line between adjacent TFTs and on the storage capacitor line, thereby preventing leakage current and photocurrent caused by the parasitic TFT between the TFTs. In the connection terminal area, a connection terminal having ITO as the outermost surface is formed.
【００７６】ＩＴＯ層を形成するステップＳ５の状態で
は、図４等に示すように、ゲートライン（第１レベル配
線層）の所望領域は露出した状態にすることができる。
従って、積層構造（第２レベル配線層）表面と、ゲート
ラインと同一配線層で形成した金属層（第１レベル配
線）とをＩＴＯ層によって電気的に接続することがで
き、層間接続を行うことができる。In the state of step S5 for forming the ITO layer, a desired region of the gate line (first level wiring layer) can be exposed as shown in FIG.
Therefore, the surface of the laminated structure (second level wiring layer) and the metal layer (first level wiring) formed of the same wiring layer as the gate line can be electrically connected by the ITO layer, and interlayer connection can be performed. Can be.
【００７７】図９は、薄膜トランジスタマトリクスの製
造工程により、ＩＴＯ層を利用して形成することのでき
る他の回路素子を示す等価回路図である。FIG. 9 is an equivalent circuit diagram showing another circuit element that can be formed by utilizing an ITO layer in the process of manufacturing a thin film transistor matrix.
【００７８】図９（Ａ）は、ゲートラインと同一の金属
層で形成されたゲートラインＧＬの束ね配線３１と、ド
レインラインと同一の積層で形成したドレインラインＤ
Ｌの束ね配線３２とをＩＴＯで形成した抵抗Ｒで接続す
る回路を示す。このような抵抗Ｒを束ね配線３１、３２
と共に形成すれば、層間の短絡状態等を容易に検出すこ
とができる。FIG. 9A shows a bundled wiring 31 of a gate line GL formed of the same metal layer as a gate line, and a drain line D formed of the same layer as a drain line.
5 shows a circuit for connecting the L bundle wiring 32 with a resistor R formed of ITO. Such resistors R are bundled and the wirings 31, 32
If formed together, a short-circuit state between layers and the like can be easily detected.
【００７９】例えば、抵抗Ｒの抵抗値を数１００ｋΩに
設定し、ゲートラインＧＬとドレインラインＤＬ間の抵
抗を測定する。層間短絡が無い場合には、数１００ｋΩ
の抵抗Ｒのみが検出される。層間短絡がある場合には、
抵抗Ｒよりも著しく低い抵抗値が検出される。For example, the resistance value of the resistor R is set to several 100 kΩ, and the resistance between the gate line GL and the drain line DL is measured. When there is no interlayer short circuit, several hundred kΩ
Is detected only. If there is an interlayer short circuit,
A resistance value significantly lower than the resistance R is detected.
【００８０】図９（Ｂ）は、トランジスタＴｒ１とＴｒ
２との抱き合わせ回路を示す。トランジスタＴＲ１のソ
ース／ドレイン電極がトランジスタＴｒ２のゲート電極
に接続され、トランジスタＴｒ１のゲート電極がトラン
ジスタＴｒ２のソース／ドレイン電極に接続されてい
る。また、トランジスタＴｒ１のゲートとソース／ドレ
イン間も接続され、トランジスタＴｒ２のゲートとソー
ス／ドレイン間も接続されている。FIG. 9B shows the relationship between the transistors Tr1 and Tr
2 shows a tying circuit with No. 2. The source / drain electrodes of the transistor TR1 are connected to the gate electrode of the transistor Tr2, and the gate electrode of the transistor Tr1 is connected to the source / drain electrodes of the transistor Tr2. The gate and the source / drain of the transistor Tr1 are also connected, and the gate and the source / drain of the transistor Tr2 are also connected.
【００８１】これらの配線は、上述のＩＴＯ層により形
成することができる。トランジスタＴｒ１、Ｔｒ２は、
スイッチング素子ＴＦＴと同一の工程で作成することが
できる。These wirings can be formed by the above-mentioned ITO layer. The transistors Tr1 and Tr2 are
The switching element can be formed in the same process as the TFT.
【００８２】このトランジスタの抱き合わせ回路は、図
９（Ａ）の抵抗Ｒの代わりに用いることができる。配線
３１と３２間の電位差の絶対値が一定値以上になった場
合に電流を流す。従って、このトランジスタの抱き合わ
せ回路により、ゲートライン、ドレインライン間の短絡
を検出することができる。This transistor tying circuit can be used in place of the resistor R shown in FIG. A current is supplied when the absolute value of the potential difference between the wirings 31 and 32 becomes equal to or greater than a certain value. Therefore, a short circuit between the gate line and the drain line can be detected by the tying circuit of the transistors.
【００８３】なお、図９に示した回路の他、種々の回路
を表示領域外に形成したＴＦＴと層間接続が可能なＩＴ
Ｏ層を用いて形成することができることは当業者に自明
であろう。Note that, in addition to the circuit shown in FIG. 9, various circuits can be formed outside the display region with the TFT capable of interlayer connection with the IT.
It will be obvious to those skilled in the art that it can be formed using an O layer.
【００８４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、ゲ
ートライン、ドレインラインの接続端子を共にＩＴＯ単
層で形成することもできる。また、接続端子を共に下層
導電層とその上に形成されたＩＴＯ層の積層で形成する
こともできる。The present invention has been described in connection with the preferred embodiments.
The present invention is not limited to these. For example, both the connection terminals of the gate line and the drain line can be formed of a single ITO layer. Further, both connection terminals can be formed by laminating a lower conductive layer and an ITO layer formed thereon.
【００８５】薄膜トランジスタがゲートラインを横断し
て形成される構成を示したが、ゲートラインからゲート
電極が分岐し、この分岐したゲート電極を跨がるように
薄膜トランジスタを形成することもできる。その他種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。Although the structure in which the thin film transistor is formed across the gate line has been described, the thin film transistor may be formed so that the gate electrode branches off from the gate line and straddles the branched gate electrode. It will be apparent to those skilled in the art that various other modifications, improvements, and combinations are possible.
【００８６】[0086]
【発明の効果】以上説明したように、本発明によれば、
高性能の薄膜トランジスタマトリクスを簡略化した工程
で製造することができる。As described above, according to the present invention,
A high-performance thin film transistor matrix can be manufactured by a simplified process.
【００８７】配線層の層間接続が可能なため、種々の回
路素子を形成することができる。Since the wiring layers can be connected to each other, various circuit elements can be formed.
【図１】本発明の基本的実施例を示す基板の平面図およ
びフローチャートである。FIG. 1 is a plan view and a flowchart of a substrate showing a basic embodiment of the present invention.
【図２】本発明の実施例による薄膜トランジスタマトリ
クスの製造方法を説明するための基板の平面図である。FIG. 2 is a plan view of a substrate for explaining a method of manufacturing a thin film transistor matrix according to an embodiment of the present invention.
【図３】本発明の実施例による薄膜トランジスタマトリ
クスの製造方法を説明するための基板の平面図である。FIG. 3 is a plan view of a substrate for explaining a method of manufacturing a thin film transistor matrix according to an embodiment of the present invention.
【図４】本発明の実施例による薄膜トランジスタマトリ
クスの製造方法を説明するための基板の平面図である。FIG. 4 is a plan view of a substrate for explaining a method of manufacturing a thin film transistor matrix according to an embodiment of the present invention.
【図５】本発明の実施例による薄膜トランジスタマトリ
クスの製造方法を説明するための基板の平面図である。FIG. 5 is a plan view of a substrate for explaining a method of manufacturing a thin film transistor matrix according to an embodiment of the present invention.
【図６】本発明の実施例による薄膜トランジスタマトリ
クスの製造方法を説明するための基板の断面図である。FIG. 6 is a cross-sectional view of a substrate for explaining a method of manufacturing a thin film transistor matrix according to an embodiment of the present invention.
【図７】本発明の実施例による薄膜トランジスタマトリ
クスの製造方法を説明するための基板の断面図である。FIG. 7 is a cross-sectional view of a substrate for describing a method of manufacturing a thin film transistor matrix according to an embodiment of the present invention.
【図８】本発明の実施例による薄膜トランジスタマトリ
クスの製造方法を説明するための基板の断面図である。FIG. 8 is a cross-sectional view of a substrate for explaining a method of manufacturing a thin film transistor matrix according to an embodiment of the present invention.
【図９】本発明の実施例により製造することのできる他
の回路要素の例を示す等価回路図である。FIG. 9 is an equivalent circuit diagram showing an example of another circuit element that can be manufactured according to the embodiment of the present invention.
ＳＵＢ 基板 ＤＬ ドレインライン ＧＬ ゲートライン ＧＩ ゲート絶縁層 ＤＰ ドレインラインの接続端子 ＧＰ ゲートラインの接続端子 ＰＸ 画素電極 Ｓ ソース領域 Ｄ ドレイン領域 ＣＨ チャネル ２１ Ｔｉ層 ２２ Ａｌ層 ２３ ゲート絶縁層（ＳｉＮ：Ｈ）層 ２４ 半導体活性層（ａ−Ｓｉ層） ２５ 半導体コンタクト層（ｎ+ 型ａ−Ｓｉ層） ２６ ソース／ドレイン電極用金属層 ２７ ＩＴＯ層 ２８ 絶縁保護層SUB substrate DL Drain line GL Gate line GI Gate insulating layer DP Drain line connection terminal GP Gate line connection terminal PX Pixel electrode S Source region D Drain region CH channel 21 Ti layer 22 Al layer 23 Gate insulating layer (SiN: H) Layer 24 Semiconductor active layer (a-Si layer) 25 Semiconductor contact layer (n + type a-Si layer) 26 Metal layer for source / drain electrode 27 ITO layer 28 Insulation protection layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 廣田 四郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 間島 庭司 鳥取県米子市石州府字大塚ノ弐650番地 株式会社米子富士通内 (72)発明者 助則 英智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H092 GA42 HA28 JA26 JA33 JA35 JA39 JA40 JA43 JB57 JB69 KA05 KA12 KA18 KB24 MA05 MA08 MA17 MA27 MA37 NA14 NA27 PA02 5C094 AA21 AA43 BA03 BA43 DB01 DB04 EA04 GB01 5F110 BB01 CC07 DD02 EE04 EE06 EE14 EE44 FF03 GG02 GG13 GG15 GG24 GG45 HK03 HK04 HK09 HK14 HK16 HK22 HK25 HK33 HK35 NN02 NN24 NN35 NN72 QQ04 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Shiro Hirota 4-1-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Nashiba Majima Otsuka No.2650, Otsuka-fu, Yonago-shi, Tottori Prefecture Address Yonago Fujitsu Co., Ltd. (72) Inventor's assistant Eichi 4-1-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture F-term within Fujitsu Co., Ltd. (reference) 2H092 GA42 HA28 JA26 JA33 JA35 JA39 JA40 JA43 JB57 JB69 KA05 KA12 KA18 KB24 MA05 MA08 MA17 MA27 MA37 NA14 NA27 PA02 5C094 AA21 AA43 BA03 BA43 DB01 DB04 EA04 GB01 5F110 BB01 CC07 DD02 EE04 EE06 EE14 EE44 FF03 GG02 GG13 GG15 GG24 GG45 HK45 HK04 HK09 HK04 HK09 HK14 HK09
Claims (9)
成され、少なくともゲート電極、接続端子を含む複数の
ゲートラインを形成する工程と、 （ｂ）ゲート絶縁層、半導体層、第２の金属層をこの順
序で含む積層を、前記複数のゲートラインを覆って、前
記絶縁基板上に成膜する工程と、 （ｃ）前記接続端子以外の前記複数のゲートラインと、
前記複数のゲートラインと交差する複数のドレインライ
ンと、前記複数のゲートラインと前記複数のドレインラ
インとの交点の各々の近傍に配置され、前記ドレインラ
インに接続され、前記ゲート電極を跨ぐ薄膜トランジス
タ領域とを含むパターンに前記積層をパターニングする
工程と、 （ｄ）前記複数のドレインライン、ドレインラインの接
続端子、前記ドレインラインに接続された前記薄膜トラ
ンジスタのドレイン領域、前記薄膜トランジスタのソー
ス領域、前記ソース領域に接続された画素電極を含む形
状に透明導電層を形成する工程と、 （ｅ）前記透明導電層のパターニング時のマスクを用い
て前記第２の金属層をエッチングする工程とを含む薄膜
トランジスタマトリクスの製造方法。1. A step of: (a) forming a plurality of gate lines formed of a first metal layer on an insulating substrate and including at least a gate electrode and a connection terminal; (b) a gate insulating layer, a semiconductor layer, Forming a stack including the second metal layer in this order on the insulating substrate so as to cover the plurality of gate lines; and (c) the plurality of gate lines other than the connection terminals;
A plurality of drain lines intersecting with the plurality of gate lines, and a thin film transistor region disposed near each of intersections of the plurality of gate lines and the plurality of drain lines, connected to the drain lines, and straddling the gate electrode. Patterning the stack into a pattern comprising: (d) the plurality of drain lines, a connection terminal of the drain line, a drain region of the thin film transistor connected to the drain line, a source region of the thin film transistor, and the source region Forming a transparent conductive layer in a shape including a pixel electrode connected to the substrate; and (e) etching the second metal layer using a mask for patterning the transparent conductive layer. Production method.
の接続端子、ドレインラインの接続端子を露出する開口
部を有する絶縁保護層を形成する工程を含む請求項１記
載の薄膜トランジスタマトリクスの製造方法。2. The method according to claim 1, further comprising the step of: (f) forming an insulating protective layer having an opening exposing at least a connection terminal of the gate line and a connection terminal of the drain line.
タ領域および前記ドレインライン以外の領域で、かつ各
薄膜トランジスタに対応してゲートラインを横断する開
口を有し、さらに、 （ｇ）前記開口内に露出した前記半導体層をエッチング
する工程を含む請求項２記載の薄膜トランジスタの製造
方法。3. The insulating protective layer has an opening in a region other than the thin film transistor region and the drain line and across a gate line corresponding to each thin film transistor, and (g) exposed in the opening. 3. The method according to claim 2, further comprising the step of etching the semiconductor layer.
口を有する請求項３記載の薄膜トランジスタの製造方
法。4. The method according to claim 3, wherein the insulating protective layer has an opening also on the pixel electrode.
補助容量ラインも形成し、前記工程（ｃ）が補助容量ラ
インも含むパターンに前記積層をパターニングし、前記
工程（ｆ）が画素電極および画素電極外の蓄積容量ライ
ンを露出する開口部も有する絶縁保護層を形成する請求
項４に記載の薄膜トランジスタの製造方法。5. The step (a) also forms an auxiliary capacitance line including an auxiliary capacitance at the same time, the step (c) patterns the stack into a pattern also including the auxiliary capacitance line, and the step (f) performs a pixel electrode 5. The method for manufacturing a thin film transistor according to claim 4, wherein an insulating protective layer having an opening exposing a storage capacitor line outside the pixel electrode is formed.
属層との間に配置されたコンタクト用低抵抗半導体層を
含み、前記工程（ｅ）が前記コンタクト用低抵抗半導体
層もエッチングする請求項１〜５のいずれかに記載の薄
膜トランジスタの製造方法。6. The low-resistance semiconductor layer for contact disposed between the semiconductor layer and the second metal layer, wherein the step (e) also etches the low-resistance semiconductor layer for contact. A method for manufacturing the thin film transistor according to claim 1.
ラインの接続端子も含むパターンに前記積層をパターニ
ングする請求項１〜６のいずれかに記載の薄膜トランジ
スタの製造方法。7. The method of manufacturing a thin film transistor according to claim 1, wherein said step (c) patterns said stack into a pattern including connection terminals of said plurality of drain lines.
成され、少なくともゲート電極を含む複数のゲートライ
ンを形成する工程と、 （ｂ）ゲート絶縁層、半導体層、第２の金属層の積層
を、前記複数のゲートラインを覆って、前記絶縁基板上
に成膜する工程と、 （ｃ）前記複数のゲートラインと交差する複数のドレイ
ンラインと、前記複数のゲートラインと前記複数のドレ
インラインとの交点の各々の近傍に配置され、前記ドレ
インラインに接続され、前記ゲート電極を跨ぐ薄膜トラ
ンジスタ領域とを含むパターンに前記積層をパターニン
グする工程と、 （ｄ）前記複数のドレインライン、ドレインラインの接
続端子、前記ドレインラインに接続された前記薄膜トラ
ンジスタのドレイン領域、前記薄膜トランジスタのソー
ス領域、前記ソース領域に接続された画素電極、ゲート
ラインの接続端子を含む形状に透明導電層を形成する工
程と、 （ｅ）前記透明導電層のパターニング時のマスクを用い
て前記第２の金属層をエッチングする工程とを含む薄膜
トランジスタマトリクスの製造方法。8. A step of: (a) forming a plurality of gate lines formed of a first metal layer on an insulating substrate and including at least a gate electrode; and (b) forming a gate insulating layer, a semiconductor layer, and a second gate line. Forming a stack of metal layers on the insulating substrate, covering the plurality of gate lines; and (c) forming a plurality of drain lines intersecting the plurality of gate lines; Patterning the stack into a pattern disposed near each of the intersections with the plurality of drain lines, connected to the drain lines, and including a thin film transistor region straddling the gate electrode; and (d) the plurality of drain lines. A connection terminal of a drain line; a drain region of the thin film transistor connected to the drain line; a source region of the thin film transistor; Forming a transparent conductive layer in a shape including a pixel electrode connected to a source region and a connection terminal of a gate line; and (e) etching the second metal layer using a mask for patterning the transparent conductive layer. And a method of manufacturing a thin film transistor matrix.
査ラインとこれらに交差する複数の信号ラインと各交差
部に設けられた薄膜トランジスタと画素電極とを有し、
薄膜トランジスタのゲート電極が走査ラインに接続さ
れ、ドレイン電極が信号ラインに接続され、ソース電極
が画素電極に接続された薄膜トランジスタマトリクスに
おいて、 前記薄膜トランジスタおよびドレインラインが、絶縁層
と、半導体活性層と、金属層と、透明導電層とを含む積
層を含み、 少なくとも前記ドレインラインの端部最表面は透明導電
層で形成されている薄膜トランジスタマトリクス。9. A transparent insulating substrate having at least a plurality of scanning lines, a plurality of signal lines intersecting the plurality of scanning lines, a thin film transistor provided at each intersection, and a pixel electrode,
In a thin film transistor matrix in which a gate electrode of the thin film transistor is connected to a scan line, a drain electrode is connected to a signal line, and a source electrode is connected to a pixel electrode, the thin film transistor and the drain line are formed of an insulating layer, a semiconductor active layer, and a metal. A thin film transistor matrix, comprising: a stack including a layer and a transparent conductive layer, wherein at least the outermost end portion of the drain line is formed of a transparent conductive layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371424A JP2000194012A (en) | 1998-12-25 | 1998-12-25 | Production of thin-film transistor matrix and thin-film transistor matrix |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371424A JP2000194012A (en) | 1998-12-25 | 1998-12-25 | Production of thin-film transistor matrix and thin-film transistor matrix |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000194012A true JP2000194012A (en) | 2000-07-14 |
Family
ID=18498696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10371424A Pending JP2000194012A (en) | 1998-12-25 | 1998-12-25 | Production of thin-film transistor matrix and thin-film transistor matrix |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000194012A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002202527A (en) * | 2000-12-28 | 2002-07-19 | Nec Corp | Active matrix type liquid crystal display device |
| JP2006148050A (en) * | 2004-10-21 | 2006-06-08 | Seiko Epson Corp | Thin film transistor, electro-optical device and electronic equipment |
| US7501652B2 (en) | 2002-09-09 | 2009-03-10 | Chunghwa Picture Tubes, Ltd. | Thin film transistor structure and manufacturing method thereof |
| WO2013047334A1 (en) * | 2011-09-30 | 2013-04-04 | シャープ株式会社 | Electronic component and electronic device provided with same |
| JP2014149410A (en) * | 2013-02-01 | 2014-08-21 | Mitsubishi Electric Corp | Thin film transistor array substrate and method for manufacturing the same |
| WO2023216297A1 (en) * | 2022-05-11 | 2023-11-16 | 惠州华星光电显示有限公司 | Display panel and manufacturing method therefor |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165059A (en) * | 1991-12-13 | 1993-06-29 | Casio Comput Co Ltd | Manufacture of thin film transistor |
| JPH06230425A (en) * | 1993-02-03 | 1994-08-19 | Sanyo Electric Co Ltd | Liquid crystal display device and its production |
| JPH0713195A (en) * | 1993-06-17 | 1995-01-17 | Hitachi Ltd | Liquid crystal display substrate |
| JPH0887033A (en) * | 1994-09-16 | 1996-04-02 | Toshiba Corp | Production of active matrix display |
| JPH0954342A (en) * | 1995-08-11 | 1997-02-25 | Nec Corp | Active matrix type liquid crystal display panel and its production |
| JPH09152626A (en) * | 1995-11-29 | 1997-06-10 | Kyocera Corp | Liquid crystal display device and its production |
| JPH09236827A (en) * | 1995-12-29 | 1997-09-09 | Samsung Electron Co Ltd | Thin film transistor substrate for liquid crystal display device and its production |
| JPH1048651A (en) * | 1996-07-31 | 1998-02-20 | Furontetsuku:Kk | Thin-film transistor type liquid crystal display device |
| JP2000111958A (en) * | 1998-10-01 | 2000-04-21 | Samsung Electronics Co Ltd | Preparation of thin film transistor substrate for liquid crystal display device using 4 mask plates and thin film transistor substrate for liquid crystal display device |
-
1998
- 1998-12-25 JP JP10371424A patent/JP2000194012A/en active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165059A (en) * | 1991-12-13 | 1993-06-29 | Casio Comput Co Ltd | Manufacture of thin film transistor |
| JPH06230425A (en) * | 1993-02-03 | 1994-08-19 | Sanyo Electric Co Ltd | Liquid crystal display device and its production |
| JPH0713195A (en) * | 1993-06-17 | 1995-01-17 | Hitachi Ltd | Liquid crystal display substrate |
| JPH0887033A (en) * | 1994-09-16 | 1996-04-02 | Toshiba Corp | Production of active matrix display |
| JPH0954342A (en) * | 1995-08-11 | 1997-02-25 | Nec Corp | Active matrix type liquid crystal display panel and its production |
| JPH09152626A (en) * | 1995-11-29 | 1997-06-10 | Kyocera Corp | Liquid crystal display device and its production |
| JPH09236827A (en) * | 1995-12-29 | 1997-09-09 | Samsung Electron Co Ltd | Thin film transistor substrate for liquid crystal display device and its production |
| JPH1048651A (en) * | 1996-07-31 | 1998-02-20 | Furontetsuku:Kk | Thin-film transistor type liquid crystal display device |
| JP2000111958A (en) * | 1998-10-01 | 2000-04-21 | Samsung Electronics Co Ltd | Preparation of thin film transistor substrate for liquid crystal display device using 4 mask plates and thin film transistor substrate for liquid crystal display device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002202527A (en) * | 2000-12-28 | 2002-07-19 | Nec Corp | Active matrix type liquid crystal display device |
| US7501652B2 (en) | 2002-09-09 | 2009-03-10 | Chunghwa Picture Tubes, Ltd. | Thin film transistor structure and manufacturing method thereof |
| JP2006148050A (en) * | 2004-10-21 | 2006-06-08 | Seiko Epson Corp | Thin film transistor, electro-optical device and electronic equipment |
| WO2013047334A1 (en) * | 2011-09-30 | 2013-04-04 | シャープ株式会社 | Electronic component and electronic device provided with same |
| JP2014149410A (en) * | 2013-02-01 | 2014-08-21 | Mitsubishi Electric Corp | Thin film transistor array substrate and method for manufacturing the same |
| WO2023216297A1 (en) * | 2022-05-11 | 2023-11-16 | 惠州华星光电显示有限公司 | Display panel and manufacturing method therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100365478C (en) | Liquid crystal display and thin film transistor array panel therefor | |
| KR101414043B1 (en) | Thin film transistor substrate | |
| JP4897995B2 (en) | Thin film transistor substrate for liquid crystal display device | |
| US7880849B2 (en) | Display panel with TFT and gate line disposed between sub-electrodes of pixel electrode | |
| US20100133539A1 (en) | Thin-film transistor and method of manufacturing the same | |
| KR101515382B1 (en) | Thin film transistor display panel | |
| US10825840B2 (en) | Thin-film transistor panel | |
| US20060273316A1 (en) | Array substrate having enhanced aperture ratio, method of manufacturing the same and display apparatus having the same | |
| KR20080042294A (en) | Liquid crystal display associated with touch panel | |
| JP2008107849A (en) | Liquid crystal display device and its manufacturing method | |
| KR20080015696A (en) | Liquid crystal display | |
| JP4703258B2 (en) | Thin film transistor substrate and liquid crystal display panel | |
| US20070001170A1 (en) | Thin film transistor substrate and fabricating method thereof | |
| KR20070020675A (en) | Liquid crystal display | |
| JP2005175381A (en) | Semiconductor device, array substrate, and its manufacturing method | |
| JP2000194012A (en) | Production of thin-film transistor matrix and thin-film transistor matrix | |
| KR20080073573A (en) | Liquid crystal panel and manufacturing method thereof | |
| KR20070109162A (en) | Thin film transistor substrate and method of manufacturig the same | |
| WO2012073942A1 (en) | Semiconductor device and method for producing same | |
| KR20020011574A (en) | array panel for liquid crystal display and fabricating method of the same | |
| KR20010050708A (en) | Thin film transistor for liquid crystal display | |
| JPH10133234A (en) | Liquid crystal display device | |
| KR101969567B1 (en) | Thin Film Transistor Substrate Having Metal Oxide Semiconductor and Manufacturing Method Thereof | |
| JP2000029071A (en) | Array substrate for display device and its production | |
| KR20130064262A (en) | Thin film transistor substrate and method of fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090407 |