JPH0950268A - Display system - Google Patents
Display systemInfo
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- JPH0950268A JPH0950268A JP7221060A JP22106095A JPH0950268A JP H0950268 A JPH0950268 A JP H0950268A JP 7221060 A JP7221060 A JP 7221060A JP 22106095 A JP22106095 A JP 22106095A JP H0950268 A JPH0950268 A JP H0950268A
- Authority
- JP
- Japan
- Prior art keywords
- output
- display
- circuit
- signal
- initialization
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- Pending
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- Liquid Crystal Display Device Control (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、コンピュータの表
示装置やワードプロセッサの表示装置など、各種電子装
置の表示装置として使用される表示システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display system used as a display device of various electronic devices such as a display device of a computer and a display device of a word processor.
【０００２】[0002]
【従来の技術】コンピュータやワードプロセッサなどの
出力装置として使用される表示システムでは、表示のち
らつきを防止するため、従来、種々の技術が提案されて
いる。例えば、特開平０４−２１６５９２号公報に開示
されている「表示制御装置」では、表示制御装置の駆動
電圧が低下しても、ＬＣＤ表示装置に表示されるグラフ
ィックと、キャラクタとを合成した画面がちらつかない
ようにする。また、特開平０１−２７３０９４号で開示
されている「ＬＣＤ階調表示制御装置」では、特定数以
上の奇数フレームを同期として、フレームレートモジュ
レーションを行なうことにより、表示特性が低下しない
ようにする。2. Description of the Related Art In a display system used as an output device such as a computer or a word processor, various techniques have been conventionally proposed in order to prevent display flicker. For example, in the “display control device” disclosed in Japanese Patent Laid-Open No. 04-216592, even if the drive voltage of the display control device is lowered, a screen in which a graphic displayed on the LCD display device and a character are combined is displayed. Avoid flicker. Further, in the "LCD gradation display control device" disclosed in Japanese Patent Laid-Open No. 01-273094, the frame rate modulation is performed by synchronizing odd frames of a specific number or more to prevent the display characteristics from being deteriorated.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、これら
の各表示制御装置をも含む、一般的な表示制御装置で
は、次に述べるような問題があった。すなわち、通常の
表示システムは、図４に示す如くタイミングコントロー
ラ１０１からＶＲＡＭアドレスデータＭＡと、ラスタア
ドレスデータＲＡとを出力して、フレームバッファ１０
２に格納されている各キャラクタに対応するフォントデ
ータを指定して、文字発生器１０３から前記フォントデ
ータをラスタ単位で出力させ、文字データＭＤとしてこ
れを取り込む。そして、タイミングコントローラ１０１
によって、前記文字データＭＤから表示データＬＵ０−
３、ＬＤ０−３を生成し、これをＬＣＤモジュール１０
４のカラムドライバ１０５に供給しながら、走査信号Ｆ
ＬＭと、走査信号Ｍと、走査信号ＣＬ１と、走査信号Ｃ
Ｌ２とを生成して、これらを前記カラムドライバ１０５
と、コモンドライバ１０６とに供給し、ＬＣＤモジュー
ル１０４を構成するＬＣＤパネル１０７上に、前記フレ
ームバッファ１０２に格納されている各フレームの内容
を表示させる。However, the general display control device including each of these display control devices has the following problems. That is, the normal display system outputs the VRAM address data MA and the raster address data RA from the timing controller 101 as shown in FIG.
The font data corresponding to each character stored in 2 is designated, the font data is output from the character generator 103 in raster units, and this is taken in as character data MD. Then, the timing controller 101
To display data LU0− from the character data MD
3, LD0-3 are generated, and the LCD module 10
Scan signal F while supplying to the column driver 105 of No. 4
LM, scan signal M, scan signal CL1, and scan signal C
L2 and L2, and generate them in the column driver 105
To the common driver 106, and the contents of each frame stored in the frame buffer 102 are displayed on the LCD panel 107 which constitutes the LCD module 104.
【０００４】この場合、前記タイミングコントローラ１
０１内のＦＬＭ信号発生回路では、図５に示す如くシス
テムリセットを行なってシステムを立ち上げる際、オア
ゲート回路１１０を介して入力されるリセット信号でリ
セットされ、以後走査信号ＣＬ１が入力される毎に、カ
ウントアップするカウンタ回路１１１から出力されるカ
ウント値が指定された値になる毎に、コンパレータ回路
１１２によって前記カウンタ回路１１１から出力される
カウント値と、ラッチ回路１１３に設定されている表示
デューティの値との一致が検出されて、アンドゲート回
路１１４からリセット信号が出力され、前記カウンタ回
路１１１がリセットされる。このとき、反転入力型のア
ンドゲート回路１１５でこれが検出されて、アンドゲー
ト回路１１６、２つのＤ型フリップフロップ回路１１
７、１１８によって構成される組み合わせ回路により走
査信号ＦＬＭが生成され、これが前記ＬＣＤモジュール
１０４に供給される。In this case, the timing controller 1
The FLM signal generation circuit in 01 is reset by the reset signal input through the OR gate circuit 110 when the system is reset and the system is started up as shown in FIG. 5, and thereafter, every time the scanning signal CL1 is input. , The count value output from the counter circuit 111 by the comparator circuit 112 and the display duty set in the latch circuit 113 each time the count value output from the counter circuit 111 that counts up reaches a specified value. When a match with the value is detected, a reset signal is output from the AND gate circuit 114, and the counter circuit 111 is reset. At this time, the inverting input type AND gate circuit 115 detects this, and the AND gate circuit 116 and the two D-type flip-flop circuits 11 are detected.
The scanning signal FLM is generated by the combinational circuit constituted by 7, 118 and is supplied to the LCD module 104.
【０００５】このため、システムリセット時に、ＣＰＵ
回路によって前記タイミングコントローラ１０１に設け
られている大容量のメモリアクセス機能やスタートアド
レスレジスタ、表示デューティレジスタ、表示スタート
ラスタアドレスレジスタなどの各種レジスタなどの初期
化（イニシャライズ）を行なうとき、初期化処理が終了
する前に、前記ＦＬＭ信号発生回路から走査信号ＦＬＭ
が自動的に出力されて、ＬＣＤモジュール１０４を構成
するＬＣＤパネル１０７の画面が乱れてしまうという問
題があった。そこで、このような問題を解決する方法と
して、タイミングコントローラ１０１内のＦＬＭ信号発
生回路をシステムリセットするための専用リセット回路
と、タイミングコントローラ１０１内の他の回路をシス
テムリセットするための専用リセット回路とを設け、シ
ステムリセットを行なうとき、これら各専用リセット回
路によって、タイミングコントローラ１０１内に設けら
れた大容量のメモリアクセス機能やスタートアドレスレ
ジスタ、表示デューティレジスタ、表示スタートラスタ
アドレスレジスタなどの各種レジスタなどをイニシャラ
イズした後、ＦＬＭ信号発生回路をシステムリセットす
るようにすることも考えられる。Therefore, when the system is reset, the CPU
When the circuit performs initialization (initialization) of a large-capacity memory access function provided in the timing controller 101 and various registers such as a start address register, a display duty register, and a display start raster address register, the initialization process is performed. Before the end, the scanning signal FLM is output from the FLM signal generating circuit.
Is automatically output and the screen of the LCD panel 107 that constitutes the LCD module 104 is disturbed. Therefore, as a method for solving such a problem, a dedicated reset circuit for system resetting the FLM signal generating circuit in the timing controller 101 and a dedicated reset circuit for system resetting other circuits in the timing controller 101 are provided. When the system is reset, the dedicated reset circuits are used to operate various registers such as a large-capacity memory access function provided in the timing controller 101, a start address register, a display duty register, and a display start raster address register. It is also possible to reset the FLM signal generating circuit after the initialization.
【０００６】しかしながら、このようにすると、専用リ
セット回路を２つ用意しなければならず、その分だけ、
回路規模が大きくなってしまうとともに、制御線の本数
が増えて回路の占有面積が増大してしまうという問題が
あった。この点について、上述した特開平０４−２１６
５９２号公報で開示されている「表示制御装置」や特開
平０１−２７３０９４号で開示されている「ＬＣＤ階調
表示制御装置」では、何等、記載されていない。本発明
は上記の事情に鑑み、システムリセットを行なってシス
テムを立ち上げるとき、タイミングコントローラ内に設
けられているイニシャライズが必要な部分の初期化が完
了するまで、表示モジュール側の駆動を停止し、初期化
が完了した後、前記表示モジュールの駆動を開始し、こ
れによってリセット直後において、この表示モジュール
の画面が乱れないようにすることができる表示システム
を提供することを目的としている。However, in this case, two dedicated reset circuits must be prepared, and that much is required.
There has been a problem that the circuit scale becomes large and the number of control lines increases to increase the occupied area of the circuit. Regarding this point, the above-mentioned Japanese Patent Laid-Open No. 04-216
Nothing is described in the "display control device" disclosed in Japanese Patent No. 592 or the "LCD gradation display control device" disclosed in Japanese Patent Laid-Open No. 01-273094. In view of the above circumstances, the present invention, when the system is reset and the system is started up, stops the driving of the display module side until initialization of a portion required for initialization provided in the timing controller is completed, An object of the present invention is to provide a display system capable of starting driving of the display module after initialization is completed and thereby preventing the screen of the display module from being disturbed immediately after resetting.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、タイミングコントローラによって各種の
走査信号を生成して、これらの各走査信号とともに、表
示対象となる画像の内容を示す表示データを表示モジュ
ールに供給して画面表示させる表示システムにおいて、
前記タイミングコントローラのイニシャライズが終了す
るまで、前記タイミングコントローラで生成される走査
信号のうち、予め指定されている走査信号の出力を中止
し、前記タイミングコントローラのイニシャライズが終
了した後、出力を中止していた走査信号の出力を開始
し、これによって、イニシャライズ時における表示モジ
ュールの画面が乱れないようにすることを特徴としてい
る。In order to achieve the above object, the present invention generates various scanning signals by a timing controller and, together with these scanning signals, displays the contents of an image to be displayed. In the display system that supplies data to the display module and displays it on the screen,
Until the initialization of the timing controller is completed, the output of the scan signal specified in advance among the scanning signals generated by the timing controller is stopped, and the output is stopped after the initialization of the timing controller is completed. It is characterized in that the output of the scanning signal is started to prevent the screen of the display module from being disturbed at the time of initialization.
【０００８】[0008]
【発明の実施の形態】以下、本発明を図面に示した形態
例に基づいて詳細に説明する。図１は本発明による表示
システムの一形態例を示すブロック図である。この図に
示す表示システム１は、表示対象となるフレームの内容
が書き込まれ、入力されたＶＲＡＭアドレスデータＭＡ
に応じた番地に書き込まれているキャラクタデータを出
力するフレームバッファ２と、このフレームバッファ２
から出力されるキャラクタデータおよび入力されたラス
タアドレスデータＭＡに応じた文字データＭＤを出力す
る文字発生器３と、各種のレジスタ４やＦＬＭ’発生回
路５などを有し、ＣＰＵ回路（図示は省略する）などか
ら出力される制御信号に基づき、ＶＲＡＭアドレスデー
タＭＡやラスタアドレスデータＭＡを生成して、前記フ
レームバッファ２と、前記文字発生器３とを制御しなが
ら、文字データＭＤを取り込む処理、前記文字データＭ
Ｄに基づき、表示データＬＵ０−３、ＬＤ０−３を生成
する処理、走査信号ＦＬＭ’、走査信号Ｍ、走査信号Ｃ
Ｌ１、走査信号ＣＬ２を生成する処理などを行なうタイ
ミングコントローラ６と、このタイミングコントローラ
６から出力される走査信号ＦＬＭ’、走査信号Ｍ、走査
信号ＣＬ１、走査信号ＣＬ２に基づき、前記タイミング
コントローラ６から出力される表示データＬＵ０−３、
ＬＤ０−３を取り込んで、画像を表示するＬＣＤモジュ
ール７とを備えている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on an embodiment shown in the drawings. FIG. 1 is a block diagram showing an example of a form of a display system according to the present invention. In the display system 1 shown in this figure, the contents of the frame to be displayed are written and the input VRAM address data MA
A frame buffer 2 for outputting the character data written in the address corresponding to
A character generator 3 for outputting character data MD corresponding to the input character data and the input raster address data MA, various registers 4 and an FLM 'generation circuit 5, and a CPU circuit (not shown). Processing for generating the VRAM address data MA and the raster address data MA on the basis of the control signal output from the controller, etc. and controlling the frame buffer 2 and the character generator 3 to fetch the character data MD. The character data M
Processing for generating display data LU0-3, LD0-3 based on D, scanning signal FLM ′, scanning signal M, scanning signal C
A timing controller 6 for performing processing for generating L1 and a scanning signal CL2, and an output from the timing controller 6 based on the scanning signal FLM ′, the scanning signal M, the scanning signal CL1, and the scanning signal CL2 output from the timing controller 6. Display data LU0-3,
The LCD module 7 which takes in LD0-3 and displays an image is provided.
【０００９】そして、タイミングコントローラ６からＶ
ＲＡＭアドレスデータＭＡと、ラスタアドレスデータＲ
Ａとを出力して、フレームバッファ２に格納されている
各キャラクタデータに対応するフォントデータを指定し
て、これをラスタ単位で取り込み、表示データＬＵ０−
３、ＬＤ０−３を生成するとともに、走査信号ＦＬＭ’
と、走査信号Ｍと、走査信号ＣＬ１と、走査信号ＣＬ２
とを生成して、これらをＬＣＤモジュール７に供給し
て、このＬＣＤモジュール７上に、前記フレームバッフ
ァ２に格納されている各フレームの内容を表示させる。Then, from the timing controller 6 to V
RAM address data MA and raster address data R
A is output, font data corresponding to each character data stored in the frame buffer 2 is designated, this is fetched in raster units, and display data LU0-
3, LD0-3 are generated, and the scanning signal FLM 'is generated.
, Scan signal M, scan signal CL1, and scan signal CL2
Are generated and supplied to the LCD module 7, and the contents of each frame stored in the frame buffer 2 are displayed on the LCD module 7.
【００１０】この場合、前記ＬＣＤモジュール７は、前
記タイミングコントローラ６から出力される走査信号Ｆ
ＬＭ’、走査信号Ｍ、走査信号ＣＬ１に基づき、コモン
駆動電圧を生成するコモンドライバ８と、前記タイミン
グコントローラ６から出力される表示データＬＵ０−
３、ＬＤ０−３、走査信号ＦＬＭ’、走査信号Ｍ、走査
信号ＣＬ１、走査信号ＣＬ２に基づき、カラム駆動電圧
を生成するカラムドライバ９と、マトリックス状に配置
された複数の画素を持ち、前記コモンドライバ８から出
力されるコモン駆動電圧および前記カラムドライバ９か
ら出力されるカラム駆動電圧に基づき、前記各画素をオ
ン／オフさせて、画像を表示するＬＣＤパネル１０とを
備えている。In this case, the LCD module 7 has the scanning signal F output from the timing controller 6.
A common driver 8 that generates a common drive voltage based on LM ′, the scan signal M, and the scan signal CL1, and display data LU0− output from the timing controller 6.
3, LD0-3, a scan signal FLM ', a scan signal M, a scan signal CL1, and a scan signal CL2, and a column driver 9 for generating a column drive voltage, and a plurality of pixels arranged in a matrix. The LCD panel 10 displays an image by turning on / off each of the pixels based on a common drive voltage output from the driver 8 and a column drive voltage output from the column driver 9.
【００１１】そして、前記タイミングコントローラ６か
ら出力される各表示フレームの先頭ラインを示す走査信
号ＦＬＭ’と、前記ＬＣＤパネル１０を交流駆動するの
に必要な走査信号Ｍと、前記カラムドライバ９に表示デ
ータＬＵ０−３、ＬＤ０−３をラッチさせるのに必要な
走査信号ＣＬ１と、前記カラムドライバ９でラッチさせ
た表示データＬＵ０−３、ＬＤ０−３をシフトさせるの
に必要なシフトクロックとなる走査信号ＣＬ２とに基づ
き、前記タイミングコントローラ６から出力される表示
データＬＵ０−３、ＬＤ０−３を取り込んで、この表示
データＬＵ０−３、ＬＤ０−３で示される画像を画面表
示する。Then, the scanning signal FLM 'output from the timing controller 6 and indicating the head line of each display frame, the scanning signal M necessary for AC driving the LCD panel 10, and the display on the column driver 9 are displayed. Scan signal CL1 required for latching data LU0-3, LD0-3 and scan signal serving as a shift clock required for shifting display data LU0-3, LD0-3 latched by the column driver 9. Based on CL2, the display data LU0-3, LD0-3 output from the timing controller 6 is fetched, and the image represented by the display data LU0-3, LD0-3 is displayed on the screen.
【００１２】また、前記タイミングコントローラ６内に
あるＦＬＭ’発生回路５は、図２に示す如く入力された
各リセット信号ＲＥＳＥＴの論理和をとるオアゲート回
路１１と、このオアゲート回路１１からリセット信号が
出力される毎に、リセットされ、走査信号ＣＬ１が入力
される毎にカウントアップする８ビットのカウンタ回路
１２と、前記ＣＰＵ回路からライト信号ＷＲが出力され
たとき、このライト信号ＷＲとともに出力される、１フ
レーム中のライン数を示す表示デューティデータを取り
込んでラッチする８ビットのラッチ回路１３と、このラ
ッチ回路１３にラッチされている表示デューティデータ
の値と前記カウンタ回路１２から出力されるカウント結
果とを比較し、これらが一致しているとき、一致信号を
生成し、これをリセット信号として出力する８ビットの
コンパレータ回路１４と、走査信号ＣＬ１が入力されて
いるとき、前記コンパレータ回路１４から出力されるリ
セット信号を通過させて、前記オアゲート回路１１に供
給するアンドゲート回路１５とを備えている。Further, the FLM 'generation circuit 5 in the timing controller 6 outputs an OR gate circuit 11 which takes the logical sum of the reset signals RESET input as shown in FIG. 2 and a reset signal output from the OR gate circuit 11. When a write signal WR is output from the 8-bit counter circuit 12 that is reset each time the scan signal CL1 is input and the CPU circuit outputs the write signal WR, the write signal WR is output together with the write signal WR. An 8-bit latch circuit 13 for fetching and latching display duty data indicating the number of lines in one frame, a value of the display duty data latched by the latch circuit 13, and a count result output from the counter circuit 12 , And when they match, generate a match signal and reset it. 8-bit comparator circuit 14 which outputs as an input signal and an AND gate circuit 15 which supplies a reset signal output from the comparator circuit 14 to the OR gate circuit 11 when the scanning signal CL1 is input. It has and.
【００１３】さらに、このタイミングコントローラ６内
にあるＦＬＭ’発生回路５は、前記カウンタ回路１２か
ら出力されるカウント結果が“０”になる毎に、フレー
ム先頭信号を生成する反転入力型のアンドゲート回路１
６と、図３の（ｂ）に示す如く走査信号ＣＬ１が入力さ
れているとき、前記アンドゲート回路１６から出力され
るフレーム先頭信号を取込み、図３の（ｃ）に示す如く
走査信号ＦＬＭを生成するアンドゲート回路１７と、図
３の（ａ）に示す如くタイミングコントローラ６を動作
させるシステムクロック信号ＭＣＬＫおよび反転システ
ムクロック信号ＭＣＬＫに基づき、前記アンドゲート回
路１７から出力される走査信号ＦＬＭの出力タイミング
を調整する２つのＤ型フリップフロップ回路１８、１９
と、リセット信号ＲＥＳＥＴが入力されたとき、リセッ
トされ、前記ＣＰＵ回路が前記タイミングコントローラ
６に設けられている各レジスタ４などのイニシャライズ
が終了して、同期回路（図示は省略する）からライト信
号が出力されたとき、前記ＣＰＵ回路から出力されるイ
ニシャライズ終了信号をラッチするラッチ回路２０と、
このラッチ回路２０によってイニシャライズ終了信号が
ラッチされているとき、前記Ｄ型フリップフロップ１９
から出力される走査信号ＦＬＭを取込み、図３の（ｄ）
に示す如くＮフレーム目以降に、走査信号ＦＬＭ’を生
成するアンドゲート回路２１とを備えている。Further, the FLM 'generation circuit 5 in the timing controller 6 is an inverting input type AND gate which generates a frame head signal each time the count result output from the counter circuit 12 becomes "0". Circuit 1
6 and the scanning signal CL1 as shown in FIG. 3B, the frame head signal output from the AND gate circuit 16 is taken in and the scanning signal FLM is obtained as shown in FIG. Output of the scanning signal FLM output from the AND gate circuit 17 based on the generated AND gate circuit 17 and the system clock signal MCLK and the inverted system clock signal MCLK for operating the timing controller 6 as shown in FIG. Two D-type flip-flop circuits 18 and 19 for adjusting timing
When the reset signal RESET is input, the reset signal is reset, the CPU circuit completes initialization of the registers 4 and the like provided in the timing controller 6, and a write signal is output from a synchronization circuit (not shown). A latch circuit 20 for latching an initialization end signal output from the CPU circuit when output,
When the latch circuit 20 latches the initialization end signal, the D-type flip-flop 19
(D) of FIG. 3 by taking in the scanning signal FLM output from
The AND gate circuit 21 for generating the scanning signal FLM ′ is provided after the Nth frame as shown in FIG.
【００１４】そして、システムリセットを行なってシス
テムを立ち上げるときに、カウンタ回路１２をリセット
して、走査信号ＣＬ１が入力される毎に、これをカウン
トし、このカウント動作で得られたカウント値が、前記
ＣＰＵ回路から出力された表示デューティデータの値と
一致する毎に、前記カウント回路１２のカウント値を
“０”にリセットして、走査信号ＦＬＭを生成する。こ
の後、前記ＣＰＵ回路からイニシャライズ終了信号が出
力されたとき、アンドゲート回路２１を通過状態にし
て、前記走査信号ＦＬＭから走査信号ＦＬＭ’を生成
し、これを前記ＬＣＤモジュール７に供給する。Then, when the system is reset and the system is started up, the counter circuit 12 is reset, and every time the scanning signal CL1 is input, it is counted, and the count value obtained by this counting operation is The count value of the count circuit 12 is reset to "0" each time the value of the display duty data output from the CPU circuit matches, and the scan signal FLM is generated. After that, when the initialization completion signal is output from the CPU circuit, the AND gate circuit 21 is set in the passing state to generate the scanning signal FLM ′ from the scanning signal FLM, and the scanning signal FLM ′ is supplied to the LCD module 7.
【００１５】このように、この形態例においては、ＣＰ
Ｕ回路によってタイミングコントローラ６に設けられて
いる大容量のメモリアクセス機能やスタートアドレスレ
ジスタ、表示デューティレジスタ、表示スタートラスタ
アドレスレジスタなどの各種のレジスタ４などのイニシ
ャライズが終了するまで、アンドゲート回路２１を閉状
態にして、走査信号ＦＬＭ’が出力されないようにし、
前記各レジスタ４のイニシャライズが終了して、前記Ｃ
ＰＵ回路からイニシャライズ終了信号が出力されたと
き、前記アンドゲート回路２１を開状態にして、走査信
号ＦＬＭ’の出力を開始するようにしたので、システム
リセットを行なってシステムを立ち上げるとき、タイミ
ングコントローラ６内に設けられているイニシャライズ
が必要な部分の初期化が完了するまで、ＬＣＤモジュー
ル７側の駆動を停止し、初期化が完了した後、前記ＬＣ
Ｄモジュール７の駆動を開始し、これによってリセット
直後において、このＬＣＤモジュール７の画面が乱れな
いようにすることができる。Thus, in this embodiment, the CP
Until the initialization of the large-capacity memory access function provided in the timing controller 6 and the various registers 4 such as the start address register, the display duty register, and the display start raster address register by the U circuit is completed, the AND gate circuit 21 is operated. In the closed state, the scanning signal FLM 'is not output,
After the initialization of each register 4 is completed, the C
When the initialization end signal is output from the PU circuit, the AND gate circuit 21 is opened to start the output of the scanning signal FLM '. Therefore, when the system is reset and the system is started up, the timing controller The driving of the LCD module 7 side is stopped until the initialization of the portion requiring initialization in 6 is completed, and after the initialization is completed, the LC
The driving of the D module 7 is started so that the screen of the LCD module 7 can be prevented from being disturbed immediately after resetting.
【００１６】また、上述した形態例においては、ＦＬ
Ｍ’発生回路５にリセット信号ＲＥＳＥＴが入力される
と、走査信号ＦＬＭ’がノン・アクティブになるが、こ
の場合も、タイミングコントローラ６内にある各レジス
タ４の再設定が終了した後、ＣＰＵ回路から再度、イニ
シャライズ終了信号を出力させるようにすることによ
り、走査信号ＦＬＭ’の出力を開始させることができ
る。また、上述した形態例においては、ＣＰＵ回路から
イニシャライズ終了信号が出力されるとき、同期回路か
らライト信号を出力させて、ラッチ回路２０に前記イニ
シャライズ終了信号をラッチさせるようにしているが、
このような同期回路として、ＣＰＵ回路によってアドレ
スが割り当てられ、前記ＣＰＵ回路などから出力される
ライトパルスに同期して、ライト信号を出力する回路を
用いることにより、簡単にライト信号を発生させること
ができ、これによってタイミングコントローラ６以外の
回路変更を最少にすることができる。また、上述した形
態例においては、タイミングコントローラ６で生成され
る走査信号ＦＬＭに対して、ゲーティングを行なって、
走査信号ＦＬＭ’を生成するようにしているが、走査信
号Ｍ、走査信号ＣＬ１、走査信号ＣＬ２などに対して、
同様な処理を行なうようにしても良い。Further, in the above-mentioned form example, FL
When the reset signal RESET is input to the M'generation circuit 5, the scanning signal FLM 'becomes non-active, but in this case as well, after the resetting of each register 4 in the timing controller 6 is completed, the CPU circuit Then, the output of the scanning signal FLM ′ can be started by outputting the initialization end signal again. Further, in the above-described embodiment, when the CPU circuit outputs the initialization end signal, the synchronization circuit outputs the write signal so that the latch circuit 20 latches the initialization end signal.
As such a synchronizing circuit, an address is assigned by the CPU circuit, and a circuit that outputs a write signal in synchronization with a write pulse output from the CPU circuit or the like is used to easily generate a write signal. This makes it possible to minimize the circuit changes other than the timing controller 6. Further, in the above-described embodiment, the scanning signal FLM generated by the timing controller 6 is gated,
Although the scanning signal FLM ′ is generated, for the scanning signal M, the scanning signal CL1, the scanning signal CL2, etc.,
You may make it perform the same process.
【００１７】[0017]
【発明の効果】以上説明したように本発明によれば、シ
ステムリセットを行なってシステムを立ち上げるとき、
タイミングコントローラ内に設けられているイニシャラ
イズが必要な部分の初期化が完了するまで、表示モジュ
ール側の駆動を停止し、初期化が完了した後、前記表示
モジュールの駆動を開始し、これによってリセット直後
において、この表示モジュールの画面が乱れないように
することができる。As described above, according to the present invention, when the system is reset to start up the system,
The drive of the display module is stopped until the initialization of the part that requires initialization in the timing controller is completed, and after the initialization is completed, the drive of the display module is started. In, it is possible to prevent the screen of this display module from being disturbed.
【図１】本発明による表示システムの一形態例を示すブ
ロック図である。FIG. 1 is a block diagram showing an example of a form of a display system according to the present invention.
【図２】図１に示すＦＬＭ’信号発生回路の詳細な構成
例を示す回路である。FIG. 2 is a circuit showing a detailed configuration example of the FLM ′ signal generation circuit shown in FIG.
【図３】（ａ）乃至（ｄ）は図２に示すＦＬＭ’信号発
生回路の動作例を示すタイミング図である。3 (a) to 3 (d) are timing charts showing an operation example of the FLM 'signal generating circuit shown in FIG.
【図４】従来から知られている一般的な表示システムの
一例を示すブロック図である。FIG. 4 is a block diagram showing an example of a generally known general display system.
【図５】図４に示すタイミングコントローラ内に設けら
れるＦＬＭ信号発生回路の詳細な構成例を示す回路であ
る。5 is a circuit showing a detailed configuration example of an FLM signal generation circuit provided in the timing controller shown in FIG.
１ 表示システム、２ フレームバッファ、３ 文字発
生器、４ レジスタ、５ ＦＬＭ’信号発生回路、６
タイミングコントローラ、７ ＬＣＤモジュール、８
コモンドライバ、９ カラムドライバ、１０ ＬＣＤパ
ネル1 display system, 2 frame buffer, 3 character generator, 4 register, 5 FLM 'signal generation circuit, 6
Timing controller, 7 LCD module, 8
Common driver, 9 column driver, 10 LCD panel
Claims (1)
走査信号を生成して、これらの各走査信号とともに、表
示対象となる画像の内容を示す表示データを表示モジュ
ールに供給して画面表示させる表示システムにおいて、 前記タイミングコントローラのイニシャライズが終了す
るまで、前記タイミングコントローラで生成される走査
信号のうち、予め指定されている走査信号の出力を中止
し、前記タイミングコントローラのイニシャライズが終
了した後、出力を中止していた走査信号の出力を開始
し、 これによって、イニシャライズ時における表示モジュー
ルの画面が乱れないようにすることを特徴とする表示シ
ステム。1. A display system in which various scanning signals are generated by a timing controller, and together with these scanning signals, display data indicating the content of an image to be displayed is supplied to a display module for screen display. Until the initialization of the timing controller is completed, the output of the scanning signal designated in advance among the scanning signals generated by the timing controller is stopped, and the output is stopped after the initialization of the timing controller is completed. A display system characterized in that the output of a scanning signal is started so that the screen of the display module is not disturbed at the time of initialization.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221060A JPH0950268A (en) | 1995-08-07 | 1995-08-07 | Display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221060A JPH0950268A (en) | 1995-08-07 | 1995-08-07 | Display system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950268A true JPH0950268A (en) | 1997-02-18 |
Family
ID=16760870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221060A Pending JPH0950268A (en) | 1995-08-07 | 1995-08-07 | Display system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0950268A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007275459A (en) * | 2006-04-11 | 2007-10-25 | Samii Kk | Image display controller and game machine |
| CN106098004A (en) * | 2016-08-11 | 2016-11-09 | 昆山龙腾光电有限公司 | Control device and control method for liquid crystal indicator |
-
1995
- 1995-08-07 JP JP7221060A patent/JPH0950268A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007275459A (en) * | 2006-04-11 | 2007-10-25 | Samii Kk | Image display controller and game machine |
| CN106098004A (en) * | 2016-08-11 | 2016-11-09 | 昆山龙腾光电有限公司 | Control device and control method for liquid crystal indicator |
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