JP2853764B2 - LCD driver - Google Patents

LCD driver

Info

Publication number
JP2853764B2
JP2853764B2 JP8236122A JP23612296A JP2853764B2 JP 2853764 B2 JP2853764 B2 JP 2853764B2 JP 8236122 A JP8236122 A JP 8236122A JP 23612296 A JP23612296 A JP 23612296A JP 2853764 B2 JP2853764 B2 JP 2853764B2
Authority
JP
Japan
Prior art keywords
data
circuit
line
clock
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8236122A
Other languages
Japanese (ja)
Other versions
JPH1083165A (en
Inventor
智明 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP8236122A priority Critical patent/JP2853764B2/en
Priority to KR1019970046082A priority patent/KR100237128B1/en
Publication of JPH1083165A publication Critical patent/JPH1083165A/en
Application granted granted Critical
Publication of JP2853764B2 publication Critical patent/JP2853764B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は液晶表示パネルを駆
動するＬＣＤドライバに関し、特にアクティブマトリク
ス方式液晶表示パネルに表示データを供給するソースド
ライバに関するものである。The present invention relates to an LCD driver for driving a liquid crystal display panel, and more particularly to a source driver for supplying display data to an active matrix type liquid crystal display panel.

【０００２】[0002]

【従来の技術】図５は、アクティブマトリクス方式の液
晶表示装置の等価回路図である。図５に示す回路におい
て、ゲートドライバ２２は横方向に走るｍ本のゲートバ
ス２４を駆動し、ソースドライバ２３は縦方向に走るｎ
本のソースバス２５を駆動する。ゲートバス２４とソー
スバス２５の交点には、ゲートがゲートバス２４に接続
され、ソースがソースバス２５に接続されたＴＦＴ（th
in−film transitor）２６が形成されている。ＴＦＴ２
６のドレインには、付加容量２７と液晶素子２８が接続
される。液晶素子２８の他方の端子は共通電極２９に共
通に接続されている。2. Description of the Related Art FIG. 5 is an equivalent circuit diagram of an active matrix type liquid crystal display device. In the circuit shown in FIG. 5, the gate driver 22 drives m gate buses 24 running in the horizontal direction, and the source driver 23 drives n gate buses 24 running in the vertical direction.
The source bus 25 is driven. At the intersection of the gate bus 24 and the source bus 25, a TFT (threshold having a gate connected to the gate bus 24 and a source connected to the source bus 25).
An in-film transitor 26 is formed. TFT2
The additional capacitance 27 and the liquid crystal element 28 are connected to the drain 6. The other terminal of the liquid crystal element 28 is commonly connected to a common electrode 29.

【０００３】ソースドライバ２３からは、表示すべきラ
インの１ライン分のデータが出力され、ソースバス２５
に供給される。その状態でゲートドライバ２２より表示
を行うべきゲートバスに駆動パルスが出力される。図で
はＸ2 のゲートバスにパルスが出力されている。これに
より、Ｘ2 のゲートバスに接続されたＴＦＴ２６は一斉
にオンし、ソースバス２５に供給されていたデータを付
加容量２７と液晶素子２８に書き込む。この書き込みデ
ータはＴＦＴ２６がオフとなった後も付加容量２７と液
晶素子２８に保持される。そして、各液晶素子では書き
込みデータ（電圧）に従った輝度の表示が行われる。ゲ
ートドライバ２２の出力するパルスが低レベルとなった
後に、ソースドライバ２３からは、次ライン（図示した
例ではＸ3 のライン）に表示すべきデータの出力が行わ
れ、次いでゲートドライバからは次ラインのゲートバス
（Ｘ3 ）に駆動パルスが供給される。これにより、Ｘ3
のゲートバスに連なる画素への新データの書き込みが行
われ、この新データに基づいた表示が行われる。以下、
同様にして各ライン毎に表示データの書き換えが行わ
れ、１画面分の表示が行われる。A source driver 23 outputs data for one line to be displayed, and a source bus 25
Supplied to In this state, a drive pulse is output from the gate driver 22 to a gate bus to be displayed. Pulse is output to the gate bus X 2 in FIG. Thus, TFT 26 connected to the gate bus X 2 is turned in unison, and writes the data which has been supplied to the source bus 25 to the additional capacitor 27 and the liquid crystal element 28. This write data is held in the additional capacitance 27 and the liquid crystal element 28 even after the TFT 26 is turned off. Then, in each liquid crystal element, display of luminance according to write data (voltage) is performed. After the output pulse of the gate driver 22 becomes a low level, from the source driver 23, (in the illustrated example X 3 line) next line output data to be displayed on is performed, then the next from the gate driver A drive pulse is supplied to the gate bus (X 3 ) of the line. This gives X 3
, New data is written to the pixels connected to the gate bus, and a display based on the new data is performed. Less than,
Similarly, display data is rewritten for each line, and display for one screen is performed.

【０００４】図６は、従来のソースドライバの構成を示
すブロック図である。同図において、３１は、表示すべ
き階調に応じたビット数（ｋビット）を１ライン分（ｎ
段）分一時記憶するデータレジスタであって、ホストＣ
ＰＵ側のグラフィックＲＡＭ等からデータ入力端子３６
を介して入力されるシリアルデータを、クロック入力端
子３５より入力されるクロックにより入力側から順次シ
フトすることで１ライン分の表示データ（ｋ×ｎビット
のデータ）を一時記憶する。データレジスタ３１に記憶
された１ライン分のデータは、その後ラッチ回路３２に
同時に転送されラッチされる。ラッチ回路３２の出力
（ラッチデータ）は、ディジタル／アナログ変換回路
（以下、Ｄ／Ａ変換回路と記す）３３に送出される。FIG. 6 is a block diagram showing a configuration of a conventional source driver. In the figure, reference numeral 31 denotes the number of bits (k bits) corresponding to the gradation to be displayed for one line (n
Stage) is a data register for temporarily storing
Data input terminal 36 from graphic RAM etc. on PU side
Is sequentially shifted from the input side by the clock input from the clock input terminal 35, thereby temporarily storing one line of display data (k × n-bit data). The data for one line stored in the data register 31 is then simultaneously transferred to the latch circuit 32 and latched. The output (latch data) of the latch circuit 32 is sent to a digital / analog conversion circuit (hereinafter, referred to as a D / A conversion circuit) 33.

【０００５】Ｄ／Ａ変換回路３３では、送られてきたｋ
ビットをデータをアナログ信号に変換し、階調表示デー
タとしてｎ個のアナログデータをバッファアンプ３４に
出力する。Ｄ／Ａは例えば次のように行われる。ｋビッ
トを上位ｐビットと下位ｑビットに分け（ｋ＝ｐ＋
ｑ）、外部より２p （＝Ｐ）個の階調駆動電圧Ｖ0 〜Ｖ
Pを供給し、その階調駆動電圧Ｖ0 〜ＶP のうち隣り合
う２種の階調表示データを上位ｐビットより選択する。
選択した電圧を、下位ｑビットに対応した２q ステップ
に分割する抵抗回路に印加し、下位ｑビットにより２q
ステップの中の一つの電圧を選択する。このようにして
得られたｎ個のアナログデータは、バッファアンプ３４
を介して図５に示されるように、ソースバスへ出力され
る。なお、この種のＬＣＤドライバ回路は、例えば特開
平４−２３７０９０号公報等により公知となっている。In the D / A conversion circuit 33, the transmitted k
The bit is converted from data into an analog signal, and n pieces of analog data are output to the buffer amplifier 34 as gradation display data. D / A is performed, for example, as follows. k bits are divided into upper p bits and lower q bits (k = p +
q), 2 p (= P) gray scale drive voltages V 0 to V from the outside
P is supplied, and two types of adjacent gray scale display data among the gray scale drive voltages V 0 to V P are selected from the upper p bits.
The selected voltage, is applied to the resistor circuit is divided into 2 q step corresponding to the lower q bits, 2 q by the lower q bits
Select one of the voltages in the step. The n pieces of analog data thus obtained are stored in the buffer amplifier 34.
As shown in FIG. 5, the data is output to the source bus. This type of LCD driver circuit is known from, for example, Japanese Patent Application Laid-Open No. Hei 4-237090.

【０００６】[0006]

【発明が解決しようとする課題】液晶表示装置、特にノ
ート型パーソナルコンピュータ等のように携帯用に用い
られる機器のディスプレイでは、連続動作時間を長くす
るために消費電流の削減が強く求められている。而し
て、従来のＬＣＤドライバ回路では、データレジスタ２
３に１水平ライン毎に表示データを記憶させるために、
ｋ×ｎビットのデータレジスタを常時動作させておく必
要があり、そのための電流が消費されていたので、十分
な消費電流の削減ができていなかった。In a liquid crystal display device, in particular, a display of a portable device such as a notebook personal computer, it is strongly required to reduce the current consumption in order to extend the continuous operation time. . Thus, in the conventional LCD driver circuit, the data register 2
In order to store display data for each horizontal line in 3,
It is necessary to keep the k × n-bit data register operating at all times, and the current consumed for that purpose has not been sufficiently reduced.

【０００７】したがって、本発明の解決すべき課題は、
一時記憶のための階調ｋビット×出力数ｎ段のデータレ
ジスタの動作を必要なときのみに行なわせるようにする
ことにより消費電流を可能な限り少なくすることであ
る。Therefore, the problem to be solved by the present invention is:
The current consumption is reduced as much as possible by performing the operation of the data register of k-bit gradation × n-number of outputs for temporary storage only when necessary.

【０００８】[0008]

【課題を解決するための手段】上述した課題を解決する
ため、本発明によれば、所定のビット数の階調データを
出力数分記憶するシフトレジスタ回路と、前記シフトレ
ジスタ回路に記憶されたデータをラッチするラッチ回路
と、前記ラッチ回路にラッチされたディジタルデータを
アナログ信号に変換するディジタル／アナログ変換回路
と、前記ディジタル／アナログ変換回路の出力信号に基
づいて液晶素子を駆動する信号を出力するバッファ回路
と、を有し、一水平ライン毎に前ラインのデータと比較
する回路と、一水平ラインのデータが前ラインのデータ
と一致したとき、前記シフトレジスタへのクロックの供
給を停止させるクロックイネーブル回路と、を更に備え
ていることを特徴とするＬＣＤドライバが提供される。According to the present invention, there is provided, in accordance with the present invention, a shift register circuit for storing a predetermined number of bits of gradation data for the number of outputs, and a shift register circuit for storing gradation data of a predetermined number of bits. A latch circuit for latching data, a digital / analog conversion circuit for converting digital data latched by the latch circuit into an analog signal, and a signal for driving a liquid crystal element based on an output signal of the digital / analog conversion circuit A buffer circuit that compares the data of the previous line for each horizontal line, and stops the supply of the clock to the shift register when the data of the horizontal line matches the data of the previous line. And a clock enable circuit.

【０００９】[0009]

【発明の実施の形態】図１は、本発明の実施の形態を説
明するためのソースドライバのブロック図である。１
は、データ入力端子６より入力される階調ｋビットのデ
ータを１ライン分一時記憶しておくデータレジスタ、２
は、データレジスタ１から転送されてきた１ライン分の
データをラッチするラッチ回路、３は、ラッチ回路２に
ラッチされたディジタルデータをアナログ信号に変換す
るＤ／Ａ変換回路、４はバッファアンプ、５はクロック
入力端子、７はラッチストローブ信号入力端子、８ａ
は、データレジスタ１に入力されるデータが１ライン前
のデータと同じであるときにクロックのデータレジスタ
１への入力を禁止するクロックイネーブル回路、８ｂは
同じくデータレジスタ１に入力されるデータが１ライン
前のデータと同じであるときにストローブ信号のラッチ
回路２への入力を禁止するストローブイネーブル回路で
ある。FIG. 1 is a block diagram of a source driver for explaining an embodiment of the present invention. 1
Is a data register for temporarily storing data of k bits of gradation input from the data input terminal 6 for one line.
Is a latch circuit for latching one line of data transferred from the data register 1, 3 is a D / A conversion circuit for converting digital data latched by the latch circuit 2 into an analog signal, 4 is a buffer amplifier, 5 is a clock input terminal, 7 is a latch strobe signal input terminal, 8a
Is a clock enable circuit that inhibits the input of a clock to the data register 1 when the data input to the data register 1 is the same as the data of the previous line. A strobe enable circuit that inhibits input of a strobe signal to the latch circuit 2 when the data is the same as the data before the line.

【００１０】データ入力端子６より入力されるデータが
１ライン前のデータと異なっているとき、入力されたデ
ータは、図６に示した従来例の場合と同様に、クロック
入力端子５より入力されるクロックによりデータレジス
タ１内を５より入力されるクロックによりデータレジス
タ１内を転送されていく。そして、１ライン分のデータ
が記憶されると、そのデータはラッチストローブ信号入
力端子７から入力されるストローブ信号によりラッチ回
路２にラッチされる。以下、図６に示した従来例の場合
と同様の動作により表示がなされる。When the data input from the data input terminal 6 is different from the data one line before, the input data is input from the clock input terminal 5 as in the case of the conventional example shown in FIG. In the data register 1, the data is transferred through the data register 1 by a clock input from 5. When data for one line is stored, the data is latched in the latch circuit 2 by the strobe signal input from the latch strobe signal input terminal 7. Thereafter, display is performed by the same operation as in the case of the conventional example shown in FIG.

【００１１】データ入力端子６より入力されるデータが
前ラインのデータと一致しているとき、クロックイネー
ブル回路８ａおよびストローブイネーブル回路８ｂによ
り、クロックおよびストローブ信号のデータレジスタ
１、ラッチ回路２への入力が禁止されるため、データレ
ジスタ１のシフト動作は停止され、またラッチ回路はラ
ッチ動作は行わず前ラインのデータを保持し続ける。よ
って、Ｄ／Ａ変換回路３、バッファアンプ４は、前ライ
ンのデータを出力し続ける。この状態は、１水平ライン
のデータが前ラインのデータと一致し続ける間続く。デ
ータ入力端子６より入力されるデータが前ラインのデー
タと一致しなくなったとき、クロックイネーブル回路８
ａ、ストローブイネーブル回路８ｂの禁止動作は解除さ
れ、データレジスタ１およびラッチ回路２は通常の動作
を開始する。When the data input from the data input terminal 6 matches the data of the previous line, the clock enable circuit 8a and the strobe enable circuit 8b input the clock and the strobe signal to the data register 1 and the latch circuit 2. Is prohibited, the shift operation of the data register 1 is stopped, and the latch circuit does not perform the latch operation and continues to hold the data of the previous line. Therefore, the D / A conversion circuit 3 and the buffer amplifier 4 continue to output the data of the previous line. This state continues while the data of one horizontal line continues to match the data of the previous line. When the data input from the data input terminal 6 does not match the data of the previous line, the clock enable circuit 8
a, the inhibition operation of the strobe enable circuit 8b is released, and the data register 1 and the latch circuit 2 start the normal operation.

【００１２】データ入力端子６から入力されるデータが
前ラインのデータと一致するとき、データレジスタ１の
シフト動作を停止させるとともにこのレジスタをリセッ
トする場合には、ストローブイネーブル回路８ｂを設け
て、データレジスタ１の動作を停止させるとともにスト
ローブ信号の入力も禁止しなくてはならない。しかし、
データ入力端子６から入力されるデータが前ラインのデ
ータと一致するとき、単に、データレジスタ１のシフト
動作を中止するのみでデータレジスタ１が前ラインのデ
ータを保持し続けるのであれば、特にストローブイネー
ブル回路８ｂを設けなくてもよい。When the data inputted from the data input terminal 6 coincides with the data of the previous line, the shift operation of the data register 1 is stopped and when this register is reset, a strobe enable circuit 8b is provided to The operation of the register 1 must be stopped, and the input of the strobe signal must be prohibited. But,
When the data input from the data input terminal 6 coincides with the data of the previous line, if the data register 1 keeps holding the data of the previous line simply by stopping the shift operation of the data register 1, the strobe is particularly required. The enable circuit 8b may not be provided.

【００１３】［作用］前ラインデータと同一データが次
ラインデータとして、ドライバに供給された場合、階調
ｋビット×出力数ｎ段のシフトレジスタを止めるため、
この停止しているシフトレジスタの消費電力を減らすこ
とができる。[Operation] When the same data as the previous line data is supplied to the driver as the next line data, a shift register of k-bit gradation × n output stages is stopped.
The power consumption of the stopped shift register can be reduced.

【００１４】[0014]

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２、図３は、本発明の第１の実施例を示
すグラフィックＲＡＭ周辺の回路とソースドライバのブ
ロック図である。図２に示す回路において、ホストＣＰ
Ｕ９にて生成された表示データはグラフィック回路１２
内のグラフィックＲＡＭ１３に書き込まれる。このとき
ホストＣＰＵ９の出力するデータは、一致判別回路（Ｅ
ＸＯＲ等により構成される）１０において１ビットずつ
基準ライン指定レジスタ１４の指定するラインのグラフ
ィックＲＡＭ１３の記憶内容と比較される。Next, embodiments of the present invention will be described with reference to the drawings. FIGS. 2 and 3 are block diagrams of circuits around a graphic RAM and a source driver according to the first embodiment of the present invention. In the circuit shown in FIG.
The display data generated in U9 is
Is written to the graphic RAM 13 in the memory. At this time, the data output from the host CPU 9 is supplied to a match determination circuit (E
At 10, each bit is compared bit by bit with the storage contents of the graphic RAM 13 specified by the reference line specification register 14.

【００１５】ホストＣＰＵ９の発生するデータが前ライ
ンの該当するビットのデータと一致しているとき、一致
判別回路１０から一致信号が発生され、カウンタ１１は
カウントアップされる。ホストＣＰＵ９より１ライン分
のデータが送出され終わったときのカウンタ１１のカウ
ント値が所定の値、すなわち１ライン分のビット数（階
調ｋビット×出力数ｎ）に達しているときには、カウン
タ１１から一致信号がホストＣＰＵ９とグラフィックＲ
ＡＭ１３に送出され、グラフィックＲＡＭのいま書き込
みの行われたライン（前ラインと全ビットが一致してい
たライン）のデータがすべて０にクリアされる。ホスト
ＣＰＵ９はカウンタ１１からの一致信号を受けたとき、
基準ライン指定レジスタ１４の値を先の指定値のままと
する。When the data generated by the host CPU 9 matches the data of the corresponding bit of the previous line, a match signal is generated from the match determination circuit 10 and the counter 11 counts up. When the count value of the counter 11 when the data of one line has been transmitted from the host CPU 9 has reached a predetermined value, that is, the number of bits for one line (gray scale k bits × the number of outputs n), the counter 11 From the host CPU 9 and the graphic R
The data is sent to the AM 13 and all the data of the line in the graphic RAM where writing has been performed (the line in which all bits match the previous line) are cleared to 0. When the host CPU 9 receives the coincidence signal from the counter 11,
The value of the reference line designation register 14 is kept at the previously designated value.

【００１６】ホストＣＰＵ９より１ライン分のデータが
送出された後のカウンタ１１のカウント値が所定の値に
達していないときには、そのラインのデータは前ライン
のデータとは一致していないので、グラフィックＲＡＭ
１３にいま書き込まれたデータは０クリアされずそのま
ま残され、そして基準ライン指定レジスタ１４の内容は
そのライン（いま書き込みを行ったライン）を指定する
値に書き換えられる。ＣＰＵ９から１ライン分のデータ
の送出が終了するとカウンタ１１はリセットされる。When the count value of the counter 11 after the data for one line is transmitted from the host CPU 9 does not reach a predetermined value, the data of that line does not match the data of the previous line, and RAM
The data currently written in 13 is not cleared to 0 and is left as it is, and the contents of the reference line designation register 14 are rewritten to a value designating that line (the line on which writing has been performed). When the transmission of one line of data from the CPU 9 is completed, the counter 11 is reset.

【００１７】このようにして１画面分のデータの書き込
みが行われた後には、グラフィックＲＡＭ１３のデータ
は前ラインと一致したデータの場合にはそのライン全体
が０となるデータに書き込まれ、それ以外の場合には本
来の表示データが格納された状態となる。このデータ
は、シリアルデータとしてソースドライバ１５に送出さ
れ（書き込みとは非同期）、後述するように表示データ
として用いられる。ここで、本来の表示データが１ライ
ンに渡って０である場合と、前ラインのデータと一致し
ているために０になされた場合とを区別する必要がある
場合には、前者のデータについて、そのラインの最初ま
たは最後の表示点のＬＳＢデータを“１”とする変更を
加える。After the data for one screen has been written in this way, the data in the graphic RAM 13 is written to data in which the entire line becomes 0 if the data matches the previous line. In this case, the original display data is stored. This data is sent to the source driver 15 as serial data (asynchronous with writing), and is used as display data as described later. Here, when it is necessary to distinguish between the case where the original display data is 0 over one line and the case where the original display data is made 0 because it matches the data of the previous line, the former data is used. , The LSB data at the first or last display point of the line is changed to “1”.

【００１８】図３は、図２に示したソースドライバ１５
の詳細を示すブロック図である。図３において、図６の
従来例の部分と同等の部分には同一の参照番号が付せら
れているので、重複する説明は省略する。図３におい
て、１６はＥＸＯＲゲート、１７はＲＳラッチ回路（Ｒ
Ｓフリップフロップ）、１８はディレイ回路、１９ａ、
１９ｂはＡＮＤゲート、２０はインバータである。グラ
フィックＲＡＭ１３からの信号はデータ入力端子６を介
して、データレジスタ１とＥＸＯＲゲート１６に入力さ
れる。ＥＸＯＲゲート１６は入力データが“０”である
とき“０”を出力し、入力データが“１”であるとき
“１”を出力する。ＲＳラッチ回路１７は、１ライン分
のデータの入力が終了した後に、ラッチストローブ信号
入力端子７、ディレイ回路１８を介して入力されるスト
ローブ信号によりリセットされる。FIG. 3 shows the source driver 15 shown in FIG.
FIG. 4 is a block diagram showing the details of. In FIG. 3, parts that are the same as the parts of the conventional example in FIG. 6 are given the same reference numerals, and overlapping descriptions will be omitted. In FIG. 3, 16 is an EXOR gate, 17 is an RS latch circuit (R
S flip-flop), 18 is a delay circuit, 19a,
19b is an AND gate, and 20 is an inverter. A signal from the graphic RAM 13 is input to the data register 1 and the EXOR gate 16 via the data input terminal 6. The EXOR gate 16 outputs “0” when the input data is “0”, and outputs “1” when the input data is “1”. The RS latch circuit 17 is reset by a strobe signal input via the latch strobe signal input terminal 7 and the delay circuit 18 after input of data for one line is completed.

【００１９】データ入力端子６よりデータ入力中のライ
ンのデータとして初めて“１”が入力されると、ＲＳラ
ッチ回路１７が“１”にセットされ、ＡＮＤゲート１９
ａ、１９ｂは、クロック入力端子６より入力されるクロ
ックとラッチストローブ信号入力端子７より入力される
ストローブ信号を通過させる。これにより、これ以降デ
ータ入力端子５より入力されるデータは直前に入力され
た“１”データを含めてデータレジスタ１に記憶され
る。１ライン分のデータの入力が終了すると、ストロー
ブ信号の入力により、データレジスタ１に入力されたデ
ータはラッチ回路２にラッチされる。ストローブ信号は
ディレイ回路１８を介してＲＳラッチ回路１７にも入力
され、これをリセットする。これによりインバータ２０
を介してデータレジスタ１はリセットされ、またＡＮＤ
ゲート１９ａ、１９ｂはクロックおよびストローブ信号
の出力を禁止する。When "1" is input for the first time from the data input terminal 6 as data of the line being input data, the RS latch circuit 17 is set to "1" and the AND gate 19 is set.
a and 19b allow the clock input from the clock input terminal 6 and the strobe signal input from the latch strobe signal input terminal 7 to pass. Thus, the data input from the data input terminal 5 thereafter is stored in the data register 1 including the data "1" input immediately before. When the input of the data for one line is completed, the data input to the data register 1 is latched by the latch circuit 2 by the input of the strobe signal. Strobe signal is also input to the RS latch circuit 1 7 via the delay circuit 18 to reset it. Thereby, the inverter 20
, The data register 1 is reset, and AND
Gates 19a and 19b inhibit the output of the clock and strobe signal.

【００２０】１ラインのデータがすべて“０”であるデ
ータが入力されたとき、すなわち１ラインのデータが前
ラインのデータと完全に一致していることを示すデータ
が入力されたとき、データレジスタ１はリセットされた
状態にとどまり、また１ライン分の入力が完了してもラ
ッチ回路２のデータが更新されることはない。When data in which all data of one line is "0" is input, that is, when data indicating that data of one line completely matches data of the previous line is input, the data register 1 remains in the reset state, and the data of the latch circuit 2 is not updated even if the input of one line is completed.

【００２１】図４は、本発明の第２の実施例でのグラフ
ィックＲＡＭ周辺回路のブロック図である。同図におい
て、図２に示した第１の実施例での回路と同等の部分に
は同一の参照番号が付されているので重複する説明は省
略する。本実施例では、第１の実施例において用いられ
ていた基準ライン指定レジスタが除去され、代わってホ
ストＣＰＵ９の出力するデータを１ライン分記憶する１
ラインメモリ２１が用いられている。FIG. 4 is a block diagram of a graphic RAM peripheral circuit according to a second embodiment of the present invention. In the figure, the same parts as those of the circuit in the first embodiment shown in FIG. 2 are denoted by the same reference numerals, and duplicate description will be omitted. In this embodiment, the reference line designation register used in the first embodiment is removed, and the data output from the host CPU 9 for one line is stored instead.
A line memory 21 is used.

【００２２】図４に示す回路において、１ライン分のデ
ータの出力が終了するとカウンタ１１がリセットされ
る。ホストＣＰＵ９より出力されたデータはグラフィッ
クＲＡＭ１３に書き込まれるとともに一致判別回路１０
に入力されて１ライン前のデータと比較され、一致した
場合はカウンタ１１をカウントアップさせる。１ライン
分のデータの出力が終了し、そのラインのすべてのデー
タが前ラインのデータと一致しているとき、カウンタ１
１のカウント値は所定の値（すなわち、ｋ×ｎ）に達
し、これによりカウンタ１１は書き込みが終了したライ
ンのデータをすべて“０”にする。ＣＰＵ９より出力さ
れた１ラインのデータが前ラインのデータと一致してい
ない場合は、カウンタ１１のカウント値は所定の値に達
しないため、グラフィックＲＡＭ１３に書き込まれたそ
のラインのデータはそのまま残される。第２の実施例に
おけるソースドライバの回路は図３に示した第１の実施
例の場合と同様である。In the circuit shown in FIG. 4, when the output of one line of data is completed, the counter 11 is reset. The data output from the host CPU 9 is written into the graphic RAM 13 and the coincidence determination circuit 10
, Is compared with the data of the previous line, and when they match, the counter 11 is counted up. When the output of one line of data is completed and all the data of the line coincides with the data of the previous line, the counter 1
The count value of 1 reaches a predetermined value (ie, k × n), whereby the counter 11 sets all data of the line on which writing has been completed to “0”. If the data of one line output from the CPU 9 does not match the data of the previous line, the count value of the counter 11 does not reach a predetermined value, and the data of the line written in the graphic RAM 13 is left as it is. . The circuit of the source driver in the second embodiment is the same as that in the first embodiment shown in FIG.

【００２３】[0023]

【発明の効果】以上説明したように、本発明によるＬＣ
Ｄドライバは、前ラインでの表示データとデータが一致
している場合には、そのラインでのデータレジスタのシ
フト動作を中止するものであるので、液晶表示装置での
消費電流を削減することができる。特にソースドライバ
のトランジスタは高耐圧素子として形成されることが多
いため、その消費電流は大きく、これを動作させないよ
うにすることによる電力削減効果は大きい。したがっ
て、本発明によれば、携帯用機器における電池での連続
使用時間を長期化することが可能になる。As described above, as described above, the LC according to the present invention
The D driver stops the shift operation of the data register in the previous line if the display data in the previous line matches the data, so that the current consumption in the liquid crystal display device can be reduced. it can. In particular, since the transistor of the source driver is often formed as a high breakdown voltage element, the current consumption is large, and the power reduction effect by not operating the transistor is large. Therefore, according to the present invention, it is possible to extend the continuous use time of the battery in the portable device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態を説明するためのブロック
図。FIG. 1 is a block diagram illustrating an embodiment of the present invention.

【図２】本発明の第１の実施例でのグラフィックＲＡＭ
周辺部の回路のブロック図。FIG. 2 is a graphic RAM according to the first embodiment of the present invention;
FIG. 3 is a block diagram of a peripheral circuit.

【図３】本発明の第１の実施例でのソースドライバのブ
ロック図。FIG. 3 is a block diagram of a source driver according to the first embodiment of the present invention.

【図４】本発明の第２の実施例でのグラフィックＲＡＭ
周辺部の回路のブロック図。FIG. 4 is a graphic RAM according to a second embodiment of the present invention;
FIG. 3 is a block diagram of a peripheral circuit.

【図５】アクティブマトリクス方式液晶表示装置の回路
図。FIG. 5 is a circuit diagram of an active matrix type liquid crystal display device.

【図６】従来のソースドライバのブロック図。FIG. 6 is a block diagram of a conventional source driver.

【符号の説明】[Explanation of symbols]

１、３１ データレジスタ ２、３２ ラッチ回路 ３、３３ ディジタル／アナログ変換回路（Ｄ／Ａ変換
回路） ４、３４ バッファアンプ ５、３５ クロック入力端子 ６、３６ データ入力端子 ７ ラッチストローブ信号入力端子 ８ａ クロックイネーブル回路 ８ｂ ストローブイネーブル回路 ９ ホストＣＰＵ １０ 一致判別回路 １１ カウンタ １２ グラフィック回路 １３ グラフィックＲＡＭ １４ 基準ライン指定レジスタ １５ ソースドライバ １６ ＥＸＯＲゲート １７ ＲＳラッチ回路（ＲＳフリップフロップ） １８ ディレイ回路 １９ａ、１９ｂ ＡＮＤゲート ２０ インバータ ２１ １ラインメモリ ２２ ゲートドライバ ２３ ソースドライバ ２４ ゲートバス ２５ ソースバス ２６ ＴＦＴ ２７ 付加容量 ２８ 液晶素子 ２９ 共通電極1, 31 Data register 2, 32 Latch circuit 3, 33 Digital / analog conversion circuit (D / A conversion circuit) 4, 34 Buffer amplifier 5, 35 Clock input terminal 6, 36 Data input terminal 7 Latch strobe signal input terminal 8a Clock Enable circuit 8b Strobe enable circuit 9 Host CPU 10 Match determination circuit 11 Counter 12 Graphic circuit 13 Graphic RAM 14 Reference line designation register 15 Source driver 16 EXOR gate 17 RS latch circuit (RS flip-flop) 18 Delay circuit 19a, 19b AND gate 20 Inverter 21 1-line memory 22 Gate driver 23 Source driver 24 Gate bus 25 Source bus 26 TFT 27 Additional capacitance 28 Liquid crystal element 29 Common electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 3/20 ６６０ Ｇ０９Ｇ 3/20 ６６０Ｃ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification symbol FI G09G 3/20 660 G09G 3/20 660C

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 所定のビット数の階調データを出力数分
記憶するシフトレジスタ回路と、前記シフトレジスタ回
路に記憶されたデータをラッチするラッチ回路と、前記
ラッチ回路にラッチされたディジタルデータをアナログ
信号に変換するディジタル／アナログ変換回路と、前記
ディジタル／アナログ変換回路の出力信号に基づいて液
晶素子を駆動する信号を出力するバッファ回路と、を有
するＬＣＤドライバにおいて、一水平ラインのデータが
前ラインのデータと一致したとき前記シフトレジスタへ
のクロックの供給を停止させるクロックイネーブル回路
と、液晶表示パネルに表示すべき１画面のディジタルデ
ータを記憶するグラフィックＲＡＭとを備え、前ライン
のデータとデータが完全に一致しているラインについて
はグラフィックＲＡＭに１ライン分すべて“０”を記憶
させ、この記憶データを用いて該グラフィックＲＡＭに
１ライン分すべて“０”が記憶されたラインについては
前記クロックイネーブル回路にクロックの供給を停止さ
せることを特徴とするＬＣＤドライバ。1. A shift register circuit for storing a predetermined number of bits of grayscale data for the number of outputs, a latch circuit for latching data stored in the shift register circuit, and a digital data latched in the latch circuit. In a LCD driver having a digital / analog conversion circuit for converting to an analog signal and a buffer circuit for outputting a signal for driving a liquid crystal element based on an output signal of the digital / analog conversion circuit, data of one horizontal line is A clock enable circuit for stopping supply of a clock to the shift register when the data coincides with line data
And one screen of digital data to be displayed on the LCD panel.
Graphic RAM for storing data
The line where the data exactly matches the data
Stores "0" for one line in graphic RAM
And using the stored data in the graphic RAM.
For a line in which "0" is stored for one line,
The supply of the clock to the clock enable circuit is stopped.
LCD driver for causing. 【請求項２】 所定のビット数の階調データを出力数分
記憶するシフトレジスタ回路と、前記シフトレジスタ回
路に記憶されたデータをラッチするラッチ回路と、前記
ラッチ回路にラッチされたディジタルデータをアナログ
信号に変換するディジタル／アナログ変換回路と、前記
ディジタル／アナログ変換回路の出力信号に基づいて液
晶素子を駆動する信号を出力するバッファ回路と、を有
するＬＣＤドライバにおいて、一水平ラインのデータが
前ラインのデータと一致したとき前記シフトレジスタへ
のクロックの供給を停止させるクロックイネーブル回路
と、一水平ラインのデータが前ラインのデータと一致し
たとき前記ラッチ回路へのストローブ信号の供給を停止
させるストローブイネーブル回路と、液晶表示パネルに
表示すべき１画面のディジタルデータを記憶するグラフ
ィックＲＡＭとを備え、前ラインのデータとデータが完
全に一致しているラインについてはグラフィックＲＡＭ
に１ライン分すべて“０”を記憶させ、この記憶データ
を用いて該グラフィックＲＡＭに１ライン分すべて
“０”が記憶されたラインについては前記クロックイネ
ーブル回路および前記ストローブイネーブル回路にクロ
ックまたはストローブ信号の供給を停止させることを特
徴とするＬＣＤドライバ。2. A method according to claim 1, wherein the gradation data of a predetermined number of bits is equivalent to the number of outputs.
A shift register circuit for storing the shift register circuit;
A latch circuit for latching data stored in a path,
Digital data latched by the latch circuit is converted to analog
A digital / analog conversion circuit for converting the signal into a signal,
Liquid based on the output signal of the digital / analog conversion circuit
A buffer circuit for outputting a signal for driving the crystal element.
LCD driver, the data of one horizontal line is
To the shift register when it matches the data of the previous line
Clock enable circuit for stopping supply of clock
And the data of one horizontal line matches the data of the previous line.
Supply of strobe signal to the latch circuit is stopped
Strobe enable circuit and the LCD panel
Graph storing digital data of one screen to be displayed
Data and data for the previous line.
Graphic RAM for all matching lines
And stores "0" for one line.
All the one line in the graphic RAM using
For the line in which “0” is stored, the clock
Cable circuit and the strobe enable circuit.
An LCD driver for stopping supply of a block or strobe signal . 【請求項３】 前記クロックイネーブル回路または前記
ストローブイネーブル回路は、前記グラフィックＲＡＭ
の出力データと“０”とを排他的ＯＲゲートで比較し、
該排他的ＯＲゲートの“１”出力をラッチする回路の出
力データにより、クロックまたはストローブ信号が入力
されるＡＮＤゲートを制御する回路であることを特徴と
する請求項１または２記載のＬＣＤドライバ。3. The graphic RAM according to claim 2, wherein the clock enable circuit or the strobe enable circuit includes the graphic RAM.
Is compared with the output data of “0” by an exclusive OR gate,
The output of the circuit that latches the "1" output of the exclusive OR gate
The force data, according to claim 1 or 2 LCD driver according to, characterized in that a circuit for controlling the AND gate clock or strobe signal.
JP8236122A 1996-09-06 1996-09-06 LCD driver Expired - Fee Related JP2853764B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8236122A JP2853764B2 (en) 1996-09-06 1996-09-06 LCD driver
KR1019970046082A KR100237128B1 (en) 1996-09-06 1997-09-06 Liquid crystal display driver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8236122A JP2853764B2 (en) 1996-09-06 1996-09-06 LCD driver

Publications (2)

Publication Number Publication Date
JPH1083165A JPH1083165A (en) 1998-03-31
JP2853764B2 true JP2853764B2 (en) 1999-02-03

Family

ID=16996084

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8236122A Expired - Fee Related JP2853764B2 (en) 1996-09-06 1996-09-06 LCD driver

Country Status (2)

Country Link
JP (1) JP2853764B2 (en)
KR (1) KR100237128B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914587B2 (en) 2001-02-02 2005-07-05 Nec Electronics Corporation Signal line driving circuit and signal line driving method for liquid crystal display

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002229518A (en) * 2001-01-30 2002-08-16 Fujitsu Ltd Liquid crystal display device and its manufacturing method
KR100373347B1 (en) * 2000-12-26 2003-02-25 주식회사 하이닉스반도체 Source driver for TFT-LCD
KR100551735B1 (en) * 2003-08-01 2006-02-13 비오이 하이디스 테크놀로지 주식회사 Driving circuit for LCD
KR100585105B1 (en) 2003-11-05 2006-06-01 삼성전자주식회사 Timing controller for reducing memory update operation current, LCD driver having the same and method for outputting display data
JP2006350304A (en) * 2005-05-20 2006-12-28 Semiconductor Energy Lab Co Ltd Display device, method for driving the same, and electronic device
US8847861B2 (en) 2005-05-20 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device, method for driving the same, and electronic device
JP4693757B2 (en) * 2005-12-02 2011-06-01 株式会社半導体エネルギー研究所 Display device
US9922600B2 (en) 2005-12-02 2018-03-20 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2014215486A (en) * 2013-04-26 2014-11-17 三菱電機株式会社 Data transmission device and data transmission method
KR102105410B1 (en) * 2013-07-25 2020-04-29 삼성전자주식회사 Display driver ic, apparatus including the same, and operation method thereof
JP2015102596A (en) * 2013-11-21 2015-06-04 ラピスセミコンダクタ株式会社 Drive device of display device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914587B2 (en) 2001-02-02 2005-07-05 Nec Electronics Corporation Signal line driving circuit and signal line driving method for liquid crystal display

Also Published As

Publication number Publication date
KR19980024406A (en) 1998-07-06
JPH1083165A (en) 1998-03-31
KR100237128B1 (en) 2000-01-15

Similar Documents

Publication Publication Date Title
US6683596B2 (en) Data line driving circuit of electro-optical panel, control method thereof, electro-optical device, and electronic apparatus
JP4062876B2 (en) Active matrix display device and portable terminal using the same
US7907108B2 (en) Source driver circuits and methods providing reduced power consumption for driving flat panel displays
US7079103B2 (en) Scan-driving circuit, display device, electro-optical device, and scan-driving method
EP1233400B1 (en) Method and device for driving a LCD display
JP2853764B2 (en) LCD driver
US20090091561A1 (en) Control method for information display device and an information display device
KR100798167B1 (en) Display control device and mobile electronic apparatus
JP3795361B2 (en) Display driving device and liquid crystal display device using the same
JP2006201760A (en) Driver circuit of display device and method of driving the same
US20070159439A1 (en) Liquid crystal display
US7612768B2 (en) Display driver and electronic instrument including display driver
JP2002311911A (en) Active matrix type display device
JPH09159993A (en) Liquid crystal display device
US7583246B2 (en) Display driver, electro-optical device and drive method
US7499013B2 (en) Display driver, electro-optical device and drive method
JPH09281931A (en) Display device and circuit and method for driving it
US7471278B2 (en) Display driver, electro-optical device, and drive method
US7843474B2 (en) Driving apparatus for liquid crystal display
KR100424711B1 (en) Low power source driver
JPH10106254A (en) Semiconductor integrated circuit, image display using the circuit and electronic apparatus
JPH09212138A (en) Liquid crystal display device
JP4297628B2 (en) Active matrix display device
JP2002311909A (en) Active matrix type display device
JP2002311910A (en) Active matrix type display device

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees