JPH0945828A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
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- JPH0945828A JPH0945828A JP19460195A JP19460195A JPH0945828A JP H0945828 A JPH0945828 A JP H0945828A JP 19460195 A JP19460195 A JP 19460195A JP 19460195 A JP19460195 A JP 19460195A JP H0945828 A JPH0945828 A JP H0945828A
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Abstract
(57)【要約】
【課題】 3層構造の半導体装置用パッケージの熱履歴
による反りの発生を抑制するという特長を生かしつつ、
中間層による熱抵抗の増大を防ぐ。 【解決手段】 Cu層11と12との間に挟まれたMo
或いはCuW等の中間層13にスルーホール19を形成
し、そのスルーホールをCu埋込層18で埋め込む。
による反りの発生を抑制するという特長を生かしつつ、
中間層による熱抵抗の増大を防ぐ。 【解決手段】 Cu層11と12との間に挟まれたMo
或いはCuW等の中間層13にスルーホール19を形成
し、そのスルーホールをCu埋込層18で埋め込む。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置用パッ
ケージに関し、特に、発熱の大きな半導体装置を搭載す
る半導体装置用パッケージに関する。
ケージに関し、特に、発熱の大きな半導体装置を搭載す
る半導体装置用パッケージに関する。
【0002】
【従来の技術】近年、移動体通信等の発展に伴い、その
キーデバイスであるマイクロ波通信用FETの高出力化
の要求が強まっている。この要求に答えるためには、以
下に説明する様に、パッケージの大型化を避けることが
できない。
キーデバイスであるマイクロ波通信用FETの高出力化
の要求が強まっている。この要求に答えるためには、以
下に説明する様に、パッケージの大型化を避けることが
できない。
【0003】つまり、一般的にマイクロ波通信用FET
としては、GaAsFETが活用されているが、このG
aAsFETの高出力化を図る場合、少なくともゲート
幅の増大を避けることができない。したがって、ペレッ
トのサイズが大型化する。
としては、GaAsFETが活用されているが、このG
aAsFETの高出力化を図る場合、少なくともゲート
幅の増大を避けることができない。したがって、ペレッ
トのサイズが大型化する。
【0004】ペレットサイズの大型化は、ペレットの低
インピーダンス化を招く。ペレットと外部線路との間の
インピーダンス整合(50Ω整合)は、チップコンデン
サや回路基板等、セラミックを素材とする部品を用いて
行なうが、ペレットの低インピーダンス化に対応するた
めには、これらの部品が大型化する。
インピーダンス化を招く。ペレットと外部線路との間の
インピーダンス整合(50Ω整合)は、チップコンデン
サや回路基板等、セラミックを素材とする部品を用いて
行なうが、ペレットの低インピーダンス化に対応するた
めには、これらの部品が大型化する。
【0005】このように、ペレットやその他部品等、パ
ッケージへの搭載部品が大型化するので、パッケージも
大型化する。
ッケージへの搭載部品が大型化するので、パッケージも
大型化する。
【0006】ところで、GaAsペレットやセラミック
部品をパッケージに搭載する際、つまり、マウント・ボ
ンディング時には、パッケージは、300℃程度の加熱
と冷却という熱履歴を経る。GaAs、セラミック、及
び一般的なパッケージ材料である銅の熱膨脹係数は、そ
れぞれ、6.6 ×10-6、5〜8×10-6、17×10-6/Kであ
り、パッケージとその搭載部品との熱膨張が大きく異な
る。この熱膨脹係数の違いは、上記熱履歴を経る工程の
途中でパッケージ及び搭載部品に反りを発生させ、Ga
Asペレットや、セラミック部品にクラックを発生させ
る。このようなクラックの発生は、部品のサイズが大き
いほど起こり易い。
部品をパッケージに搭載する際、つまり、マウント・ボ
ンディング時には、パッケージは、300℃程度の加熱
と冷却という熱履歴を経る。GaAs、セラミック、及
び一般的なパッケージ材料である銅の熱膨脹係数は、そ
れぞれ、6.6 ×10-6、5〜8×10-6、17×10-6/Kであ
り、パッケージとその搭載部品との熱膨張が大きく異な
る。この熱膨脹係数の違いは、上記熱履歴を経る工程の
途中でパッケージ及び搭載部品に反りを発生させ、Ga
Asペレットや、セラミック部品にクラックを発生させ
る。このようなクラックの発生は、部品のサイズが大き
いほど起こり易い。
【0007】従来、このような熱膨張係数の違いによる
クラックの発生を防止するために、熱膨張係数が、Ga
Asやセラミックに近いMo(5.1 ×10-6/K)やCu
W(6.5 〜8.5 ×10-6/K)をCu層とCu層との間に
挟み込んだ3層構造のパッケージがある(東タン技報、
TOKYO TUNGSTEN CO., LTD TECHNICAL REVIEW、第3号、
APRIL 1992:東京タングステン株式会社)。そのような
パッケージを図4に示す。
クラックの発生を防止するために、熱膨張係数が、Ga
Asやセラミックに近いMo(5.1 ×10-6/K)やCu
W(6.5 〜8.5 ×10-6/K)をCu層とCu層との間に
挟み込んだ3層構造のパッケージがある(東タン技報、
TOKYO TUNGSTEN CO., LTD TECHNICAL REVIEW、第3号、
APRIL 1992:東京タングステン株式会社)。そのような
パッケージを図4に示す。
【0008】図4のパッケージは、Cu層41及びCu
層42と、これらの間に介在するMo或いはCuW等の
中間層43を有している。また、Cu層41の上面に
は、FET44、チップコンデンサ45、及び回路基板
46等の部品が搭載されている。
層42と、これらの間に介在するMo或いはCuW等の
中間層43を有している。また、Cu層41の上面に
は、FET44、チップコンデンサ45、及び回路基板
46等の部品が搭載されている。
【0009】
【発明が解決しようとする課題】しかしながら、同一サ
イズの1層構造のパッケージと3層構造のパッケージと
を比較すると、MoやCuW等の中間層を有する3層構
造のパッケージは、Cu単体のパッケージに比べて熱抵
抗が大きいという問題点がある。これは、パッケージの
熱抵抗が、パッケージを構成する材料の熱伝導率の逆数
に比例し、Mo、CuW、及びCuの熱伝導率が、それ
ぞれ、167、209〜247、及び394W/m・K
であって、MoやCuWの熱伝導率がCu比べ、かなり
小さいことから容易に理解できる。例えば、中間層とし
てMoを用いた3層構造のパッケージに置いて、各層の
厚さを等しくした場合、その熱抵抗は、同じサイズのC
u単体パッケージに比べて約1.4倍も大きくなる。パ
ッケージの熱抵抗が大きいと、そこに搭載されるFET
のチャネル温度も高くなり、特性劣化や寿命短縮など原
因となる。
イズの1層構造のパッケージと3層構造のパッケージと
を比較すると、MoやCuW等の中間層を有する3層構
造のパッケージは、Cu単体のパッケージに比べて熱抵
抗が大きいという問題点がある。これは、パッケージの
熱抵抗が、パッケージを構成する材料の熱伝導率の逆数
に比例し、Mo、CuW、及びCuの熱伝導率が、それ
ぞれ、167、209〜247、及び394W/m・K
であって、MoやCuWの熱伝導率がCu比べ、かなり
小さいことから容易に理解できる。例えば、中間層とし
てMoを用いた3層構造のパッケージに置いて、各層の
厚さを等しくした場合、その熱抵抗は、同じサイズのC
u単体パッケージに比べて約1.4倍も大きくなる。パ
ッケージの熱抵抗が大きいと、そこに搭載されるFET
のチャネル温度も高くなり、特性劣化や寿命短縮など原
因となる。
【0010】このように、従来の3層構造のパッケージ
は、ペレットや搭載部品のクラックの発生を阻止するこ
とができるという特長があるもの、熱抵抗の増大を招
き、搭載する半導体装置の特性劣化や寿命短縮を招くと
いう問題点がある。
は、ペレットや搭載部品のクラックの発生を阻止するこ
とができるという特長があるもの、熱抵抗の増大を招
き、搭載する半導体装置の特性劣化や寿命短縮を招くと
いう問題点がある。
【0011】本発明は、熱履歴を経ることによるパッケ
ージの反り(搭載部品のクラック)の発生を防止でき、
しかも熱抵抗がCu単体と同程度の3層構造の半導体装
置用パッケージを提供することを目的とする。
ージの反り(搭載部品のクラック)の発生を防止でき、
しかも熱抵抗がCu単体と同程度の3層構造の半導体装
置用パッケージを提供することを目的とする。
【0012】
【課題を解決するための手段】本発明によれば、発熱体
を含む半導体装置を搭載するための半導体装置用パッケ
ージであって、第1の材料からなり前記半導体装置を搭
載する主面を有する第1の層と、前記第1の材料からな
る第2の層と、前記第1の材料よりも熱膨張係数の小さ
い第2の材料からなり、前記第1の層と前記第2の層と
の間に挟まれた第3の層とを有する3層構造の半導体装
置用パッケージにおいて、前記第3の層にスルーホール
を形成し、該スルーホールを前記第1の材料で埋め込ん
だことを特徴とする半導体装置用パッケージが得られ
る。
を含む半導体装置を搭載するための半導体装置用パッケ
ージであって、第1の材料からなり前記半導体装置を搭
載する主面を有する第1の層と、前記第1の材料からな
る第2の層と、前記第1の材料よりも熱膨張係数の小さ
い第2の材料からなり、前記第1の層と前記第2の層と
の間に挟まれた第3の層とを有する3層構造の半導体装
置用パッケージにおいて、前記第3の層にスルーホール
を形成し、該スルーホールを前記第1の材料で埋め込ん
だことを特徴とする半導体装置用パッケージが得られ
る。
【0013】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図1に本発明の一実施形態
の半導体装置用パッケージを示す。このパッケージは、
Cu層11及び12と、これらの間に挟み込まれた中間
層(Mo、或いはCuW等)13とを有している。そし
て、Cu層11の上面には、発熱体であるFET14、
チップコンデンサ15、及び回路基板16等が搭載され
ている。また、Cu層11の上面には、リード線17を
固定するセラミックの壁18が取り付けられている。
施の形態について説明する。図1に本発明の一実施形態
の半導体装置用パッケージを示す。このパッケージは、
Cu層11及び12と、これらの間に挟み込まれた中間
層(Mo、或いはCuW等)13とを有している。そし
て、Cu層11の上面には、発熱体であるFET14、
チップコンデンサ15、及び回路基板16等が搭載され
ている。また、Cu層11の上面には、リード線17を
固定するセラミックの壁18が取り付けられている。
【0014】本実施形態のパッケージの中間層13に
は、スルーホール19が形成され、このスルーホール1
9は、Cu埋込層20で埋め込まれている。このスルー
ホール19は、パッケージに搭載される部品、特に発熱
の大きなFET14、に対応して設けられる。詳述する
と、FET14からパッケージへと伝わる熱のうち最も
放熱されにくいのは、厚さ方向(図の下方向)に伝わっ
た熱である。この熱を効率よく放熱するには、スルーホ
ール17をFET14の直下に形成し、その中心軸がF
ET14の実質的中心(Cu層11に接する面の幾何学
的中心)を通るようにする。また、スルーホール19の
直径は、図1のようにFET14の中心とスルーホール
19の上縁とを結ぶ線と、Cu層11の表面とが成す角
度が45°よりも小さくなるようにするとよい(パッケ
ージの熱放散経路が、発熱体であるFET14を中心と
して45°の方向であるため)。すなわち、図1の場合
は、Cu層11の厚さがaなので、その径bが、b>2
aとなるようにすればよい。
は、スルーホール19が形成され、このスルーホール1
9は、Cu埋込層20で埋め込まれている。このスルー
ホール19は、パッケージに搭載される部品、特に発熱
の大きなFET14、に対応して設けられる。詳述する
と、FET14からパッケージへと伝わる熱のうち最も
放熱されにくいのは、厚さ方向(図の下方向)に伝わっ
た熱である。この熱を効率よく放熱するには、スルーホ
ール17をFET14の直下に形成し、その中心軸がF
ET14の実質的中心(Cu層11に接する面の幾何学
的中心)を通るようにする。また、スルーホール19の
直径は、図1のようにFET14の中心とスルーホール
19の上縁とを結ぶ線と、Cu層11の表面とが成す角
度が45°よりも小さくなるようにするとよい(パッケ
ージの熱放散経路が、発熱体であるFET14を中心と
して45°の方向であるため)。すなわち、図1の場合
は、Cu層11の厚さがaなので、その径bが、b>2
aとなるようにすればよい。
【0015】ここで、スルーホール19の径を大きくし
過ぎると、Cu単体のパッケージの場合と同様に、熱履
歴によりパッケージに反りが発生し、搭載した部品にク
ラックが生じる。したがって、スルーホール19の径を
必要以上に大きくすることはできない。そこで、図1の
パッケージよりもさらに、放熱効果を向上させたい場合
は、スルーホール19の径を大きくするのではなく、図
2に示すように、スルーホール19を取り囲むように
(メッシュ状に)、複数の別のスルーホール21を設
け、Cuで埋め込むようにすればよい。
過ぎると、Cu単体のパッケージの場合と同様に、熱履
歴によりパッケージに反りが発生し、搭載した部品にク
ラックが生じる。したがって、スルーホール19の径を
必要以上に大きくすることはできない。そこで、図1の
パッケージよりもさらに、放熱効果を向上させたい場合
は、スルーホール19の径を大きくするのではなく、図
2に示すように、スルーホール19を取り囲むように
(メッシュ状に)、複数の別のスルーホール21を設
け、Cuで埋め込むようにすればよい。
【0016】次に図3を参照して、図1に示すパッケー
ジの製造方法を説明する。まず、図3(a)に示すよう
に、Cu層12とCu埋込層20とを同時に形成したプ
レート31と、スルーホール19を形成した中間層13
を用意する。そして、図3(b)に示すように、プレー
ト31と中間層13とをAgロウ32を用いて接着す
る。
ジの製造方法を説明する。まず、図3(a)に示すよう
に、Cu層12とCu埋込層20とを同時に形成したプ
レート31と、スルーホール19を形成した中間層13
を用意する。そして、図3(b)に示すように、プレー
ト31と中間層13とをAgロウ32を用いて接着す
る。
【0017】次に、図3(c)に示すように、Cu層1
1を用意し、図3(d)に示すように、中間層13及び
Cu埋込層20の上面に、Agロウ32を用いてCu層
11を接着する。こうして、中間層13がスルーホール
19を有し、そのスルーホール19がCu埋込層20で
埋め込まれた3層構造のパッケージが作製できる。
1を用意し、図3(d)に示すように、中間層13及び
Cu埋込層20の上面に、Agロウ32を用いてCu層
11を接着する。こうして、中間層13がスルーホール
19を有し、そのスルーホール19がCu埋込層20で
埋め込まれた3層構造のパッケージが作製できる。
【0018】
【発明の効果】本発明によれば、3層構造のパッケージ
の中間層にスルーホールを形成し、このスルーホールを
Cuで埋め込むようにしたことで、熱履歴によるパッケ
ージの反りの発生を抑制し、もって搭載部品のクラック
の発生を抑制することができるという特徴を有し、しか
も、中間層を設けたことによるパッケージの熱抵抗の増
加を抑制することができる。
の中間層にスルーホールを形成し、このスルーホールを
Cuで埋め込むようにしたことで、熱履歴によるパッケ
ージの反りの発生を抑制し、もって搭載部品のクラック
の発生を抑制することができるという特徴を有し、しか
も、中間層を設けたことによるパッケージの熱抵抗の増
加を抑制することができる。
【図1】本発明の実施の一形態を示す断面図である。
【図2】本発明の実施の他の形態を示す断面図である。
【図3】図1の半導体装置用パッケージの製造方法を説
明するための図である。
明するための図である。
【図4】従来の半導体装置用パッケージの断面図であ
る。
る。
11 Cu層 12 Cu層 13 中間層 14 FET 15 チップコンデンサ 16 回路基板 17 リード線 18 壁 19 スルーホール 20 Cu埋込層 21 スルーホール 31 プレート 32 Agロウ
Claims (6)
- 【請求項1】 発熱体を含む半導体装置を搭載するため
の半導体装置用パッケージであって、第1の材料からな
り前記半導体装置を搭載する主面を有する第1の層と、
前記第1の材料からなる第2の層と、前記第1の材料よ
りも熱膨張係数の小さい第2の材料からなり、前記第1
の層と前記第2の層との間に挟まれた第3の層とを有す
る3層構造の半導体装置用パッケージにおいて、前記第
3の層にスルーホールを形成し、該スルーホールを前記
第1の材料で埋め込んだことを特徴とする半導体装置用
パッケージ。 - 【請求項2】 前記第1の材料がCuであることを特徴
とする請求項1の半導体装置用パッケージ。 - 【請求項3】 前記第2の材料がMo及びCuWのいず
れかであることを特徴とする請求項2の半導体装置用パ
ッケージ。 - 【請求項4】 前記スルーホールの中心軸が、前記主面
に対する前記発熱体の接触面の幾何学的中心を通過する
様に、前記スルーホールを形成したことを特徴とする請
求項1、2、または3の半導体装置用パッケージ。 - 【請求項5】 前記幾何学的中心と前記スルーホールの
上縁とを結ぶ線と、前記主面とが成す角度が45°より
も小さいことを特徴とする請求項4の半導体装置用パッ
ケージ。 - 【請求項6】 前記第3の層の前記スルーホールの周囲
に他のスルーホールを少なくとも1つ設けたことを特徴
とする請求項1、2、3、4、または5の半導体装置用
パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19460195A JP2765621B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19460195A JP2765621B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置用パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0945828A true JPH0945828A (ja) | 1997-02-14 |
JP2765621B2 JP2765621B2 (ja) | 1998-06-18 |
Family
ID=16327268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19460195A Expired - Fee Related JP2765621B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2765621B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6921971B2 (en) | 2003-01-15 | 2005-07-26 | Kyocera Corporation | Heat releasing member, package for accommodating semiconductor element and semiconductor device |
WO2006050205A2 (en) * | 2004-11-01 | 2006-05-11 | H.C. Starck Inc. | Refractory metal substrate with improved thermal conductivity |
JP2006179791A (ja) * | 2004-12-24 | 2006-07-06 | Toshiba Corp | 半導体装置 |
JP2006303400A (ja) * | 2005-03-22 | 2006-11-02 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置ならびに電子装置の実装構造 |
KR20180097021A (ko) * | 2017-02-22 | 2018-08-30 | 주식회사 더굿시스템 | 방열판재 |
US10163868B2 (en) | 2013-05-16 | 2018-12-25 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1995
- 1995-07-31 JP JP19460195A patent/JP2765621B2/ja not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6921971B2 (en) | 2003-01-15 | 2005-07-26 | Kyocera Corporation | Heat releasing member, package for accommodating semiconductor element and semiconductor device |
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WO2006050205A3 (en) * | 2004-11-01 | 2006-09-08 | Starck H C Inc | Refractory metal substrate with improved thermal conductivity |
US7416789B2 (en) | 2004-11-01 | 2008-08-26 | H.C. Starck Inc. | Refractory metal substrate with improved thermal conductivity |
JP2006179791A (ja) * | 2004-12-24 | 2006-07-06 | Toshiba Corp | 半導体装置 |
JP4664670B2 (ja) * | 2004-12-24 | 2011-04-06 | 株式会社東芝 | 半導体装置 |
JP2006303400A (ja) * | 2005-03-22 | 2006-11-02 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置ならびに電子装置の実装構造 |
US7745914B2 (en) | 2005-03-22 | 2010-06-29 | Kyocera Corporation | Package for receiving electronic parts, and electronic device and mounting structure thereof |
JP4610414B2 (ja) * | 2005-03-22 | 2011-01-12 | 京セラ株式会社 | 電子部品収納用パッケージおよび電子装置ならびに電子装置の実装構造 |
US10163868B2 (en) | 2013-05-16 | 2018-12-25 | Fuji Electric Co., Ltd. | Semiconductor device |
KR20180097021A (ko) * | 2017-02-22 | 2018-08-30 | 주식회사 더굿시스템 | 방열판재 |
Also Published As
Publication number | Publication date |
---|---|
JP2765621B2 (ja) | 1998-06-18 |
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Legal Events
Date | Code | Title | Description |
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