JPH0944550A - 配線寄生負荷算出方法 - Google Patents
配線寄生負荷算出方法Info
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- JPH0944550A JPH0944550A JP7195046A JP19504695A JPH0944550A JP H0944550 A JPH0944550 A JP H0944550A JP 7195046 A JP7195046 A JP 7195046A JP 19504695 A JP19504695 A JP 19504695A JP H0944550 A JPH0944550 A JP H0944550A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 単に、重なり合った配線間の寄生負荷だけで
はなく、重なり合わない配線間の寄生負荷をも考慮し
て、正確に寄生負荷を算出できる配線負荷算出方法を提
供することである。 【解決手段】 基準配線の周囲に、３次元領域を決定
し、３次元領域内における各配線の存在する位置におい
て、マッチングに必要なデータを抽出すると共に、当該
データに応じた寄生負荷の値をリファレンスパターンデ
ータとしてデータベース化しておく。このリファレンス
パターンデータと対象パターンとの間のパターンマッチ
ングを行うことにより、一致したリファレンスパターン
データを得る。このリファレンスパターンデータの寄生
負荷の値から、対象パターンにおける配線負荷を検出で
きる。
はなく、重なり合わない配線間の寄生負荷をも考慮し
て、正確に寄生負荷を算出できる配線負荷算出方法を提
供することである。 【解決手段】 基準配線の周囲に、３次元領域を決定
し、３次元領域内における各配線の存在する位置におい
て、マッチングに必要なデータを抽出すると共に、当該
データに応じた寄生負荷の値をリファレンスパターンデ
ータとしてデータベース化しておく。このリファレンス
パターンデータと対象パターンとの間のパターンマッチ
ングを行うことにより、一致したリファレンスパターン
データを得る。このリファレンスパターンデータの寄生
負荷の値から、対象パターンにおける配線負荷を検出で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、配線に伴う寄生容
量、寄生抵抗等の配線寄生負荷を算出する方法、及び、
装置に関する。
量、寄生抵抗等の配線寄生負荷を算出する方法、及び、
装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路における大規模
化、微細化が一段と進むにつれて、信号配線に寄生する
容量、抵抗等の配線寄生負荷が遅延に与える影響がだん
だん無視できなくなっており、従来の遅延検証ツールに
盛り込まれていた配線寄生負荷モデルでは精度が不十分
で、タイミングシミュレーションでの検証が不正確なも
のとなり、実際の試作品との食い違いが生じ、設計の変
更や試作を繰り返す結果、半導体集積回路の開発に要す
る期間の長期化を招く一因ともなっている。
化、微細化が一段と進むにつれて、信号配線に寄生する
容量、抵抗等の配線寄生負荷が遅延に与える影響がだん
だん無視できなくなっており、従来の遅延検証ツールに
盛り込まれていた配線寄生負荷モデルでは精度が不十分
で、タイミングシミュレーションでの検証が不正確なも
のとなり、実際の試作品との食い違いが生じ、設計の変
更や試作を繰り返す結果、半導体集積回路の開発に要す
る期間の長期化を招く一因ともなっている。
【０００３】高速でスイッチング動作を行うサブミクロ
ン級の微細なサイズを有するトランジスタを含む半導体
集積回路では、トランジスタのスイッチング動作に加え
て、これらトランジスタを接続する配線に伴う配線寄生
負荷による遅延時間が半導体集積回路の性能を左右する
大きな要因となっている。したがって、配線における配
線寄生負荷を従来より高精度で見積、評価することは、
半導体集積回路の設計上、極めて重要であり、且つ、設
計期間の短縮にもつながる。
ン級の微細なサイズを有するトランジスタを含む半導体
集積回路では、トランジスタのスイッチング動作に加え
て、これらトランジスタを接続する配線に伴う配線寄生
負荷による遅延時間が半導体集積回路の性能を左右する
大きな要因となっている。したがって、配線における配
線寄生負荷を従来より高精度で見積、評価することは、
半導体集積回路の設計上、極めて重要であり、且つ、設
計期間の短縮にもつながる。
【０００４】一方、ＬＳＩの試作並びにいくつかの評価
は、半導体集積回路における設計基準に基づいて定めら
れたトランジスタ寸法、配線幅、コンタクトの大きさ等
レイアウトをあらわすデータ（以下レイアウトデータと
呼ぶ）によって行われている。
は、半導体集積回路における設計基準に基づいて定めら
れたトランジスタ寸法、配線幅、コンタクトの大きさ等
レイアウトをあらわすデータ（以下レイアウトデータと
呼ぶ）によって行われている。
【０００５】上記したようなレイアウトデータを用い
て、配線における配線寄生負荷を見積もる方法も提案さ
れている。例えば、特開平４−２７３，５８３号公報
（以下、引例１と呼ぶ）には、半導体集積回路のレイア
ウトデータを検証する際に、配線寄生負荷をも算出する
配線寄生負荷算出方法が開示されている。この方法で
は、半導体集積回路図の各層における配線を平面的にマ
ス目、即ち、格子状に分けておき、設計データをシンボ
リックデータの形のままで配線寄生負荷等の値を抽出し
ている。この方法では、シンボリックデータを使用する
ため、配線データ等を格子状のままで扱うことができる
と共に、これら格子内の１マスにおける配線寄生負荷を
設定でき、また、各配線についてのマス目の数やコンタ
クトの数を求めることにより、配線の負荷を算出でき
る。この算出方法では、配線寄生負荷の内、各配線と接
地配線との間の対地寄生容量と、各配線における寄生抵
抗とを算出することができる。
て、配線における配線寄生負荷を見積もる方法も提案さ
れている。例えば、特開平４−２７３，５８３号公報
（以下、引例１と呼ぶ）には、半導体集積回路のレイア
ウトデータを検証する際に、配線寄生負荷をも算出する
配線寄生負荷算出方法が開示されている。この方法で
は、半導体集積回路図の各層における配線を平面的にマ
ス目、即ち、格子状に分けておき、設計データをシンボ
リックデータの形のままで配線寄生負荷等の値を抽出し
ている。この方法では、シンボリックデータを使用する
ため、配線データ等を格子状のままで扱うことができる
と共に、これら格子内の１マスにおける配線寄生負荷を
設定でき、また、各配線についてのマス目の数やコンタ
クトの数を求めることにより、配線の負荷を算出でき
る。この算出方法では、配線寄生負荷の内、各配線と接
地配線との間の対地寄生容量と、各配線における寄生抵
抗とを算出することができる。
【０００６】また、特開平５−８１，３６５号公報（以
下、引例２と呼ぶ）には、同一配線層内の配線間寄生容
量と、異なる配線層同士異層配線間寄生容量とを見積も
ることができる配線寄生容量の見積方法が提案されてい
る。この方法では、同一配線層、または、異なる配線層
配線の各層における配線を平面的にマス目に分割してお
き、これらの各層の配線の内、重なった部分、及び、隣
接した部分の長さ、面積を求めることにより、上記した
配線間寄生容量、及び、異層配線間寄生容量を算出する
ことができる。
下、引例２と呼ぶ）には、同一配線層内の配線間寄生容
量と、異なる配線層同士異層配線間寄生容量とを見積も
ることができる配線寄生容量の見積方法が提案されてい
る。この方法では、同一配線層、または、異なる配線層
配線の各層における配線を平面的にマス目に分割してお
き、これらの各層の配線の内、重なった部分、及び、隣
接した部分の長さ、面積を求めることにより、上記した
配線間寄生容量、及び、異層配線間寄生容量を算出する
ことができる。
【０００７】
【発明が解決しようとする課題】引例１では、算出でき
る配線寄生負荷が対地寄生容量及び寄生抵抗に限られ、
引例２に既述されているように、配線間寄生容量及び異
層配線間寄生容量を算出できないと言う欠点がある。他
方、引例２は、２つの配線が同一層内で隣接している場
合の配線間寄生容量、或いは、垂直方向に上下に重なっ
ている場合における異層配線間寄生容量を算出すること
ができる。
る配線寄生負荷が対地寄生容量及び寄生抵抗に限られ、
引例２に既述されているように、配線間寄生容量及び異
層配線間寄生容量を算出できないと言う欠点がある。他
方、引例２は、２つの配線が同一層内で隣接している場
合の配線間寄生容量、或いは、垂直方向に上下に重なっ
ている場合における異層配線間寄生容量を算出すること
ができる。
【０００８】ところで、この種の半導体集積回路では、
単に、水平方向、或いは、垂直方向に位置する配線だけ
でなく、ある配線に対して斜めの位置にあり、水平方向
及び、垂直方向には位置しない配線も多数存在する。ま
た、配線間寄生容量を考慮する場合、単に、互いに隣接
する配線間の寄生容量だけでなく、離隔した位置にある
配線との間の寄生容量をも考慮しなければ、正確な算出
値を得ることはできない。
単に、水平方向、或いは、垂直方向に位置する配線だけ
でなく、ある配線に対して斜めの位置にあり、水平方向
及び、垂直方向には位置しない配線も多数存在する。ま
た、配線間寄生容量を考慮する場合、単に、互いに隣接
する配線間の寄生容量だけでなく、離隔した位置にある
配線との間の寄生容量をも考慮しなければ、正確な算出
値を得ることはできない。
【０００９】上記した引例２では、或配線と、斜めの位
置に配置された配線との間の寄生容量については、何
等、考慮されていないため、正確な寄生容量値を算出す
ることができないと言う欠点がある。
置に配置された配線との間の寄生容量については、何
等、考慮されていないため、正確な寄生容量値を算出す
ることができないと言う欠点がある。
【００１０】本発明の目的は、寄生容量、寄生抵抗等の
配線寄生負荷を正確に算出できる配線寄生負荷算出方法
を提供することである。
配線寄生負荷を正確に算出できる配線寄生負荷算出方法
を提供することである。
【００１１】本発明の他の目的は、パターンマッチング
の手法を用いた配線寄生負荷算出方法を提供することで
ある。
の手法を用いた配線寄生負荷算出方法を提供することで
ある。
【００１２】本発明の更に他の目的は、パターンマッチ
ングの際に使用されるリファレンスパターンデータ作成
方法を提供することである。
ングの際に使用されるリファレンスパターンデータ作成
方法を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、レイア
ウトデータ、或いは、シンボリックデータのいずれかに
おける配線寄生負荷を算出する方法において、予め配線
寄生負荷を見積もりしたリファレンスモデルを用意して
おき、当該リファレンスモデル内のリファレンスパター
ンデータの持つレイアウトパターンデータと前記レイア
ウトデータ及びシンボリックデータのいずれかによって
なるレイアウトパターンデータとのパターンマッチング
を行うことにより、前記レイアウトデータ、或いは、シ
ンボリックデータにおける配線寄生負荷を算出する配線
寄生負荷算出方法が得られる。
ウトデータ、或いは、シンボリックデータのいずれかに
おける配線寄生負荷を算出する方法において、予め配線
寄生負荷を見積もりしたリファレンスモデルを用意して
おき、当該リファレンスモデル内のリファレンスパター
ンデータの持つレイアウトパターンデータと前記レイア
ウトデータ及びシンボリックデータのいずれかによって
なるレイアウトパターンデータとのパターンマッチング
を行うことにより、前記レイアウトデータ、或いは、シ
ンボリックデータにおける配線寄生負荷を算出する配線
寄生負荷算出方法が得られる。
【００１４】更に、本発明によれば、特定の配線を基準
配線として定め、当該基準配線を含む所定の領域を３次
元的に決定し、前記３次元領域内における配線格子上で
の当該基準配線と、基準配線以外の配線、及び、基板と
の組み合わせによってなるレイアウトパターンから、マ
ッチングに必要なデータを抽出することによって、リフ
ァレンスパターンデータを作成するリファレンスパター
ンデータ作成方法が得られる。
配線として定め、当該基準配線を含む所定の領域を３次
元的に決定し、前記３次元領域内における配線格子上で
の当該基準配線と、基準配線以外の配線、及び、基板と
の組み合わせによってなるレイアウトパターンから、マ
ッチングに必要なデータを抽出することによって、リフ
ァレンスパターンデータを作成するリファレンスパター
ンデータ作成方法が得られる。
【００１５】
【発明の実施の形態】図１を参照して、本発明の実施例
に係る配線寄生負荷算出方法を説明する。この実施例で
は、ディスク等によって構成された第１乃至第３の記憶
装置２１〜２３を使用して、配線寄生負荷が算出され、
算出結果は第３の記憶装置２３に記憶される。ここで、
第１の記憶装置２１には配線寄生負荷を算出する対象と
なる半導体集積回路に関するレイアウトデータ、或い
は、シンボリックデータが格納されている。この場合、
レイアウトデータ、或いは、シンボリックデータは、設
計基準に基づいて、半導体集積回路の所定の位置を座標
の原点として配置された線分（パス）、矩形、及びコン
タクト等で構成されている。そして、これらレイアウト
データは、製造プロセスでコントロールされる配線膜厚
や、配線層間絶縁膜のデータと合わせることにより、立
体構造にとらえることができる。即ち、３次元領域内の
３次元格子上の位置をあらわしていることになる。
に係る配線寄生負荷算出方法を説明する。この実施例で
は、ディスク等によって構成された第１乃至第３の記憶
装置２１〜２３を使用して、配線寄生負荷が算出され、
算出結果は第３の記憶装置２３に記憶される。ここで、
第１の記憶装置２１には配線寄生負荷を算出する対象と
なる半導体集積回路に関するレイアウトデータ、或い
は、シンボリックデータが格納されている。この場合、
レイアウトデータ、或いは、シンボリックデータは、設
計基準に基づいて、半導体集積回路の所定の位置を座標
の原点として配置された線分（パス）、矩形、及びコン
タクト等で構成されている。そして、これらレイアウト
データは、製造プロセスでコントロールされる配線膜厚
や、配線層間絶縁膜のデータと合わせることにより、立
体構造にとらえることができる。即ち、３次元領域内の
３次元格子上の位置をあらわしていることになる。
【００１６】また、第２の記憶装置２２には、レイアウ
トデータと同様な３次元領域内におけるリファレンスパ
ターンデータがリファレンスモデルとして、データベー
ス化されて格納されている。これらリファレンスパター
ンデータも３次元格子上に配線の情報を持つデータとし
て格納され、且つ、各リファレンスパターンデータに
は、配線寄生負荷データも格納されている。
トデータと同様な３次元領域内におけるリファレンスパ
ターンデータがリファレンスモデルとして、データベー
ス化されて格納されている。これらリファレンスパター
ンデータも３次元格子上に配線の情報を持つデータとし
て格納され、且つ、各リファレンスパターンデータに
は、配線寄生負荷データも格納されている。
【００１７】具体的に言えば、リファレンスパターンデ
ータは、３次元領域内に、３次元格子（以下、配線格子
と呼ぶ）を形成すると共に、配線格子上に存在する配線
の内、配線寄生負荷を求めたい配線を、基準となる基準
配線として定めておき、この基準配線と、この基準配線
の回りに存在する隣接配線、交差配線、基板との組み合
わせによってなるレイアウトパターンから決定されるレ
イアウトパターンデータとレイアウトパターンに応じた
基準配線の配線寄生負荷をデータとして持っている。こ
の配線格子内での基準配線と基準配線以外の配線、及
び、基板との組み合わせによってなるレイアウトパター
ンは種々あるので、リファレンスパターンデータは、各
レイアウトパターンデータと各レイアウトパターンに応
じた基準配線の配線寄生負荷を持っていることは言うま
でもない。またこの基準配線の配線寄生負荷は、実デバ
イスを用いた実測値、或いは、容量シミュレータのシミ
ュレーション結果によって得ることができる。
ータは、３次元領域内に、３次元格子（以下、配線格子
と呼ぶ）を形成すると共に、配線格子上に存在する配線
の内、配線寄生負荷を求めたい配線を、基準となる基準
配線として定めておき、この基準配線と、この基準配線
の回りに存在する隣接配線、交差配線、基板との組み合
わせによってなるレイアウトパターンから決定されるレ
イアウトパターンデータとレイアウトパターンに応じた
基準配線の配線寄生負荷をデータとして持っている。こ
の配線格子内での基準配線と基準配線以外の配線、及
び、基板との組み合わせによってなるレイアウトパター
ンは種々あるので、リファレンスパターンデータは、各
レイアウトパターンデータと各レイアウトパターンに応
じた基準配線の配線寄生負荷を持っていることは言うま
でもない。またこの基準配線の配線寄生負荷は、実デバ
イスを用いた実測値、或いは、容量シミュレータのシミ
ュレーション結果によって得ることができる。
【００１８】図１、図２、図３を共に参照して、リファ
レンスパターンデータ作成方法を説明する。
レンスパターンデータ作成方法を説明する。
【００１９】まず、図２において、所望の大きさの３次
元領域からなる配線格子空間３６を決定する（図１；ス
テップＳ１０）。この３次元領域内には、図２の前後、
及び、左右方向に最小配線間隔をおいて、格子状に引か
れた格子線（以下、配線格子と呼ぶ）が含まれていて、
３次元領域に存在しうる配線は配線格子上に位置づけら
れるものとする。この例では、３層分の配線格子が含ま
れている。
元領域からなる配線格子空間３６を決定する（図１；ス
テップＳ１０）。この３次元領域内には、図２の前後、
及び、左右方向に最小配線間隔をおいて、格子状に引か
れた格子線（以下、配線格子と呼ぶ）が含まれていて、
３次元領域に存在しうる配線は配線格子上に位置づけら
れるものとする。この例では、３層分の配線格子が含ま
れている。
【００２０】次に、図２における破線３６で示す所望の
大きさの３次元領域内に、配線３０〜３３がレイアウト
されている例を図３として示す。図３において、図３の
前後方向に延在している配線の内、配線３０を基準配線
とする。当該基準配線３０は、配線格子空間３６内で、
図３の左右方向において、中央に位置している。
大きさの３次元領域内に、配線３０〜３３がレイアウト
されている例を図３として示す。図３において、図３の
前後方向に延在している配線の内、配線３０を基準配線
とする。当該基準配線３０は、配線格子空間３６内で、
図３の左右方向において、中央に位置している。
【００２１】この３次元領域内には、基準配線３０の周
辺に、第１乃至第３の周辺配線３１〜３３が配置されて
おり、また、これら第１乃至第３の周辺配線３１〜３３
は、基準配線３０に対して並行に図２の前後方向に延在
している。
辺に、第１乃至第３の周辺配線３１〜３３が配置されて
おり、また、これら第１乃至第３の周辺配線３１〜３３
は、基準配線３０に対して並行に図２の前後方向に延在
している。
【００２２】このうち、第１の周辺配線３１は、基準配
線３０の上層に位置付けられており、基準配線３０と
は、垂直方向に重なりあっていない。また、第２の周辺
配線３２は、基準配線３０と同じ層にあり、水平方向に
互いに最小配線間隔をおいて隣接しており、更に、第３
の周辺配線３３は基準配線３０の下層にあり、基準配線
３０と垂直方向において重なりあっているが、第２の周
辺配線３２とは、垂直方向において重なりあっていない
ものとする。
線３０の上層に位置付けられており、基準配線３０と
は、垂直方向に重なりあっていない。また、第２の周辺
配線３２は、基準配線３０と同じ層にあり、水平方向に
互いに最小配線間隔をおいて隣接しており、更に、第３
の周辺配線３３は基準配線３０の下層にあり、基準配線
３０と垂直方向において重なりあっているが、第２の周
辺配線３２とは、垂直方向において重なりあっていない
ものとする。
【００２３】これら基準配線３０、及び、第１乃至第３
の周辺配線３１〜３３は、配線格子空間３６内の、配線
格子上に位置づけられている。
の周辺配線３１〜３３は、配線格子空間３６内の、配線
格子上に位置づけられている。
【００２４】リファレンスパターンデータは、この配線
格子を含む３次元領域毎に決定されており、配線寄生負
荷データを含んでいる。
格子を含む３次元領域毎に決定されており、配線寄生負
荷データを含んでいる。
【００２５】図１の例では、基準配線３０と、第１乃至
第３の周辺配線３１〜３３及び、基板との間の組み合わ
せによってなる３次元領域内のレイアウトパターン（以
下、組み合わせパターンと呼ぶ）が決定され（図１；ス
テップＳ１１）、組み合わせパターンから決定されるレ
イアウトパターンデータ（以下、組み合わせパターンデ
ータと呼ぶ）が抽出される（図１；ステップＳ１２）。
次に、プロセス条件、及びオプション情報を決定し（図
１；ステップＳ１３）、配線格子を含む３次元領域毎
に、抽出された組み合わせパターンデータにおける基準
配線３０に対して、決定した各プロセス条件、及び、オ
プション情報を満足する配線寄生負荷が算出される（図
１；ステップＳ１４）。ここで、オプション情報とは、
搭載パッケージ依存性、動作周波数等をあらわす情報で
ある。また、抽出された組み合わせパターンデータにお
ける基準配線３０の配線寄生負荷の算出は、プロセス条
件だけを満足する場合や、オプション情報だけを満足す
る場合でも良い。
第３の周辺配線３１〜３３及び、基板との間の組み合わ
せによってなる３次元領域内のレイアウトパターン（以
下、組み合わせパターンと呼ぶ）が決定され（図１；ス
テップＳ１１）、組み合わせパターンから決定されるレ
イアウトパターンデータ（以下、組み合わせパターンデ
ータと呼ぶ）が抽出される（図１；ステップＳ１２）。
次に、プロセス条件、及びオプション情報を決定し（図
１；ステップＳ１３）、配線格子を含む３次元領域毎
に、抽出された組み合わせパターンデータにおける基準
配線３０に対して、決定した各プロセス条件、及び、オ
プション情報を満足する配線寄生負荷が算出される（図
１；ステップＳ１４）。ここで、オプション情報とは、
搭載パッケージ依存性、動作周波数等をあらわす情報で
ある。また、抽出された組み合わせパターンデータにお
ける基準配線３０の配線寄生負荷の算出は、プロセス条
件だけを満足する場合や、オプション情報だけを満足す
る場合でも良い。
【００２６】この例では、プロセス条件だけを満足する
第１の算出結果とプロセス条件及び、オプション情報を
満足する第２の算出結果があり、各々の組み合わせパタ
ーンデータと共にリファレンスパターンデータとしてい
る。このうち、第１の計算結果によってなるリファレン
スパターンデータは、第１のデータベース部２２１に、
第２の計算結果によってなるリファレンスパターンデー
タは、第２のデータベース部２２２に、それぞれ格納さ
れ、第１のデータベース部２２１及び、第２のデータベ
ース部２２２は、第２の記憶装置２２（リファレンスモ
デル）に保持されている。この場合、基準配線３０とそ
の周辺配線の幅については、一定でなくても良い。
第１の算出結果とプロセス条件及び、オプション情報を
満足する第２の算出結果があり、各々の組み合わせパタ
ーンデータと共にリファレンスパターンデータとしてい
る。このうち、第１の計算結果によってなるリファレン
スパターンデータは、第１のデータベース部２２１に、
第２の計算結果によってなるリファレンスパターンデー
タは、第２のデータベース部２２２に、それぞれ格納さ
れ、第１のデータベース部２２１及び、第２のデータベ
ース部２２２は、第２の記憶装置２２（リファレンスモ
デル）に保持されている。この場合、基準配線３０とそ
の周辺配線の幅については、一定でなくても良い。
【００２７】以下同様な手順に従って、図１のステップ
Ｓ１０で決定した３次元領域内に存在しうる組み合わせ
パターンの内、所望の組み合わせパターンに対して、リ
ファレンスパターンデータを作成し、データベース部２
２１と、データベース部２２２に格納する。
Ｓ１０で決定した３次元領域内に存在しうる組み合わせ
パターンの内、所望の組み合わせパターンに対して、リ
ファレンスパターンデータを作成し、データベース部２
２１と、データベース部２２２に格納する。
【００２８】上記したことからも明らかな通り、決定す
る３次元領域は、大きくすればするほど、リファレンス
パターンデータの持つ基準配線の配線寄生負荷の精度を
上げることができる。
る３次元領域は、大きくすればするほど、リファレンス
パターンデータの持つ基準配線の配線寄生負荷の精度を
上げることができる。
【００２９】次に、図１、図２、図３、図４を共に参照
して、配線寄生負荷算出方法の算出動作を説明する。
して、配線寄生負荷算出方法の算出動作を説明する。
【００３０】まず、レイアウトデータ、或いは、シンボ
リックデータのいずれかによってあらわされるレイアウ
トパターンデータが読み込まれ、読み込まれたレイアウ
トパターンデータに対し、配線寄生負荷を求めたい配線
を基準配線として決定し、決定した基準配線を配線の進
行方向に、リファレンスパターンデータの作成時に決定
した３次元領域と同じ大きさ、形状の３次元領域に分割
する（図１；ステップＳ１）。ここで基準配線は、リフ
ァレンスパターンデータ作成時と同様に、分割した３次
元領域内において、基準配線の進行方向に対して左右方
向の中央に位置することとする。
リックデータのいずれかによってあらわされるレイアウ
トパターンデータが読み込まれ、読み込まれたレイアウ
トパターンデータに対し、配線寄生負荷を求めたい配線
を基準配線として決定し、決定した基準配線を配線の進
行方向に、リファレンスパターンデータの作成時に決定
した３次元領域と同じ大きさ、形状の３次元領域に分割
する（図１；ステップＳ１）。ここで基準配線は、リフ
ァレンスパターンデータ作成時と同様に、分割した３次
元領域内において、基準配線の進行方向に対して左右方
向の中央に位置することとする。
【００３１】図４は、分割した３次元領域及び、３次元
領域内におけるレイアウトパターンデータを示し、図４
では、２つの配線格子空間が設けられている点で、図３
の場合と異なっている。
領域内におけるレイアウトパターンデータを示し、図４
では、２つの配線格子空間が設けられている点で、図３
の場合と異なっている。
【００３２】図４において、３次元領域からなる配線格
子空間３７、３８及び、前記配線格子空間３７、３８内
の配線格子は、図４の前後方向に連続して位置してお
り、図４の上下左右方向にずれていない。この配線格子
空間３７、３８は、図２及び、図３に示す配線格子空間
３６及び、配線格子と同じ形状及び、大きさである。
子空間３７、３８及び、前記配線格子空間３７、３８内
の配線格子は、図４の前後方向に連続して位置してお
り、図４の上下左右方向にずれていない。この配線格子
空間３７、３８は、図２及び、図３に示す配線格子空間
３６及び、配線格子と同じ形状及び、大きさである。
【００３３】また、配線格子空間３７、３８内には、基
準配線３０及び、第１乃至第３の周辺配線３１〜３３が
配線格子上に位置付けられている。これら配線３０〜３
３は、両３次元領域において、図４の前後方向に連続し
て位置しており、図４の上下左右方向にずれておらず、
図２及び図３に示す配線格子空間３６内の配線及び、基
板のレイアウトパターンと同じである。
準配線３０及び、第１乃至第３の周辺配線３１〜３３が
配線格子上に位置付けられている。これら配線３０〜３
３は、両３次元領域において、図４の前後方向に連続し
て位置しており、図４の上下左右方向にずれておらず、
図２及び図３に示す配線格子空間３６内の配線及び、基
板のレイアウトパターンと同じである。
【００３４】分割が終了すると、分割した配線格子空間
３７で示す３次元領域内の組み合わせパターンデータを
検出する（図１；ステップＳ２）。分割した配線格子空
間３７で示す３次元領域内の組み合わせパターンデータ
の検出が終わると、検出した組み合わせパターンデータ
を累積する（図１；ステップＳ３）。検出した組み合わ
せパターンデータを累積すると、基準配線３０が終了し
たか否かが確認される（図１；ステップＳ４）。図４に
おいては、連続する配線格子空間３８で示す３次元領域
が存在する、即ち、基準配線が終了していないので、配
線格子空間３８で示す３次元領域内の組み合わせパター
ンデータを検出し、累積する。同様な手順で、基準配線
３０が終了するまで、分割した３次元領域内の組み合わ
せパターンデータが検出され、検出された組み合わせパ
ターンデータは、累積される。
３７で示す３次元領域内の組み合わせパターンデータを
検出する（図１；ステップＳ２）。分割した配線格子空
間３７で示す３次元領域内の組み合わせパターンデータ
の検出が終わると、検出した組み合わせパターンデータ
を累積する（図１；ステップＳ３）。検出した組み合わ
せパターンデータを累積すると、基準配線３０が終了し
たか否かが確認される（図１；ステップＳ４）。図４に
おいては、連続する配線格子空間３８で示す３次元領域
が存在する、即ち、基準配線が終了していないので、配
線格子空間３８で示す３次元領域内の組み合わせパター
ンデータを検出し、累積する。同様な手順で、基準配線
３０が終了するまで、分割した３次元領域内の組み合わ
せパターンデータが検出され、検出された組み合わせパ
ターンデータは、累積される。
【００３５】基準配線３０が終了すると、外部入力装置
から、プロセス条件、及び、オプション情報が入力され
る。（図１；ステップＳ５）。ここで、オプション情報
とは、搭載パッケージ依存性、動作周波数等をあらわす
情報である。
から、プロセス条件、及び、オプション情報が入力され
る。（図１；ステップＳ５）。ここで、オプション情報
とは、搭載パッケージ依存性、動作周波数等をあらわす
情報である。
【００３６】プロセス条件、及び、オプション情報が外
部入力装置から入力されると、第２の記憶装置（リファ
レンスモデル）に対し、検出し、累積した組み合わせパ
ターンデータと各リファレンスパターンデータの持つ組
み合わせパターンデータとのパターンマッチングを行
い、累積した各組み合わせパターンデータと一致する組
み合わせパターンデータを持ち、且つ、所望のプロセス
条件、及び、オプション情報を満足する各リファレンス
パターンデータが検出され、当該各リファレンスパター
ンデータの持つ配線寄生負荷が検出される（図１；ステ
ップＳ６）。このパターンマッチング動作は、累積した
全ての組み合わせパターンデータに対して行われ、一致
したリファレンスパターンデータの持つ配線寄生負荷は
累積される。
部入力装置から入力されると、第２の記憶装置（リファ
レンスモデル）に対し、検出し、累積した組み合わせパ
ターンデータと各リファレンスパターンデータの持つ組
み合わせパターンデータとのパターンマッチングを行
い、累積した各組み合わせパターンデータと一致する組
み合わせパターンデータを持ち、且つ、所望のプロセス
条件、及び、オプション情報を満足する各リファレンス
パターンデータが検出され、当該各リファレンスパター
ンデータの持つ配線寄生負荷が検出される（図１；ステ
ップＳ６）。このパターンマッチング動作は、累積した
全ての組み合わせパターンデータに対して行われ、一致
したリファレンスパターンデータの持つ配線寄生負荷は
累積される。
【００３７】よって、レイアウトデータ、或いは、シン
ボリックデータにおける配線寄生負荷を求めたい配線
の、配線寄生負荷が算出できる。算出された配線寄生負
荷のデータは記憶装置２３に出力される。
ボリックデータにおける配線寄生負荷を求めたい配線
の、配線寄生負荷が算出できる。算出された配線寄生負
荷のデータは記憶装置２３に出力される。
【００３８】尚、算出される配線寄生負荷は、配線容量
だけでなく、配線抵抗をも含んでいて良い。
だけでなく、配線抵抗をも含んでいて良い。
【００３９】図５を参照して、本発明の他の実施例に係
る配線寄生負荷算出方法を説明する。
る配線寄生負荷算出方法を説明する。
【００４０】図１における配線寄生負荷算出方法の算出
動作において、パターンマッチングは、レイアウトデー
タ、或いは、シンボリックデータによってなる組み合わ
せパターンデータと、リファレンスパターンデータの持
つ組み合わせパターンデータとのマッチングによって行
われるが、この実施例では、レイアウトデータ、或い
は、シンボリックデータによってなる組み合わせパター
ンデータと、リファレンスパターンデータの持つ組み合
わせパターンデータを、同じ基準で簡素化した符号に変
換し、変換した符号によってパターンマッチングを行
う。また、変換した符号は、各組み合わせパターンデー
タに対し、固有の符号である。
動作において、パターンマッチングは、レイアウトデー
タ、或いは、シンボリックデータによってなる組み合わ
せパターンデータと、リファレンスパターンデータの持
つ組み合わせパターンデータとのマッチングによって行
われるが、この実施例では、レイアウトデータ、或い
は、シンボリックデータによってなる組み合わせパター
ンデータと、リファレンスパターンデータの持つ組み合
わせパターンデータを、同じ基準で簡素化した符号に変
換し、変換した符号によってパターンマッチングを行
う。また、変換した符号は、各組み合わせパターンデー
タに対し、固有の符号である。
【００４１】図５では、図１の場合と同様に、所望の大
きさの３次元領域（配線格子空間）が決定される（図
５；ステップＳ１０）。３次元領域が決定されると、決
定された３次元領域内で、存在しうる全ての基準配線と
基準配線の周囲の配線、及び、基板との組み合わせパタ
ーンが決定され（図５；ステップＳ１１）、決定された
各組み合わせパターンに対して、所望の組み合わせパタ
ーンデータが抽出される（図５；ステップＳ１２）。抽
出された組み合わせパターンデータは、前記簡素化した
符号に変換され、記憶装置２２１に格納される（図５；
ステップＳ１３）。次に、プロセス条件、及びオプショ
ン情報を決定する（図５；ステップＳ１４）。プロセス
条件、及びオプション情報が決定されると、変換した符
号毎に、プロセス条件だけを満足する場合と、オプショ
ン情報だけを満足する場合、及びプロセス条件とオプシ
ョン情報の両方を満足する場合の配線寄生負荷を算出
し、記憶装置２２２に格納される。この例では、リファ
レンスパターンデータは、記憶装置２２１に格納されて
いる符号と、符号に対応する記憶装置２２２に格納され
ている配線寄生負荷からなっている。ここで、記憶装置
２２１、及び記憶装置２２２は、記憶装置２２（リァレ
ンスモデル）に格納されているものとする。
きさの３次元領域（配線格子空間）が決定される（図
５；ステップＳ１０）。３次元領域が決定されると、決
定された３次元領域内で、存在しうる全ての基準配線と
基準配線の周囲の配線、及び、基板との組み合わせパタ
ーンが決定され（図５；ステップＳ１１）、決定された
各組み合わせパターンに対して、所望の組み合わせパタ
ーンデータが抽出される（図５；ステップＳ１２）。抽
出された組み合わせパターンデータは、前記簡素化した
符号に変換され、記憶装置２２１に格納される（図５；
ステップＳ１３）。次に、プロセス条件、及びオプショ
ン情報を決定する（図５；ステップＳ１４）。プロセス
条件、及びオプション情報が決定されると、変換した符
号毎に、プロセス条件だけを満足する場合と、オプショ
ン情報だけを満足する場合、及びプロセス条件とオプシ
ョン情報の両方を満足する場合の配線寄生負荷を算出
し、記憶装置２２２に格納される。この例では、リファ
レンスパターンデータは、記憶装置２２１に格納されて
いる符号と、符号に対応する記憶装置２２２に格納され
ている配線寄生負荷からなっている。ここで、記憶装置
２２１、及び記憶装置２２２は、記憶装置２２（リァレ
ンスモデル）に格納されているものとする。
【００４２】また、入力されたレイアウトデータ、或い
は、シンボリックデータによってなる組み合わせパター
ンデータに対し、基準配線が決定され、ステップＳ１０
で決定した３次元領域と同じ大きさ、形状の３次元領域
毎に分割される（図５；ステップＳ１）。分割が終了す
ると、分割された３次元領域内の組み合わせパターンデ
ータを抽出する（図５；ステップＳ２）。抽出された組
み合わせパターンデータは、前記簡素化した符号に変換
され（図５；ステップＳ３）、変換した符号を累積する
（図５；ステップＳ４）。符号の累積が終わると、基準
配線が終了したか否かが確認される（図５；ステップＳ
５）。以下同様に、基準配線が終了するまで、ステップ
Ｓ１からステップＳ５が繰り返し行われる。基準配線が
終了すると、外部入力装置から、プロセス条件、オプシ
ョン情報が入力される（図５；ステップＳ６）。プロセ
ス条件、オプション情報が入力されると、累積した符号
と、記憶装置２２１に格納されている各リファレンスパ
ターンデータの持つ符号とのパターンマッチングが行わ
れ、符号と符号が一致すると、記憶装置２２２に格納さ
れている一致した符号に対応し、且つ、入力されたプロ
セス条件、及び、オプション情報を満足する配線寄生負
荷が抽出される（図５；ステップＳ７）。
は、シンボリックデータによってなる組み合わせパター
ンデータに対し、基準配線が決定され、ステップＳ１０
で決定した３次元領域と同じ大きさ、形状の３次元領域
毎に分割される（図５；ステップＳ１）。分割が終了す
ると、分割された３次元領域内の組み合わせパターンデ
ータを抽出する（図５；ステップＳ２）。抽出された組
み合わせパターンデータは、前記簡素化した符号に変換
され（図５；ステップＳ３）、変換した符号を累積する
（図５；ステップＳ４）。符号の累積が終わると、基準
配線が終了したか否かが確認される（図５；ステップＳ
５）。以下同様に、基準配線が終了するまで、ステップ
Ｓ１からステップＳ５が繰り返し行われる。基準配線が
終了すると、外部入力装置から、プロセス条件、オプシ
ョン情報が入力される（図５；ステップＳ６）。プロセ
ス条件、オプション情報が入力されると、累積した符号
と、記憶装置２２１に格納されている各リファレンスパ
ターンデータの持つ符号とのパターンマッチングが行わ
れ、符号と符号が一致すると、記憶装置２２２に格納さ
れている一致した符号に対応し、且つ、入力されたプロ
セス条件、及び、オプション情報を満足する配線寄生負
荷が抽出される（図５；ステップＳ７）。
【００４３】このパターンマッチング動作は、累積した
全ての組み合わせパターンデータに対して行われ、一致
したリファレンスパターンデータの持つ配線寄生負荷は
累積される。よって、レイアウトデータ、或いは、シン
ボリックデータにおける配線寄生負荷を求めたい配線
の、配線寄生負荷が算出できる。算出された配線寄生負
荷のデータは記憶装置２３に出力される。
全ての組み合わせパターンデータに対して行われ、一致
したリファレンスパターンデータの持つ配線寄生負荷は
累積される。よって、レイアウトデータ、或いは、シン
ボリックデータにおける配線寄生負荷を求めたい配線
の、配線寄生負荷が算出できる。算出された配線寄生負
荷のデータは記憶装置２３に出力される。
【００４４】尚、算出される配線寄生負荷は、配線容量
だけでなく、配線抵抗をも含んでいて良い。
だけでなく、配線抵抗をも含んでいて良い。
【００４５】
【発明の効果】本発明では、データをパターンマッチン
グの手法を用いると共に、パターンマッチングの対象と
なる領域を３次元的に決定しているため、領域内にある
全ての配線及び基板と、基準配線との間の配線寄生容量
を算出できるという利点がある。
グの手法を用いると共に、パターンマッチングの対象と
なる領域を３次元的に決定しているため、領域内にある
全ての配線及び基板と、基準配線との間の配線寄生容量
を算出できるという利点がある。
【００４６】本発明では、３次元的に決定した領域内
で、パターンマッチングの手法を用いることにより、領
域内にある全ての配線及び基板と、基準配線との間の配
線寄生容量を算出できるという利点がある。
で、パターンマッチングの手法を用いることにより、領
域内にある全ての配線及び基板と、基準配線との間の配
線寄生容量を算出できるという利点がある。
【図１】本発明の一実施例に係る配線寄生負荷算出方法
を説明するためのフローチャートである。
を説明するためのフローチャートである。
【図２】図１を説明するために使用される配線格子の一
例を示す図である。
例を示す図である。
【図３】図１の動作をより詳細に説明するための配線構
造を示す図である。
造を示す図である。
【図４】図１における配線寄生負荷算出方法を説明する
ために使用される配線構造の一例を示す図である。
ために使用される配線構造の一例を示す図である。
【図５】本発明の他の実施例に係る配線寄生負荷算出方
法を説明するためのフローチャートである。
法を説明するためのフローチャートである。
２１〜２３ 第１〜第３の記憶装置 ３０ 基準配線 ３１，３２，３３ 周辺配線 ３６，３７，３８ 配線格子空間
Claims (9)
- 【請求項１】 レイアウトデータ及びシンボリックデー
タのいずれかにおける配線寄生負荷を算出する方法にお
いて、予め配線寄生負荷を見積したリファレンスモデル
を用意しておき、当該リファレンスモデル内のリファレ
ンスパターンデータの持つレイアウトパターンデータ
と、前記レイアウトデータ及びシンボリックデータのい
ずれかによってあらわされるレイアウトパターンデータ
とのパターンマッチングを行うことにより、前記レイア
ウトデータ及びシンボリックデータにおける配線寄生負
荷を算出する配線寄生負荷算出方法。 - 【請求項２】 特定の配線を基準配線として定め、当該
基準配線を含む所定の領域を３次元的に決定し、前記３
次元領域内における配線及び基板のレイアウトから決定
されるリファレンスパターンデータを作成する事を特徴
とするリファレンスパターンデータ作成方法。 - 【請求項３】 請求項２において、前記３次元領域は、
前記基準配線の幅方向に間隔をおいて区切ると共に、前
記基準配線の長さ方向、及び高さ方向にも分割すること
によって、決定されることを特徴とするリファレンスパ
ターンデータ作成方法。 - 【請求項４】 請求項３において、前記マッチングに必
要なデータは、前記各３次元領域で形成された配線格子
空間内で抽出されることを特徴とするリファレンスパタ
ーンデータ作成方法。 - 【請求項５】 請求項３において、前記マッチングに必
要なデータは、最低限配線の位置、配線の形状、配線の
膜厚、酸化膜厚、基板、及び、スルーホールの有無をあ
らわすデータを含んでいることを特徴とするリファレン
スパターンデータ作成方法。 - 【請求項６】 請求項２において、前記リファレンスパ
ターンデータは、前記３次元領域内で配線及び基板のレ
イアウトパターンによってなるレイアウトパターンデー
タと、前記レイアウトパターンに応じた配線寄生負荷を
あらわすデータを含んでいることを特徴とするリファレ
ンスパターンデータ作成方法。 - 【請求項７】 請求項６において、前記リファレンスパ
ターンデータは、プロセス条件、パッケージ依存性、動
作周波数に応じた配線寄生負荷をあらわすデータを含ん
でいることを特徴とするリファレンスパターンデータ作
成方法。 - 【請求項８】 請求項６において、異なるサイズの前記
３次元領域について、それぞれ前記マッチングに必要な
リファレンスパターンデータを抽出すると共に、各３次
元領域での前記基準配線の配線寄生負荷をもリファレン
スパターンデータとして得ることを特徴とするリファレ
ンスパターンデータ作成方法。 - 【請求項９】 請求項１において、前記３次元領域内の
レイアウトパターンから決定されるリファレンスパター
ンデータをリファレンスモデルとして用意しておき、各
リファレンスパターンデータの持つレイアウトパターン
データとレイアウトデータまたはシンボリックデータに
よってあらわされるレイアウトパターンデータとのパタ
ーンマッチングを行い、一致したリファレンスパターン
データを抽出することを特徴とする配線寄生負荷算出方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7195046A JP2800881B2 (ja) | 1995-07-31 | 1995-07-31 | 配線寄生負荷算出方法 |
| KR1019960032518A KR100255891B1 (ko) | 1995-07-31 | 1996-07-30 | 반도체 집적 회로내의 기생부하 산출방법 |
| US08/688,736 US5847967A (en) | 1995-07-31 | 1996-07-31 | Method of calculating a parasitic load in a semiconductor integrated circuit |
| DE19630927A DE19630927A1 (de) | 1995-07-31 | 1996-07-31 | Verfahren zur Berechnung einer Störlast in einer integrierten Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7195046A JP2800881B2 (ja) | 1995-07-31 | 1995-07-31 | 配線寄生負荷算出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0944550A true JPH0944550A (ja) | 1997-02-14 |
| JP2800881B2 JP2800881B2 (ja) | 1998-09-21 |
Family
ID=16334651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7195046A Expired - Fee Related JP2800881B2 (ja) | 1995-07-31 | 1995-07-31 | 配線寄生負荷算出方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5847967A (ja) |
| JP (1) | JP2800881B2 (ja) |
| KR (1) | KR100255891B1 (ja) |
| DE (1) | DE19630927A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175947B1 (en) | 1998-04-20 | 2001-01-16 | International Business Machines Corporation | Method of extracting 3-D capacitance and inductance parasitics in sub-micron VLSI chip designs using pattern recognition and parameterization |
| US6665846B2 (en) | 1999-01-13 | 2003-12-16 | Infineon Technologies Ag | Method and configuration for verifying a layout of an integrated circuit and application thereof for fabricating the integrated circuit |
| US8423938B2 (en) | 2010-03-31 | 2013-04-16 | Fujitsu Limited | Wire spacing verification method, wire spacing verification apparatus, and computer-readable medium |
| JP2014211691A (ja) * | 2013-04-17 | 2014-11-13 | 富士通セミコンダクター株式会社 | データ処理装置、及び、データ処理プログラム |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6405072B1 (en) | 1991-01-28 | 2002-06-11 | Sherwood Services Ag | Apparatus and method for determining a location of an anatomical target with reference to a medical apparatus |
| US6061508A (en) * | 1997-07-03 | 2000-05-09 | International Business Machines Corporation | Modeling and processing of on-chip interconnect capacitance |
| KR100519504B1 (ko) * | 1998-06-30 | 2005-11-25 | 매그나칩 반도체 유한회사 | 반도체장치의 기생커패시턴스 측정 패턴 및 그측정 방법 |
| JP3230233B2 (ja) * | 1999-02-05 | 2001-11-19 | 日本電気株式会社 | 半導体集積回路設計装置及びその配線制御方法並びに配線制御プログラムを格納した記憶媒体 |
| US6363516B1 (en) * | 1999-11-12 | 2002-03-26 | Texas Instruments Incorporated | Method for hierarchical parasitic extraction of a CMOS design |
| KR100367615B1 (ko) * | 2001-01-06 | 2003-01-10 | 엘지전자 주식회사 | 디지탈 티브이의 리모콘을 이용한 방송정보 표시장치 |
| US7026829B2 (en) * | 2002-05-16 | 2006-04-11 | Koninklijke Philips Electronics N.V. | Method for calibrating and de-embedding, set of devices for de-embedding and vector network analyzer |
| US7281229B1 (en) * | 2004-09-14 | 2007-10-09 | Altera Corporation | Method to create an alternate integrated circuit layout view from a two dimensional database |
| US7231626B2 (en) * | 2004-12-17 | 2007-06-12 | Lsi Corporation | Method of implementing an engineering change order in an integrated circuit design by windows |
| US20080260095A1 (en) * | 2007-04-16 | 2008-10-23 | Predrag Sukovic | Method and apparatus to repeatably align a ct scanner |
| JP2009026829A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体集積回路の設計方法及びマスクデータ作成プログラム |
| JP2009025891A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体集積回路の設計方法及び設計プログラム |
| JP4580006B2 (ja) * | 2008-07-10 | 2010-11-10 | パナソニック株式会社 | 半導体集積回路のマスクレイアウト設計データの検証方法 |
| US9892218B2 (en) * | 2016-04-01 | 2018-02-13 | Synopsys, Inc. | Parasitic-aware blockage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04273583A (ja) * | 1991-02-28 | 1992-09-29 | Fujitsu Ltd | 配線負荷算出方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3580946D1 (de) * | 1984-07-27 | 1991-01-31 | Hitachi Ltd | Verfahren und system zum verstehen und belegen von schaltungsmustern. |
| JPH0355868A (ja) * | 1989-07-24 | 1991-03-11 | Nec Corp | 電子回路の配線間容量算出方法 |
| US5086477A (en) * | 1990-08-07 | 1992-02-04 | Northwest Technology Corp. | Automated system for extracting design and layout information from an integrated circuit |
| US5452224A (en) * | 1992-08-07 | 1995-09-19 | Hughes Aircraft Company | Method of computing multi-conductor parasitic capacitances for VLSI circuits |
| JPH0729981A (ja) * | 1993-06-24 | 1995-01-31 | Mitsubishi Electric Corp | 仮想配線負荷評価方法及び仮想配線負荷評価装置 |
-
1995
- 1995-07-31 JP JP7195046A patent/JP2800881B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-30 KR KR1019960032518A patent/KR100255891B1/ko not_active IP Right Cessation
- 1996-07-31 US US08/688,736 patent/US5847967A/en not_active Expired - Lifetime
- 1996-07-31 DE DE19630927A patent/DE19630927A1/de not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04273583A (ja) * | 1991-02-28 | 1992-09-29 | Fujitsu Ltd | 配線負荷算出方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175947B1 (en) | 1998-04-20 | 2001-01-16 | International Business Machines Corporation | Method of extracting 3-D capacitance and inductance parasitics in sub-micron VLSI chip designs using pattern recognition and parameterization |
| US6665846B2 (en) | 1999-01-13 | 2003-12-16 | Infineon Technologies Ag | Method and configuration for verifying a layout of an integrated circuit and application thereof for fabricating the integrated circuit |
| US8423938B2 (en) | 2010-03-31 | 2013-04-16 | Fujitsu Limited | Wire spacing verification method, wire spacing verification apparatus, and computer-readable medium |
| JP2014211691A (ja) * | 2013-04-17 | 2014-11-13 | 富士通セミコンダクター株式会社 | データ処理装置、及び、データ処理プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100255891B1 (ko) | 2000-05-01 |
| JP2800881B2 (ja) | 1998-09-21 |
| US5847967A (en) | 1998-12-08 |
| KR970008457A (ko) | 1997-02-24 |
| DE19630927A1 (de) | 1997-02-06 |
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