JPH0936912A - バッファ制御方式 - Google Patents
バッファ制御方式Info
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- JPH0936912A JPH0936912A JP17925995A JP17925995A JPH0936912A JP H0936912 A JPH0936912 A JP H0936912A JP 17925995 A JP17925995 A JP 17925995A JP 17925995 A JP17925995 A JP 17925995A JP H0936912 A JPH0936912 A JP H0936912A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/50—Overload detection or protection within a single switching element
- H04L49/501—Overload detection
- H04L49/503—Policing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/20—Support for services
- H04L49/205—Quality of Service based
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
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- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/568—Load balancing, smoothing or shaping
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3009—Header conversion, routing tables or routing tags
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 セルの優先制御処理およびシェイピング処理
を小さなハードウェア構成で同時に実現する。 【構成】 セル４３をセルバッファ２６の空き領域に書
き込む。セル４３が優先セルであり、その出力予定時刻
がタイムスロット１６である場合、優先セル用エントリ
メモリ３１のタイムスロット１６にセル４３を書き込ん
だセルバッファ２６上のアドレスを設定する。タイムス
ロット１６に格納されているセルを読み出す時刻になる
と、タイムスロット１６に設定されているアドレスを出
力リストチェインに書き込み、そのアドレスからセルを
読み出す。バッファ２６の空き領域は、フリーリストチ
ェインを用いて管理する。
を小さなハードウェア構成で同時に実現する。 【構成】 セル４３をセルバッファ２６の空き領域に書
き込む。セル４３が優先セルであり、その出力予定時刻
がタイムスロット１６である場合、優先セル用エントリ
メモリ３１のタイムスロット１６にセル４３を書き込ん
だセルバッファ２６上のアドレスを設定する。タイムス
ロット１６に格納されているセルを読み出す時刻になる
と、タイムスロット１６に設定されているアドレスを出
力リストチェインに書き込み、そのアドレスからセルを
読み出す。バッファ２６の空き領域は、フリーリストチ
ェインを用いて管理する。
Description
【０００１】
【産業上の利用分野】転送データを格納するバッファ制
御方式に係わり、特に、ATM セルを格納するバッファの
書込・読出制御に関する。
御方式に係わり、特に、ATM セルを格納するバッファの
書込・読出制御に関する。
【０００２】
【従来の技術】近年、音声データ、テキストデータ等に
加え、より高速な伝送速度が要求される画像データを含
めた様々な形態の通信を統一的に扱うサービスが不可欠
となってきているが、その中核技術がATM （非同期転送
モード）である。
加え、より高速な伝送速度が要求される画像データを含
めた様々な形態の通信を統一的に扱うサービスが不可欠
となってきているが、その中核技術がATM （非同期転送
モード）である。
【０００３】ATM は、情報を４８オクテットごとの固定
長に区切ったペイロードにヘッダと呼ばれる制御情報
（宛先情報など）を付加したセルをデータ転送単位（デ
ータ交換単位）としている。
長に区切ったペイロードにヘッダと呼ばれる制御情報
（宛先情報など）を付加したセルをデータ転送単位（デ
ータ交換単位）としている。
【０００４】ところで、現在、ATM フォーラムにおい
て、ATM 技術をLAN, WAN等の高速データ通信網に適用す
るための方法として、ABR (Available Bit Rate)サービ
スに関する議論が活発に行われている。ABR サービスで
は、コネクションごとに網と端末との間で輻輳制御を行
う。
て、ATM 技術をLAN, WAN等の高速データ通信網に適用す
るための方法として、ABR (Available Bit Rate)サービ
スに関する議論が活発に行われている。ABR サービスで
は、コネクションごとに網と端末との間で輻輳制御を行
う。
【０００５】ABR 通信では、データ送信端末が、データ
セル送出時において、所定個数のデータセルごとにRMセ
ル（リソース管理セル）と呼ばれるセルを送出する。網
あるいは受信端末は、網内のリソース情報や輻輳が発生
しているか否かを示す制御情報などをRMセルに書き込
み、そのRMセルを上記送信端末に送り返す。そして、送
信端末は、上記制御情報などが書き込まれたRMセルを網
から受け取ると、その制御情報に基づいてACR (Allowed
Cell Rate) を計算する。ACR は、送信端末が網に対し
て送信を許されるセルレート（セルの伝送速度）であ
る。送信端末は、必用に応じて、このACR に従ってセル
を網に送出する。
セル送出時において、所定個数のデータセルごとにRMセ
ル（リソース管理セル）と呼ばれるセルを送出する。網
あるいは受信端末は、網内のリソース情報や輻輳が発生
しているか否かを示す制御情報などをRMセルに書き込
み、そのRMセルを上記送信端末に送り返す。そして、送
信端末は、上記制御情報などが書き込まれたRMセルを網
から受け取ると、その制御情報に基づいてACR (Allowed
Cell Rate) を計算する。ACR は、送信端末が網に対し
て送信を許されるセルレート（セルの伝送速度）であ
る。送信端末は、必用に応じて、このACR に従ってセル
を網に送出する。
【０００６】このように、ABR 通信においては、送信端
末がセルを送信するレートを網の輻輳状態等に従って動
的に変化させることによって、網が輻輳状態になること
を回避させたり、網を輻輳状態から回復させる。
末がセルを送信するレートを網の輻輳状態等に従って動
的に変化させることによって、網が輻輳状態になること
を回避させたり、網を輻輳状態から回復させる。
【０００７】また、ABR 通信では、呼の設定時に、ユー
ザと網との間の交渉によって、最小可能使用帯域MCR (M
inimum Cell Rate) が設定される。この設定は、呼受付
制御CRC (Call Admission Control)によってコネクショ
ンごとに行われる。
ザと網との間の交渉によって、最小可能使用帯域MCR (M
inimum Cell Rate) が設定される。この設定は、呼受付
制御CRC (Call Admission Control)によってコネクショ
ンごとに行われる。
【０００８】網は、コネクションごとにセルレートを監
視し、その値がMCR を越えていない場合には、そのコネ
クションの要求通信品質QOC (Quality of Service)を保
証する。たとえば、図４４において、時刻Ｔ1 以前およ
び時刻Ｔ2 以降では、セルレートがMCR 以下であるの
で、このコネクションの要求通信品質は保証される。一
方、時刻Ｔ1 〜時刻Ｔ2 までの期間では、セルレートが
MCR 以上であるので、このコネクションの要求通信品質
は保証されず、セルが廃棄されてしまう可能性がある。
上記セルレートの監視は、一般に、UNI (User Network
Interface)に設けられているUPC (Usage Parameter Con
trol) 機能が行う。そして、セルレートがMCR を越えた
ときには、その超過分に対応するセル（図４４において
斜線部で示す）を非優先セルとする。一方、上記非優先
セル以外のセルは、優先セルとする。優先セルと非優先
セルとの識別は、各セルのヘッダ内のCLP (Cell Loss P
riority)ビットを用い、優先セルに対して"0" を割り当
て、非優先セルには"1" 割り当てる。
視し、その値がMCR を越えていない場合には、そのコネ
クションの要求通信品質QOC (Quality of Service)を保
証する。たとえば、図４４において、時刻Ｔ1 以前およ
び時刻Ｔ2 以降では、セルレートがMCR 以下であるの
で、このコネクションの要求通信品質は保証される。一
方、時刻Ｔ1 〜時刻Ｔ2 までの期間では、セルレートが
MCR 以上であるので、このコネクションの要求通信品質
は保証されず、セルが廃棄されてしまう可能性がある。
上記セルレートの監視は、一般に、UNI (User Network
Interface)に設けられているUPC (Usage Parameter Con
trol) 機能が行う。そして、セルレートがMCR を越えた
ときには、その超過分に対応するセル（図４４において
斜線部で示す）を非優先セルとする。一方、上記非優先
セル以外のセルは、優先セルとする。優先セルと非優先
セルとの識別は、各セルのヘッダ内のCLP (Cell Loss P
riority)ビットを用い、優先セルに対して"0" を割り当
て、非優先セルには"1" 割り当てる。
【０００９】このように、ABR 通信では、時間経過に伴
って変化する網の状態や送信端末の送信セルレートに応
じて、１つのコネクションにおいても優先セルと非優先
セルとが混在することがある。
って変化する網の状態や送信端末の送信セルレートに応
じて、１つのコネクションにおいても優先セルと非優先
セルとが混在することがある。
【００１０】
【発明が解決しようとする課題】優先セルと非優先セル
とが混在するシステムにおいては、たとえば、図４５に
示すように、網内の所定位置（たとえば、スイッチの入
力部または出力部）にセルバッファ１００１を設ける。
そして、このセルバッファ１００１内に優先セルを格納
するための優先セル用バッファ１００２および非優先セ
ルを格納するための非優先セル用バッファ１００３とを
分離して設け、セルレートが高くなったときには、非優
先セル用バッファ１００３に格納されている非優先セル
を廃棄するなどして優先セルの品質を保証する。図４５
の例では、セルａおよびセルｃが優先セルであり、セル
ｂが非優先セルである。
とが混在するシステムにおいては、たとえば、図４５に
示すように、網内の所定位置（たとえば、スイッチの入
力部または出力部）にセルバッファ１００１を設ける。
そして、このセルバッファ１００１内に優先セルを格納
するための優先セル用バッファ１００２および非優先セ
ルを格納するための非優先セル用バッファ１００３とを
分離して設け、セルレートが高くなったときには、非優
先セル用バッファ１００３に格納されている非優先セル
を廃棄するなどして優先セルの品質を保証する。図４５
の例では、セルａおよびセルｃが優先セルであり、セル
ｂが非優先セルである。
【００１１】しかしながら、たとえば、LAN 間データ通
信などのようにバースト性の強い情報を多重する場合に
は、セルバッファに格納されたセルを単純に読み出して
出力する方式では、非優先セルだけでなく、優先セルの
品質をも保証できない恐れがある。すなわち、セルバッ
ファに優先セルがバースト的に入力したときに、読み出
し間隔を考慮することなくそれら優先セルを次々と読み
出すと、出力される優先セルどうしの間隔が短くなる。
このとき、セルバッファの次段の装置（たとえば、スイ
ッチ）においてセルの処理能力を越えてしまうと、優先
セルであっても廃棄されてしまう。この結果、セル損失
率などの要求通信品質QOS の低下を引き起こす。
信などのようにバースト性の強い情報を多重する場合に
は、セルバッファに格納されたセルを単純に読み出して
出力する方式では、非優先セルだけでなく、優先セルの
品質をも保証できない恐れがある。すなわち、セルバッ
ファに優先セルがバースト的に入力したときに、読み出
し間隔を考慮することなくそれら優先セルを次々と読み
出すと、出力される優先セルどうしの間隔が短くなる。
このとき、セルバッファの次段の装置（たとえば、スイ
ッチ）においてセルの処理能力を越えてしまうと、優先
セルであっても廃棄されてしまう。この結果、セル損失
率などの要求通信品質QOS の低下を引き起こす。
【００１２】この問題に対処するためには、セルバッフ
ァからのセルの読出し間隔を調整するシェイピング機能
が必用になる。ところが、従来のバッファ制御方式で
は、優先セルと非優先セルとの間の優先制御を行う機能
と、セルバッファからのセル読出し間隔を調整するシェ
イピング機能とを、それぞれ個別のバッファを用いて実
現していた。すなわち、たとえば、図４５に示すセルバ
ッファ１００１の後段にシェイピング用のバッファ１０
０４をさらに設けていた。このように、上記２つの機能
を実現するために２つのバッファを設ける必要があった
ため、ハードウェア構成が大きくなってしまうという欠
点があった。
ァからのセルの読出し間隔を調整するシェイピング機能
が必用になる。ところが、従来のバッファ制御方式で
は、優先セルと非優先セルとの間の優先制御を行う機能
と、セルバッファからのセル読出し間隔を調整するシェ
イピング機能とを、それぞれ個別のバッファを用いて実
現していた。すなわち、たとえば、図４５に示すセルバ
ッファ１００１の後段にシェイピング用のバッファ１０
０４をさらに設けていた。このように、上記２つの機能
を実現するために２つのバッファを設ける必要があった
ため、ハードウェア構成が大きくなってしまうという欠
点があった。
【００１３】また、上述したように、ABR 通信において
は、１つのコネクションにおいて優先セルと非優先セル
とが混在することがあるが、従来のバッファ制御方式で
は、このような通信形態を考慮していなかった。このた
め、たとえば、図４５に示すように、１つのコネクショ
ンにおいて、優先セルａ、非優先セルｂ、優先セルｃと
いう順番で３個のセルがセルバッファ１００１に入力
し、優先セルａおよび優先セルｃを優先セル用バッファ
１００２に格納し、非優先セルｂを非優先セル用バッフ
ァ１００３に格納した後に、優先セルの品質を保証する
ために優先セル用バッファ１００２に格納されている優
先セルを先に読み出すと、優先セルａ、優先セルｃ、非
優先セルｂという順番で出力されることになる。このよ
うに、セルバッファにおいてセルの転送順番がかわって
しまうと、受信側でパケットまたは送信データの再組立
てができなくなってしまう。
は、１つのコネクションにおいて優先セルと非優先セル
とが混在することがあるが、従来のバッファ制御方式で
は、このような通信形態を考慮していなかった。このた
め、たとえば、図４５に示すように、１つのコネクショ
ンにおいて、優先セルａ、非優先セルｂ、優先セルｃと
いう順番で３個のセルがセルバッファ１００１に入力
し、優先セルａおよび優先セルｃを優先セル用バッファ
１００２に格納し、非優先セルｂを非優先セル用バッフ
ァ１００３に格納した後に、優先セルの品質を保証する
ために優先セル用バッファ１００２に格納されている優
先セルを先に読み出すと、優先セルａ、優先セルｃ、非
優先セルｂという順番で出力されることになる。このよ
うに、セルバッファにおいてセルの転送順番がかわって
しまうと、受信側でパケットまたは送信データの再組立
てができなくなってしまう。
【００１４】この問題を解決するためにもシェイピング
機能が必用になるが、上述したように、従来の方式で
は、ハードウェア構成が大きくなってしまうという欠点
があった。
機能が必用になるが、上述したように、従来の方式で
は、ハードウェア構成が大きくなってしまうという欠点
があった。
【００１５】本発明は、上記問題を解決するものであ
り、転送セルの優先制御を行う機能およびセル間隔を調
整するシェイピング機能とを小さいハードウェア構成で
実現することを目的とする。
り、転送セルの優先制御を行う機能およびセル間隔を調
整するシェイピング機能とを小さいハードウェア構成で
実現することを目的とする。
【００１６】
【課題を解決するための手段】本発明の手段について図
１を参照しながら説明する。本発明のバッファ制御方式
は、転送データと該転送データに付加された制御情報と
からなり優先度情報が設定された固定長パケットを上記
制御情報に基づいてルーティングするネットワークにお
けるバッファ制御方式を前提とし、以下の各手段を有す
る。
１を参照しながら説明する。本発明のバッファ制御方式
は、転送データと該転送データに付加された制御情報と
からなり優先度情報が設定された固定長パケットを上記
制御情報に基づいてルーティングするネットワークにお
けるバッファ制御方式を前提とし、以下の各手段を有す
る。
【００１７】格納手段１は、例えばＲＡＭ等のメモリで
あり、入力された固定長パケットを格納する。出力時刻
決定手段２は、入力固定長パケットの制御情報（たとえ
ば、固定長パケットをATM セルとすると、VPI/VCI ）に
基づいて出力時刻を決定し、その固定長パケットに対す
る出力時刻情報を生成する。出力時刻決定手段２は、た
とえば、入力固定長パケットの制御情報と、格納手段１
からの固定長パケット読出し間隔情報との対応関係を設
定したテーブルを有する。
あり、入力された固定長パケットを格納する。出力時刻
決定手段２は、入力固定長パケットの制御情報（たとえ
ば、固定長パケットをATM セルとすると、VPI/VCI ）に
基づいて出力時刻を決定し、その固定長パケットに対す
る出力時刻情報を生成する。出力時刻決定手段２は、た
とえば、入力固定長パケットの制御情報と、格納手段１
からの固定長パケット読出し間隔情報との対応関係を設
定したテーブルを有する。
【００１８】識別手段３は、入力固定長パケットの所定
ビットの値を認識することによってその固定長パケット
に対して設定されている優先度を識別し、その固定長パ
ケットに対する優先度情報を生成する。
ビットの値を認識することによってその固定長パケット
に対して設定されている優先度を識別し、その固定長パ
ケットに対する優先度情報を生成する。
【００１９】制御手段４は、上記出力時刻情報および優
先度情報に基づいて、格納手段１への固定長パケットの
書込み処理および格納手段１からの固定長パケットの読
出し処理を制御する。また、制御手段４は、格納手段１
の空き領域サイズが所定値以下になったときに、格納手
段１に格納されている固定長パケットのうち最も優先度
の低い固定長パケットを廃棄する。
先度情報に基づいて、格納手段１への固定長パケットの
書込み処理および格納手段１からの固定長パケットの読
出し処理を制御する。また、制御手段４は、格納手段１
の空き領域サイズが所定値以下になったときに、格納手
段１に格納されている固定長パケットのうち最も優先度
の低い固定長パケットを廃棄する。
【００２０】制御手段４は、上記処理を記述したプログ
ラム、そのプログラムを実行するプロセッサ、上記プロ
グラムを格納しておくメモリ、上記処理を実行する際に
用いられるメモリなどから構成される。
ラム、そのプログラムを実行するプロセッサ、上記プロ
グラムを格納しておくメモリ、上記処理を実行する際に
用いられるメモリなどから構成される。
【００２１】
【作用】制御手段４は、固定長パケットの制御情報ごと
に取り出された出力時刻情報を用いてその固定長パケッ
トの書込・読出処理を行うので、たとえば、出力時刻情
報として格納手段１からの固定長パケットの読出し間隔
を指定すれば、上記制御情報ごとに固定長パケットに対
するシェイピング処理を行うことができる。
に取り出された出力時刻情報を用いてその固定長パケッ
トの書込・読出処理を行うので、たとえば、出力時刻情
報として格納手段１からの固定長パケットの読出し間隔
を指定すれば、上記制御情報ごとに固定長パケットに対
するシェイピング処理を行うことができる。
【００２２】また、制御手段４は、固定長パケットに対
して設定されている優先度に基づいてその固定長パケッ
トの書込・読出処理を行い、格納手段１のオーバーフロ
ー等を回避するために固定長パケットを廃棄する必要が
生じた場合には、格納手段１に格納されている固定長パ
ケットのうち最も優先度の低い固定長パケットを強制的
に廃棄する。すなわち、固定長パケットに設定されてい
る優先度に応じた優先制御処理を行うことにより、優先
度の高い固定長パケットの品質を保証する。
して設定されている優先度に基づいてその固定長パケッ
トの書込・読出処理を行い、格納手段１のオーバーフロ
ー等を回避するために固定長パケットを廃棄する必要が
生じた場合には、格納手段１に格納されている固定長パ
ケットのうち最も優先度の低い固定長パケットを強制的
に廃棄する。すなわち、固定長パケットに設定されてい
る優先度に応じた優先制御処理を行うことにより、優先
度の高い固定長パケットの品質を保証する。
【００２３】このように、上記シェイピング処理および
優先制御処理は、制御手段４が、格納手段１に対する固
定長パケットの書込・読出処理を制御することによって
実現できる。また、制御手段４は、上記２つの処理を並
列に行うことができる。
優先制御処理は、制御手段４が、格納手段１に対する固
定長パケットの書込・読出処理を制御することによって
実現できる。また、制御手段４は、上記２つの処理を並
列に行うことができる。
【００２４】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。本実施例では、ATM を前提として説明
する。
ながら説明する。本実施例では、ATM を前提として説明
する。
【００２５】図２は、本実施例のバッファを適用するAT
M 網の概略構成図である。ATM 網１１は、複数の端末１
２、１３、・・・を収容している。端末１２から端末１
３に対してデータを転送するときには、端末１２は、端
末１２から端末１３へのルートを示す識別子VPI/VCI (V
irtual Path Identifier/Virtual ChannelIdentifier)
を各セルのヘッダに設定してそれらセルをATM 網１１へ
転送する。それらセルは、スイッチ１４においてVPI/VC
I に従って自律的にルーティングされ、端末１３に接続
される回線に出力される。
M 網の概略構成図である。ATM 網１１は、複数の端末１
２、１３、・・・を収容している。端末１２から端末１
３に対してデータを転送するときには、端末１２は、端
末１２から端末１３へのルートを示す識別子VPI/VCI (V
irtual Path Identifier/Virtual ChannelIdentifier)
を各セルのヘッダに設定してそれらセルをATM 網１１へ
転送する。それらセルは、スイッチ１４においてVPI/VC
I に従って自律的にルーティングされ、端末１３に接続
される回線に出力される。
【００２６】本実施例のバッファ１５、１６は、たとえ
ば、スイッチ１４の入力部または出力部に設けられ、セ
ルの転送レートが所定値（たとえば、仮想パスVPの容
量）を越えないように制御するシェイピング処理を行う
とともに、セルまたはコネクションごとの優先度に基づ
く品質保証などの制御を行う。
ば、スイッチ１４の入力部または出力部に設けられ、セ
ルの転送レートが所定値（たとえば、仮想パスVPの容
量）を越えないように制御するシェイピング処理を行う
とともに、セルまたはコネクションごとの優先度に基づ
く品質保証などの制御を行う。
【００２７】ところで、ABR 通信では、上述したよう
に、各コネクション（各VPI/VCI ）を介して転送される
セルの転送レートが、各コネクション毎に設定されてい
る最小可能使用帯域MCR (Minimum Cell Rate) を守って
いるか否かを監視している。そして、あるコネクション
のセル転送レートがMCR を越えていた場合には、他のコ
ネクションの品質を保証するために、たとえば、そのコ
ネクション上のセルの優先度を低くする処理がなされ
る。そして、このようにして優先度を低く設定されたセ
ル（非優先セル）は、後述詳しく説明する本実施例のバ
ッファにおいて、輻輳などが発生した場合には、優先セ
ルよりも先に廃棄される。
に、各コネクション（各VPI/VCI ）を介して転送される
セルの転送レートが、各コネクション毎に設定されてい
る最小可能使用帯域MCR (Minimum Cell Rate) を守って
いるか否かを監視している。そして、あるコネクション
のセル転送レートがMCR を越えていた場合には、他のコ
ネクションの品質を保証するために、たとえば、そのコ
ネクション上のセルの優先度を低くする処理がなされ
る。そして、このようにして優先度を低く設定されたセ
ル（非優先セル）は、後述詳しく説明する本実施例のバ
ッファにおいて、輻輳などが発生した場合には、優先セ
ルよりも先に廃棄される。
【００２８】セルの優先度を設定（制御）する処理方法
としては、以下の２つの方式が考えられる。第１の方式
は、図４４を参照しながら説明したように、UNI (User
Net-work Interface) に設けられるUPC (Usage Paramet
er Control) 機能が、コネクション毎の転送レートを監
視し、その転送レートがMCR を越えている場合、その超
過分に対応するセル（図４４において斜線部で示す）を
非優先セルとし、上記非優先セル以外のセルを優先セル
とするものである。優先セルと非優先セルとの識別は、
たとえば、各セルのヘッダ内のCLP (Cell Loss Priorit
y)ビットを利用し、優先セルに対して"0" を割り当て、
非優先セルには"1" 割り当てる。この場合、MCR を越え
る違反セルに対して、そのCLP ビットに"1" を設定す
る。
としては、以下の２つの方式が考えられる。第１の方式
は、図４４を参照しながら説明したように、UNI (User
Net-work Interface) に設けられるUPC (Usage Paramet
er Control) 機能が、コネクション毎の転送レートを監
視し、その転送レートがMCR を越えている場合、その超
過分に対応するセル（図４４において斜線部で示す）を
非優先セルとし、上記非優先セル以外のセルを優先セル
とするものである。優先セルと非優先セルとの識別は、
たとえば、各セルのヘッダ内のCLP (Cell Loss Priorit
y)ビットを利用し、優先セルに対して"0" を割り当て、
非優先セルには"1" 割り当てる。この場合、MCR を越え
る違反セルに対して、そのCLP ビットに"1" を設定す
る。
【００２９】第２の方式では、RMセルを利用する。すな
わち、ARB 通信においては、各端末は、所定時間間隔毎
に各コネクションのセル送出レートをRMセルのCCR (Cur
rentCell Rate)フィールドに書き込んでATM 網に通知す
るので、ATM 網は、時間と共に変化する各コネクション
の転送レートを常に認識できる。また、ATM 網は、コネ
クション毎に申告されているMCR を認識している。した
がって、ATM 網は、時々刻々と変化するセル送出レート
がMCR を越えているかどうかを常に知ることができる。
そして、ATM 網は、図３に示すように、セル送出レート
がMCR を越えている期間は、そのコネクションを介して
転送されるセルをすべてを非優先セルとして指定する。
優先セルと非優先セルとの識別は、ATM 網内の各装置
（ATM 交換機）内で使用される装置内タグ情報の所定ビ
ットを利用する。この場合、たとえば、あるセルが優先
セルである場合には、ATM 網内の各装置の入口におい
て、そのセルに付加する装置内タグ情報の所定ビット
に"0" を書き込み、非優先セルであれば、"1" を書き込
む。
わち、ARB 通信においては、各端末は、所定時間間隔毎
に各コネクションのセル送出レートをRMセルのCCR (Cur
rentCell Rate)フィールドに書き込んでATM 網に通知す
るので、ATM 網は、時間と共に変化する各コネクション
の転送レートを常に認識できる。また、ATM 網は、コネ
クション毎に申告されているMCR を認識している。した
がって、ATM 網は、時々刻々と変化するセル送出レート
がMCR を越えているかどうかを常に知ることができる。
そして、ATM 網は、図３に示すように、セル送出レート
がMCR を越えている期間は、そのコネクションを介して
転送されるセルをすべてを非優先セルとして指定する。
優先セルと非優先セルとの識別は、ATM 網内の各装置
（ATM 交換機）内で使用される装置内タグ情報の所定ビ
ットを利用する。この場合、たとえば、あるセルが優先
セルである場合には、ATM 網内の各装置の入口におい
て、そのセルに付加する装置内タグ情報の所定ビット
に"0" を書き込み、非優先セルであれば、"1" を書き込
む。
【００３０】本実施例のバッファは、上記第１または第
２の方式によって優先度が設定されたセルを扱う。な
お、上記第１の方式において、装置内タグ情報を用いて
優先度を設定するようにしてもよく、また、上記第２の
方式において、CLP ビットを用いて優先度を設定するよ
うにしてもよい。いずれの場合においても、CLP ビット
または装置内タグ情報の所定ビットに"0" を書き込むこ
とを、「タグ＝０」と呼び、"1" を書き込むことを、
「タグ＝１」と呼ぶことにする。ただし、以下ではCLP
ビットを利用する方式を採り上げて説明する。
２の方式によって優先度が設定されたセルを扱う。な
お、上記第１の方式において、装置内タグ情報を用いて
優先度を設定するようにしてもよく、また、上記第２の
方式において、CLP ビットを用いて優先度を設定するよ
うにしてもよい。いずれの場合においても、CLP ビット
または装置内タグ情報の所定ビットに"0" を書き込むこ
とを、「タグ＝０」と呼び、"1" を書き込むことを、
「タグ＝１」と呼ぶことにする。ただし、以下ではCLP
ビットを利用する方式を採り上げて説明する。
【００３１】本実施例のバッファは、優先度が設定され
たセルに対する優先制御を行う。そして、本実施例で
は、２段階の優先度（優先／非優先）が設定されたセル
を扱うが、より細かい優先制御を行うようにしてもよ
い。この場合、各セルは、２ビット以上の領域を用いて
優先度を表示する。
たセルに対する優先制御を行う。そして、本実施例で
は、２段階の優先度（優先／非優先）が設定されたセル
を扱うが、より細かい優先制御を行うようにしてもよ
い。この場合、各セルは、２ビット以上の領域を用いて
優先度を表示する。
【００３２】上述の方式によって各セルに対する優先度
を設定すると、１つのコネクション上に（１つのVPI/VC
I に対して）優先セルと非優先セルとが混在する。この
状態を図４(a) 示す。
を設定すると、１つのコネクション上に（１つのVPI/VC
I に対して）優先セルと非優先セルとが混在する。この
状態を図４(a) 示す。
【００３３】また、本実施例のバッファを用いてコネク
ションごとの優先制御を行うこともできる。たとえば、
ATM 網において、CBR (Constant Bit Rate) 系のサービ
スとUBR (Unspecified Bit Rtae)系のサービスとを同時
にサポートする場合、CBR 系のコネクションは、セル損
失率や遅延などの品質が規定されるので、コネクション
単位でその品質(QOS:Quality of Service)を保証する必
要がある。一方、UBR系のコネクションは、トラヒック
パラメータとしてPCR (Peak Cell Rate)のみを設定する
方式であり、セル損失率や遅延などに関する規定を設け
ていない。そして、網が輻輳していない状態では、未使
用の帯域を用いて通信が行われ、網が輻輳状態になった
ときには、CBR 系のコネクションの品質を保証するため
に、UBR系のコネクションのセルが廃棄される。
ションごとの優先制御を行うこともできる。たとえば、
ATM 網において、CBR (Constant Bit Rate) 系のサービ
スとUBR (Unspecified Bit Rtae)系のサービスとを同時
にサポートする場合、CBR 系のコネクションは、セル損
失率や遅延などの品質が規定されるので、コネクション
単位でその品質(QOS:Quality of Service)を保証する必
要がある。一方、UBR系のコネクションは、トラヒック
パラメータとしてPCR (Peak Cell Rate)のみを設定する
方式であり、セル損失率や遅延などに関する規定を設け
ていない。そして、網が輻輳していない状態では、未使
用の帯域を用いて通信が行われ、網が輻輳状態になった
ときには、CBR 系のコネクションの品質を保証するため
に、UBR系のコネクションのセルが廃棄される。
【００３４】このように、CBR 系のサービスとUBR 系の
サービスとを同時にサポートする場合では、図４(b) に
示すように、CBR 系のコネクションを介して優先セルが
転送され、UBR 系のコネクションを介して非優先セルが
転送される。そして、本実施例のバッファは、これら２
つの系のコネクションを介して転送されるセルに対して
優先制御を行うことによって、コネクションに対する優
先制御を行う。
サービスとを同時にサポートする場合では、図４(b) に
示すように、CBR 系のコネクションを介して優先セルが
転送され、UBR 系のコネクションを介して非優先セルが
転送される。そして、本実施例のバッファは、これら２
つの系のコネクションを介して転送されるセルに対して
優先制御を行うことによって、コネクションに対する優
先制御を行う。
【００３５】図５は、本発明の第１の実施例のバッファ
の機能ブロック図である。バッファ２０は、入力回線か
ら入力されるセルに対して優先制御処理およびシェイピ
ング処理を行い、出力回線に出力する。
の機能ブロック図である。バッファ２０は、入力回線か
ら入力されるセルに対して優先制御処理およびシェイピ
ング処理を行い、出力回線に出力する。
【００３６】VPI/VCI 識別部２１は、入力セルのヘッダ
からVPI/VCI を取り出し、セル出力時刻制御部２２に渡
す。セル出力時刻制御部２２は、VPI/VCI 識別部２１か
ら受け取ったVPI/VCI を用いて出力時刻パラメータテー
ブル２３を検索し、出力時刻情報を取り出して制御部２
４に転送する。
からVPI/VCI を取り出し、セル出力時刻制御部２２に渡
す。セル出力時刻制御部２２は、VPI/VCI 識別部２１か
ら受け取ったVPI/VCI を用いて出力時刻パラメータテー
ブル２３を検索し、出力時刻情報を取り出して制御部２
４に転送する。
【００３７】出力時刻パラメータテーブル２３は、VPI/
VCI ごとに出力時刻に関するパラメータを格納してい
る。ここでは、図６(a) に示すように、セルを出力する
ときのセルとセルとの間の最小時間間隔を各VPI/VCI 毎
に設定してある。このセル間隔を示す情報は、たとえ
ば、呼の設定時に書き込まれる。この最小時間間隔は、
ある特定のVPI/VCI におけるセル間隔が、その値よりも
狭い間隔で転送されることを防ぐために設定され、シェ
イピング処理を規定するパラメータである。
VCI ごとに出力時刻に関するパラメータを格納してい
る。ここでは、図６(a) に示すように、セルを出力する
ときのセルとセルとの間の最小時間間隔を各VPI/VCI 毎
に設定してある。このセル間隔を示す情報は、たとえ
ば、呼の設定時に書き込まれる。この最小時間間隔は、
ある特定のVPI/VCI におけるセル間隔が、その値よりも
狭い間隔で転送されることを防ぐために設定され、シェ
イピング処理を規定するパラメータである。
【００３８】セル出力時刻制御部２２は、入力セルのVP
I/VCI に対応するセル間隔Ｔを出力時刻パラメータテー
ブル２３から取り出すと、以下の制御を行う。すなわ
ち、図６(b) に示すように、VPI/VCI 識別部２１が取り
出したVPI/VCI に対して、現在入力したセルと前回の入
力セルとの間の時間間隔（前回入力セル到着時刻から現
在まで）を計時し、この時間間隔が上記セル間隔Ｔより
も小さかった場合には、前回入力セル到着時刻から上記
セル間隔Ｔが経過した時刻（次セル到着予定時刻）を求
め、現在から次セル到着予定時刻までの時間（遅延Ｄ）
を出力時刻情報として制御部２４へ転送する。
I/VCI に対応するセル間隔Ｔを出力時刻パラメータテー
ブル２３から取り出すと、以下の制御を行う。すなわ
ち、図６(b) に示すように、VPI/VCI 識別部２１が取り
出したVPI/VCI に対して、現在入力したセルと前回の入
力セルとの間の時間間隔（前回入力セル到着時刻から現
在まで）を計時し、この時間間隔が上記セル間隔Ｔより
も小さかった場合には、前回入力セル到着時刻から上記
セル間隔Ｔが経過した時刻（次セル到着予定時刻）を求
め、現在から次セル到着予定時刻までの時間（遅延Ｄ）
を出力時刻情報として制御部２４へ転送する。
【００３９】なお、当現在入力したセルと前回の入力セ
ルとの間の時間間隔（前回入力セル到着時刻から現在ま
で）が上記セル間隔Ｔよりも大きかった場合には、その
旨を制御部２４に通知する。
ルとの間の時間間隔（前回入力セル到着時刻から現在ま
で）が上記セル間隔Ｔよりも大きかった場合には、その
旨を制御部２４に通知する。
【００４０】タグ識別部２５は、入力セルのヘッダから
CLP ビットを取出し、その入力セルの優先度を認識して
優先制御情報として制御部２４に通知する。タグ識別部
２５は、CLP ビットが"0" であったときにそのセルを優
先セルであると認識し、"1"であったときには非優先セ
ルであると認識する。
CLP ビットを取出し、その入力セルの優先度を認識して
優先制御情報として制御部２４に通知する。タグ識別部
２５は、CLP ビットが"0" であったときにそのセルを優
先セルであると認識し、"1"であったときには非優先セ
ルであると認識する。
【００４１】セルバッファ２６は、制御部２４の制御に
従って入力セルを格納する。チェインメモリ２７は、セ
ルバッファ２６のアドレスをチェイン状に格納するメモ
リである。チェインメモリ２７については後述説明す
る。
従って入力セルを格納する。チェインメモリ２７は、セ
ルバッファ２６のアドレスをチェイン状に格納するメモ
リである。チェインメモリ２７については後述説明す
る。
【００４２】制御メモリ２８は、入力セルをセルバッフ
ァ２６に格納するときに、各セルに関する優先制御情報
および出力時刻情報に基づいてその格納アドレス等を記
憶するメモリである。制御メモリ２８については、後述
詳しく説明する。
ァ２６に格納するときに、各セルに関する優先制御情報
および出力時刻情報に基づいてその格納アドレス等を記
憶するメモリである。制御メモリ２８については、後述
詳しく説明する。
【００４３】制御部２４は、セル出力時刻制御部２２お
よびタグ識別部２５からそれぞれ出力時刻情報および優
先制御情報を受け取り、それら情報を用いてチェインメ
モリ２７および制御メモリ２８の内容を書き換える。そ
して、制御部２４は、チェインメモリ２７および制御メ
モリ２８の内容を用いて、入力セルをセルバッファ２６
に書き込む制御およびセルバッファ２６に格納されてい
るセルを読み出す制御を行う。
よびタグ識別部２５からそれぞれ出力時刻情報および優
先制御情報を受け取り、それら情報を用いてチェインメ
モリ２７および制御メモリ２８の内容を書き換える。そ
して、制御部２４は、チェインメモリ２７および制御メ
モリ２８の内容を用いて、入力セルをセルバッファ２６
に書き込む制御およびセルバッファ２６に格納されてい
るセルを読み出す制御を行う。
【００４４】図７は、セルバッファ２６および制御メモ
リ２８の構成を模式的に示した図である。同図では、セ
ルバッファ２６をタイムスロットキュー部、フリーリス
ト部および出力リスト部に分けて示しているが、これは
仮想的（機能的）に分離したものであり、実際には均一
な記憶領域である。そして、あるアドレスにセルが格納
されると、そのアドレスはタイムスロットキュー部に属
し、そのセルの出力時刻においては、そのアドレスは出
力リスト部に属し、そのセルが読み出された後は、その
アドレスはフリーリスト部に属することになる。また、
セルバッファ２６のタイムスロットキュー部をセルの優
先度に応じて２つの領域（Tag=0, Tag=1）に分けて示し
ているが、これも仮想的（機能的）な分離である。すな
わち、セルバッファ２６に優先セルを格納したときに
は、同図において、そのセルはTag=0 領域に示され、非
優先セルを格納したときには、Tag=1 領域に示される。
リ２８の構成を模式的に示した図である。同図では、セ
ルバッファ２６をタイムスロットキュー部、フリーリス
ト部および出力リスト部に分けて示しているが、これは
仮想的（機能的）に分離したものであり、実際には均一
な記憶領域である。そして、あるアドレスにセルが格納
されると、そのアドレスはタイムスロットキュー部に属
し、そのセルの出力時刻においては、そのアドレスは出
力リスト部に属し、そのセルが読み出された後は、その
アドレスはフリーリスト部に属することになる。また、
セルバッファ２６のタイムスロットキュー部をセルの優
先度に応じて２つの領域（Tag=0, Tag=1）に分けて示し
ているが、これも仮想的（機能的）な分離である。すな
わち、セルバッファ２６に優先セルを格納したときに
は、同図において、そのセルはTag=0 領域に示され、非
優先セルを格納したときには、Tag=1 領域に示される。
【００４５】制御メモリ２８は、優先セル用エントリメ
モリ３１、非優先セル用エントリメモリ３２、各種レジ
スタ３３〜３６を有する。優先セル用エントリメモリ３
１および非優先セル用エントリメモリ３２は、それぞれ
複数のタイムスロット（ここでは、タイムスロット０〜
１８）に分割されており、各タイムスロット毎に、"Hea
d", "Tail", "Mark"を有する。
モリ３１、非優先セル用エントリメモリ３２、各種レジ
スタ３３〜３６を有する。優先セル用エントリメモリ３
１および非優先セル用エントリメモリ３２は、それぞれ
複数のタイムスロット（ここでは、タイムスロット０〜
１８）に分割されており、各タイムスロット毎に、"Hea
d", "Tail", "Mark"を有する。
【００４６】"Mark"は、そのタイムスロットに対応して
セルが格納されているか否かを示す１ビットのデータで
あり、セルが格納されているときには"1" が設定され、
格納されていないときには"0" が設定される。
セルが格納されているか否かを示す１ビットのデータで
あり、セルが格納されているときには"1" が設定され、
格納されていないときには"0" が設定される。
【００４７】あるタイムスロットにセルが格納される
と、そのタイムスロットに対応して優先度ごとにチェイ
ンが生成される。たとえば、タイムスロット６に対応し
て優先セルが２個（セル４１、４２）格納されると、図
７に模式的に示すように、セル４１を先頭とし、セル４
２を最後尾とするチェインが生成される。このチェイン
の接続関係は、チェインメモリ２７に格納される。
と、そのタイムスロットに対応して優先度ごとにチェイ
ンが生成される。たとえば、タイムスロット６に対応し
て優先セルが２個（セル４１、４２）格納されると、図
７に模式的に示すように、セル４１を先頭とし、セル４
２を最後尾とするチェインが生成される。このチェイン
の接続関係は、チェインメモリ２７に格納される。
【００４８】図８(a) は、チェインメモリ２７のデータ
構成例を示す図である。チェインメモリ２７は、セルバ
ッファ２６と同じアドレスフィールドを持つ。そして、
チェインメモリ２７には、セルバッファ２６においてチ
ェインメモリ２７のアドレスと同じアドレスに書き込ま
れたセルに接続される次セルのアドレスを格納する。例
えば、図８(b) に示すように、セル４１がセルバッファ
２６上のアドレス０に格納され、セル４２がセルバッフ
ァ２６上のアドレス１に格納されたとすると、チェイン
メモリ２７の内容は、図８(a) に示すようになる。すな
わち、上記チェインにおいて、セル４１の後ろにセル４
２が接続されているので、チェインメモリ２７のアドレ
ス０には、セル４２が格納されているセルバッファ２６
上のアドレス（アドレス１）が格納される。そして、セ
ル４２は、チェインの最後尾なので、チェインメモリ２
７のアドレス１には、たとえば"non" が格納される。
構成例を示す図である。チェインメモリ２７は、セルバ
ッファ２６と同じアドレスフィールドを持つ。そして、
チェインメモリ２７には、セルバッファ２６においてチ
ェインメモリ２７のアドレスと同じアドレスに書き込ま
れたセルに接続される次セルのアドレスを格納する。例
えば、図８(b) に示すように、セル４１がセルバッファ
２６上のアドレス０に格納され、セル４２がセルバッフ
ァ２６上のアドレス１に格納されたとすると、チェイン
メモリ２７の内容は、図８(a) に示すようになる。すな
わち、上記チェインにおいて、セル４１の後ろにセル４
２が接続されているので、チェインメモリ２７のアドレ
ス０には、セル４２が格納されているセルバッファ２６
上のアドレス（アドレス１）が格納される。そして、セ
ル４２は、チェインの最後尾なので、チェインメモリ２
７のアドレス１には、たとえば"non" が格納される。
【００４９】なお、ここでは、タイムスロットに対応し
て優先度ごとに生成されるチェインが２個のセルから構
成されている例を示したが、チェインが２個以上のセル
から構成される場合には、チェインメモリ２７の内容
は、それらチェイン状に接続されたセルのセルバッファ
２６上での格納アドレスを次々に指し示す。
て優先度ごとに生成されるチェインが２個のセルから構
成されている例を示したが、チェインが２個以上のセル
から構成される場合には、チェインメモリ２７の内容
は、それらチェイン状に接続されたセルのセルバッファ
２６上での格納アドレスを次々に指し示す。
【００５０】また、図７または図８(b) においては、チ
ェインの概念をわかりやすく説明するために模式的にセ
ルを接続している状態を示しているが、実際には、図８
(a)に示すように、チェインメモリ２７上でそれらアド
レスを次々と指し示しているものである。
ェインの概念をわかりやすく説明するために模式的にセ
ルを接続している状態を示しているが、実際には、図８
(a)に示すように、チェインメモリ２７上でそれらアド
レスを次々と指し示しているものである。
【００５１】優先セル用エントリメモリ３１および非優
先セル用エントリメモリ３２の各タイムスロット毎に設
けられている"Head", "Tail"には、それぞれ、そのタイ
ムスロットに対して生成されるチェインの先頭セルが格
納されているセルバッファ２６上のアドレス、およびそ
のチェインの最後尾セルが格納されているセルバッファ
２６上のアドレスが書き込まれる。たとえば、上述の例
と同様に、セル４１および４２が、それぞれセルバッフ
ァ２６上のアドレス０およびアドレス１に格納されてい
るとすると、優先セル用エントリメモリ３１のタイムス
ロット６に対応して、その"Head"にアドレス０が書き込
まれ、その"Tail"にアドレス１が書き込まれる。タイム
スロットに対応して優先度ごとに生成されるチェインが
１個のセルから構成されている場合（たとえば、タイム
スロット１６に格納されている優先セル４３）には、そ
の"Head"と"Tail"には同一アドレス（優先セル４３が格
納されているアドレス）が書き込まれる。
先セル用エントリメモリ３２の各タイムスロット毎に設
けられている"Head", "Tail"には、それぞれ、そのタイ
ムスロットに対して生成されるチェインの先頭セルが格
納されているセルバッファ２６上のアドレス、およびそ
のチェインの最後尾セルが格納されているセルバッファ
２６上のアドレスが書き込まれる。たとえば、上述の例
と同様に、セル４１および４２が、それぞれセルバッフ
ァ２６上のアドレス０およびアドレス１に格納されてい
るとすると、優先セル用エントリメモリ３１のタイムス
ロット６に対応して、その"Head"にアドレス０が書き込
まれ、その"Tail"にアドレス１が書き込まれる。タイム
スロットに対応して優先度ごとに生成されるチェインが
１個のセルから構成されている場合（たとえば、タイム
スロット１６に格納されている優先セル４３）には、そ
の"Head"と"Tail"には同一アドレス（優先セル４３が格
納されているアドレス）が書き込まれる。
【００５２】FLH レジスタ３３およびFLT レジスタ３４
は、セルバッファ２６の空き領域のアドレスをチェイン
状に接続したときに、それぞれその先頭アドレスおよび
最後尾アドレスを格納する。セルバッファ２６の空き領
域のアドレスを次々と接続することによって構成するチ
ェインは、チェインバッファ２７にその接続関係が書き
込まれる。なお、セルバッファ２６の空き領域のアドレ
スを接続することによって構成するチェインをフリーリ
ストチェインと呼ぶことにする。
は、セルバッファ２６の空き領域のアドレスをチェイン
状に接続したときに、それぞれその先頭アドレスおよび
最後尾アドレスを格納する。セルバッファ２６の空き領
域のアドレスを次々と接続することによって構成するチ
ェインは、チェインバッファ２７にその接続関係が書き
込まれる。なお、セルバッファ２６の空き領域のアドレ
スを接続することによって構成するチェインをフリーリ
ストチェインと呼ぶことにする。
【００５３】OLH レジスタ３５およびOLT レジスタ３６
は、出力時刻に対応するタイムスロットに対して生成さ
れているチェイン（出力リストチェイン）の先頭アドレ
スおよび最後尾アドレスをそれぞれ格納する。たとえ
ば、タイムスロット６に対応するセルを読出して出力す
るタイミングにおいては、タイムスロット６のチェイン
の先頭セル（セル４１）が格納されているセルバッファ
上のアドレス（アドレス０）をOLH レジスタ３５に書き
込み、そのチェインの最後尾セル（セル４２）が格納さ
れているセルバッファ上のアドレス（アドレス１）をOL
T レジスタ３６に書き込む。この処理は、タイムスロッ
ト６の"Head"および"Tail"に格納されているアドレス
を、それぞれOLH レジスタ３５およびOLT レジスタ３６
に書き込むことによって行う。
は、出力時刻に対応するタイムスロットに対して生成さ
れているチェイン（出力リストチェイン）の先頭アドレ
スおよび最後尾アドレスをそれぞれ格納する。たとえ
ば、タイムスロット６に対応するセルを読出して出力す
るタイミングにおいては、タイムスロット６のチェイン
の先頭セル（セル４１）が格納されているセルバッファ
上のアドレス（アドレス０）をOLH レジスタ３５に書き
込み、そのチェインの最後尾セル（セル４２）が格納さ
れているセルバッファ上のアドレス（アドレス１）をOL
T レジスタ３６に書き込む。この処理は、タイムスロッ
ト６の"Head"および"Tail"に格納されているアドレス
を、それぞれOLH レジスタ３５およびOLT レジスタ３６
に書き込むことによって行う。
【００５４】なお、たとえばタイムスロット３のよう
に、同一タイムスロット上に優先セルおよび非優先セル
が格納されている場合には、先に優先セルのチェインの
先頭アドレスおよび最後尾アドレスをOLH レジスタ３５
およびOLT レジスタ３６に書き込み、その読出し処理が
終了した後に、非優先セルのチェインの先頭アドレスお
よび最後尾アドレスをOLH レジスタ３５およびOLT レジ
スタ３６に書き込む。
に、同一タイムスロット上に優先セルおよび非優先セル
が格納されている場合には、先に優先セルのチェインの
先頭アドレスおよび最後尾アドレスをOLH レジスタ３５
およびOLT レジスタ３６に書き込み、その読出し処理が
終了した後に、非優先セルのチェインの先頭アドレスお
よび最後尾アドレスをOLH レジスタ３５およびOLT レジ
スタ３６に書き込む。
【００５５】次に、本実施例のバッファ２０にセルが入
力され、そのセルをセルバッファ２６に書き込むときの
動作を説明する。入力回線を介してバッファ２０にセル
が入力されると、VPI/VCI 識別部２１がそのセルのVPI/
VCI を取り出し、そのVPI/VCI をセル出力時刻制御部２
２に通知する。セル出力時刻制御部２２は、そのVPI/VC
I に対応するセル間隔Ｔを出力時刻パラメータテーブル
２３から取り出す。そして、図６を参照しながら説明し
たように、上記入力セルのVPI/VCI と同じVPI/VCI を持
った前回入力セルの到着時刻（前回入力セル到着時刻）
から上記入力セルの入力時刻（現在）までの時間間隔
と、上記セル間隔Ｔとを比較し、このセル間隔Ｔの方が
大きかった場合には、その差（遅延Ｄ）を出力時刻情報
として制御部２４へ転送する。一方、このセル間隔Ｔの
方が小さかった場合には、その旨を制御部２４に通知す
る。
力され、そのセルをセルバッファ２６に書き込むときの
動作を説明する。入力回線を介してバッファ２０にセル
が入力されると、VPI/VCI 識別部２１がそのセルのVPI/
VCI を取り出し、そのVPI/VCI をセル出力時刻制御部２
２に通知する。セル出力時刻制御部２２は、そのVPI/VC
I に対応するセル間隔Ｔを出力時刻パラメータテーブル
２３から取り出す。そして、図６を参照しながら説明し
たように、上記入力セルのVPI/VCI と同じVPI/VCI を持
った前回入力セルの到着時刻（前回入力セル到着時刻）
から上記入力セルの入力時刻（現在）までの時間間隔
と、上記セル間隔Ｔとを比較し、このセル間隔Ｔの方が
大きかった場合には、その差（遅延Ｄ）を出力時刻情報
として制御部２４へ転送する。一方、このセル間隔Ｔの
方が小さかった場合には、その旨を制御部２４に通知す
る。
【００５６】上記処理を、あるVPI/VCI のセル間隔Ｔが
タイムスロット５個に相当する時間であるものとして説
明する。たとえば、前回入力セルがタイムスロット１に
格納された後に、同一VPI/VCI を有するセルがタイムス
ロット４に対応する時刻に入力されると、この実際のセ
ル間隔はタイムスロット３個に相当する時間であり、出
力時刻パラメータテーブル２３から取り出したセル間隔
Ｔよりもタイムスロット２個に相当する時間だけ短い。
このため、セル出力時刻制御部２２は、制御部２４に対
して、出力時刻情報（遅延Ｄ）としてタイムスロット２
個に相当する時間を示す情報を通知する。
タイムスロット５個に相当する時間であるものとして説
明する。たとえば、前回入力セルがタイムスロット１に
格納された後に、同一VPI/VCI を有するセルがタイムス
ロット４に対応する時刻に入力されると、この実際のセ
ル間隔はタイムスロット３個に相当する時間であり、出
力時刻パラメータテーブル２３から取り出したセル間隔
Ｔよりもタイムスロット２個に相当する時間だけ短い。
このため、セル出力時刻制御部２２は、制御部２４に対
して、出力時刻情報（遅延Ｄ）としてタイムスロット２
個に相当する時間を示す情報を通知する。
【００５７】制御部２４は、上記出力時刻情報を受け取
ると、セルを格納する時刻をタイムスロット２個に相当
する時間だけ遅延させる。すなわち、入力したセルをそ
のままセルバッファ２６に格納した場合は、そのセル
は、タイムスロット４に対応づけられて格納されるが、
上記出力時刻情報を用いてタイムスロット２個に相当す
る時間だけ遅延させるので、タイムスロット６に対応づ
けられて格納される。
ると、セルを格納する時刻をタイムスロット２個に相当
する時間だけ遅延させる。すなわち、入力したセルをそ
のままセルバッファ２６に格納した場合は、そのセル
は、タイムスロット４に対応づけられて格納されるが、
上記出力時刻情報を用いてタイムスロット２個に相当す
る時間だけ遅延させるので、タイムスロット６に対応づ
けられて格納される。
【００５８】このように、２つの入力セルどうしの間の
時間間隔が出力時刻パラメータテーブル２３に設定した
セル間隔Ｔよりも短くなった場合には、それらの２つの
セルをセルバッファ２６から読み出す時間間隔が上記セ
ル間隔Ｔとなるように、セルを特定のタイムスロットに
対応づけて格納する。（セルを特定のタイムスロットの
チェインに接続する） 一方、前回入力セルがタイムスロット１に格納された後
に、同一VPI/VCI を有するセルがタイムスロット７に対
応する時刻に入力されると、この実際のセル間隔はタイ
ムスロット６個に相当する時間であり、出力時刻パラメ
ータテーブル２３から取り出したセル間隔Ｔよりも長い
ので、セル出力時刻制御部２２は、制御部２４に対して
その旨を通知する。制御部２４は、この通知を受け取る
と、上記入力セルをそのままタイムスロット７に対応づ
けて格納する。
時間間隔が出力時刻パラメータテーブル２３に設定した
セル間隔Ｔよりも短くなった場合には、それらの２つの
セルをセルバッファ２６から読み出す時間間隔が上記セ
ル間隔Ｔとなるように、セルを特定のタイムスロットに
対応づけて格納する。（セルを特定のタイムスロットの
チェインに接続する） 一方、前回入力セルがタイムスロット１に格納された後
に、同一VPI/VCI を有するセルがタイムスロット７に対
応する時刻に入力されると、この実際のセル間隔はタイ
ムスロット６個に相当する時間であり、出力時刻パラメ
ータテーブル２３から取り出したセル間隔Ｔよりも長い
ので、セル出力時刻制御部２２は、制御部２４に対して
その旨を通知する。制御部２４は、この通知を受け取る
と、上記入力セルをそのままタイムスロット７に対応づ
けて格納する。
【００５９】上述のようにして入力セルをセルバッファ
２６に格納するときには、タグ識別部２５が入力セルの
CLP ビットを参照し、そのセルが優先セルであるのか非
優先セルであるのかを示す優先制御情報を制御部２４に
通知する。
２６に格納するときには、タグ識別部２５が入力セルの
CLP ビットを参照し、そのセルが優先セルであるのか非
優先セルであるのかを示す優先制御情報を制御部２４に
通知する。
【００６０】制御部２４は、優先制御情報を受け取る
と、その優先制御情報に従って制御メモリ２８およびチ
ェインメモリ２７の内容を書き換える。また、入力セル
が優先セルであった場合には優先セル用エントリメモリ
３１の内容を書き換え、非優先セルであった場合には非
優先セル用エントリメモリ３２の内容を書き換える。こ
のときの制御部２４の動作を図９を参照しながら説明す
る。
と、その優先制御情報に従って制御メモリ２８およびチ
ェインメモリ２７の内容を書き換える。また、入力セル
が優先セルであった場合には優先セル用エントリメモリ
３１の内容を書き換え、非優先セルであった場合には非
優先セル用エントリメモリ３２の内容を書き換える。こ
のときの制御部２４の動作を図９を参照しながら説明す
る。
【００６１】図９は、制御部２４によって制御されるチ
ェインメモリ２７および制御メモリ２８を模式的に示し
ている。同図(a) において、出力予定時刻がタイムスロ
ット４である２個の優先セルがセルバッファ２６上のア
ドレス３およびアドレス５に格納され、それらがチェイ
ン状に接続されている。また、出力予定時刻がタイムス
ロット８である１個の優先セルがセルバッファ２６上の
アドレス１に格納されている。このため、優先セル用エ
ントリメモリ３１のタイムスロット４の"HEAD"および"T
ail"には、それぞれアドレス３およびアドレス５がが格
納され、タイムスロット８の"HEAD"および"Tail"には、
ともにアドレス１が格納されている。また、上記タイム
スロット４におけるチェインの接続関係は、チェインメ
モリ２７のアドレス３に「アドレス５」を書き込むこと
によって格納している。
ェインメモリ２７および制御メモリ２８を模式的に示し
ている。同図(a) において、出力予定時刻がタイムスロ
ット４である２個の優先セルがセルバッファ２６上のア
ドレス３およびアドレス５に格納され、それらがチェイ
ン状に接続されている。また、出力予定時刻がタイムス
ロット８である１個の優先セルがセルバッファ２６上の
アドレス１に格納されている。このため、優先セル用エ
ントリメモリ３１のタイムスロット４の"HEAD"および"T
ail"には、それぞれアドレス３およびアドレス５がが格
納され、タイムスロット８の"HEAD"および"Tail"には、
ともにアドレス１が格納されている。また、上記タイム
スロット４におけるチェインの接続関係は、チェインメ
モリ２７のアドレス３に「アドレス５」を書き込むこと
によって格納している。
【００６２】さらに、現在、セルバッファ２６の空き領
域は、アドレス９、アドレス２、アドレス７およびアド
レス６であり、それら４つのアドレスはチェイン状に接
続されてチェインメモリ２７に格納されている。そし
て、この空き領域を示すチェイン（フリーリストチェイ
ン）の先頭アドレス（アドレス９）および最後尾アドレ
ス（アドレス６）がそれぞれFLH レジスタ３３およびFL
T レジスタ３４に格納されている。
域は、アドレス９、アドレス２、アドレス７およびアド
レス６であり、それら４つのアドレスはチェイン状に接
続されてチェインメモリ２７に格納されている。そし
て、この空き領域を示すチェイン（フリーリストチェイ
ン）の先頭アドレス（アドレス９）および最後尾アドレ
ス（アドレス６）がそれぞれFLH レジスタ３３およびFL
T レジスタ３４に格納されている。
【００６３】この状態において、バッファ２０に優先セ
ルが入力し、制御部２４が、セル出力時刻制御部２２か
ら通知される出力時刻情報に基づいて、上記優先セルの
出力予定時刻がタイムスロット４であると判断すると以
下の処理を行う。まず、フリーリストチェインの先頭ア
ドレス（アドレス９）をFLH レジスタ３３から取り出
し、そのアドレスに上記入力した優先セルを格納する。
このとき、図９(b) に示すように、タイムスロット４の
チェインの最後尾にアドレス９が接続される。すなわ
ち、優先セル用エントリメモリ３１のタイムスロット４
の"Tail"をアドレス９に書き換える。また、チェインメ
モリ２７のアドレス５に「アドレス９」を書き込む。
ルが入力し、制御部２４が、セル出力時刻制御部２２か
ら通知される出力時刻情報に基づいて、上記優先セルの
出力予定時刻がタイムスロット４であると判断すると以
下の処理を行う。まず、フリーリストチェインの先頭ア
ドレス（アドレス９）をFLH レジスタ３３から取り出
し、そのアドレスに上記入力した優先セルを格納する。
このとき、図９(b) に示すように、タイムスロット４の
チェインの最後尾にアドレス９が接続される。すなわ
ち、優先セル用エントリメモリ３１のタイムスロット４
の"Tail"をアドレス９に書き換える。また、チェインメ
モリ２７のアドレス５に「アドレス９」を書き込む。
【００６４】さらに、フリーリストチェインに接続され
る先頭アドレスがアドレス９からアドレス２にかわった
ことに対応して、FLH レジスタ３３に「アドレス２」を
書き込む。上記処理が終了すると、次の入力セルを待
つ。
る先頭アドレスがアドレス９からアドレス２にかわった
ことに対応して、FLH レジスタ３３に「アドレス２」を
書き込む。上記処理が終了すると、次の入力セルを待
つ。
【００６５】上述の例では、入力セルを格納しようとす
るタイムスロットに既にセルが格納されている場合を説
明したが、入力セルを格納しようとするタイムスロット
にセルが格納されていない場合には、以下のようにな
る。
るタイムスロットに既にセルが格納されている場合を説
明したが、入力セルを格納しようとするタイムスロット
にセルが格納されていない場合には、以下のようにな
る。
【００６６】図９(a) において、バッファ２０に優先セ
ルが入力し、そのセルの出力予定時刻がタイムスロット
２であるとすると、まず、フリーリストチェインの先頭
アドレス（アドレス９）に上記入力した優先セルを格納
する。つづいて、優先セル用エントリメモリ３１のタイ
ムスロット２の"Head"および"Tail"に「アドレス９」を
書き込む。そして、FLH レジスタ３３に「アドレス２」
を書き込む。
ルが入力し、そのセルの出力予定時刻がタイムスロット
２であるとすると、まず、フリーリストチェインの先頭
アドレス（アドレス９）に上記入力した優先セルを格納
する。つづいて、優先セル用エントリメモリ３１のタイ
ムスロット２の"Head"および"Tail"に「アドレス９」を
書き込む。そして、FLH レジスタ３３に「アドレス２」
を書き込む。
【００６７】図１０は、セルの書込時における制御部２
４の動作を説明するフローチャートである。ステップＳ
１において、バッファ２０にセルが入力すると、セル出
力時刻制御部２２およびタグ識別部２５が、制御部２４
に対して、それぞれ出力時刻情報および優先制御情報を
通知する。
４の動作を説明するフローチャートである。ステップＳ
１において、バッファ２０にセルが入力すると、セル出
力時刻制御部２２およびタグ識別部２５が、制御部２４
に対して、それぞれ出力時刻情報および優先制御情報を
通知する。
【００６８】ステップＳ２において、FLH レジスタ３３
が示すセルバッファ２６のアドレス（FLH0）に上記入力
セルを書き込む。続いて、チェインメモリ２７を検索
し、チェインメモリ２７上のアドレスFLH0の内容（フリ
ーリストチェインにおいて、アドレスFLH0の次に接続さ
れているアドレス）をFLH レジスタ３３に書き込む。
が示すセルバッファ２６のアドレス（FLH0）に上記入力
セルを書き込む。続いて、チェインメモリ２７を検索
し、チェインメモリ２７上のアドレスFLH0の内容（フリ
ーリストチェインにおいて、アドレスFLH0の次に接続さ
れているアドレス）をFLH レジスタ３３に書き込む。
【００６９】ステップＳ３において、上記出力時刻情報
および優先制御情報を参照し、それら情報が示す上記入
力セルの優先度（TAG ）および出力予定時刻（タイムス
ロットＴ）と同一の優先度および出力予定時刻に対応し
て既に他のセルが格納されているか否かを判断する。
および優先制御情報を参照し、それら情報が示す上記入
力セルの優先度（TAG ）および出力予定時刻（タイムス
ロットＴ）と同一の優先度および出力予定時刻に対応し
て既に他のセルが格納されているか否かを判断する。
【００７０】ステップＳ３において、セルが格納されて
いると判断された場合には、ステップＳ４で、上記入力
セルの優先度（TAG ）および出力予定時刻（タイムスロ
ットＴ）に対応するチェインの最後尾に上記アドレスFL
H0を接続する。また、それら優先度（TAG ）および出力
予定時刻（タイムスロットＴ）に対応する優先セル用エ
ントリメモリ３１または非優先セル用エントリメモリ３
２内の"Tail"に上記アドレスFLH0を書き込む。
いると判断された場合には、ステップＳ４で、上記入力
セルの優先度（TAG ）および出力予定時刻（タイムスロ
ットＴ）に対応するチェインの最後尾に上記アドレスFL
H0を接続する。また、それら優先度（TAG ）および出力
予定時刻（タイムスロットＴ）に対応する優先セル用エ
ントリメモリ３１または非優先セル用エントリメモリ３
２内の"Tail"に上記アドレスFLH0を書き込む。
【００７１】ステップＳ３において、セルが格納されて
いないと判断された場合には、ステップＳ５で、上記入
力セルの優先度（TAG ）および出力予定時刻（タイムス
ロットＴ）に対応する優先セル用エントリメモリ３１ま
たは非優先セル用エントリメモリ３２内の"Head"およ
び"Tail"に上記アドレスFLH0を書き込み、その"Mark"
に"1" を書き込む。ステップＳ４またはＳ５の処理が終
了すると、次セルの入力を待つ。
いないと判断された場合には、ステップＳ５で、上記入
力セルの優先度（TAG ）および出力予定時刻（タイムス
ロットＴ）に対応する優先セル用エントリメモリ３１ま
たは非優先セル用エントリメモリ３２内の"Head"およ
び"Tail"に上記アドレスFLH0を書き込み、その"Mark"
に"1" を書き込む。ステップＳ４またはＳ５の処理が終
了すると、次セルの入力を待つ。
【００７２】次に、セルバッファ２６からセルを読み出
すときの動作を説明する。制御部２４は、バッファ２０
からのセルの送出レート等によって決まる時間間隔ごと
に各タイムスロットに対応するセルをセルバッファ２６
から読み出す。すなわち、所定時間間隔ごとに各タイム
スロットの内容が順次参照され、その内容に従ってセル
が読み出される。
すときの動作を説明する。制御部２４は、バッファ２０
からのセルの送出レート等によって決まる時間間隔ごと
に各タイムスロットに対応するセルをセルバッファ２６
から読み出す。すなわち、所定時間間隔ごとに各タイム
スロットの内容が順次参照され、その内容に従ってセル
が読み出される。
【００７３】図１１は、制御部２４によって制御される
チェインメモリ２７および制御メモリ２８を模式的に示
している。同図(a) は、上記図９に示す書込み処理が終
了した状態において、タイムスロット４のセルを読み出
すときの各メモリの制御を模式的に示している。
チェインメモリ２７および制御メモリ２８を模式的に示
している。同図(a) は、上記図９に示す書込み処理が終
了した状態において、タイムスロット４のセルを読み出
すときの各メモリの制御を模式的に示している。
【００７４】まず、優先セル用エントリメモリ３１のタ
イムスロット４において、"Mark"が"1" に設定されてい
ることを認識すると、そのタイムスロット４の"Head"お
よび"Tail"に格納されているアドレスを、それぞれOLH
レジスタ３５およびOLT レジスタ３６に書き込むことに
よって、上記タイムスロット４に対応するチェインを出
力リストチェインに設定する。すなわち、OLH レジスタ
３５およびOLT レジスタ３６に「アドレス３」および
「アドレス９」を書き込む。
イムスロット４において、"Mark"が"1" に設定されてい
ることを認識すると、そのタイムスロット４の"Head"お
よび"Tail"に格納されているアドレスを、それぞれOLH
レジスタ３５およびOLT レジスタ３６に書き込むことに
よって、上記タイムスロット４に対応するチェインを出
力リストチェインに設定する。すなわち、OLH レジスタ
３５およびOLT レジスタ３６に「アドレス３」および
「アドレス９」を書き込む。
【００７５】つづいて、制御部２４は、OLH レジスタ３
５に格納されているアドレスを取り出し、そのアドレス
に格納されているセルをセルバッファ２６から読み出
す。すなわち、セルバッファ２６のアドレス３に格納さ
れているセルを読み出す。
５に格納されているアドレスを取り出し、そのアドレス
に格納されているセルをセルバッファ２６から読み出
す。すなわち、セルバッファ２６のアドレス３に格納さ
れているセルを読み出す。
【００７６】制御部２４は、図１１(b) に示すように、
アドレス３を用いてチェインメモリ２７を参照し、上記
出力リストチェインにおいて「アドレス３」の次に接続
されるアドレスが「アドレス５」であることを認識す
る。そして、OLH レジスタ３５にそのアドレス（アドレ
ス５）を書き込む。また、上記セルを読み出したアドレ
ス（アドレス３）は、空き領域となるので、フリーリス
トチェインの最後尾に接続する。すなわち、FLT レジス
タ３４に「アドレス３」を書き込む。
アドレス３を用いてチェインメモリ２７を参照し、上記
出力リストチェインにおいて「アドレス３」の次に接続
されるアドレスが「アドレス５」であることを認識す
る。そして、OLH レジスタ３５にそのアドレス（アドレ
ス５）を書き込む。また、上記セルを読み出したアドレ
ス（アドレス３）は、空き領域となるので、フリーリス
トチェインの最後尾に接続する。すなわち、FLT レジス
タ３４に「アドレス３」を書き込む。
【００７７】上述のようにしてセルバッファ２６のアド
レス３からセルを読み出した後に、セルバッファ２６の
アドレス５およびアドレス９に格納されているセルを読
み出すと、OLH レジスタ３５に設定されるアドレスとOL
T レジスタ３６に設定されるアドレスとが一致（とも
に、アドレス９となる）し、そのタイムスロット４に対
する優先セルの読出し処理を終了する。なお、このと
き、フリーリストのチェインの最後尾には、アドレス５
およびアドレス９が接続される。
レス３からセルを読み出した後に、セルバッファ２６の
アドレス５およびアドレス９に格納されているセルを読
み出すと、OLH レジスタ３５に設定されるアドレスとOL
T レジスタ３６に設定されるアドレスとが一致（とも
に、アドレス９となる）し、そのタイムスロット４に対
する優先セルの読出し処理を終了する。なお、このと
き、フリーリストのチェインの最後尾には、アドレス５
およびアドレス９が接続される。
【００７８】タイムスロット４に対する優先セルの読出
し処理が終了すると、タイムスロット４に対する非優先
セルの読出し処理を行う。この非優先セルの読出し処理
は、上記優先セルの読出し処理と同じである。タイムス
ロット４に対する読出し処理が終了すると、以降、タイ
ムスロット５、６、７、．．．に対する読出し処理を順
次実行する。
し処理が終了すると、タイムスロット４に対する非優先
セルの読出し処理を行う。この非優先セルの読出し処理
は、上記優先セルの読出し処理と同じである。タイムス
ロット４に対する読出し処理が終了すると、以降、タイ
ムスロット５、６、７、．．．に対する読出し処理を順
次実行する。
【００７９】図１２は、セルの読出し処理における制御
部２４の動作を説明するフローチャートである。制御部
２４が、優先セル用エントリメモリ３１および非優先セ
ル用エントリメモリ３２の各タイムスロットを順次サー
チしてゆき、ステップＳ１１において、タイムスロット
Ｔnow から情報を読み出す時刻になる。ここで、タイム
スロットＴnow は、現在、セル読出しを実行するタイム
スロットである。
部２４の動作を説明するフローチャートである。制御部
２４が、優先セル用エントリメモリ３１および非優先セ
ル用エントリメモリ３２の各タイムスロットを順次サー
チしてゆき、ステップＳ１１において、タイムスロット
Ｔnow から情報を読み出す時刻になる。ここで、タイム
スロットＴnow は、現在、セル読出しを実行するタイム
スロットである。
【００８０】ステップＳ１２では、優先セル用エントリ
メモリ３１のタイムスロットＴnowの"Mark"が"1" であ
るか否かを調べる。ステップＳ１２の判断結果が"1" で
あれば、タイムスロットＴnow に対応して優先セルがセ
ルバッファ２６に格納されているものとみなしてステッ
プＳ１３へ進み、上記判断結果が"0" であれば、タイム
スロットＴnow に対応して優先セルがセルバッファに格
納されていないものとみなしてステップＳ２１へ進む。
メモリ３１のタイムスロットＴnowの"Mark"が"1" であ
るか否かを調べる。ステップＳ１２の判断結果が"1" で
あれば、タイムスロットＴnow に対応して優先セルがセ
ルバッファ２６に格納されているものとみなしてステッ
プＳ１３へ進み、上記判断結果が"0" であれば、タイム
スロットＴnow に対応して優先セルがセルバッファに格
納されていないものとみなしてステップＳ２１へ進む。
【００８１】ステップＳ１３では、優先セル用エントリ
メモリ３１のタイムスロットＴnowの"Head"および"Tai
l"に設定されているアドレスを、それぞれOLH レジスタ
３５およびOLT レジスタ３６に書き込む。ステップＳ１
４では、OLH レジスタ３５に設定されているアドレスに
格納されているセル（優先セル）をセルバッファ２６か
ら読み出す。ステップＳ１５では、ステップＳ１４にお
いてセルを読み出したアドレスをフリーリストチェイン
の最後尾に接続する。すなわちOLH レジスタ３５に設定
されているアドレスをFLT レジスタ３４に書き込む。
メモリ３１のタイムスロットＴnowの"Head"および"Tai
l"に設定されているアドレスを、それぞれOLH レジスタ
３５およびOLT レジスタ３６に書き込む。ステップＳ１
４では、OLH レジスタ３５に設定されているアドレスに
格納されているセル（優先セル）をセルバッファ２６か
ら読み出す。ステップＳ１５では、ステップＳ１４にお
いてセルを読み出したアドレスをフリーリストチェイン
の最後尾に接続する。すなわちOLH レジスタ３５に設定
されているアドレスをFLT レジスタ３４に書き込む。
【００８２】ステップＳ１６では、OLH レジスタ３５お
よびOLT レジスタ３６に設定されているアドレスが互い
に一致しているか否かを調べる。不一致の場合は、ステ
ップＳ１７において、OLH レジスタ３５に設定されてい
るアドレスを用いてチェインメモリ２７を参照し、ステ
ップＳ１３においてOLH レジスタ３５に設定したアドレ
スの次に接続されているアドレスを取出してそのアドレ
スをOLH レジスタ３５に書き込む。ステップＳ１７の処
理が終了すると、ステップＳ１４に戻り、ステップＳ１
５においてOLH レジスタ３５およびOLT レジスタ３６に
設定されているアドレスが互いに一致するまでステップ
Ｓ１４〜Ｓ１７処理を繰り返す。
よびOLT レジスタ３６に設定されているアドレスが互い
に一致しているか否かを調べる。不一致の場合は、ステ
ップＳ１７において、OLH レジスタ３５に設定されてい
るアドレスを用いてチェインメモリ２７を参照し、ステ
ップＳ１３においてOLH レジスタ３５に設定したアドレ
スの次に接続されているアドレスを取出してそのアドレ
スをOLH レジスタ３５に書き込む。ステップＳ１７の処
理が終了すると、ステップＳ１４に戻り、ステップＳ１
５においてOLH レジスタ３５およびOLT レジスタ３６に
設定されているアドレスが互いに一致するまでステップ
Ｓ１４〜Ｓ１７処理を繰り返す。
【００８３】ステップＳ１６において、OLH レジスタ３
５およびOLT レジスタ３６に設定されているアドレスが
互いに一致すると、タイムスロットＴnow の優先セルを
すべてセルバッファ２６から読み出したと判断し、ステ
ップＳ２１へ進んでタイムスロットＴnow の非優先セル
を読み出すために処理を開始する。
５およびOLT レジスタ３６に設定されているアドレスが
互いに一致すると、タイムスロットＴnow の優先セルを
すべてセルバッファ２６から読み出したと判断し、ステ
ップＳ２１へ進んでタイムスロットＴnow の非優先セル
を読み出すために処理を開始する。
【００８４】ステップＳ２１〜Ｓ２６の処理は、上記ス
テップＳ１２〜１７の処理と基本的に同じであり、ステ
ップＳ１２〜１７の処理においては優先セル用エントリ
メモリ３１にアクセスしたのに対し、ステップＳ２１〜
Ｓ２６の処理では、非優先セル用エントリメモリ３２に
アクセスする。
テップＳ１２〜１７の処理と基本的に同じであり、ステ
ップＳ１２〜１７の処理においては優先セル用エントリ
メモリ３１にアクセスしたのに対し、ステップＳ２１〜
Ｓ２６の処理では、非優先セル用エントリメモリ３２に
アクセスする。
【００８５】次に、セルバッファ２６に格納されている
セルを強制廃棄するときの動作を説明する。本実施例の
バッファ２０は、セルバッファ２６の空き領域サイズが
所定の閾値よりも少なくなると、セルバッファ２６に格
納されているセルのうち特定の非優先セルを強制的に廃
棄し、優先セルが廃棄されてしまうことを防ぐ。強制廃
棄を行うか否かを判断するための閾値は、呼が設定され
ているVPI/VCI 数、それら各VPI/VCI のセル伝送速度、
セルバッファの容量等を考慮してシミレーションによっ
て最適値を算出することができる。
セルを強制廃棄するときの動作を説明する。本実施例の
バッファ２０は、セルバッファ２６の空き領域サイズが
所定の閾値よりも少なくなると、セルバッファ２６に格
納されているセルのうち特定の非優先セルを強制的に廃
棄し、優先セルが廃棄されてしまうことを防ぐ。強制廃
棄を行うか否かを判断するための閾値は、呼が設定され
ているVPI/VCI 数、それら各VPI/VCI のセル伝送速度、
セルバッファの容量等を考慮してシミレーションによっ
て最適値を算出することができる。
【００８６】図１３は、制御部２４によって制御される
チェインメモリ２７および制御メモリ２８を模式的に示
している。制御部２４は、フリーリストチェインを調べ
ることによって、セルバッファ２６の空き領域サイズを
調べる。すなわち、制御部２４は、FLH レジスタ３３に
設定されているアドレスを取り出し、そのアドレスを用
いてチェインメモリ２７を検索し、フリーリストチェイ
ンに接続されているアドレスの個数を調べる。そして、
そのアドレスの個数を記録しておき、セルバッファ２６
にセルを書き込むごとにその値をデクリメントし、セル
を読み出すごとにインクリメントする。このような方式
により、常に、セルバッファ２６の空き領域サイズを認
識できる。なお、強制廃棄を行うか否かを判断するため
の閾値を０とする場合には、FLH レジスタ３３およびFL
T レジスタ３４に設定されているアドレスが互いに一致
したか否かで認識できる。
チェインメモリ２７および制御メモリ２８を模式的に示
している。制御部２４は、フリーリストチェインを調べ
ることによって、セルバッファ２６の空き領域サイズを
調べる。すなわち、制御部２４は、FLH レジスタ３３に
設定されているアドレスを取り出し、そのアドレスを用
いてチェインメモリ２７を検索し、フリーリストチェイ
ンに接続されているアドレスの個数を調べる。そして、
そのアドレスの個数を記録しておき、セルバッファ２６
にセルを書き込むごとにその値をデクリメントし、セル
を読み出すごとにインクリメントする。このような方式
により、常に、セルバッファ２６の空き領域サイズを認
識できる。なお、強制廃棄を行うか否かを判断するため
の閾値を０とする場合には、FLH レジスタ３３およびFL
T レジスタ３４に設定されているアドレスが互いに一致
したか否かで認識できる。
【００８７】非優先セルを強制的に廃棄する方法として
は、セルバッファ２６内のタイムスロットキュー部に格
納されている非優先セルのチェインをフリーリストチェ
インに接続することによって実現できる。以下、図１３
において、タイムスロット８の非優先セルを強制廃棄す
るときの動作を説明する。
は、セルバッファ２６内のタイムスロットキュー部に格
納されている非優先セルのチェインをフリーリストチェ
インに接続することによって実現できる。以下、図１３
において、タイムスロット８の非優先セルを強制廃棄す
るときの動作を説明する。
【００８８】図１３(a) に示すように、セルバッファ２
６の空き領域がアドレス２のみであるとする。また、セ
ルバッファ２６のアドレス５およびアドレス９には、タ
イムスロット８に出力される予定である非優先セルが格
納されている。
６の空き領域がアドレス２のみであるとする。また、セ
ルバッファ２６のアドレス５およびアドレス９には、タ
イムスロット８に出力される予定である非優先セルが格
納されている。
【００８９】この状態において、制御部２４が、タイム
スロット８の非優先セルを強制廃棄する（どのタイムス
ロットの非優先セルを廃棄するかを決定する方法は、後
述する）と判断した場合には、フリーリストチェインの
最後尾（アドレス２）にタイムスロット８の非優先セル
を格納するアドレス（アドレス５、アドレス９）を接続
する。
スロット８の非優先セルを強制廃棄する（どのタイムス
ロットの非優先セルを廃棄するかを決定する方法は、後
述する）と判断した場合には、フリーリストチェインの
最後尾（アドレス２）にタイムスロット８の非優先セル
を格納するアドレス（アドレス５、アドレス９）を接続
する。
【００９０】具体的には、FLT レジスタ３４に設定され
ているフリーリストチェインの最後尾のアドレス（アド
レス２）を取り出す。また、非優先セル用エントリメモ
リ３２のタイムスロット８を検索して、その"Head"に設
定されているアドレス（アドレス５）を取り出す。そし
て、チェインメモリ２７上のアドレス２に「アドレス
５」を書き込む。この処理により、フリーリストチェイ
ンは、アドレス２、アドレス５、アドレス９が順番に接
続された状態となる。このとき、このフリーリストチェ
インの最後尾のアドレスは、アドレス９となるので、FL
T レジスタ３４に「アドレス９」を書き込む。
ているフリーリストチェインの最後尾のアドレス（アド
レス２）を取り出す。また、非優先セル用エントリメモ
リ３２のタイムスロット８を検索して、その"Head"に設
定されているアドレス（アドレス５）を取り出す。そし
て、チェインメモリ２７上のアドレス２に「アドレス
５」を書き込む。この処理により、フリーリストチェイ
ンは、アドレス２、アドレス５、アドレス９が順番に接
続された状態となる。このとき、このフリーリストチェ
インの最後尾のアドレスは、アドレス９となるので、FL
T レジスタ３４に「アドレス９」を書き込む。
【００９１】上記処理により、チェインメモリ２７およ
び制御メモリ２８は、図１３(b) に示す状態となる。
尚、特に図示していないが、上記セル廃棄にともない、
非優先セル用エントリメモリ３２のタイムスロット８
の"Mark"を"0" に書き換える。
び制御メモリ２８は、図１３(b) に示す状態となる。
尚、特に図示していないが、上記セル廃棄にともない、
非優先セル用エントリメモリ３２のタイムスロット８
の"Mark"を"0" に書き換える。
【００９２】このように、アドレス５およびアドレス９
を、タイムスロットキュー部のチェインからはずしてフ
リーリストチェインに接続すると、それらのアドレスに
格納されているセルは読み出されることはない。
を、タイムスロットキュー部のチェインからはずしてフ
リーリストチェインに接続すると、それらのアドレスに
格納されているセルは読み出されることはない。
【００９３】上述のようにして、セルバッファ２６のア
ドレス５およびアドレス９に格納されている非優先セル
を廃棄する処理は、チェインメモリ２７、制御メモリ２
８およびFLT レジスタ３４の内容を書き換える処理のみ
で実現することができる。そして、以降、バッファ２０
にセルが入力された場合には、セルバッファ２６上のア
ドレス２、アドレス５、アドレス９という順番でセルを
書き込む。このとき、それらアドレスには廃棄されたセ
ル（読み出されることのないセル）が格納されたままで
あるが、新たに入力したセルをそれらアドレスに上書き
することによって、入力セルをセルバッファに格納す
る。
ドレス５およびアドレス９に格納されている非優先セル
を廃棄する処理は、チェインメモリ２７、制御メモリ２
８およびFLT レジスタ３４の内容を書き換える処理のみ
で実現することができる。そして、以降、バッファ２０
にセルが入力された場合には、セルバッファ２６上のア
ドレス２、アドレス５、アドレス９という順番でセルを
書き込む。このとき、それらアドレスには廃棄されたセ
ル（読み出されることのないセル）が格納されたままで
あるが、新たに入力したセルをそれらアドレスに上書き
することによって、入力セルをセルバッファに格納す
る。
【００９４】以下、制御部２４が、どのタイムスロット
の非優先セルを廃棄するかを決定する方法を説明する。
最も多くの非優先セルが格納されているタイムスロット
の非優先セルを強制廃棄する場合の処理を図１４〜図１
６に示す。
の非優先セルを廃棄するかを決定する方法を説明する。
最も多くの非優先セルが格納されているタイムスロット
の非優先セルを強制廃棄する場合の処理を図１４〜図１
６に示す。
【００９５】図１４(a) は、タイムスロットＴに格納さ
れているセル数をカウントするときのチェインメモリ２
７および制御メモリ２８の制御を模式的に示している。
同図において、まず、非優先セル用エントリメモリ３２
のタイムスロットＴの"Head"に設定されているアドレス
（アドレス３）を取り出す。そして、そのアドレスを用
いてチェインメモリ２７をアクセスし、チェイン状に接
続されているアドレスを順次取り出す。このとき、アド
レスを取り出すごとにセル数のカウント値をインクリメ
ントする。そして、チェインメモリ２７から取り出した
アドレスが上記タイムスロットＴの"Tail"に設定されて
いるアドレスを一致したときのカウント値を、タイムス
ロットＴに格納されているセル数とする。
れているセル数をカウントするときのチェインメモリ２
７および制御メモリ２８の制御を模式的に示している。
同図において、まず、非優先セル用エントリメモリ３２
のタイムスロットＴの"Head"に設定されているアドレス
（アドレス３）を取り出す。そして、そのアドレスを用
いてチェインメモリ２７をアクセスし、チェイン状に接
続されているアドレスを順次取り出す。このとき、アド
レスを取り出すごとにセル数のカウント値をインクリメ
ントする。そして、チェインメモリ２７から取り出した
アドレスが上記タイムスロットＴの"Tail"に設定されて
いるアドレスを一致したときのカウント値を、タイムス
ロットＴに格納されているセル数とする。
【００９６】図１４(b) に上記処理の疑似コードプログ
ラム例を示す。この疑似コードプログラムでは、任意の
タイムスロットに格納されているセル数をカウントする
記述しているが、実際には、任意のタイムスロットに格
納されている非優先セル数をカウントする。この場合、
非優先セルのチェインに対して上記処理を行う。
ラム例を示す。この疑似コードプログラムでは、任意の
タイムスロットに格納されているセル数をカウントする
記述しているが、実際には、任意のタイムスロットに格
納されている非優先セル数をカウントする。この場合、
非優先セルのチェインに対して上記処理を行う。
【００９７】図１５は、図１４に示す処理によって各タ
イムスロットのセル数を調べた後、最もセル数が多いタ
イムスロットのセルを廃棄する処理を説明する図であ
る。同図(a) は、セル数最大のタイムスロットを指定し
て、そのタイムスロットに格納されているセルを廃棄す
る処理を記述した疑似コードプログラムの例であり、同
図(b) は、セル数最大のタイムスロットの"Head"およ
び"Tail"を指定して、そのタイムスロットに格納されて
いるセルを廃棄する処理を記述した疑似コードプログラ
ムの例である。
イムスロットのセル数を調べた後、最もセル数が多いタ
イムスロットのセルを廃棄する処理を説明する図であ
る。同図(a) は、セル数最大のタイムスロットを指定し
て、そのタイムスロットに格納されているセルを廃棄す
る処理を記述した疑似コードプログラムの例であり、同
図(b) は、セル数最大のタイムスロットの"Head"およ
び"Tail"を指定して、そのタイムスロットに格納されて
いるセルを廃棄する処理を記述した疑似コードプログラ
ムの例である。
【００９８】図１６は、最も多くの非優先セルが格納さ
れているタイムスロットの非優先セルを強制廃棄する他
の方式を模式的に示した図である。同図において、非優
先セル用エントリメモリ３２は、各タイムスロットの"M
ark"にセル数を書き込むことができる。したがって、こ
の方式においては、"Mark"領域として例えば数ビットが
割り当てられている。そして、あるタイムスロットにセ
ルが書き込まれるごとに、そのタイムスロットの"Mark"
の値をインクリメントする。また、そのタイムスロット
のセルが読み出された場合、または廃棄された場合に
は、そのタイムスロットの"Mark"の値をリセットする
（０にする）。
れているタイムスロットの非優先セルを強制廃棄する他
の方式を模式的に示した図である。同図において、非優
先セル用エントリメモリ３２は、各タイムスロットの"M
ark"にセル数を書き込むことができる。したがって、こ
の方式においては、"Mark"領域として例えば数ビットが
割り当てられている。そして、あるタイムスロットにセ
ルが書き込まれるごとに、そのタイムスロットの"Mark"
の値をインクリメントする。また、そのタイムスロット
のセルが読み出された場合、または廃棄された場合に
は、そのタイムスロットの"Mark"の値をリセットする
（０にする）。
【００９９】この方式では、各タイムスロットの"Mark"
の値をサーチすることによって、どのタイムスロットに
最も多くの非優先セルが格納されているのかを高速に検
索することができる。
の値をサーチすることによって、どのタイムスロットに
最も多くの非優先セルが格納されているのかを高速に検
索することができる。
【０１００】上述のように、最も多くの非優先セルが格
納されているタイムスロットの非優先セルを強制廃棄す
る方式では、セルバッファ２６の空き領域を１回の廃棄
動作によって多く設けることができる。
納されているタイムスロットの非優先セルを強制廃棄す
る方式では、セルバッファ２６の空き領域を１回の廃棄
動作によって多く設けることができる。
【０１０１】上記の方式とは対照的に、最も少ない数の
非優先セルが格納されている（０個の場合を除く）タイ
ムスロットの非優先セルを強制廃棄する方式も考えられ
る。この場合、基本的な処理手順は、上記図１４〜図１
６を参照しながら説明した処理と同じであるが、たとえ
ば、図１５に示した疑似コードプログラムにおいて、そ
の先頭部分の記述を以下のように書き換える必要があ
る。
非優先セルが格納されている（０個の場合を除く）タイ
ムスロットの非優先セルを強制廃棄する方式も考えられ
る。この場合、基本的な処理手順は、上記図１４〜図１
６を参照しながら説明した処理と同じであるが、たとえ
ば、図１５に示した疑似コードプログラムにおいて、そ
の先頭部分の記述を以下のように書き換える必要があ
る。
【０１０２】 /* セル数最小のチェインの指定 */ if Count < Count.max then 上述のように、最も少ない数の非優先セルが格納されて
いるタイムスロットの非優先セルを強制廃棄する方式で
は、廃棄されるセルの数を低く抑えることができる。
いるタイムスロットの非優先セルを強制廃棄する方式で
は、廃棄されるセルの数を低く抑えることができる。
【０１０３】図１７は、現在時刻から最も遠いタイムス
ロットに格納されている非優先セルを強制廃棄する場合
の処理を説明する図である。同図(a) に示すように、タ
イムスロット４および８に非優先セルが格納されている
状態において、現在時刻がタイムスロット０に対する読
出し時刻であるとすると（現在、タイムスロット０に対
する読出し処理を行っている）、制御部２４は、タイム
スロット０に対して時間的に最も遠いタイムスロットで
あるタイムスロットｆからサーチを開始する。このサー
チは、非優先セル用エントリメモリ３２の"Mark"が"1"
に設定されているタイムスロット（非優先セルが格納さ
れているタイムスロット）を探す処理であり、タイムス
ロットｆから順番に、ｅ，ｄ，ｃ，ｂ，．．．という方
向に検索していく。図１７(a) の例では、"Mark"が"1"
に設定されているタイムスロットの中でタイムスロット
０に対して時間的に最も遠いタイムスロットはタイムス
ロット８であるので、タイムスロット８に格納されてい
る非優先セルを廃棄する。
ロットに格納されている非優先セルを強制廃棄する場合
の処理を説明する図である。同図(a) に示すように、タ
イムスロット４および８に非優先セルが格納されている
状態において、現在時刻がタイムスロット０に対する読
出し時刻であるとすると（現在、タイムスロット０に対
する読出し処理を行っている）、制御部２４は、タイム
スロット０に対して時間的に最も遠いタイムスロットで
あるタイムスロットｆからサーチを開始する。このサー
チは、非優先セル用エントリメモリ３２の"Mark"が"1"
に設定されているタイムスロット（非優先セルが格納さ
れているタイムスロット）を探す処理であり、タイムス
ロットｆから順番に、ｅ，ｄ，ｃ，ｂ，．．．という方
向に検索していく。図１７(a) の例では、"Mark"が"1"
に設定されているタイムスロットの中でタイムスロット
０に対して時間的に最も遠いタイムスロットはタイムス
ロット８であるので、タイムスロット８に格納されてい
る非優先セルを廃棄する。
【０１０４】図１７(b) は、現在時刻がタイムスロット
６に対する読出し時刻である場合を示している。この場
合、タイムスロット６，７，８，．．．という順番でセ
ル読出し処理を行うので、タイムスロット５が現在時刻
から最も遠いタイムスロットになる。このため、タイム
スロット５からタイムスロット４，３，２，．．．とい
う方向に上記サーチを行うので、タイムスロット４に格
納されている非優先セルが強制的に廃棄される。
６に対する読出し時刻である場合を示している。この場
合、タイムスロット６，７，８，．．．という順番でセ
ル読出し処理を行うので、タイムスロット５が現在時刻
から最も遠いタイムスロットになる。このため、タイム
スロット５からタイムスロット４，３，２，．．．とい
う方向に上記サーチを行うので、タイムスロット４に格
納されている非優先セルが強制的に廃棄される。
【０１０５】図１８に、上記強制廃棄方式の処理を記述
した疑似コードプログラムの一例を示す。上述のよう
に、現在時刻から最も遠い（遅い）タイムスロットに格
納されている非優先セルを強制廃棄する方式では、遅延
の大きい非優先セルを廃棄することができる。
した疑似コードプログラムの一例を示す。上述のよう
に、現在時刻から最も遠い（遅い）タイムスロットに格
納されている非優先セルを強制廃棄する方式では、遅延
の大きい非優先セルを廃棄することができる。
【０１０６】図１９は、現在時刻に最も近いタイムスロ
ットに格納されている非優先セルを強制廃棄する場合の
処理を説明する図である。同図(a) に示すように、タイ
ムスロット４および８に非優先セルが格納されている状
態において、現在時刻が、タイムスロット０に対する読
出し時刻であるとすると、制御部２４は、タイムスロッ
ト０に対して時間的に最も近いタイムスロットであるタ
イムスロット１から順番に、タイムスロット２，３，
４，．．．という方向にサーチを行う。ここでは、"Mar
k"が"1" に設定されているタイムスロットの中でタイム
スロット０に対して時間的に最も遠いタイムスロットは
タイムスロット４であるので、タイムスロット４に格納
されている非優先セルを廃棄する。
ットに格納されている非優先セルを強制廃棄する場合の
処理を説明する図である。同図(a) に示すように、タイ
ムスロット４および８に非優先セルが格納されている状
態において、現在時刻が、タイムスロット０に対する読
出し時刻であるとすると、制御部２４は、タイムスロッ
ト０に対して時間的に最も近いタイムスロットであるタ
イムスロット１から順番に、タイムスロット２，３，
４，．．．という方向にサーチを行う。ここでは、"Mar
k"が"1" に設定されているタイムスロットの中でタイム
スロット０に対して時間的に最も遠いタイムスロットは
タイムスロット４であるので、タイムスロット４に格納
されている非優先セルを廃棄する。
【０１０７】図１９(b) は、現在時刻がタイムスロット
６に対する読出し時刻である場合を示している。この場
合、タイムスロット７から上記サーチを開始する。した
がって、タイムスロット８に格納されている非優先セル
を強制的に廃棄する。
６に対する読出し時刻である場合を示している。この場
合、タイムスロット７から上記サーチを開始する。した
がって、タイムスロット８に格納されている非優先セル
を強制的に廃棄する。
【０１０８】図２０に、上記強制廃棄方式の処理を記述
した疑似コードプログラムの一例を示す。上述のよう
に、現在時刻に最も近い（早い）タイムスロットに格納
されている非優先セルを強制廃棄する方式では、現在時
刻に近いタイムスロットほど多くのセルを格納している
可能性が高いと統計的に考えられるので、サーチ時間を
短くすることができる。
した疑似コードプログラムの一例を示す。上述のよう
に、現在時刻に最も近い（早い）タイムスロットに格納
されている非優先セルを強制廃棄する方式では、現在時
刻に近いタイムスロットほど多くのセルを格納している
可能性が高いと統計的に考えられるので、サーチ時間を
短くすることができる。
【０１０９】図２１は、セルバッファ２６の空き領域サ
イズが所定値以上になるまで非優先セルの強制廃棄処理
を繰り返す場合の処理を説明する図である。この処理で
は、セルバッファ２６の空き領域サイズ（FLS : Free L
ist Size）を求める必要がある。セルバッファ２６の空
き領域サイズを求めるための手法としては、たとえば、
図１４を参照しながら説明したように、チェインメモリ
２７を検索し、FLH レジスタ３３に設定されているアド
レスからFLT レジスタ３４に設定されているアドレスま
でのチェインの長さ（接続されているアドレスの数）カ
ウントすることによって求める。
イズが所定値以上になるまで非優先セルの強制廃棄処理
を繰り返す場合の処理を説明する図である。この処理で
は、セルバッファ２６の空き領域サイズ（FLS : Free L
ist Size）を求める必要がある。セルバッファ２６の空
き領域サイズを求めるための手法としては、たとえば、
図１４を参照しながら説明したように、チェインメモリ
２７を検索し、FLH レジスタ３３に設定されているアド
レスからFLT レジスタ３４に設定されているアドレスま
でのチェインの長さ（接続されているアドレスの数）カ
ウントすることによって求める。
【０１１０】あるいは、空き領域サイズFLS を示すカウ
ント値を計数するカウンタを設け、さらに、図１６に示
した方式と同様に、各タイムスロットの"Mark"にそのタ
イムスロットに格納されているセル数（非優先セル数）
を書込めるようにしておく。そして、セルバッファ２６
にセルを書き込むごとに上記カウンタのカウント値をデ
クリメントし、セルバッファ２６からセルを読み出すご
とにインクリメントするとともに、タイムスロットＴse
archに格納されているセルを廃棄したときは、そのタイ
ムスロットＴsearchの"Mark"に書き込まれている値を上
記カウンタのカウント値に加え、そのカウント値からセ
ルバッファ２６の空き領域サイズを求める。なお、各タ
イムスロットに格納されているセル数を"Mark"に書き込
んでおく方式のかわりに、各タイムスロットに格納され
ているセル数を図１４に示した方式と同様の方式で求め
るようにしてもよい。
ント値を計数するカウンタを設け、さらに、図１６に示
した方式と同様に、各タイムスロットの"Mark"にそのタ
イムスロットに格納されているセル数（非優先セル数）
を書込めるようにしておく。そして、セルバッファ２６
にセルを書き込むごとに上記カウンタのカウント値をデ
クリメントし、セルバッファ２６からセルを読み出すご
とにインクリメントするとともに、タイムスロットＴse
archに格納されているセルを廃棄したときは、そのタイ
ムスロットＴsearchの"Mark"に書き込まれている値を上
記カウンタのカウント値に加え、そのカウント値からセ
ルバッファ２６の空き領域サイズを求める。なお、各タ
イムスロットに格納されているセル数を"Mark"に書き込
んでおく方式のかわりに、各タイムスロットに格納され
ているセル数を図１４に示した方式と同様の方式で求め
るようにしてもよい。
【０１１１】制御部２４は、上述のようにしてセルバッ
ファ２６の空き領域サイズFLS を求め、図２２に示す疑
似コードプログラムを実行する。この疑似コードプログ
ラムにおいて、"TH"は、閾値である。すなわち、空き領
域サイズFLS が閾値THよりも小さいときには、強制廃棄
処理を実行（継続）する。
ファ２６の空き領域サイズFLS を求め、図２２に示す疑
似コードプログラムを実行する。この疑似コードプログ
ラムにおいて、"TH"は、閾値である。すなわち、空き領
域サイズFLS が閾値THよりも小さいときには、強制廃棄
処理を実行（継続）する。
【０１１２】図２３は、非優先セルが最後に書き込まれ
たタイムスロットに格納されている非優先セルを強制廃
棄する場合の処理を説明するフローチャートである。同
図のフローチャートは、セルをセルバッファ２６に書込
むときの処理を示しており、図１０に示した処理と同じ
処理に対しては、同じステップ番号を付してある。この
方式では、非優先セルが最後に書き込まれたタイムスロ
ットを記憶しておくために、ステップＳ２に続いてステ
ップＳ３１およびＳ３２を設けてある。
たタイムスロットに格納されている非優先セルを強制廃
棄する場合の処理を説明するフローチャートである。同
図のフローチャートは、セルをセルバッファ２６に書込
むときの処理を示しており、図１０に示した処理と同じ
処理に対しては、同じステップ番号を付してある。この
方式では、非優先セルが最後に書き込まれたタイムスロ
ットを記憶しておくために、ステップＳ２に続いてステ
ップＳ３１およびＳ３２を設けてある。
【０１１３】ステップＳ３１では、入力セルのCLP ビッ
ト（Tag ）を調べ、そのセルが優先セル（Tag=0 ）であ
るのか非優先セル（Tag=1 ）を調べる。優先セルであっ
た場合には、そのままステップＳ３へ進む。非優先セル
であった場合には、ステップＳ３２へ進み、入力セルを
書き込むタイムスロットをタイムスロットＴlossとして
記録した後にステップＳ３へ進む。
ト（Tag ）を調べ、そのセルが優先セル（Tag=0 ）であ
るのか非優先セル（Tag=1 ）を調べる。優先セルであっ
た場合には、そのままステップＳ３へ進む。非優先セル
であった場合には、ステップＳ３２へ進み、入力セルを
書き込むタイムスロットをタイムスロットＴlossとして
記録した後にステップＳ３へ進む。
【０１１４】そして、たとえば、セルバッファ２６の空
き領域サイズが所定の閾値よりも小さくなり、セルバッ
ファ２６に格納されている非優先セルを強制廃棄する必
要が生じた場合には、上述のようにして記録したタイム
スロットＴlossに格納されている非優先セルを廃棄す
る。
き領域サイズが所定の閾値よりも小さくなり、セルバッ
ファ２６に格納されている非優先セルを強制廃棄する必
要が生じた場合には、上述のようにして記録したタイム
スロットＴlossに格納されている非優先セルを廃棄す
る。
【０１１５】上述のように、非優先セルが最後に書き込
まれたタイムスロットに格納されている非優先セルを強
制廃棄する方式では、どのタイムスロットの非優先セル
を強制廃棄するのかを決定するためのサーチが不要とな
るので、セル廃棄に要する時間を短縮することができ
る。
まれたタイムスロットに格納されている非優先セルを強
制廃棄する方式では、どのタイムスロットの非優先セル
を強制廃棄するのかを決定するためのサーチが不要とな
るので、セル廃棄に要する時間を短縮することができ
る。
【０１１６】図２４は、すべての非優先セルを強制廃棄
する場合の処理を模式的に示した図である。この処理で
は、制御部２４は、非優先セル用エントリメモリ３２の
すべてのタイムスロットの"Mark"を検索し、その値が"
1" に設定されているタイムスロットを抽出する。そし
て、それら抽出した各タイムスロットに格納されている
非優先セルのチェインをそれぞれフリーリストチェイン
に接続する。各タイムスロットのチェインをフリーリス
トチェインに接続する方法は、たとえば、図１３を参照
しながら説明した方式と同じである。図２５に、すべて
の非優先セルを強制廃棄する場合の処理を記述した疑似
コードプログラムの一例を示す。
する場合の処理を模式的に示した図である。この処理で
は、制御部２４は、非優先セル用エントリメモリ３２の
すべてのタイムスロットの"Mark"を検索し、その値が"
1" に設定されているタイムスロットを抽出する。そし
て、それら抽出した各タイムスロットに格納されている
非優先セルのチェインをそれぞれフリーリストチェイン
に接続する。各タイムスロットのチェインをフリーリス
トチェインに接続する方法は、たとえば、図１３を参照
しながら説明した方式と同じである。図２５に、すべて
の非優先セルを強制廃棄する場合の処理を記述した疑似
コードプログラムの一例を示す。
【０１１７】上述のように、すべての非優先セルを強制
廃棄する方式では、１回の廃棄処理でセルバッファ２６
に大量の空き領域を設けることができる。図２６は、第
１の実施例のバッファ２０の変形例を示す図である。同
図において、図７で用いた符号と同じ符号は、同じ部分
を示す。図２６に示す構成では、図７において設けた優
先セル用エントリメモリ３１および非優先セル用エント
リメモリ３２のかわりに、エントリメモリ３７を設けて
いる。
廃棄する方式では、１回の廃棄処理でセルバッファ２６
に大量の空き領域を設けることができる。図２６は、第
１の実施例のバッファ２０の変形例を示す図である。同
図において、図７で用いた符号と同じ符号は、同じ部分
を示す。図２６に示す構成では、図７において設けた優
先セル用エントリメモリ３１および非優先セル用エント
リメモリ３２のかわりに、エントリメモリ３７を設けて
いる。
【０１１８】この実施例の構成においては、優先セルお
よび非優先セルをタイムスロットごとに１つのチェイン
に接続する。この場合、チェインメモリ２７において、
優先セルを格納してあるセルバッファ２６上のアドレス
を各チェインの先頭から順番に接続し、その後ろに非優
先セルを格納してあるセルバッファ２６上のアドレスを
接続する。
よび非優先セルをタイムスロットごとに１つのチェイン
に接続する。この場合、チェインメモリ２７において、
優先セルを格納してあるセルバッファ２６上のアドレス
を各チェインの先頭から順番に接続し、その後ろに非優
先セルを格納してあるセルバッファ２６上のアドレスを
接続する。
【０１１９】エントリメモリ３７は、タイムスロット毎
に以下に領域を有している。すなわち、"Head"は、当該
タイムスロットのチェインの先頭の優先セルを格納して
いるアドレスを設定する。"Tail(Tag=0)" は、上記チェ
インに接続されている優先セルの中で最後尾の優先セル
を格納しているアドレスを設定する。"Tail(Tag=0)"
は、上記チェインに接続されている非優先セルの中で最
後尾の非優先セルを格納しているアドレスを設定す
る。"Mark"は、当該タイムスロットにセルが格納されて
いるか否かを示す。この"Mark"は、２ビットの情報であ
り、以下の意味を有する。
に以下に領域を有している。すなわち、"Head"は、当該
タイムスロットのチェインの先頭の優先セルを格納して
いるアドレスを設定する。"Tail(Tag=0)" は、上記チェ
インに接続されている優先セルの中で最後尾の優先セル
を格納しているアドレスを設定する。"Tail(Tag=0)"
は、上記チェインに接続されている非優先セルの中で最
後尾の非優先セルを格納しているアドレスを設定す
る。"Mark"は、当該タイムスロットにセルが格納されて
いるか否かを示す。この"Mark"は、２ビットの情報であ
り、以下の意味を有する。
【０１２０】 "00" 当該タイムスロットにセルが格納されていない "01" 当該タイムスロットに優先セルが１つ以上格納さ
れている "10" 当該タイムスロットに非優先セルが１つ以上格納
されている "11" 当該タイムスロットに優先セルおよび非優先セル
がともに１つ以上格納されている 上記記載から明らかなように、"Mark"の下位ビットが優
先セルの有無を表し、その上位ビットが非優先セルの有
無を表す。
れている "10" 当該タイムスロットに非優先セルが１つ以上格納
されている "11" 当該タイムスロットに優先セルおよび非優先セル
がともに１つ以上格納されている 上記記載から明らかなように、"Mark"の下位ビットが優
先セルの有無を表し、その上位ビットが非優先セルの有
無を表す。
【０１２１】上記エントリメモリ３７の設定とチェイン
メモリ２７の関係を具体的に説明する。同図において、
タイムスロットｄには、優先セル５１〜５３および非優
先セル５４、５５が格納されている。この場合、チェイ
ンメモリ２７には、優先セル５１、優先セル５２、優先
セル５３、非優先セル５４、非優先セル５５という順番
でチェインが形成される。すなわち、図８を用いて説明
したように、まず、チェインメモリ２７において、セル
バッファ２６上で優先セル５１を格納しているアドレス
と同じアドレスに、セルバッファ２６上で優先セル５２
を格納しているアドレスを書き込むことにより、優先セ
ル５１の次に優先セル５２を接続する。同様に、優先セ
ル５２〜非優先セル５５を順番に接続する。
メモリ２７の関係を具体的に説明する。同図において、
タイムスロットｄには、優先セル５１〜５３および非優
先セル５４、５５が格納されている。この場合、チェイ
ンメモリ２７には、優先セル５１、優先セル５２、優先
セル５３、非優先セル５４、非優先セル５５という順番
でチェインが形成される。すなわち、図８を用いて説明
したように、まず、チェインメモリ２７において、セル
バッファ２６上で優先セル５１を格納しているアドレス
と同じアドレスに、セルバッファ２６上で優先セル５２
を格納しているアドレスを書き込むことにより、優先セ
ル５１の次に優先セル５２を接続する。同様に、優先セ
ル５２〜非優先セル５５を順番に接続する。
【０１２２】エントリメモリ３７においては、優先セル
５１の格納アドレスを"Head"に書き込み、優先セル５３
の格納アドレスを"Tail(Tag=0)" に書き込み、非優先セ
ル５５の格納アドレスを"Tail(Tag=1)" に書き込む。ま
た、タイムスロットｄには、優先セルおよび非優先セル
が格納されているので、"Mark"には、"11"が設定されて
いる。
５１の格納アドレスを"Head"に書き込み、優先セル５３
の格納アドレスを"Tail(Tag=0)" に書き込み、非優先セ
ル５５の格納アドレスを"Tail(Tag=1)" に書き込む。ま
た、タイムスロットｄには、優先セルおよび非優先セル
が格納されているので、"Mark"には、"11"が設定されて
いる。
【０１２３】次に、上記図２６に示す構成のバッファに
セルが入力したときの動作を図２７および図２８を参照
しながら説明する。図２７(a) は、あるタイムスロット
に４個の優先セルが格納されている状態を示している。
そして、それら４個の優先セルが、それぞれセルバッフ
ァ２６上において、アドレス１、アドレス２、アドレス
３、アドレス４に格納されていることを示している。
セルが入力したときの動作を図２７および図２８を参照
しながら説明する。図２７(a) は、あるタイムスロット
に４個の優先セルが格納されている状態を示している。
そして、それら４個の優先セルが、それぞれセルバッフ
ァ２６上において、アドレス１、アドレス２、アドレス
３、アドレス４に格納されていることを示している。
【０１２４】このような状態で、上記タイムスロットに
おいて出力される非優先セルがセルバッファ２６のアド
レス１０に書き込まれると、図２７(b) に示すように、
チェインメモリ２７において、アドレス４がアドレス１
０を指し示す（チェインメモリ２７のアドレス４に「ア
ドレス１０」を書き込む）。また、エントリメモリ３７
の"Tail(Tag=1)" にアドレス１０が書き込まれる。そし
て、"Mark"の上位ビットが"1" に設定される。（図２７
(b) では、Mark1=1 と示している）続いて、上記タイム
スロットにおいて出力される優先セルがセルバッファ２
６のアドレス５に書き込まれると、図２７(c) に示すよ
うに、そのアドレス５は、優先セルの最後尾のアドレス
であるアドレス４の次に接続される。すなわち、アドレ
ス５は、アドレス４とアドレス１０との間に接続され
る。このとき、優先セルの最後尾を示す"Tail(Tag=0)"
は、アドレス４からアドレス５に書き換えられる。
おいて出力される非優先セルがセルバッファ２６のアド
レス１０に書き込まれると、図２７(b) に示すように、
チェインメモリ２７において、アドレス４がアドレス１
０を指し示す（チェインメモリ２７のアドレス４に「ア
ドレス１０」を書き込む）。また、エントリメモリ３７
の"Tail(Tag=1)" にアドレス１０が書き込まれる。そし
て、"Mark"の上位ビットが"1" に設定される。（図２７
(b) では、Mark1=1 と示している）続いて、上記タイム
スロットにおいて出力される優先セルがセルバッファ２
６のアドレス５に書き込まれると、図２７(c) に示すよ
うに、そのアドレス５は、優先セルの最後尾のアドレス
であるアドレス４の次に接続される。すなわち、アドレ
ス５は、アドレス４とアドレス１０との間に接続され
る。このとき、優先セルの最後尾を示す"Tail(Tag=0)"
は、アドレス４からアドレス５に書き換えられる。
【０１２５】図２８(a) は、あるタイムスロットに４個
の非優先セルが格納されている状態を示している。そし
て、それら４個の非優先セルが、それぞれセルバッファ
２６上において、アドレス１、アドレス２、アドレス
３、アドレス４に格納されていることを示している。
の非優先セルが格納されている状態を示している。そし
て、それら４個の非優先セルが、それぞれセルバッファ
２６上において、アドレス１、アドレス２、アドレス
３、アドレス４に格納されていることを示している。
【０１２６】この状態で、上記タイムスロットにおいて
出力される優先セルがセルバッファ２６のアドレス１０
に書込まれると、図２８(b) に示すように、チェインメ
モリ２７においてアドレス１０がアドレス１を指し示す
（チェインメモリ２７のアドレス１０に「アドレス１」
を書き込む）。また、エントリメモリ３７の"Head"およ
び"Tail(Tag=0)" にアドレス１０が書き込まれる。そし
て、"Mark"の下位ビットが"1" に設定される。（同図で
は、Mark0=1 と示している） 続いて、さらに、上記タイムスロットにおいて出力され
る優先セルがセルバッファ２６のアドレス２０に書き込
まれると、図２８(c) に示すように、アドレス２０は、
優先セルの最後尾のアドレスであるアドレス１０の次に
接続される。すなわち、アドレス２０は、アドレス１０
とアドレス１との間に接続される。このとき、優先セル
の最後尾を示す"Tail(Tag=0)" は、アドレス１０からア
ドレス２０に書き換えられる。
出力される優先セルがセルバッファ２６のアドレス１０
に書込まれると、図２８(b) に示すように、チェインメ
モリ２７においてアドレス１０がアドレス１を指し示す
（チェインメモリ２７のアドレス１０に「アドレス１」
を書き込む）。また、エントリメモリ３７の"Head"およ
び"Tail(Tag=0)" にアドレス１０が書き込まれる。そし
て、"Mark"の下位ビットが"1" に設定される。（同図で
は、Mark0=1 と示している） 続いて、さらに、上記タイムスロットにおいて出力され
る優先セルがセルバッファ２６のアドレス２０に書き込
まれると、図２８(c) に示すように、アドレス２０は、
優先セルの最後尾のアドレスであるアドレス１０の次に
接続される。すなわち、アドレス２０は、アドレス１０
とアドレス１との間に接続される。このとき、優先セル
の最後尾を示す"Tail(Tag=0)" は、アドレス１０からア
ドレス２０に書き換えられる。
【０１２７】このように、優先セルが入力されると、そ
の優先セルは、同一タイムスロットに先に格納されてい
る非優先セルよりも前に接続されてチェインを構成す
る。図２９は、図２６に示す構成のバッファにおいて、
セルの読出し処理における制御部２４の動作を説明する
フローチャートである。
の優先セルは、同一タイムスロットに先に格納されてい
る非優先セルよりも前に接続されてチェインを構成す
る。図２９は、図２６に示す構成のバッファにおいて、
セルの読出し処理における制御部２４の動作を説明する
フローチャートである。
【０１２８】制御部２４が、エントリメモリ３７のタイ
ムスロットを順次サーチしてゆき、ステップＳ４１にお
いて、タイムスロットＴnow から情報を読出す時刻にな
る。ステップＳ４２では、タイムスロットＴnow の"Mar
k"を調べ、セルバッファ２６から読み出すセルの種別を
判断する。すなわち、タイムスロットＴnow において読
み出すセルが優先セルのみであるのか、あるいは非優先
セルが含まれているのかを判断する。タイムスロットＴ
now の"Mark"が"01"であれば、タイムスロットＴnow に
は優先セルのみが格納されていると判断してステップＳ
４３へ進み、タイムスロットＴnow の"Mark"が"10"また
は"11"であれば、タイムスロットＴnowに少なくとも１
個の非優先セルが格納されていると判断してステップＳ
４４へ進む。なお、タイムスロットＴnow の"Mark"が"0
0"であった場合には、タイムスロットＴnow において読
み出すセルが無いと判断し、このフローチャートの処理
を終了する。
ムスロットを順次サーチしてゆき、ステップＳ４１にお
いて、タイムスロットＴnow から情報を読出す時刻にな
る。ステップＳ４２では、タイムスロットＴnow の"Mar
k"を調べ、セルバッファ２６から読み出すセルの種別を
判断する。すなわち、タイムスロットＴnow において読
み出すセルが優先セルのみであるのか、あるいは非優先
セルが含まれているのかを判断する。タイムスロットＴ
now の"Mark"が"01"であれば、タイムスロットＴnow に
は優先セルのみが格納されていると判断してステップＳ
４３へ進み、タイムスロットＴnow の"Mark"が"10"また
は"11"であれば、タイムスロットＴnowに少なくとも１
個の非優先セルが格納されていると判断してステップＳ
４４へ進む。なお、タイムスロットＴnow の"Mark"が"0
0"であった場合には、タイムスロットＴnow において読
み出すセルが無いと判断し、このフローチャートの処理
を終了する。
【０１２９】ステップＳ４３では、タイムスロットＴno
w の"Head"に設定されているアドレスをOLH レジスタ３
５に書き込むとともに、"Tail(Tag=0)" に設定されてい
るアドレスをOLT レジスタ３６に書き込む。一方、ステ
ップＳ４４では、タイムスロットＴnow の"Head"に設定
されているアドレスをOLH レジスタ３５に書き込み、"T
ail(Tag=1)" に設定されているアドレスをOLT レジスタ
３６に書き込む。上記ステップＳ４３またはＳ４４の処
理により、タイムスロットＴnow に出力されるセルのチ
ェインが出力リストチェインとしてOLH レジスタ３５お
よびOLT レジスタ３６に設定される。
w の"Head"に設定されているアドレスをOLH レジスタ３
５に書き込むとともに、"Tail(Tag=0)" に設定されてい
るアドレスをOLT レジスタ３６に書き込む。一方、ステ
ップＳ４４では、タイムスロットＴnow の"Head"に設定
されているアドレスをOLH レジスタ３５に書き込み、"T
ail(Tag=1)" に設定されているアドレスをOLT レジスタ
３６に書き込む。上記ステップＳ４３またはＳ４４の処
理により、タイムスロットＴnow に出力されるセルのチ
ェインが出力リストチェインとしてOLH レジスタ３５お
よびOLT レジスタ３６に設定される。
【０１３０】ステップＳ４５では、OLH レジスタ３５に
設定されているアドレスを用いてセルバッファ２６から
セルを読み出す。ステップＳ４６では、ステップＳ４５
においてセルを読み出したアドレスをフリーリストチェ
インの最後尾に接続する。すなわちOLH レジスタ３５に
設定されているアドレスをFLT レジスタ３４に書き込
む。
設定されているアドレスを用いてセルバッファ２６から
セルを読み出す。ステップＳ４６では、ステップＳ４５
においてセルを読み出したアドレスをフリーリストチェ
インの最後尾に接続する。すなわちOLH レジスタ３５に
設定されているアドレスをFLT レジスタ３４に書き込
む。
【０１３１】ステップＳ４７では、OLH レジスタ３５お
よびOLT レジスタ３６に設定されているアドレスが互い
に一致するか否かを調べる。ステップＳ４７において、
上記２つのアドレスが一致していれば、タイムスロット
Ｔnow に格納されているセルをすべて読み出したものと
判断して、ステップＳ４１に戻り、次のタイムスロット
の処理に備える。一方、上記２つのアドレスが一致して
いなければ、タイムスロットＴnow において読み出すべ
きセルが残っているものと判断し、ステップＳ４８へ進
む。
よびOLT レジスタ３６に設定されているアドレスが互い
に一致するか否かを調べる。ステップＳ４７において、
上記２つのアドレスが一致していれば、タイムスロット
Ｔnow に格納されているセルをすべて読み出したものと
判断して、ステップＳ４１に戻り、次のタイムスロット
の処理に備える。一方、上記２つのアドレスが一致して
いなければ、タイムスロットＴnow において読み出すべ
きセルが残っているものと判断し、ステップＳ４８へ進
む。
【０１３２】ステップＳ４８では、チェインメモリ２７
を検索し、上記ステップＳ４５において用いたアドレス
の次に接続されているアドレスを取り出し、その取り出
したアドレスをOLH レジスタ３５に書き込む。そして、
ステップＳ４５に戻って、ステップＳ４７において上記
２つのアドレスが一致するまで、すなわち、タイムスロ
ットＴnow に格納されているセルをすべて読み出すま
で、ステップＳ４５〜Ｓ４８の処理を繰り返す。
を検索し、上記ステップＳ４５において用いたアドレス
の次に接続されているアドレスを取り出し、その取り出
したアドレスをOLH レジスタ３５に書き込む。そして、
ステップＳ４５に戻って、ステップＳ４７において上記
２つのアドレスが一致するまで、すなわち、タイムスロ
ットＴnow に格納されているセルをすべて読み出すま
で、ステップＳ４５〜Ｓ４８の処理を繰り返す。
【０１３３】上記図２６の構成では、図７に示した構成
の優先セル用エントリメモリ３１および非優先セル用エ
ントリメモリ３２を、１つのエントリメモリ３７で実現
しており、メモリ量を少なくすることができる。具体的
には、エントリメモリ３７では、非優先セル用エントリ
メモリ３２の"Head"を格納するための領域が不要とな
る。
の優先セル用エントリメモリ３１および非優先セル用エ
ントリメモリ３２を、１つのエントリメモリ３７で実現
しており、メモリ量を少なくすることができる。具体的
には、エントリメモリ３７では、非優先セル用エントリ
メモリ３２の"Head"を格納するための領域が不要とな
る。
【０１３４】また、図２６に示す構成では、各タイムス
ロットに格納されているすべてのセルを１本のチェイン
に接続するので、あるタイムスロットの読出し時にその
タイムスロットのチェインを出力リストチェインに設定
する処理を１回の動作で行うことができ、そのため処理
を短時間で行うことができる。
ロットに格納されているすべてのセルを１本のチェイン
に接続するので、あるタイムスロットの読出し時にその
タイムスロットのチェインを出力リストチェインに設定
する処理を１回の動作で行うことができ、そのため処理
を短時間で行うことができる。
【０１３５】図３０は、本発明のバッファの適用例を示
す図である。図３０(a) において、バッファ６１ー１〜
６１ー４は、それぞれセルの転送速度がＶである入力回
線から入力するセルをいったん格納し、転送速度がＶ／
４となるようにセルを読み出して多重化装置MUX ６２に
対して出力する。バッファ６１ー１〜６１ー４は、図５
に示すバッファ２０であり、たとえば、図７または図２
６に示す構成を有する。多重化装置MUX ６２は、バッフ
ァ６１ー１〜６１ー４から出力されたセルを多重化す
る。
す図である。図３０(a) において、バッファ６１ー１〜
６１ー４は、それぞれセルの転送速度がＶである入力回
線から入力するセルをいったん格納し、転送速度がＶ／
４となるようにセルを読み出して多重化装置MUX ６２に
対して出力する。バッファ６１ー１〜６１ー４は、図５
に示すバッファ２０であり、たとえば、図７または図２
６に示す構成を有する。多重化装置MUX ６２は、バッフ
ァ６１ー１〜６１ー４から出力されたセルを多重化す
る。
【０１３６】この構成によれば、転送速度がＶ（たとえ
ば、６２２Mbps）である４本の入力回線を多重化すると
き、バッファ６１ー１〜６１ー４がシェイピングを行
う。そして、あるタイミングにおいてセルが集中するな
どしてセル廃棄が避けられない場合には、優先セルの品
質を保証するために、バッファ６１ー１〜６１ー４にお
いて非優先セルが強制的に廃棄される。このため、多重
化装置MUX ６２またはその後段の装置でのセル廃棄を避
けることができ、セルの品質をバッファ６１ー１〜６１
ー４で管理することができる。
ば、６２２Mbps）である４本の入力回線を多重化すると
き、バッファ６１ー１〜６１ー４がシェイピングを行
う。そして、あるタイミングにおいてセルが集中するな
どしてセル廃棄が避けられない場合には、優先セルの品
質を保証するために、バッファ６１ー１〜６１ー４にお
いて非優先セルが強制的に廃棄される。このため、多重
化装置MUX ６２またはその後段の装置でのセル廃棄を避
けることができ、セルの品質をバッファ６１ー１〜６１
ー４で管理することができる。
【０１３７】図３０(b) は、多重化装置の後段にバッフ
ァを設けた例である。すなわち、転送速度がＶである４
本の入力回線からそれぞれ入力するセルを多重化装置MU
X ６３で多重化し、その出力をバッファ６４に対して出
力する。多重化装置MUX ６３の出力の転送速度は、４Ｖ
である。バッファ６４は、多重化装置MUX ６３から出力
されるセルをいったん格納し、転送速度がＶとなるよう
に読み出す。バッファ６４は、図５に示すバッファ２０
であり、たとえば、図７または図２６に示す構成を有す
る。
ァを設けた例である。すなわち、転送速度がＶである４
本の入力回線からそれぞれ入力するセルを多重化装置MU
X ６３で多重化し、その出力をバッファ６４に対して出
力する。多重化装置MUX ６３の出力の転送速度は、４Ｖ
である。バッファ６４は、多重化装置MUX ６３から出力
されるセルをいったん格納し、転送速度がＶとなるよう
に読み出す。バッファ６４は、図５に示すバッファ２０
であり、たとえば、図７または図２６に示す構成を有す
る。
【０１３８】図３０(c) は、本発明のバッファを分離部
に設けた例である。同図において、転送速度が４Ｖであ
る入力回線からセレクタSEL ６５にセルが入力される
と、セレクタSEL ６５は、出力方路識別部６６の指示に
従ってそれらセルを所定のバッファ６７ー１〜６７ー４
のいずれかに転送する。出力方路識別部６６は、セレク
タSEL ６５への入力セルのヘッダを抽出し、各セルをど
のバッファ６７ー１〜６７ー４に転送すべきかを示す情
報を取り出してセレクタSEL ６５へ通知する。セレクタ
SEL ６５の各出力の転送速度は、それぞれ４Ｖである。
に設けた例である。同図において、転送速度が４Ｖであ
る入力回線からセレクタSEL ６５にセルが入力される
と、セレクタSEL ６５は、出力方路識別部６６の指示に
従ってそれらセルを所定のバッファ６７ー１〜６７ー４
のいずれかに転送する。出力方路識別部６６は、セレク
タSEL ６５への入力セルのヘッダを抽出し、各セルをど
のバッファ６７ー１〜６７ー４に転送すべきかを示す情
報を取り出してセレクタSEL ６５へ通知する。セレクタ
SEL ６５の各出力の転送速度は、それぞれ４Ｖである。
【０１３９】バッファ６７ー１〜６７ー４は、それぞ
れ、セレクタSEL ６５から転送されてきたセルをいった
ん格納し、転送速度がＶとなるように読み出す。バッフ
ァ６７４は、それぞれ図５に示すバッファ２０であり、
たとえば、図７または図２６に示す構成を有する。
れ、セレクタSEL ６５から転送されてきたセルをいった
ん格納し、転送速度がＶとなるように読み出す。バッフ
ァ６７４は、それぞれ図５に示すバッファ２０であり、
たとえば、図７または図２６に示す構成を有する。
【０１４０】この構成よれば、転送速度が４Ｖ（たとえ
ば、２．４Gbps）であるハイウェイを４本の方路に分離
するとき、バッファ６７ー１〜６７ー４がシェイピング
を行う。そして、このシェイピング処理においてセル廃
棄が避けられない場合には、優先セルの品質を保証する
ために非優先セルが強制的に廃棄される。このため、後
段の装置でのセル廃棄を避けることができ、セルの品質
をバッファ６７ー１〜６７ー４で管理することができ
る。
ば、２．４Gbps）であるハイウェイを４本の方路に分離
するとき、バッファ６７ー１〜６７ー４がシェイピング
を行う。そして、このシェイピング処理においてセル廃
棄が避けられない場合には、優先セルの品質を保証する
ために非優先セルが強制的に廃棄される。このため、後
段の装置でのセル廃棄を避けることができ、セルの品質
をバッファ６７ー１〜６７ー４で管理することができ
る。
【０１４１】図３１は、本発明の第２の実施例のバッフ
ァの機能ブロック図である。同図に示すバッファ７０
は、入力回線から入力されるセルに対して優先制御処理
およびシェイピング処理を行い、複数の出力回線の中か
ら所定の方路を選択して出力する。尚、同図において、
図５で用いた符号と同じ符号は、同じブロックを示す。
すなわち、VPI/VCI 識別部２１、出力時刻パラメータテ
ーブル２３、タグ識別部２５、セルバッファ２６、チェ
インメモリ２７は、図５で説明したものと同じである。
ァの機能ブロック図である。同図に示すバッファ７０
は、入力回線から入力されるセルに対して優先制御処理
およびシェイピング処理を行い、複数の出力回線の中か
ら所定の方路を選択して出力する。尚、同図において、
図５で用いた符号と同じ符号は、同じブロックを示す。
すなわち、VPI/VCI 識別部２１、出力時刻パラメータテ
ーブル２３、タグ識別部２５、セルバッファ２６、チェ
インメモリ２７は、図５で説明したものと同じである。
【０１４２】セル出力時刻／方路制御部７１は、VPI/VC
I 識別部２１から受取ったVPI/VCI情報を用いて出力時
刻パラメータテーブル２３を検索し、出力時刻情報を取
り出して制御部７２に転送する。また、出力方路テーブ
ル７３を検索し、出力方路情報を取り出して制御部７２
へ転送する。
I 識別部２１から受取ったVPI/VCI情報を用いて出力時
刻パラメータテーブル２３を検索し、出力時刻情報を取
り出して制御部７２に転送する。また、出力方路テーブ
ル７３を検索し、出力方路情報を取り出して制御部７２
へ転送する。
【０１４３】出力方路テーブル７３は、VPI/VCI ごとに
出力方路に関する情報を格納している。ここでは、図３
２に示すように、出力回線＃０または＃１のいずれかを
示す情報（出力方路情報）が格納されている。この出力
方路情報は、たとえば、呼の設定時に書き込まれる。
出力方路に関する情報を格納している。ここでは、図３
２に示すように、出力回線＃０または＃１のいずれかを
示す情報（出力方路情報）が格納されている。この出力
方路情報は、たとえば、呼の設定時に書き込まれる。
【０１４４】制御メモリ７４は、入力セルをセルバッフ
ァ２６に格納するときに、各セルに関する優先制御情
報、出力時刻情報および出力方路情報に基づいてその格
納アドレス等を記憶するメモリである。制御メモリ７４
は、図５に示す制御メモリ２８と基本的に同じ構成であ
るが、その細部は異なる。制御メモリ７４については、
後述詳しく説明する。
ァ２６に格納するときに、各セルに関する優先制御情
報、出力時刻情報および出力方路情報に基づいてその格
納アドレス等を記憶するメモリである。制御メモリ７４
は、図５に示す制御メモリ２８と基本的に同じ構成であ
るが、その細部は異なる。制御メモリ７４については、
後述詳しく説明する。
【０１４５】制御部７２は、バッファ７０にセルが入力
されるごとに、セル出力時刻／方路制御部７１から出力
時刻情報および出力方路情報を受け取り、タグ識別部２
５から優先制御情報を受け取る。そして、それら情報を
用いてチェインメモリ２７および制御メモリ７４の内容
を書き換える。また、チェインメモリ２７および制御メ
モリ７４の内容を用いて、入力セルをセルバッファ２６
に書き込む制御およびセルバッファ２６に格納されてい
るセルを読み出す制御を行う。
されるごとに、セル出力時刻／方路制御部７１から出力
時刻情報および出力方路情報を受け取り、タグ識別部２
５から優先制御情報を受け取る。そして、それら情報を
用いてチェインメモリ２７および制御メモリ７４の内容
を書き換える。また、チェインメモリ２７および制御メ
モリ７４の内容を用いて、入力セルをセルバッファ２６
に書き込む制御およびセルバッファ２６に格納されてい
るセルを読み出す制御を行う。
【０１４６】セレクタSEL ７５は、セルバッファ２６か
ら読み出されたセルを、制御部７２から通知される出力
回線情報に従って＃０出力回線または＃１出力回線に出
力する。
ら読み出されたセルを、制御部７２から通知される出力
回線情報に従って＃０出力回線または＃１出力回線に出
力する。
【０１４７】図３３は、セルバッファ２６および制御メ
モリ７４の構成を模式的に示した図である。同図におい
て、図７または図２６で用いた符号と同じ符号は、同じ
部分を示す。
モリ７４の構成を模式的に示した図である。同図におい
て、図７または図２６で用いた符号と同じ符号は、同じ
部分を示す。
【０１４８】なお、図３３および図３３以降の図面
で、"port#0", "port#1"は、それぞれ＃０出力回線およ
び＃１出力回線に対応する。これは、第２の実施例のバ
ッファにおいては、１つのポートから１本の出力回線を
引き出す構成としており、疑似コードプログラム等の記
述を簡潔にするために、出力回線番号をポート番号で表
していることに起因している。
で、"port#0", "port#1"は、それぞれ＃０出力回線およ
び＃１出力回線に対応する。これは、第２の実施例のバ
ッファにおいては、１つのポートから１本の出力回線を
引き出す構成としており、疑似コードプログラム等の記
述を簡潔にするために、出力回線番号をポート番号で表
していることに起因している。
【０１４９】＃０用エントリメモリ８１および＃１用エ
ントリメモリ８２は、それぞれ図２６に示したエントリ
メモリ３７と同じ構成である。ただし、＃０用エントリ
メモリ８１は、セル出力時刻／方路制御部７１から通知
された出力方路情報が"#0"を示しているセルに関するチ
ェインを管理するためのメモリであり、＃１用エントリ
メモリ８２は、上記出力方路情報が"#1"を示しているセ
ルに関するチェインを管理するためのメモリである。
ントリメモリ８２は、それぞれ図２６に示したエントリ
メモリ３７と同じ構成である。ただし、＃０用エントリ
メモリ８１は、セル出力時刻／方路制御部７１から通知
された出力方路情報が"#0"を示しているセルに関するチ
ェインを管理するためのメモリであり、＃１用エントリ
メモリ８２は、上記出力方路情報が"#1"を示しているセ
ルに関するチェインを管理するためのメモリである。
【０１５０】例えば、バッファ７０にセル９１が入力す
ると、セル出力時刻／方路制御部７１は、出力時刻パラ
メータテーブル２３および出力方路テーブル７３を検索
し、セル９１の出力時刻情報および出力方路情報を取出
して制御部７２に通知する。セル９１の出力時刻情報が
タイムスロットｄであり、出力方路情報が"#0"（＃０出
力回線を選択）であったとする。また、タグ識別部２５
は、セル９１の優先制御情報を制御部７２に通知する。
セル９１の優先制御情報が"Tag=1" （非優先セル）であ
ったとする。そして、セル９１が、セルバッファ２６の
アドレス１に書き込まれたとすると、制御部７２は、セ
ル９１を＃０出力回線に対するタイムスロットｄのチェ
インに接続する。すなわち、制御部７２は、＃０用エン
トリメモリ８１のタイムスロットｄを書き換える。ここ
では、＃０用エントリメモリ８１のタイムスロットｄ
の"Tail(Tag=1)" にアドレス１を書き込む。また、制御
部７２は、チェインメモリ２７を書き換える。ここで
は、＃０出力回線に対するタイムスロットｄのチェイン
の最後尾（図中、セル９２）の後ろにセル９１を接続す
る。
ると、セル出力時刻／方路制御部７１は、出力時刻パラ
メータテーブル２３および出力方路テーブル７３を検索
し、セル９１の出力時刻情報および出力方路情報を取出
して制御部７２に通知する。セル９１の出力時刻情報が
タイムスロットｄであり、出力方路情報が"#0"（＃０出
力回線を選択）であったとする。また、タグ識別部２５
は、セル９１の優先制御情報を制御部７２に通知する。
セル９１の優先制御情報が"Tag=1" （非優先セル）であ
ったとする。そして、セル９１が、セルバッファ２６の
アドレス１に書き込まれたとすると、制御部７２は、セ
ル９１を＃０出力回線に対するタイムスロットｄのチェ
インに接続する。すなわち、制御部７２は、＃０用エン
トリメモリ８１のタイムスロットｄを書き換える。ここ
では、＃０用エントリメモリ８１のタイムスロットｄ
の"Tail(Tag=1)" にアドレス１を書き込む。また、制御
部７２は、チェインメモリ２７を書き換える。ここで
は、＃０出力回線に対するタイムスロットｄのチェイン
の最後尾（図中、セル９２）の後ろにセル９１を接続す
る。
【０１５１】FLH レジスタ３３およびFLT レジスタ３４
は、図７または図２６で説明したものと同じであり、セ
ルバッファ２６の空き領域のアドレスを接続したフリー
リストチェインの先頭アドレスおよび最後尾アドレスを
設定する。
は、図７または図２６で説明したものと同じであり、セ
ルバッファ２６の空き領域のアドレスを接続したフリー
リストチェインの先頭アドレスおよび最後尾アドレスを
設定する。
【０１５２】＃０用OLH レジスタ８３および＃０用OLT
レジスタ８４は、あるタイムスロットのセルを＃０出力
回線に出力するときに、そのタイムスロットのセルのチ
ェインの先頭アドレスおよび最後尾アドレスを設定す
る。たとえば、タイムスロットｄのセルを出力するとき
には、＃０用エントリメモリ８１を検索し、タイムスロ
ットｄのチェインの先頭アドレス（セル９３を格納して
いるアドレス）を＃０用OLH レジスタ８３に書き込み、
その最後尾アドレス（セル９１を格納しているアドレ
ス）を＃０用OLT レジスタ８４に書き込む。
レジスタ８４は、あるタイムスロットのセルを＃０出力
回線に出力するときに、そのタイムスロットのセルのチ
ェインの先頭アドレスおよび最後尾アドレスを設定す
る。たとえば、タイムスロットｄのセルを出力するとき
には、＃０用エントリメモリ８１を検索し、タイムスロ
ットｄのチェインの先頭アドレス（セル９３を格納して
いるアドレス）を＃０用OLH レジスタ８３に書き込み、
その最後尾アドレス（セル９１を格納しているアドレ
ス）を＃０用OLT レジスタ８４に書き込む。
【０１５３】＃１用OLH レジスタ８５および＃１用OLT
レジスタ８６は、あるタイムスロットのセルを＃１出力
回線に出力するときに使用するレジスタであり、＃０用
OLHレジスタ８３および＃０用OLT レジスタ８４と同じ
構成である。
レジスタ８６は、あるタイムスロットのセルを＃１出力
回線に出力するときに使用するレジスタであり、＃０用
OLHレジスタ８３および＃０用OLT レジスタ８４と同じ
構成である。
【０１５４】制御部７２は、＃０用OLH レジスタ８３お
よび＃１用OLH レジスタ８５のアドレスを交互に取り出
し、そのアドレスに格納されているセルをセルバッファ
２６から読み出してセレクタSEL ７５へ転送する。ま
た、制御部７２は、出力回線情報として、＃０用OLH レ
ジスタ８３のアドレスのセルを読み出したときには"#0"
を示す信号をセレクタSEL ７５へ通知し、＃１用OLH レ
ジスタ８５のアドレスのセルを読み出したときには"#1"
を示す信号をセレクタSEL ７５へ通知する。
よび＃１用OLH レジスタ８５のアドレスを交互に取り出
し、そのアドレスに格納されているセルをセルバッファ
２６から読み出してセレクタSEL ７５へ転送する。ま
た、制御部７２は、出力回線情報として、＃０用OLH レ
ジスタ８３のアドレスのセルを読み出したときには"#0"
を示す信号をセレクタSEL ７５へ通知し、＃１用OLH レ
ジスタ８５のアドレスのセルを読み出したときには"#1"
を示す信号をセレクタSEL ７５へ通知する。
【０１５５】セレクタSEL ７５は、上記出力回線情報に
従って出力回線（出力ポート）を選択し、バッファ７０
に入力したセルを所定の出力回線へ出力する。なお、こ
の第２の実施例のバッファにおいても、第１の実施例と
同様に、セルバッファ２６からセルが読み出された領域
のアドレスはフリーリストチェインに接続される。ま
た、セルバッファ２６の空き領域サイズが所定の閾値よ
りも小さくなったときには、非優先セルを強制的に廃棄
する。
従って出力回線（出力ポート）を選択し、バッファ７０
に入力したセルを所定の出力回線へ出力する。なお、こ
の第２の実施例のバッファにおいても、第１の実施例と
同様に、セルバッファ２６からセルが読み出された領域
のアドレスはフリーリストチェインに接続される。ま
た、セルバッファ２６の空き領域サイズが所定の閾値よ
りも小さくなったときには、非優先セルを強制的に廃棄
する。
【０１５６】以下では、第２の実施例において、非優先
セルを強制的に廃棄する方式を説明する。特定の出力回
線に出力される非優先セルを強制廃棄するときには、以
下のような処理を実行する。たとえば、＃１出力回線に
出力する非優先セルを廃棄する場合には、第１の実施例
で説明したいずれかの方式で＃１用エントリメモリ８２
をサーチし、所定のタイムスロット（あるいは、すべて
のタイムスロット）の非優先セルを廃棄する。
セルを強制的に廃棄する方式を説明する。特定の出力回
線に出力される非優先セルを強制廃棄するときには、以
下のような処理を実行する。たとえば、＃１出力回線に
出力する非優先セルを廃棄する場合には、第１の実施例
で説明したいずれかの方式で＃１用エントリメモリ８２
をサーチし、所定のタイムスロット（あるいは、すべて
のタイムスロット）の非優先セルを廃棄する。
【０１５７】図３４は、出力回線ごとにセルバッファ２
６に格納されている非優先セル数をカウントし、その数
が最も多い出力回線に出力すべき非優先セルを強制廃棄
する処理を記述した疑似コードプログラムである。
６に格納されている非優先セル数をカウントし、その数
が最も多い出力回線に出力すべき非優先セルを強制廃棄
する処理を記述した疑似コードプログラムである。
【０１５８】図３４(a) は、各タイムスロットの"Mark"
にそのタイムスロットの非優先セル数が書き込まれてい
る場合に、各出力回線ごとに非優先セル数を求める処理
である。この方式では、出力回線毎に、すべてのタイム
スロットに対してΣ"Mark"を算出する。なお、各タイム
スロットの"Mark"にそのタイムスロットの非優先セル数
を書き込む方式は、たとえば、図１４〜図１６を参照し
ながら説明した方法を用いる。
にそのタイムスロットの非優先セル数が書き込まれてい
る場合に、各出力回線ごとに非優先セル数を求める処理
である。この方式では、出力回線毎に、すべてのタイム
スロットに対してΣ"Mark"を算出する。なお、各タイム
スロットの"Mark"にそのタイムスロットの非優先セル数
を書き込む方式は、たとえば、図１４〜図１６を参照し
ながら説明した方法を用いる。
【０１５９】図３４(b) は、各タイムスロットの"Mark"
が非優先セルの有無を表す場合に、各出力回線ごとに非
優先セル数を求める処理である。同図に示す"Mark Tag
=1"は、当該タイムスロットに非優先セルが格納されて
いることを意味する。図３３に示す構成において、"Mar
k"の上位ビットが"1" である場合、"Mark Tag =1" に相
当する。この方式では、非優先セルが格納されているす
べてのタイムスロットに対して、そのタイムスロットの
チェインを調べる。そして、各タイムスロットの非優先
セル数を求め、その後に、出力回線ごとに各タイムスロ
ットの非優先セル数の合計を求める。
が非優先セルの有無を表す場合に、各出力回線ごとに非
優先セル数を求める処理である。同図に示す"Mark Tag
=1"は、当該タイムスロットに非優先セルが格納されて
いることを意味する。図３３に示す構成において、"Mar
k"の上位ビットが"1" である場合、"Mark Tag =1" に相
当する。この方式では、非優先セルが格納されているす
べてのタイムスロットに対して、そのタイムスロットの
チェインを調べる。そして、各タイムスロットの非優先
セル数を求め、その後に、出力回線ごとに各タイムスロ
ットの非優先セル数の合計を求める。
【０１６０】図３４(c) は、バッファ７０に非優先セル
が入力したときにカウント値をインクリメントし、非優
先セルを読み出したときにカウント値をデクリメントす
る処理を出力回線毎に行い、出力回線毎の非優先セル数
を求めるう方式である。
が入力したときにカウント値をインクリメントし、非優
先セルを読み出したときにカウント値をデクリメントす
る処理を出力回線毎に行い、出力回線毎の非優先セル数
を求めるう方式である。
【０１６１】上記図３４(a) 〜(c) に示した方法によっ
て、各出力回線ごとの非優先セル数を求めると、制御部
７２は、その非優先セル数が最も多い出力回線を選ぶ。
そして、その出力回線に出力すべき非優先セルを強制廃
棄する。ここで、選択した出力回線について、どのタイ
ムスロットの非優先セルを強制廃棄するかは、第１の実
施例に示した方法を用いる。
て、各出力回線ごとの非優先セル数を求めると、制御部
７２は、その非優先セル数が最も多い出力回線を選ぶ。
そして、その出力回線に出力すべき非優先セルを強制廃
棄する。ここで、選択した出力回線について、どのタイ
ムスロットの非優先セルを強制廃棄するかは、第１の実
施例に示した方法を用いる。
【０１６２】上述のように、セルバッファ２６に格納さ
れている非優先セル数が最も多い出力回線に出力すべき
非優先セルを強制廃棄する方式では、非優先セルによる
負荷が最も大きい出力回線の負荷を軽減することができ
る。
れている非優先セル数が最も多い出力回線に出力すべき
非優先セルを強制廃棄する方式では、非優先セルによる
負荷が最も大きい出力回線の負荷を軽減することができ
る。
【０１６３】図３５は、すべての非優先セルを強制廃棄
する処理を記述した疑似コードプログラムの一例であ
る。この方式では、各セルを出力すべき出力回線によら
ず、セルバッファ２６に格納されているすべての非優先
セルを強制廃棄する。したがって、この方式では、１回
の廃棄処理でセルバッファ２６上に大量の空き領域を設
けることができる。
する処理を記述した疑似コードプログラムの一例であ
る。この方式では、各セルを出力すべき出力回線によら
ず、セルバッファ２６に格納されているすべての非優先
セルを強制廃棄する。したがって、この方式では、１回
の廃棄処理でセルバッファ２６上に大量の空き領域を設
けることができる。
【０１６４】図３６は、出力回線ごとに順番に非優先セ
ルを強制廃棄する処理を説明するフローチャートであ
る。ステップＳ５１において、たとえば、セルバッファ
２６の空き領域サイズが所定の閾値よりも小さくなった
ことに起因して非優先セルを強制廃棄する必要が生じる
と、ステップＳ５２において、セル廃棄を行う出力回線
を指定する。このステップＳ５２では、前回、セル廃棄
を行った出力回線の回線番号の次の回線番号の出力回線
を指定する。出力回線数が２本であればそれら出力回線
が交互に指定され、出力回線が３本以上であれば、それ
らの出力回線が１本ずつ順番（サイクリック）に指定さ
れていく。
ルを強制廃棄する処理を説明するフローチャートであ
る。ステップＳ５１において、たとえば、セルバッファ
２６の空き領域サイズが所定の閾値よりも小さくなった
ことに起因して非優先セルを強制廃棄する必要が生じる
と、ステップＳ５２において、セル廃棄を行う出力回線
を指定する。このステップＳ５２では、前回、セル廃棄
を行った出力回線の回線番号の次の回線番号の出力回線
を指定する。出力回線数が２本であればそれら出力回線
が交互に指定され、出力回線が３本以上であれば、それ
らの出力回線が１本ずつ順番（サイクリック）に指定さ
れていく。
【０１６５】ステップＳ５３では、上記ステップＳ５２
に置いて指定された出力回線について、どのチェインの
非優先セルを廃棄するかを指定する。すなわち、どのタ
イムスロットの非優先セルを廃棄するのかを指定する。
なお、このステップＳ５３におけるチェインの指定方法
は、第１の実施例において説明したいずれかの方法に従
う。
に置いて指定された出力回線について、どのチェインの
非優先セルを廃棄するかを指定する。すなわち、どのタ
イムスロットの非優先セルを廃棄するのかを指定する。
なお、このステップＳ５３におけるチェインの指定方法
は、第１の実施例において説明したいずれかの方法に従
う。
【０１６６】ステップＳ５４では、上記ステップＳ５３
において指定されたチェインの非優先セルを強制廃棄す
る。ステップＳ５４の処理が終わると、ステップＳ５１
に戻り、さらにセル廃棄を行う必要があればステップＳ
５２以降の処理を行う。
において指定されたチェインの非優先セルを強制廃棄す
る。ステップＳ５４の処理が終わると、ステップＳ５１
に戻り、さらにセル廃棄を行う必要があればステップＳ
５２以降の処理を行う。
【０１６７】上述のように、各出力回線ごとに順番に非
優先セルを強制廃棄する方式では、各出力回線に対して
公平にセル廃棄を行うことが出来る。第２の実施例にお
いて、最も多くの非優先セルが格納されているタイムス
ロット、または、最も少ない数の非優先セルが格納され
ているタイムスロットの非優先セルを強制廃棄するよう
にしてもよい。この場合の処理は、第１の実施例におい
て図１４〜図１６を参照しながら説明した方式と基本的
に同じであり、同じ処理を全出力回線に対して行えばよ
い。
優先セルを強制廃棄する方式では、各出力回線に対して
公平にセル廃棄を行うことが出来る。第２の実施例にお
いて、最も多くの非優先セルが格納されているタイムス
ロット、または、最も少ない数の非優先セルが格納され
ているタイムスロットの非優先セルを強制廃棄するよう
にしてもよい。この場合の処理は、第１の実施例におい
て図１４〜図１６を参照しながら説明した方式と基本的
に同じであり、同じ処理を全出力回線に対して行えばよ
い。
【０１６８】図３７は、第２の実施例において、現在時
刻に最も近いタイムスロットに格納されている非優先セ
ルを強制廃棄する場合の処理を説明するフローチャート
である。
刻に最も近いタイムスロットに格納されている非優先セ
ルを強制廃棄する場合の処理を説明するフローチャート
である。
【０１６９】ステップＳ６１では、出力回線番号の初期
値として、任意の出力回線（たとえば、＃０）を指定す
る。また、セル廃棄を行うべきタイムスロットをサーチ
するときのタイムスロットＴsearchを、現在、セル読出
しを行っているタイムスロットＴnow の次のタイムスロ
ットに設定する。たとえば、図３８に示すように、現在
セル読出し処理を行っているタイムスロットＴnow がタ
イムスロット３であるとすると、タイムスロットＴsear
chはタイムスロット４である。
値として、任意の出力回線（たとえば、＃０）を指定す
る。また、セル廃棄を行うべきタイムスロットをサーチ
するときのタイムスロットＴsearchを、現在、セル読出
しを行っているタイムスロットＴnow の次のタイムスロ
ットに設定する。たとえば、図３８に示すように、現在
セル読出し処理を行っているタイムスロットＴnow がタ
イムスロット３であるとすると、タイムスロットＴsear
chはタイムスロット４である。
【０１７０】ステップＳ６２では、上記ステップＳ６１
で指定された出力回線のタイムスロットＴsearchに非優
先セルが格納されているか否かを調べる。格納されてい
なければ、ステップＳ６７へ進む。一方、格納されてい
れば、ステップＳ６３においてその非優先セルを強制廃
棄する。そして、ステップＳ６４では、上記ステップＳ
６３においてセル廃棄した個数に基づいて、セルバッフ
ァ２６の空き領域サイズ（FLS : Free List Size）を更
新する。
で指定された出力回線のタイムスロットＴsearchに非優
先セルが格納されているか否かを調べる。格納されてい
なければ、ステップＳ６７へ進む。一方、格納されてい
れば、ステップＳ６３においてその非優先セルを強制廃
棄する。そして、ステップＳ６４では、上記ステップＳ
６３においてセル廃棄した個数に基づいて、セルバッフ
ァ２６の空き領域サイズ（FLS : Free List Size）を更
新する。
【０１７１】ステップＳ６５では、セルバッファ２６の
空き領域サイズFLS が、あらかじめ設定してある閾値TH
よりも大きくなっているか否かを判断する。セルバッフ
ァ２６の空き領域サイズFLS が上記閾値THよりも大きけ
れば、ステップＳ６６へ進んで非優先セルの強制廃棄処
理を終了する。一方、セルバッファ２６の空き領域サイ
ズFLS が上記閾値THよりも大きくなければ、ステップＳ
６７において、次の出力回線を指定する。たとえば、＃
０出力回線についてステップＳ６２、Ｓ６３の処理を行
ったとすると、ステップＳ６７では、＃１を指定する。
空き領域サイズFLS が、あらかじめ設定してある閾値TH
よりも大きくなっているか否かを判断する。セルバッフ
ァ２６の空き領域サイズFLS が上記閾値THよりも大きけ
れば、ステップＳ６６へ進んで非優先セルの強制廃棄処
理を終了する。一方、セルバッファ２６の空き領域サイ
ズFLS が上記閾値THよりも大きくなければ、ステップＳ
６７において、次の出力回線を指定する。たとえば、＃
０出力回線についてステップＳ６２、Ｓ６３の処理を行
ったとすると、ステップＳ６７では、＃１を指定する。
【０１７２】ステップＳ６８では、タイムスロットＴse
archに対してすべての出力回線をサーチしたか否かを調
べる。すべての出力回線をサーチしていなければ、ステ
ップＳ６２へ戻る。一方、すべての出力回線をサーチし
ていれば、ステップＳ６９において、セル廃棄を行うべ
きタイムスロットＴsearchとして次のタイムスロット
（タイムスロットＴsearch＋１）を指定してステップＳ
６２へ戻る。
archに対してすべての出力回線をサーチしたか否かを調
べる。すべての出力回線をサーチしていなければ、ステ
ップＳ６２へ戻る。一方、すべての出力回線をサーチし
ていれば、ステップＳ６９において、セル廃棄を行うべ
きタイムスロットＴsearchとして次のタイムスロット
（タイムスロットＴsearch＋１）を指定してステップＳ
６２へ戻る。
【０１７３】図３８を参照しながら上記処理を具体的に
説明する。現在セル読出し処理を行っているタイムスロ
ット（Ｔnow ）がタイムスロット３であるとすると、タ
イムスロット４からサーチを開始する。出力回線が２本
（＃０および＃１）であるとすると、まず、タイムスロ
ット４において＃０出力回線に出力する非優先セルがあ
るか否かを調べ、そのような非優先セルがあれば強制的
に廃棄する。続いて、タイムスロット４において＃１出
力回線に出力する非優先セルがあるか否かを調べ、その
ような非優先セルがあれば強制的に廃棄する。上記処理
をタイムスロット５，６，７，．．．に対して順次行
う。この処理は、セルバッファ２６の空き領域サイズFL
S が上記閾値THよりも大きくなるまで継続される。
説明する。現在セル読出し処理を行っているタイムスロ
ット（Ｔnow ）がタイムスロット３であるとすると、タ
イムスロット４からサーチを開始する。出力回線が２本
（＃０および＃１）であるとすると、まず、タイムスロ
ット４において＃０出力回線に出力する非優先セルがあ
るか否かを調べ、そのような非優先セルがあれば強制的
に廃棄する。続いて、タイムスロット４において＃１出
力回線に出力する非優先セルがあるか否かを調べ、その
ような非優先セルがあれば強制的に廃棄する。上記処理
をタイムスロット５，６，７，．．．に対して順次行
う。この処理は、セルバッファ２６の空き領域サイズFL
S が上記閾値THよりも大きくなるまで継続される。
【０１７４】図３８に示す例では、＃０および＃１に対
してセル廃棄を行うタイムスロットをサーチする回数を
公平にしているが、＃０および＃１に対して強制廃棄す
るセル数が１：１、または任意の比率になるようにして
もよい。
してセル廃棄を行うタイムスロットをサーチする回数を
公平にしているが、＃０および＃１に対して強制廃棄す
るセル数が１：１、または任意の比率になるようにして
もよい。
【０１７５】図３９は、第２の実施例において、現在時
刻から最も遠いタイムスロットに格納されている非優先
セルを強制廃棄する場合の処理を説明するフローチャー
トである。
刻から最も遠いタイムスロットに格納されている非優先
セルを強制廃棄する場合の処理を説明するフローチャー
トである。
【０１７６】この方式の処理（ステップＳ７１〜Ｓ７
９）は、図３７に示した処理（ステップＳ６１〜Ｓ６
９）と基本的に同じである。ただし、この方式では、図
３７に示した方式と比べてサーチ方向が逆なので、ステ
ップＳ７１およびＳ７９の処理がステップＳ６１および
Ｓ６９と異なる。
９）は、図３７に示した処理（ステップＳ６１〜Ｓ６
９）と基本的に同じである。ただし、この方式では、図
３７に示した方式と比べてサーチ方向が逆なので、ステ
ップＳ７１およびＳ７９の処理がステップＳ６１および
Ｓ６９と異なる。
【０１７７】ステップＳ７１では、タイムスロットＴse
archを、現在、セル読出しを行っているタイムスロット
Ｔnow の前のタイムスロットに設定する。たとえば、図
４０に示すように、現在、セル読出し処理を行っている
タイムスロットＴnow がタイムスロット８であるとする
と、タイムスロットＴsearchはタイムスロット７であ
る。また、ステップＳ７９では、セル廃棄を行うべきタ
イムスロットＴsearchとして前のタイムスロット（タイ
ムスロットＴsearch−１）を指定する。
archを、現在、セル読出しを行っているタイムスロット
Ｔnow の前のタイムスロットに設定する。たとえば、図
４０に示すように、現在、セル読出し処理を行っている
タイムスロットＴnow がタイムスロット８であるとする
と、タイムスロットＴsearchはタイムスロット７であ
る。また、ステップＳ７９では、セル廃棄を行うべきタ
イムスロットＴsearchとして前のタイムスロット（タイ
ムスロットＴsearch−１）を指定する。
【０１７８】上記処理を図４０を参照しながら説明す
る。現在、セル読出し処理を行っているタイムスロット
（Ｔnow ）がタイムスロット８であるので、タイムスロ
ット７からサーチを開始する。タイムスロット７におい
て＃０出力回線に出力する非優先セルがあるか否かを調
べ、そのような非優先セルがあれば強制的に廃棄する。
続いて、タイムスロット７において＃１出力回線に出力
する非優先セルがあるか否かを調べ、そのような非優先
セルがあれば強制的に廃棄する。上記処理をタイムスロ
ット６，５，４，．．．に対して順次行う。この処理
は、セルバッファ２６の空き領域サイズFLS が上記閾値
THよりも大きくなるまで継続される。
る。現在、セル読出し処理を行っているタイムスロット
（Ｔnow ）がタイムスロット８であるので、タイムスロ
ット７からサーチを開始する。タイムスロット７におい
て＃０出力回線に出力する非優先セルがあるか否かを調
べ、そのような非優先セルがあれば強制的に廃棄する。
続いて、タイムスロット７において＃１出力回線に出力
する非優先セルがあるか否かを調べ、そのような非優先
セルがあれば強制的に廃棄する。上記処理をタイムスロ
ット６，５，４，．．．に対して順次行う。この処理
は、セルバッファ２６の空き領域サイズFLS が上記閾値
THよりも大きくなるまで継続される。
【０１７９】図４１は、第２の実施例のバッファ７０の
変形例を示す図である。第２の実施例の１形態として
は、図３３に示すように、出力回線ごとにエントリメモ
リを設けていた。すなわち、同一タイムスロットに出力
すべきセルであっても、出力回線ごとに互いに独立した
チェインを構成していた。図４１に示す構成では、同一
タイムスロットに出力すべきセルを、出力回線毎に分離
することなく１本のチェインで接続する。以下、この方
式を図４１を用いて説明する。
変形例を示す図である。第２の実施例の１形態として
は、図３３に示すように、出力回線ごとにエントリメモ
リを設けていた。すなわち、同一タイムスロットに出力
すべきセルであっても、出力回線ごとに互いに独立した
チェインを構成していた。図４１に示す構成では、同一
タイムスロットに出力すべきセルを、出力回線毎に分離
することなく１本のチェインで接続する。以下、この方
式を図４１を用いて説明する。
【０１８０】図４１(a) は、各タイムスロットに対して
出力回線ごとに設けられているチェイン（図３３におい
て、出力回線ごとに設けられるチェイン）をそのまま接
続することによって１本のチェインを形成する場合の方
式を示している。この場合、チェインは、タイムスロッ
トごとに、＃０出力回線に出力される優先セル、同非優
先セル、＃１出力回線に出力される優先セル、同非優先
セルという順番で接続され、その順番に従ってセルバッ
ファ２６から読み出される。
出力回線ごとに設けられているチェイン（図３３におい
て、出力回線ごとに設けられるチェイン）をそのまま接
続することによって１本のチェインを形成する場合の方
式を示している。この場合、チェインは、タイムスロッ
トごとに、＃０出力回線に出力される優先セル、同非優
先セル、＃１出力回線に出力される優先セル、同非優先
セルという順番で接続され、その順番に従ってセルバッ
ファ２６から読み出される。
【０１８１】図４１(b) は、各タイムスロット毎に優先
度の高い順番に１本のチェインを形成する場合の方式を
示している。この場合、チェインは、＃０出力回線に出
力される優先セル、＃１出力回線に出力される優先セ
ル、＃０出力回線に出力される非優先セル、＃１出力回
線に出力される非優先セルという順番で接続され、その
順番に従ってセルバッファ２６から読み出される。
度の高い順番に１本のチェインを形成する場合の方式を
示している。この場合、チェインは、＃０出力回線に出
力される優先セル、＃１出力回線に出力される優先セ
ル、＃０出力回線に出力される非優先セル、＃１出力回
線に出力される非優先セルという順番で接続され、その
順番に従ってセルバッファ２６から読み出される。
【０１８２】図４１(a) または(b) に示す方式では、出
力回線が２本であるとすると、１つの"Head"（チェイン
の先頭を示す情報）と、４つの"Tail"（セルの優先度お
よび出力回線を区別するための情報）を用いて上記１本
のチェインを指定することが出来る。
力回線が２本であるとすると、１つの"Head"（チェイン
の先頭を示す情報）と、４つの"Tail"（セルの優先度お
よび出力回線を区別するための情報）を用いて上記１本
のチェインを指定することが出来る。
【０１８３】一方、出力回線毎に独立してチェインを設
ける方式では、２本のチェインを設けることになるが、
それら２本のチェインを指定するためには、図４２に示
すように、４つの"Head"および４つの"Tail"が必要にな
る。この"Head"および"Tail"数は、セルの優先度を２段
階（優先／非優先）とした場合、セルの優先度ごとにチ
ェインを設けても同じである。
ける方式では、２本のチェインを設けることになるが、
それら２本のチェインを指定するためには、図４２に示
すように、４つの"Head"および４つの"Tail"が必要にな
る。この"Head"および"Tail"数は、セルの優先度を２段
階（優先／非優先）とした場合、セルの優先度ごとにチ
ェインを設けても同じである。
【０１８４】ここで、"Head"および"Tail"は、タイムス
ロットごとに設けられ、制御メモリ７４内においてセル
バッファ２６のアドレスを格納する領域に対応するの
で、その数が少ないほど制御メモリ７４の容量を小さく
することができる。特に、タイムスロット数が大きいバ
ッファ（一例としては、５１２タイムスロット）では、
図４１(a) または(b) に示す方式が、制御メモリ７４の
メモリ容量を削減することに大きく寄与する。
ロットごとに設けられ、制御メモリ７４内においてセル
バッファ２６のアドレスを格納する領域に対応するの
で、その数が少ないほど制御メモリ７４の容量を小さく
することができる。特に、タイムスロット数が大きいバ
ッファ（一例としては、５１２タイムスロット）では、
図４１(a) または(b) に示す方式が、制御メモリ７４の
メモリ容量を削減することに大きく寄与する。
【０１８５】図４３は、本発明の第３の実施例のバッフ
ァの機能ブロック図である。同図に示すバッファ１００
は、複数の入力回線から入力されるセルに対して優先制
御およびシェイピング処理を行うとともに、複数の出力
回線の中から所定の方路を選択してそのセルを出力す
る。すなわち、バッファ１００は、セルの優先制御およ
びシェイピング処理に加えて交換機能も有している。な
お、同図において、図３１で用いた符号と同じ符号は、
同じブロックを示す。
ァの機能ブロック図である。同図に示すバッファ１００
は、複数の入力回線から入力されるセルに対して優先制
御およびシェイピング処理を行うとともに、複数の出力
回線の中から所定の方路を選択してそのセルを出力す
る。すなわち、バッファ１００は、セルの優先制御およ
びシェイピング処理に加えて交換機能も有している。な
お、同図において、図３１で用いた符号と同じ符号は、
同じブロックを示す。
【０１８６】第３の実施例のバッファ１００は、図３１
に示す第２の実施例のバッファ７０の構成に加えて、多
重化部MUX １０１を設けている。そして、複数の入力回
線（＃０、＃１）からの入力セルに対して上記バッファ
７０と同様の処理を行う。すなわち、バッファ１００
は、＃０入力回線または＃１入力回線から入力したセル
に対して優先制御処理およびシェイピング処理を実行す
るとともに、そのセルのVPI/VCI が示す出力回線（＃０
または＃１）にそのセルを出力する。
に示す第２の実施例のバッファ７０の構成に加えて、多
重化部MUX １０１を設けている。そして、複数の入力回
線（＃０、＃１）からの入力セルに対して上記バッファ
７０と同様の処理を行う。すなわち、バッファ１００
は、＃０入力回線または＃１入力回線から入力したセル
に対して優先制御処理およびシェイピング処理を実行す
るとともに、そのセルのVPI/VCI が示す出力回線（＃０
または＃１）にそのセルを出力する。
【０１８７】換言すれば、バッファ１００は、複数の入
力回線の中の任意の入力回線から入力したセルを、その
セルのVPI/VCI が示す出力回線に出力する交換機能を有
している。
力回線の中の任意の入力回線から入力したセルを、その
セルのVPI/VCI が示す出力回線に出力する交換機能を有
している。
【０１８８】このように、第３の実施例のバッファによ
れば、セルの優先制御機能およびシェイピング処機能を
持ったスイッチを実現できる。
れば、セルの優先制御機能およびシェイピング処機能を
持ったスイッチを実現できる。
【０１８９】
【発明の効果】セルが入力されたときに、そのセルの優
先度および出力タイミングを求め、それら優先度および
タイミングに従ってセルの書込・読出処理を制御するの
で、優先度の高いセルのサービス品質を保証するための
優先制御処理、および、セル間隔を調整するシェイピン
グ処理を同時に行うことができる。
先度および出力タイミングを求め、それら優先度および
タイミングに従ってセルの書込・読出処理を制御するの
で、優先度の高いセルのサービス品質を保証するための
優先制御処理、および、セル間隔を調整するシェイピン
グ処理を同時に行うことができる。
【０１９０】１つのセルバッファを用いて上記優先制御
処理およびシェイピング処理を制御するので、ハードウ
ェア構成が小規模になる。
処理およびシェイピング処理を制御するので、ハードウ
ェア構成が小規模になる。
【図１】本発明の原理を説明する図である。
【図２】本実施例のバッファを適用するATM 網の概略構
成図である。
成図である。
【図３】優先セルと非優先セルの設定を説明する図であ
る。
る。
【図４】同図(a) はABR 通信を説明する図であり、同図
(b) はCBR 通信およびUBR 通信を説明する図である。
(b) はCBR 通信およびUBR 通信を説明する図である。
【図５】本発明の第１の実施例のバッファの機能ブロッ
ク図である。
ク図である。
【図６】同図(a) は、出力時刻パラメータテーブルの構
成例であり、同図(b) は、出力時刻情報の作成を説明す
る図である。
成例であり、同図(b) は、出力時刻情報の作成を説明す
る図である。
【図７】第１の実施例のセルバッファおよび制御メモリ
の構成を模式的に示した図である。
の構成を模式的に示した図である。
【図８】同図(a) は、チェインメモリのデータ構成例を
示す図であり、同図(b) は、チェインを模式的に示した
図である。
示す図であり、同図(b) は、チェインを模式的に示した
図である。
【図９】同図(a) および(b) は、セルの入力時の動作を
説明する図である。
説明する図である。
【図１０】セルの書込時における制御部の動作を説明す
るフローチャートである。
るフローチャートである。
【図１１】同図(a) および(b) は、セルの読出し時の動
作を説明する図である。
作を説明する図である。
【図１２】セルの読出し処理における制御部の動作を説
明するフローチャートである。
明するフローチャートである。
【図１３】同図(a) および(b) は、セルの強制廃棄動作
を説明する図である。
を説明する図である。
【図１４】同図(a) は、セル数カウント動作を模式的に
示した図であり、同図(b) は、セル数カウント処理の疑
似コードプログラムの例である。
示した図であり、同図(b) は、セル数カウント処理の疑
似コードプログラムの例である。
【図１５】同図(a) および(b) は、セル数が最大のタイ
ムスロットのセルを廃棄する処理を記述した疑似コード
プログラム例（その１およびその２）である。
ムスロットのセルを廃棄する処理を記述した疑似コード
プログラム例（その１およびその２）である。
【図１６】セル数最大のタイムスロットのセルを強制廃
棄する他の方式を模式的に示した図である。
棄する他の方式を模式的に示した図である。
【図１７】同図(a) および(b) は、現在時刻から最も遠
いタイムスロットに格納されている非優先セルを強制廃
棄する場合の処理を説明する図である。
いタイムスロットに格納されている非優先セルを強制廃
棄する場合の処理を説明する図である。
【図１８】図１７に示す強制廃棄方式の処理を記述した
疑似コードプログラムの一例である。
疑似コードプログラムの一例である。
【図１９】同図(a) および(b) は、現在時刻に最も近い
タイムスロットに格納されている非優先セルを強制廃棄
する場合の処理を説明する図である。
タイムスロットに格納されている非優先セルを強制廃棄
する場合の処理を説明する図である。
【図２０】図１９に示す強制廃棄方式の処理を記述した
疑似コードプログラムの一例である。
疑似コードプログラムの一例である。
【図２１】セルバッファの空き領域サイズが所定値以上
になるまで非優先セルの強制廃棄を継続する場合の処理
を説明する図である。
になるまで非優先セルの強制廃棄を継続する場合の処理
を説明する図である。
【図２２】図２１に示す強制廃棄方式の処理を記述した
疑似コードプログラムの一例である。
疑似コードプログラムの一例である。
【図２３】非優先セルが最後に書き込まれたタイムスロ
ットに格納されている非優先セルを強制廃棄する場合の
処理を説明するフローチャートである。
ットに格納されている非優先セルを強制廃棄する場合の
処理を説明するフローチャートである。
【図２４】すべての非優先セルを強制廃棄する場合の処
理を模式的に示した図である。
理を模式的に示した図である。
【図２５】図２４に示す強制廃棄方式の処理を記述した
疑似コードプログラムの一例である。
疑似コードプログラムの一例である。
【図２６】第１の実施例の変形例を模式的に示した図で
ある。
ある。
【図２７】セル入力時の動作を説明する図（その１）で
ある。
ある。
【図２８】セル入力時の動作を説明する図（その２）で
ある。
ある。
【図２９】図２６に示す構成のバッファにおいて、セル
の読出し処理における制御部の動作を説明するフローチ
ャートである。
の読出し処理における制御部の動作を説明するフローチ
ャートである。
【図３０】本発明のバッファの適用例を示す図であり、
同図(a) および(b) は、本発明のバッファを多重化部に
設けた場合の例であり、同図(c) は、分離部に設けた場
合の例である。
同図(a) および(b) は、本発明のバッファを多重化部に
設けた場合の例であり、同図(c) は、分離部に設けた場
合の例である。
【図３１】本発明の第２の実施例のバッファの機能ブロ
ック図である。
ック図である。
【図３２】出力方路テーブルのデータ構成例を示す図で
ある。
ある。
【図３３】第２の実施例におけるセルバッファおよび制
御メモリの構成を模式的に示した図である。
御メモリの構成を模式的に示した図である。
【図３４】同図(a) 〜(c) は、出力回線ごとにセルバッ
ファに格納されている非優先セル数をカウントし、その
数が最も多い出力回線に出力すべき非優先セルを強制廃
棄する処理を記述した疑似コードプログラムである。
ファに格納されている非優先セル数をカウントし、その
数が最も多い出力回線に出力すべき非優先セルを強制廃
棄する処理を記述した疑似コードプログラムである。
【図３５】すべての非優先セルを強制廃棄する処理を記
述した疑似コードプログラムの一例である。
述した疑似コードプログラムの一例である。
【図３６】各出力回線ごとに順番に非優先セルを強制廃
棄する処理を説明するフローチャートである。
棄する処理を説明するフローチャートである。
【図３７】第２の実施例において、現在時刻に最も近い
タイムスロットに格納されている非優先セルを強制廃棄
する場合の処理を説明するフローチャートである。
タイムスロットに格納されている非優先セルを強制廃棄
する場合の処理を説明するフローチャートである。
【図３８】図３７のフローチャートによる処理を模式的
に示す図である。
に示す図である。
【図３９】第２の実施例において、現在時刻から最も遠
いタイムスロットに格納されている非優先セルを強制廃
棄する場合の処理を説明するフローチャートである。
いタイムスロットに格納されている非優先セルを強制廃
棄する場合の処理を説明するフローチャートである。
【図４０】図３９のフローチャートによる処理を模式的
に示す図である。
に示す図である。
【図４１】第２の実施例のバッファの変形例を示す図で
あり、同図(a) は、出力回線順にチェインを形成する方
式を示し、同図(b) は、セルの優先度順にチェインを形
成する方式を示す。
あり、同図(a) は、出力回線順にチェインを形成する方
式を示し、同図(b) は、セルの優先度順にチェインを形
成する方式を示す。
【図４２】チェインを分離して設けたときのメモリ容量
の増加を説明する図である。
の増加を説明する図である。
【図４３】本発明の第３の実施例のバッファの機能ブロ
ック図である。
ック図である。
【図４４】ABR 通信を説明する図である。
【図４５】セルに対する優先制御を行う従来のバッファ
の構成図である。
の構成図である。
１ 格納手段 ２ 出力時刻決定手段 ３ 識別手段 ４ 制御手段 ２０ バッファ ２１ VPI/VCI 識別部 ２２ セル出力時刻制御部 ２３ 出力時刻パラメータテーブル ２４ 制御部 ２５ タグ識別部 ２６ セルバッファ ２７ チェインメモリ ２８ 制御メモリ ３１ 優先セル用エントリメモリ ３２ 非優先セル用エントリメモリ ３３ FLH (Free List Head)レジスタ ３４ FLT (Free List Tail)レジスタ ３５ OLH (Output List Head)レジスタ ３６ OLT (Output List Tail)レジスタ ３７ エントリメモリ ７０ バッファ ７１ セル出力時刻／方路制御部 ７２ 制御部 ７３ 出力方路テーブル ７４ 制御メモリ ７５ セレクタ ８１ ＃０用エントリメモリ ８２ ＃１用エントリメモリ ８３ ＃０用OLH レジスタ ８４ ＃０用OLT レジスタ ８５ ＃１用OLH レジスタ ８６ ＃１用OLT レジスタ １００ バッファ １０１ 多重化部
フロントページの続き (72)発明者 石原 智宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 草柳 道夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (29)
- 【請求項１】 転送データと該転送データに付加された
制御情報とからなり優先度情報が設定された固定長パケ
ットを上記制御情報に基づいてルーティングするネット
ワークにおけるバッファ制御方式において、 入力された固定長パケットを格納する格納手段と、 上記固定長パケットの制御情報に基づいて出力時刻を決
定し、その固定長パケットに対する出力時刻情報を生成
する出力時刻決定手段と、 上記固定長パケットに対して設定されている優先度を識
別し、その固定長パケットに対する優先度情報を生成す
る識別手段と、 上記出力時刻情報および優先度情報に基づいて、上記格
納手段への固定長パケットの書込み処理および上記格納
手段からの固定長パケットの読出し処理を制御する制御
手段と、 を有することを特徴とするバッファ制御方式。 - 【請求項２】 上記格納手段に固定長パケットを書き込
むときに、上記出力時刻情報が指定する出力時刻および
上記優先度情報が示す優先度に対応づけて上記書込みア
ドレスを記憶するセルアドレス記憶手段と、 上記格納手段の空き領域のアドレスを記憶する空アドレ
ス記憶手段と、 上記格納手段から固定長パケットを読み出すときに、そ
の読出し時刻に対応するアドレスを上記セルアドレス記
憶手段から取り出して記憶する読出アドレス記憶手段
と、 をさらに有し、上記制御手段は、上記読出アドレス記憶
手段に格納されているアドレスを用いて上記格納手段か
ら固定長パケットを読み出すことを特徴とする請求項１
に記載のバッファ制御方式。 - 【請求項３】 上記優先度情報が示す優先度の高い順番
で上記セルアドレス記憶手段からアドレスを取り出して
上記読出アドレス記憶手段に書き込むことを特徴とする
請求項２に記載のバッファ制御方式。 - 【請求項４】 上記出力時刻情報が指定する出力時刻お
よび上記優先度情報が示す優先度に対して１つ以上の固
定長パケットが上記格納手段に格納されているときに、
それら固定長パケットが格納されている上記格納手段上
のアドレスをチェイン状に記憶するチェインメモリを有
し、 上記セルアドレス記憶手段は、上記チェインメモリに記
憶されているアドレスのうち先頭アドレスおよび最後尾
アドレスを記憶することを特徴とする請求項２に記載の
バッファ制御方式。 - 【請求項５】 上記出力時刻情報が指定する出力時刻に
対して１つ以上の固定長パケットが上記格納手段に格納
されているときに、それら固定長パケットが格納されて
いる上記格納手段上のアドレスをチェイン状に記憶する
チェインメモリを有し、 上記セルアドレス記憶手段は、上記チェインメモリに記
憶されているアドレスのうち先頭アドレスおよび最後尾
アドレスを記憶することを特徴とする請求項２に記載の
バッファ制御方式。 - 【請求項６】 上記出力時刻情報が指定する出力時刻に
対して１つ以上の固定長パケットが上記格納手段に格納
されているときに、それら固定長パケットが格納されて
いる上記格納手段上のアドレスを上記優先度情報が示す
優先度の順番にチェイン状に記憶するチェインメモリを
有し、 上記制御手段は、上記チェインメモリに記憶されている
アドレスを順番に取り出し、そのアドレスを用いて上記
格納手段から固定長パケットを読み出すことを特徴とす
る請求項１に記載のバッファ制御方式。 - 【請求項７】 上記制御手段は、上記格納手段の空き領
域サイズが第１の所定値以下になったときに、上記格納
手段に格納されている固定長パケットのうち最も優先度
の低い固定長パケットを廃棄することを特徴とする請求
項１に記載のバッファ制御方式。 - 【請求項８】 上記格納手段に格納されている最も優先
度が低い固定長パケット数を出力時刻毎にカウントし、
その個数が最も多い時刻に対応する固定長パケットを廃
棄することを特徴とする請求項７に記載のバッファ制御
方式。 - 【請求項９】 上記格納手段に格納されている最も優先
度が低い固定長パケット数を出力時刻毎にカウントし、
その個数が最も少ない時刻に対応する固定長パケットを
廃棄することを特徴とする請求項７に記載のバッファ制
御方式。 - 【請求項１０】 上記格納手段に格納されている最も優
先度が低い固定長パケットのうち、出力予定時刻が現在
から最も遠い固定長パケットを廃棄することを特徴とす
る請求項７に記載のバッファ制御方式。 - 【請求項１１】 上記格納手段に格納されている最も優
先度が低い固定長パケットのうち、出力予定時刻が現在
に最も近い固定長パケットを廃棄することを特徴とする
請求項７に記載のバッファ制御方式。 - 【請求項１２】 上記格納手段の空き領域サイズが第２
の所定値に達するまで上記廃棄処理を繰り返して実行す
ることを特徴とする請求項８、９、１０、または１１に
記載のバッファ制御方式。 - 【請求項１３】 上記制御手段は、上記格納手段に最も
最近書き込まれた最も優先度が低い固定長パケットの出
力予定時刻を記録しておき、その出力予定時刻に対応づ
けられて格納されている最も優先度が低い固定長パケッ
トを廃棄することを特徴とする請求項７に記載のバッフ
ァ制御方式。 - 【請求項１４】 上記格納手段に格納されている最も優
先度が低い固定長パケットをすべて廃棄することを特徴
とする請求項７に記載のバッファ制御方式。 - 【請求項１５】 請求項１に記載の構成を有する複数の
バッファ部と、 それら複数のバッファ部から出力される固定長パケット
を多重する多重部と、 を備えたことを特徴とするバッファ制御方式。 - 【請求項１６】 複数の入力回線から入力される固定長
パケットを多重する多重部と、 該多重部から出力される固定長パケットを処理する請求
項１に記載の構成を有するバッファ部と、 を備えたことを特徴とするバッファ制御方式。 - 【請求項１７】 入力回線から入力される固定長パケッ
トを該固定長パケットの制御情報に基づいた出力方路に
出力するセレクタ部と、 上記各出力方路毎に設けられ、上記セレクタ部から出力
された固定長パケットを処理する請求項１に記載の構成
を有する複数のバッファ部と、 を備えたことを特徴とするバッファ制御方式。 - 【請求項１８】 転送データと該転送データに付加され
た制御情報とからなり優先度情報が設定された固定長パ
ケットを上記制御情報に基づいてルーティングするネッ
トワークにおけるバッファ制御方式において、 入力された固定長パケットを格納する格納手段と、 上記固定長パケットの制御情報に基づいて出力時刻を決
定し、その固定長パケットに対する出力時刻情報を生成
する出力時刻決定手段と、 上記固定長パケットに対して設定されている優先度を識
別し、その固定長パケットに対する優先度情報を生成す
る識別手段と、 上記格納手段に固定長パケットを書き込むときに、その
固定長パケットに対応する出力時刻情報および優先度情
報を格納する制御情報記憶手段と、 上記制御情報記憶手段の内容に基づいて、上記格納手段
からの固定長パケットの読出し処理を制御する制御手段
と、 を有することを特徴とするバッファ制御方式。 - 【請求項１９】 転送データと該転送データに付加され
た制御情報とからなり優先度情報が設定された固定長パ
ケットを上記制御情報に基づいてルーティングするネッ
トワークにおけるバッファ制御方式において、 入力された固定長パケットを格納する格納手段と、 上記固定長パケットの制御情報に基づいて出力時刻を決
定し、その固定長パケットに対する出力時刻情報を生成
する出力時刻決定手段と、 上記固定長パケットに対して設定されている優先度を識
別し、その固定長パケットに対する優先度情報を生成す
る識別手段と、 上記固定長パケットの制御情報に基づいて出力方路を決
定し、その固定長パケットに対する出力方路情報を生成
する出力方路決定手段と、 上記出力時刻情報、優先度情報および出力方路情報に基
づいて、上記格納手段への固定長パケットの書込み処理
および上記格納手段からの固定長パケットの読出し処理
を制御する制御手段と、 上記格納手段から読み出した固定長パケットを上記出力
方路情報が指定する方路に出力するセレクタと、 を有することを特徴とするバッファ制御方式。 - 【請求項２０】 上記制御手段は、上記格納手段の空き
領域サイズが第１の所定値以下になったときに、上記格
納手段に格納されている固定長パケットのうち最も優先
度の低い固定長パケットを廃棄することを特徴とする請
求項１９に記載のバッファ制御方式。 - 【請求項２１】 所定の出力方路に出力されるべき最も
優先度の低い固定長パケットを廃棄することにより、出
力方路ごとの優先制御を行うことを特徴とする請求項２
０に記載のバッファ制御方式。 - 【請求項２２】 最も優先度の低い固定長パケットの数
を出力方路毎にカウントし、その個数が最も多い出力方
路に出力すべき最も優先度の低い固定長パケットを廃棄
することを特徴とする請求項２０に記載のバッファ制御
方式。 - 【請求項２３】 上記格納手段に格納されている最も優
先度の低い固定長パケットをすべて廃棄することを特徴
とする請求項２０に記載のバッファ制御方式。 - 【請求項２４】 上記格納手段に格納されている最も優
先度の低い固定長パケットを出力方路ごとに順番に廃棄
することを特徴とする請求項２０に記載のバッファ制御
方式。 - 【請求項２５】 上記格納手段に格納されている最も優
先度の低い固定長パケット数を出力時刻毎および出力方
路毎にカウントし、その個数が最も多い時刻および方路
に対応する固定長パケットを廃棄することを特徴とする
請求項２０に記載のバッファ制御方式。 - 【請求項２６】 上記格納手段に格納されている最も優
先度の低い固定長パケット数を出力時刻毎および出力方
路毎にカウントし、その個数が最も少ない時刻および方
路に対応する固定長パケットを廃棄することを特徴とす
る請求項２０に記載のバッファ制御方式。 - 【請求項２７】 上記格納手段に格納され所定の出力方
路に出力されるべき最も優先度が低い固定長パケットの
うち、出力予定時刻が現在から最も遠い固定長パケット
を廃棄する処理を、上記格納手段の空き領域サイズが第
２の所定値に達するまで繰り返すことを特徴とする請求
項２０に記載のバッファ制御方式。 - 【請求項２８】 上記格納手段に格納され所定の出力方
路に出力されるべき最も優先度が低い固定長パケットの
うち、出力予定時刻が現在に最も近い固定長パケットを
廃棄する処理を、上記格納手段の空き領域サイズが第２
の所定値に達するまで繰り返すことを特徴とする請求項
２０に記載のバッファ制御方式。 - 【請求項２９】 転送データと該転送データに付加され
た制御情報とからなり優先度情報が設定された固定長パ
ケットを上記制御情報に基づいてルーティングするネッ
トワーク内のスイッチ部におけるバッファ制御方式にお
いて、 複数の入力回線から入力された固定長パケットを格納す
る格納手段と、 上記固定長パケットの制御情報に基づいて出力時刻を決
定し、その固定長パケットに対する出力時刻情報を生成
する出力時刻決定手段と、 上記固定長パケットに対して設定されている優先度を識
別し、その固定長パケットに対する優先度情報を生成す
る識別手段と、 上記固定長パケットの制御情報に基づいて出力方路を決
定し、その固定長パケットに対する出力方路情報を生成
する出力方路決定手段と、 上記出力時刻情報、優先度情報および出力方路情報に基
づいて、上記格納手段への固定長パケットの書込み処理
および上記格納手段からの固定長パケットの読出し処理
を制御する制御手段と、 上記格納手段から読み出した固定長パケットを上記出力
方路情報が指定する方路に出力するセレクタと、 を有することを特徴とするバッファ制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17925995A JPH0936912A (ja) | 1995-07-14 | 1995-07-14 | バッファ制御方式 |
| US08/651,594 US5892762A (en) | 1995-07-14 | 1996-05-22 | Buffer control system |
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