JP2922119B2 - 帯域規制装置及びパケット通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パケット通信システム
において通信帯域を規制する帯域規制装置、及び、帯域
規制装置を搭載したネットワーク内のパケット通信装置
に関し、特に、ＡＴＭ（Asynchronous Transfer Mode：
非同期転送モード）通信システム用の装置に適用して好
適なものである。

【０００２】

【従来の技術】一般に、ＡＴＭ通信システムにおいて
は、１つの情報を幾つかの固定長ブロックに分割したセ
ル（ＡＴＭ通信では固定長パケットをセルと呼んでい
る）を交換・転送することによって通信を行なってい
る。セルは、図２に示すように、転送情報そのものを格
納する領域（一般に、情報フィールドと呼ばれる）ＩＮ
Ｆと、セルを転送するための制御に関する情報が格納さ
れる領域（一般に、ヘッダと呼ばれる）ＨＥＡの２つの
領域から構成されている。

【０００３】ＡＴＭ通信方式に基づいた通信を行なう場
合にはセル単位の多重を行なう。伝送路上に多重された
セルの宛先を識別するために、ヘッダＨＥＡ内の情報が
用いられる。

【０００４】セルの多重は、タイムスロットのように周
期的に行なう必要はなく、ある宛先に対する転送情報の
有無により非同期に送出すれば良い。転送する情報が何
もない場合には、情報フィールドＩＮＦ内に情報がない
空きセルを送出する。セルが空きセルか否かは、ヘッダ
ＨＥＡ内の情報により示し、これにより識別できる。従
って、伝送路上では、送る情報が存在しないときも含め
て、固定長のセルが連続して流れることになる。伝送路
上では、セルのヘッダＨＥＡの情報を見ることにより、
そのセルが空きセルか否か、また、どの宛先に対応する
論理チャネル番号ＶＰＩ／ＶＣＩあるいは回線識別情報
Ｎｃを含むセルであるかを識別することができる。

【０００５】以上のように、通信ネットワーク内では、
経済性の観点から複数の異なる宛先に対する情報を、物
理的には１本の伝送路上に多重して転送する場合が多
い。

【０００６】従って、物理的には１本の伝送路上で、様
々な通信速度のトラヒックや、転送情報量が時間的に変
動するトラヒックを扱うため、セル流の送信装置と受信
装置の間でセル送出頻度に関する帯域規制制限を予め定
めておき、送信側のセル送出特性をこの制限に適合させ
るための制御機能が必要となる。一般に、この機能は、
帯域規制機能（あるいはシェイパー機能）と呼ばれてお
り、この帯域制限機能の実現装置が帯域規制装置と呼ば
れている。

【０００７】この帯域規制機能は、受信装置に過度のト
ラヒックが加わることにより発生する通信品質の劣化を
防止する効果を有している。

【０００８】また、特に通信ネットワークの出口におい
ては、伝送路上で多重されているセル流を回線別に振り
分け、さらに回線別に振り分けられたセル流を回線フレ
ームと呼ばれる伝送形式に変換する機能が必要である。
一般に、この機能は回線振り分け機能と呼ばれ、帯域規
制機能の後段に配備される。以降、回線振り分け機能を
実現する装置を回線振り分け装置と呼ぶことにする。そ
のため、通信ネットワークの出口に設けられる帯域規制
装置は、後段に配備される回線振り分け装置に適合した
装置であることが求められる。

【０００９】ここで、通信ネットワークにおける帯域規
制機能及び回線振り分け機能の実現構成は、図３に示す
ように配備される。すなわち、送信側端末３０から受信
側端末３１へは、送信側端末３０を収容しているＡＴＭ
通信装置（例えばＡＴＭ交換機）３２や、受信側端末３
１を収容しているＡＴＭ通信装置（例えばＡＴＭ交換
機）３３や、これらのＡＴＭ通信装置３２及び３３間の
転送に介在するＡＴＭ通信装置（例えばＡＴＭ交換機や
クロスコネクト装置）３４等を含む通信ネットワーク３
５によって、情報が転送される。受信側端末３１を収容
しているＡＴＭ通信装置３３には、帯域規制装置Ｓ及び
回線振り分け装置Ｄが配備され、他のＡＴＭ通信装置３
２、３４には帯域規制装置Ｓが配備されている。

【００１０】図４は、従来考えられている帯域規制装置
の機能ブロック図である。

【００１１】図４に示す帯域規制装置４００において、
信号線４５０を通ってくる入力セル４９０はセル判別部
４０１に取り込まれ、そのヘッダを参照することによっ
て空きセルか否かを判別され、そのセルが空きセルでな
い場合には、そのセルが信号線４５１を介してヘッダ抽
出部４０２に与えられ、ヘッダ抽出部４０２によって、
ヘッダが抽出され、さらにヘッダから論理チャネル番号
ＶＰＩ／ＶＣＩが取り出されて信号線４５２を通してセ
ル書き込み部４０３に与えられる。セル書き込み部４０
３によって、与えられた論理チャネル番号ＶＰＩ／ＶＣ
Ｉに対応するセルバッファ群４１０のいずれかのＦＩＦ
Ｏ（First In First Out）メモリ４１１〜４１ｎが選択
され、そのＦＩＦＯメモリへいずれかの信号線４６１〜
４６ｎを通してセル書き込み通知が与えられ、入力セル
４９０がそのＦＩＦＯメモリに書き込まれる。

【００１２】一方、読み出し同期テーブル４０４には、
セルバッファ群４１０内のＦＩＦＯメモリ４１１〜４１
ｎからセルを読み出す周期情報が設定されており、信号
線４５３を通してセル読出し部４０５に読み出す周期情
報が与えられる。なお、予め設定されているセルを読み
出す周期は、論理チャネル番号ＶＰＩ／ＶＣＩで規定さ
れる各コネクションについて出力セル流の受け側が要求
しているセル送出特性を満足するように決められてお
り、言い換えると、各コネクションについて出力セルを
読み出すスケジュール情報になっている。セル読み出し
部４０５によって、読み出す周期情報に従って、セルを
読み出すＦＩＦＯメモリが選択され、いずれかの信号線
４７１〜４７ｎを通してＦＩＦＯメモリ４１１〜４１ｎ
のいずれかに読み出し通知が与えられ、セルが読み出さ
れて出力セル４９１となる。

【００１３】

【発明が解決しようとする課題】しかしながら、図４に
示すセルバッファ群４１０からの読み出しスケジュール
に従って出力セルを決定する図４に示す従来のスケジュ
ーラ型の帯域規制装置においては、同時に帯域規制がで
きる対象コネクション数が増加（例えば２²⁴）するに伴
い、以下のような課題を有するものであった。

【００１４】セルバッファ（ＦＩＦＯメモリ）をコネク
ション（論理チャネル）毎に設けているので、所要バッ
ファ量が膨大なものとなる。また、対象コネクション数
の増加に伴い各コネクションの読み出し周期は長くなら
ざるを得なく、そのため回線帯域に無駄が生じてしま
う。さらに、入力セルの速度が一定である状況で、対象
コネクション数の増加に合わせてセルバッファを増加さ
せると、読み出し時にセルが格納されていないセルバッ
ファが多くなり、空きセルの送出が多くなって網リソー
スの有効使用率が低下してしまう。

【００１５】また、従来の帯域制限装置においては、対
象コネクション数が変わらない場合であっても課題を有
するものであった。

【００１６】ＡＴＭ通信網では、複数コネクション間で
網リソースの共用が行なわれる一方で、多様な通信メデ
ィア及びそのサービスを扱うために、個々のコネクショ
ンの情報転送品質（損失品質及び転送遅延）を保証する
ことが必要である。特に、転送遅延に関しては、高優先
コネクション、低優先コネクションが混在していること
から、低優先コネクション用セルより高優先コネクショ
ン用セルを優先させて転送する（すなわち、コネクショ
ン毎の遅延優先制御を行なう）ことが求められている。

【００１７】上記構成の従来装置で遅延優先を行なう方
法としては、セル送出におけるセルバッファからの読み
出しの際に、高優先コネクションに対する読み出し頻度
を多くすることが考えられる。

【００１８】しかしながら、この方法は、そのコネクシ
ョンに対して規定された通信レートよりも大きくするこ
とになるが、そのコネクションについての情報が常に存
在するとは限らず、高頻度でセルバッファ（ＦＩＦＯメ
モリ）から出力させようとしてもセルが格納されていな
いことが多くなり、高優先コネクションについて空きセ
ルの送出が多くなって、網リソースの無駄が生じてしま
う。また、高優先コネクションに規定以上の帯域を割り
当てるために接続できるコネクション数を下げることに
なり、サービス提供面からも望ましくないという課題も
ある。

【００１９】また、上記構成の従来装置を用いた通信ネ
ットワークの出口における回線振り分けを行なう方法
は、回線振り分け装置内で、帯域規制が行なわれたセル
流を一時的に回線別セルバッファで蓄積し、回線別に連
続したセル流を読み出すことによって受信側端末に向か
う回線フレームを形成する方法が考えられる。

【００２０】しかしながら、従来の帯域規制装置と組み
合わせた回線振り分けでは、回線振り分け装置の所要バ
ッファ量が大きくなってしまうという問題があった。言
い換えると、帯域規制装置及び回線振り分け装置の両者
の合算バッファ量を小さくすることが求められている。

【００２１】以上、ＡＴＭ通信システムを例にして、従
来の帯域規制装置の課題を述べたが、多大な対象コネク
ション数に対して対応できない、対象コネクション数の
多少に拘らず網リソースや回線を有効利用できない、パ
ケットをバッファリングしておくパケットメモリの所要
バッファ量が多いという課題は、ＡＴＭ通信システムと
同様なパケット通信方法を採用している他の通信システ
ムにおいても同様に生じるものである。

【００２２】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明においては、送信側パケット通信装置
と受信側パケット通信装置の間で予め定められているパ
ケット送出頻度に関する帯域規制制限に送出側パケット
通信装置からのパケット送出特性を適合させるべく送出
側パケット通信装置に設けられたものであって、入力パ
ケットをパケットメモリに格納すると共にこのパケット
メモリからパケットを読み出し、このパケットメモリに
蓄積されている時間を調節することで、送出側パケット
通信装置からのパケット送出特性を帯域規制制限に適合
させる帯域規制装置を、以下の各手段を有するように構
成した。

【００２３】すなわち、(1) 論理チャネル毎に帯域規制
制限についての帯域管理パラメータを保持しているパラ
メータメモリと、(2) 入力パケットの論理チャネルに応
じた帯域管理パラメータを取出して、この入力パケット
をパケットメモリから読出すパケット読み出し時刻を算
出するパケット読み出し時刻算出手段と、(3) 入力パケ
ットを、算出されたパケット読み出し時刻に関連付け、
しかも、そのパケット読み出し時刻に係る１又は複数の
パケットが既にパケットメモリに格納されている場合に
は、それら既格納のパケットと同一のパケット読み出し
時刻に係るパケットであることを明確にし、かつ、同一
のパケット読み出し時刻に係るパケット間での格納順序
を明確にしてパケットメモリに格納させるパケット書き
込み制御手段と、(4) 現在時刻を更新する時計手段と、
(5) 現在時刻をパケット読み出し時刻とする１又は複数
のパケットがパケットメモリに存在する場合には、それ
らのパケットを出力待ちのパケットにすると共に、既に
１又は複数の出力待ちのパケットが存在する場合にはそ
れらの出力待ちのパケットに連結し、その後、又は、現
在時刻をパケット読み出し時刻とするパケットが１個も
存在しない場合には直ちに、出力待ちのパケットの存在
を確認し、出力待ちのパケットが存在すれば、パケット
メモリから１個の出力待ちのパケットを読み出すパケッ
ト読み出し制御手段とを有するように構成した。

【００２４】また、第２の本発明においては、帯域規制
装置を有する通信ネットワーク内のパケット通信装置に
おいて、その帯域規制装置として、第１の本発明による
ものを適用したことを特徴とする。

【００２５】

【作用】入力パケットが格納されると共に、その後格納
パケットが読み出され、この格納から読み出しまでの蓄
積時間が適宜調節させることで送出側パケット通信装置
からのパケット送出特性を帯域規制制限に適合させるよ
うにするパケットメモリが、従来では、論理チャネル番
号で識別されるコネクション毎にパケットを格納するも
のであった。本願発明者は、このために従来装置では、
多大な対象コネクション数に対して対応できない、対象
コネクション数の多少に拘らず網リソースや回線を有効
利用できない、帯域規制処理のためにパケットをバッフ
ァリングしておくパケットメモリの所要バッファ量を多
大となる等の各種の課題が生じているという認識に至っ
た。

【００２６】そこで、第１の本発明による帯域規制装
置、及び、帯域規制装置を有する第２の本発明によるパ
ケット通信装置においては、パケットメモリを、コネク
ション毎にパケットを格納する構成ではなく、パケット
読み出し時刻に関連付けて入力パケットを格納させる構
成とし、これに応じて、その書き込み及び読み出しの制
御構成等を構築した。

【００２７】このようにすると、対象コネクション数が
多大であってもパケット容量を大きくする必要がなく、
また、読み出しもコネクション単位の制御ではないた
め、読み出そうとした際にパケットが存在しない無駄な
機会が減って網リソースや回線を有効利用できるように
なる。

【００２８】

【実施例】

（Ａ）エレメント及びポインタの概念 後述する第１実施例及び第２実施例の帯域規制装置は共
に、エレメントという取扱い単位の概念を導入してお
り、また、このエレメントを連結したエレメント列を特
定する情報であるポインタという概念を導入している。
そこで、第１実施例及び第２実施例を説明する前に、エ
レメント及びポインタの概念について説明しておく。

【００２９】エレメント５００は、メモリ上に格納され
る単位であって図５に示す概念構成を有する。すなわ
ち、エレメント５００は、あるアドレスＰａを有するメ
モリ上のエリアに格納される単位であり、当該エレメン
トの前にどのエレメント（チェインエレメント）が連結
しているかを示すチェインエレメント情報Ｐｃと、ある
セルの全ての情報を書き込むセル情報部ＣＥＬＬとで構
成されている。なお、エレメントのチェインエレメント
情報が当該エレメントの「次に」どのエレメント（チェ
インエレメント）が連結しているかを示すものであって
も良い。第１実施例及び第２実施例は、前者の構成のエ
レメントを取扱っている。

【００３０】エレメントは、アドレスＰａを他のエレメ
ントのチェインエレメント情報Ｐｃに格納することにに
よってエレメント列を構成することができる。例えば、
図６に示すように、アドレス５を有する先頭エレメント
のチェインエレメント情報Ｐｃに３０を挿入し、アドレ
ス３０を有するエレメントのチェインエレメント情報Ｐ
ｃに１３を挿入し、アドレス１３を有するエレメントの
チェインエレメント情報Ｐｃに３２を挿入し、アドレス
３２を有する最終エレメントのチェインエレメント情報
Ｐｃに任意の値（不定）を挿入することにより、アドレ
ス５、３０、１３、３２を有する４個のエレメントを連
結する。

【００３１】このエレメント列Ｘは、例えば全てのエレ
メントのアドレスを用いて、エレメント列Ｘ（５、３
０、１３、３２）と表現することもできる。また、エレ
メント列を、先頭エレメント及び最終エレメントのアド
レスを組にして表現することもできる。第１実施例及び
第２実施例においては、後者のエレメント列の表現を多
用している。このように、エレメント列を先頭エレメン
ト及び最終エレメントのアドレスの組にして表現する場
合において、先頭エレメント及び最終エレメントのアド
レスをそれぞれポインタと考え、エレメント列を表現す
ることをエレメント列のポインタ表現ということにす
る。従って、エレメント列Ｘ（５、３０、１３、３２）
をポインタ表現する場合は、「先頭エレメントが５、最
終エレメントが３２であるエレメント列」となる。

【００３２】なお、エレメントが１個のエレメント列も
存在し、この場合、先頭エレメント及び最終エレメント
のポインタは同じ値である。言い換えると、先頭エレメ
ント及び最終エレメントのポインタが一致しているか否
かによって、エレメント列の要素が１個であるか否かを
判別できる。

【００３３】また、エレメント列の連結は、エレメント
列のポインタの更新等によって、容易に行なうことがで
きる。

【００３４】エレメント列Ａ（１０、３、９、８）とエ
レメント列Ｂ（６、１、７）とを連結する場合を、一例
として説明する。図７に示すように、ポインタ表現で
は、連結されるエレメント列Ａの先頭エレメントのアド
レス１０を、連結後のエレメント列Ａ＋Ｂの先頭エレメ
ントのポインタとすると共に、連結するエレメント列Ｂ
の最終エレメントのアドレス７を、連結後のエレメント
列Ａ＋Ｂの最終エレメントのポインタとすれば良い。ま
た、不定値であった連結されるエレメント列Ａの最終エ
レメントのチェインエレメント情報Ｐｃに、連結するエ
レメント列Ｂの先頭エレメントのポインタ（すなわち先
頭エレメントのアドレス）６を上書きすれば良い。

【００３５】（Ｂ）第１実施例 以下、本発明による帯域規制装置をＡＴＭ通信システム
に適用した第１実施例を図面を参照しながら詳述する。

【００３６】この第１実施例の帯域規制装置は、受信側
端末を収容していないＡＴＭ通信装置に適用して好適な
ものである。なお、受信側端末を収容しているＡＴＭ通
信装置であっても、帯域規制装置と回線振り分け装置と
が切り離されている場合には、この第１実施例の帯域規
制装置を適用できる。

【００３７】（Ｂ−１）第１実施例の構成 まず、第１実施例の帯域規制装置１００の構成を、図１
を参照しながら説明する。

【００３８】図１において、帯域規制装置１００は、セ
ル判別部１０１、ヘッダ抽出部１０２、セル読み出し時
刻算出部１０３、パラメータテーブル１０４、エレメン
トメモリ１０５、リード／ライト制御部１０６、未使用
ポインタ制御部１０７、内部時計１０８、出力待ちポイ
ンタ制御部１０９、クラスＡポインタメモリ１１０、ク
ラスＡポインタメモリ制御部１１１、クラスＢポインタ
メモリ１１２及びクラスＢポインタメモリ制御部１１３
から構成されている。

【００３９】セル判別部１０１は、入力セル１２０が空
きセルか否かを判別し、その判別結果に応じた通知等を
リード／ライト制御部１０６及びヘッダ抽出部１０２へ
与えるものである。

【００４０】ヘッダ抽出部１０２は、セル判別部１０１
からのセル判別結果の通知に応じて入力セル１２０のヘ
ッダを抽出し、そのヘッダから宛て先情報である論理チ
ャネル番号ＶＰＩ／ＶＣＩを取り出すものである。この
論理チャネル番号ＶＰＩ／ＶＣＩは、セル読み出し時刻
算出部１０３に与えられる。

【００４１】セル読み出し時刻算出部１０３は、エレメ
ントメモリ１０５におけるアサインドエレメント用プー
ル９２０（図９参照）から、今回の入力セル１２０の情
報をセル情報部ＣＥＬＬに挿入しているエレメント（従
ってセル）を読み出す時刻を、パラメータテーブル１０
４に格納されている帯域管理パラメータ（必要ならば現
在時刻も用いる）を用いて算出するものである。

【００４２】パラメータテーブル１０４は、論理チャネ
ル番号ＶＰＩ／ＶＣＩ毎に、帯域管理パラメータ及び遅
延優先クラスパラメータを保持しているものであり、上
述のように、このうちの帯域管理パラメータはセル読み
出し時刻算出部１０３によって利用される。

【００４３】エレメントメモリ１０５は、エレメント
（従って入力されたセル情報）を保持するものである。
エレメントメモリ１０５は、例えば、図８に示すよう
に、物理的には、チェインエレメント情報Ｐｃ及びセル
情報部ＣＥＬＬの組（エレメント）を格納できるそれぞ
れにアドレスが定まっている多数のエリアに分かれてい
るものである。各エレメントは、後述する未使用エレメ
ント、出力待ちエレメント、アサインドエレメントのい
ずれにもなり得るものであり、アドレス自体（メモリエ
リア自体の位置）が未使用エレメント、出力待ちエレメ
ント、アサインドエレメントの種類を、定めるものでは
ない。

【００４４】図９は、エレメントメモリ１０５における
論理的構成を示す概念図である。エレメントメモリ１０
５における各エレメントは、所定の観点から連結された
複数のエレメント列のいずれかに属している。エレメン
トメモリ１０５は、論理的に、フリーエレメント用プー
ル９１０、出力待ちエレメント用プール９３０、及びア
サインドエレメント用プール９２０で構成されている。
アサインドエレメント用プール９２０は、遅延優先度
（ここでは２段階とする）毎に論理的に分割された面構
成となっている。すなわち、遅延優先クラスＡについて
のプール９２１と、遅延優先クラスＢについてのプール
９２２とでなっている。ここで、遅延優先クラスＡが、
遅延優先クラスＢより遅延優先度が高いとする。

【００４５】フリーエレメント用プール９１０は、全て
の未使用エレメントを連結して保持しているものであ
る。未使用エレメントとは、エレメント内のセル情報部
ＣＥＬＬにセルが書き込まれていないエレメントであ
る。なお、エレメントメモリ１０５内におけるエレメン
トは、図５及び図８について説明した通りの構成を有
し、未使用エレメントか否かを表す情報は含まれていな
い。エレメントメモリ１０５における未使用エレメント
列については、後述する未使用ポインタ制御部１０７に
よって管理される。

【００４６】出力待ちエレメント用プール９３０は、全
ての出力待ちエレメントを連結して保持しているもので
ある。出力待ちエレメントとは、エレメント内のセル情
報部ＣＥＬＬにセル情報が書き込まれていて、アサイン
ドエレメント用プール９２０から既に読み出されたセル
送出待ちのエレメントである。出力待ちエレメントか否
かを表す情報も、上述したようにエレメント自体には存
在しない。エレメントメモリ１０５における出力待ちエ
レメント列については、後述する出力待ちポインタ制御
部１０９によって管理される。

【００４７】アサインドエレメント用プール９２０は、
各クラスについて、エレメントを読み出すセル読み出し
時刻毎に、セル情報がセル情報部ＣＥＬＬに書き込まれ
たエレメントを保持しており、それらのエレメントは、
各クラスについてセル読み出し時刻毎に連結されてい
る。アサインドエレメント用プール９２０に保持されて
いるエレメントを、アサインドエレメントと呼ぶことに
する。どのクラスのどのセル読み出し時刻に関するアサ
インドエレメントかという情報も、上述したようにエレ
メント自体には存在しない。エレメントメモリ１０５に
おける各セル読み出し時刻のアサインドエレメント列に
ついては、後述するクラスＡポインタメモリ１１０及び
クラスＢポインタメモリ１１２によって管理されてい
る。

【００４８】リード／ライト制御部１０６は、このよう
なエレメントメモリ１０５に対するエレメントの書込み
／読み出しを制御するものである。

【００４９】未使用ポインタ制御部１０７は、未使用エ
レメント列（フリーエレメント用プール９１０）の先頭
エレメントを規定するポインタＰｆｆ、最終エレメント
を規定するポインタＰｔｆ、及び、エレメントメモリ１
０５内に未使用エレメントが存在するか否かを表す未使
用エレメントフラグＦｆを管理するものである。未使用
エレメントフラグＦｆは、例えば、０で未使用エレメン
ト無しを表し、１で未使用エレメント有りを表す。これ
ら情報は、主として、入力セル１２０に係る情報を、エ
レメントメモリ１０５に格納する際に用いられる。

【００５０】内部時計１０８は、内部時刻を発生して、
セル読み出し時刻算出部１０３、クラスＡポインタメモ
リ制御部１１１やクラスＢポインタメモリ制御部１１３
等の各ブロックに通知するものである。なお、時計周期
をＴｍａｘとする。内部時計１０８からの出力時刻（現
在時刻）が変更される毎に、後述するアサインドエレメ
ントの送出動作や、それに続く出力待ちエレメントの送
出動作（これら動作がセル送出動作となる）が実行され
る。

【００５１】出力待ちポインタ制御部１０９は、出力待
ちエレメント列（出力待ちエレメント用プール９３０）
の先頭エレメントを規定するポインタＰｆｗ、最終エレ
メントを規定するポインタＰｔｗ、及び、出力待ちエレ
メントが存在するか否かを表す出力待ちフラグＦｗを管
理するものである。出力待ちエレメントフラグＦｗは、
例えば、０で出力待ちエレメント無しを表し、１で出力
待ちエレメント有りを表す。これら情報は、主として、
エレメントメモリ１０５から出力セル１２１を送出させ
る際に用いられる。

【００５２】クラスＡポインタメモリ１１０は、遅延優
先クラスＡのアサインドエレメントのセル読み出し時刻
毎のエレメント列（アサインドエレメント用クラスＡプ
ール９２１の各エレメント列）について、その先頭エレ
メントを規定するポインタＰｆａ、最終エレメントを規
定するポインタＰｔａ、並びに、これらポインタＰｆａ
及びＰｔａが共に有効であるか否かを表すフラグＦａも
保持するものである。クラスＡポインタメモリ１１０
は、セル読み出し時刻をアドレスとして、アクセス可能
となされている。このメモリ１１０の格納情報は、後述
するアサインドエレメントの送出動作や、それに続く出
力待ちエレメントの送出動作で利用される。

【００５３】クラスＡポインタメモリ制御部１１１は、
クラスＡポインタメモリ１１０に対するポインタＰｆ
ａ、Ｐｔａ、及びフラグＦａの書き込み／読み出しを制
御するものである。

【００５４】クラスＢポインタメモリ１１２は、遅延優
先クラスＢのアサインドエレメントのセル読み出し時刻
毎のエレメント列（アサインドエレメント用クラスＢプ
ール９２２の各エレメント列）について、その先頭エレ
メントポインタＰｆｂ、最終エレメントポインタＰｔ
ｂ、並びに、これらポインタＰｆｂ及びＰｔｂが共に有
効であるか否かを表すフラグＦｂも保持するものであ
る。クラスＢポインタメモリ１１２も、セル読み出し時
刻をアドレスとして、アクセス可能となされている。こ
のメモリ１１２の格納情報も、後述するアサインドエレ
メントの送出動作やそれに続く出力待ちエレメントの送
出動作で利用される。

【００５５】クラスＢポインタメモリ制御部１１３は、
クラスＢポインタメモリ１１２に対するポインタＰｆ
ｂ、Ｐｔｂ、及びフラグＦｂの書き込み／読み出しを制
御するものである。

【００５６】（Ｂ−２）第１実施例のセル取り込み動作 帯域規制装置１００においては、入力セル１２０の取り
込み動作と、出力セル１２１の送出動作（アサインドエ
レメントの送出動作及び出力待ちエレメントの送出動
作）とが並行して行なわれるが、まず、入力セル１２０
の取り込み動作について説明する。

【００５７】入力セル１２０が信号線１５０から帯域規
制装置１００に取り込まれ、この帯域規制装置１００内
においては、取り込まれた入力セル１２０がセル判別部
１０１に渡される。これにより、セル判別部１０１か
ら、信号線１５２を通して、リード／ライト制御部１０
６へセル書き込みが通知されると共に、セル判別部１０
１によって、入力セル１２０が空きセルか否かが判別さ
れる。

【００５８】セル書き込み通知を受けたリード／ライト
制御部１０６は、まず、信号線１５３を通して、未使用
ポインタ制御部１０７で管理している未使用エレメント
フラグＦｆを参照する。その結果、未使用エレメントフ
ラグＦｆが未使用エレメントが不存在であることを表す
０の場合は、以降の処理は行なわず、入力セル待ち状態
となる。但し、後述するセル送出動作は無関係に動作す
る。なお、エレメントメモリ１０５の容量を適宜選定す
ることにより、未使用エレメントが不存在であることを
ほとんどなくすことができる。

【００５９】一方、未使用エレメントフラグＦｆが未使
用エレメントが存在することを表す１の場合は、リード
／ライト制御部１０６は、信号線１５３を通して、未使
用ポインタ制御部１０７から、未使用エレメント列の先
頭エレメントポインタＰｆｆを読み出し、信号線１５４
を通して、エレメントメモリ１０５のこのポインタＰｆ
ｆをアドレスとする未使用エレメントのセル情報部ＣＥ
ＬＬに入力セル１２０を書き込む。

【００６０】セル判別部１０１は、上述したように、リ
ード／ライト制御部１０６へセル書き込みを通知すると
同時に、入力セル１２０が空きセルか否かを判別する。

【００６１】ここで、入力セル１２０が空きセルでない
場合は、信号線１５５を通してヘッダ抽出部１０２へ入
力セル１２０を渡すと同時に、信号線１５２を通じて、
リード／ライト制御部１０６に未使用ポインタの更新を
通知する。未使用ポインタの更新通知を受けたリード／
ライト制御部１０６は、未使用エレメント列の先頭エレ
メントを示すポインタＰｆｆの更新を以下のようにして
行なう。

【００６２】まず、リード／ライト制御部１０６は、信
号線１５３を通して、未使用ポインタ制御部１０７で管
理している未使用エレメントフラグＦｆを参照する。そ
の結果、未使用エレメントフラグＦｆが未使用エレメン
トが不存在であることを表す、０の場合は、以降の処理
は行なわず、入力セル待ち状態となる。但し、後述する
セル送出動作は無関係に動作する。

【００６３】未使用エレメントフラグＦｆが存在を表す
１の場合は、まず、リード／ライト制御部１０６は、信
号線１５３を通して、未使用ポインタ制御部１０７が管
理している未使用エレメント列の先頭エレメントポイン
タＰｆｆと最終エレメントポインタＰｔｆとを参照す
る。そして、一致している場合には未使用フラグＦｆを
０とし、一致していない場合にはフラグＦｆを１に維持
させる。両ポインタＰｆｆ及びＰｔｆが一致しているこ
とは、未使用エレメントが１個であることを意味してい
るので、今回の書き込み動作によって未使用エレメント
が０個となるので、未使用フラグＦｆを未使用エレメン
トが不存在であることを表す０に変更させる。

【００６４】次に、リード／ライト制御部１０６は、信
号線１５４を通して、先程セル情報を書き込んだ未使用
エレメント（更新前ポインタＰｆｆが規定するエレメン
ト）のチェインエレメント情報Ｐｃを読み出した後、信
号線１５３を通して未使用エレメント列の先頭エレメン
トポインタＰｆｆとして、そのチェインエレメント情報
Ｐｃを未使用ポインタ制御部１０７へ渡してポインタＰ
ｆｆを更新させる。

【００６５】一方、セル判別部１０１は、入力セル１２
０が空きセルであると判別すると、ヘッダ抽出部１０２
等による以降の処理を実行させずに、入力セル待ち状態
とする。但し、セル送出動作については入力セル１２０
が空きセルか否かには無関係に動作する。また、セル判
別部１０１には、信号線１５２を通じて、リード／ライ
ト制御部１０６から未使用エレメントが不存在の場合に
そのことが通知されるようになされており、セル判別部
１０１は、この場合にも、ヘッダ抽出部１０２等による
以降の処理を実行させずに、入力セル待ち状態とする。

【００６６】以上のようにして、未使用エレメントがエ
レメントメモリ１０５に存在していて入力セル１２０が
そのセル情報部ＣＥＬＬに格納されると共に、入力セル
が空きセル以外であって、未使用エレメント列の先頭エ
レメントについてのポインタＰｆｆが更新されたときに
は、ヘッダ抽出部１０２は、セル判別部１０１から渡さ
れた入力セル１２０からそのヘッダを抽出し、そのヘッ
ダから論理チャネル番号ＶＰＩ／ＶＣＩを抽出する。そ
して、ヘッダ抽出部１０２は、信号線１５６を通して、
セル読み出し時刻算出部１０３に論理チャネル番号ＶＰ
Ｉ／ＶＣＩを渡すと共に、セル読み出し時刻の算出を通
知する。

【００６７】この通知により、セル読み出し時刻算出部
１０３では、今回の入力セル１２０に係るアサインドエ
レメントについての読み出し時刻Ｔｄを算出する。な
お、後述したように、エレメントメモリ１０５のアサイ
ンドエレメント用プール９２０（図９参照）からの読み
出しは、同一遅延優先クラスの同一の読み出し時刻に係
るエレメント列毎になされる。読み出し時刻Ｔｄの算出
は、ヘッダ抽出部１０２から渡された論理チャネル番号
ＶＰＩ／ＶＣＩによって、この論理チャネル番号ＶＰＩ
／ＶＣＩ毎に設定している帯域管理パラメータを信号線
１５７を通してパラメータテーブル１０４から読み出し
て行なう。

【００６８】この読み出し時刻Ｔｄの算出方法は、各コ
ネクションについて定まっている帯域の規制内容を満足
するものであればいずれの方法でも良い。

【００６９】以下では、一例として、リーキーバケット
（Leaky Bucket）モデルを適用した読み出し時刻Ｔｄの
算出方法を説明する。

【００７０】なお、リーキーバケットモデルとは、図１
０（Ａ）に示すように、洩れ穴を有する所定容量（バケ
ット容量ＬＢｃ）のバケットを考え、有効セルの到着毎
に所定量（カウンタ増加幅Ｃｉ）の流体を流入すると共
に、１セル毎に所定量（リークレートＬＲ）の流体が洩
れ出るとしたモデルである。そして、現時刻の有効セル
によって増加させたバケット内流体量（ＬＢカウンタ値
Ｃｌｂ）がなくなるに要する時間だけ、現時刻から経過
した時刻を、現時刻で入れた流体がバケットから出てい
く時刻（読み出し時刻）であるとして求める。

【００７１】セル読み出し時刻算出部１０３が、このよ
うなリーキーバケットモデルによる読み出し時刻Ｔｄの
算出方法を適用している場合におけるパラメータテーブ
ル１０４の構成を図１０（Ｂ）に示す。

【００７２】図１０（Ｂ）において、論理チャネル番号
ＶＰＩ／ＶＣＩをアドレスとする各エリアには、論理チ
ャネル番号ＶＰＩ／ＶＣＩで識別されるそのコネクショ
ンについてのバケット容量ＬＢｃと、リークレートＬＲ
と、カウンタ増加幅Ｃｉと、ＬＢカウンタ値Ｃｌｂと、
遅延優先クラスＡ／Ｂとが格納されている。遅延優先ク
ラスＡ／Ｂを除き、セル読み出し時刻Ｔｄの算出に用い
られる。この意味では、バケット容量ＬＢｃ、リークレ
ートＬＲ、カウンタ増加幅Ｃｉ、及び、ＬＢカウンタ値
Ｃｌｂが帯域管理パラメータを構成しているが、帯域規
制制限から直接的に定まるパラメータは、リークレート
ＬＲ及びカウンタ増加幅Ｃｉである。

【００７３】ここでは、バケットに収容されている量を
ＬＢカウンタ値Ｃｌｂで表し、有効セルの到着毎に増加
させる所定量をカウンタ増加幅Ｃｉで表し、１セル時間
毎に洩れる所定量をリークレートＬＲで表し、バケット
の収容可能な最大容量をバケット容量ＬＢｃで表してい
る。

【００７４】ＬＢカウンタ値Ｃｌｂを以下のように更新
させる。初期状態において、ＬＢカウンタ値Ｃｌｂを０
にしておき、そのコネクションについての有効セルの到
着毎にカウンタ増加幅Ｃｉずつカウントアップさせ、ま
た、有効セルの到着如何に拘らず、１セル時間毎にリー
クレートＬＲずつカウントダウンさせる。なお、ＬＢカ
ウンタ値Ｃｌｂが、カウントアップ時においてバケット
容量ＬＢｃを越えようとする場合には、ＬＢカウンタ値
Ｃｌｂをバケット容量ＬＢｃとし、また、カウントダウ
ン時において０より小さくなろうとする場合には、ＬＢ
カウンタ値Ｃｌｂを０とする。

【００７５】そして、(1) 式に示すように、今回の入力
セル１２０の到着によって、カウントアップされたＬＢ
カウント値ＣｌｂをリークレートＬＢで割った値を、整
数化（例えば切り上げ）して現時刻Ｔｃからの経過時間
Ｄとし、現時刻Ｔｃに経過時間Ｄを足すことにより、セ
ル読み出し時刻Ｔｄを算出する。ここで、内部時計１０
８の周期がＴｍａｘであるので、足した後の値がＴｍａ
ｘを越えている場合には、足した後の値からＴｍａｘを
引いた値をセル読み出し時刻Ｔｄとする。

【００７６】 Ｔｄ＝Ｔｃ＋Ｄ ＝Ｔｃ＋ＩＮＴ（Ｃｌｂ／ＬＢ） …(1) （但し、ＩＮＴ（ｘ）はｘの整数化を表す） なお、パラメータテーブル１０４は、多くのコネクショ
ンについてのパラメータを格納しているので、１セル時
間毎に、各コネクションについてリークレート分だけＬ
Ｂカウンタ値Ｃｌｂを更新させることは実際的ではな
く、前回求めたセル読み出し時刻をもパラメータテーブ
ル１０４に格納しておき、今回の入力セルの到着時に、
その間のセル時間数分だけ纏めてリークレートを減じる
ようにすることが実際的である。

【００７７】セル読み出し時刻算出部１０３は、セル読
み出し時刻Ｔｄの算出が終わると、パラメータテーブル
１０４から取出した、現在対象としているコネクション
についての遅延優先クラスＡ又はＢに係るクラスＡポイ
ンタメモリ制御部１１１又はクラスＢポインタメモリ制
御部１１３に対して、信号線１５８を通じて、セル読み
出し時刻Ｔｄを与える。

【００７８】クラスＡポインタメモリ制御部１１１及び
クラスＢポインタメモリ制御部１１３の動作は、同様で
あるので、以下では、パラメータテーブル１０４から読
み出した遅延クラスがクラスＡを示しているとして説明
を行なう。

【００７９】クラスＡポインタメモリ制御部１１１は、
信号線１５９を通して、セル読み出し時刻Ｔｄをアドレ
スとし、クラスＡポインタメモリ１１０から、この時刻
Ｔｄに係るフラグＦａ及びアサインドエレメント列の最
終エレメントを規定するポインタＰｔａを読み出す。そ
して、クラスＡポインタメモリ制御部１１１は、フラグ
Ｆａが有効である場合には、ポインタＰｔａを信号線１
６０を通してリード／ライト制御部１０６へ渡し、フラ
グＦａが無効（一般にはその時刻Ｔｄについてのアサイ
ンドエレメントがないことを表す）である場合には、信
号線１６０を通してリード／ライト制御部１０６へ無効
であることを通知する。

【００８０】リード／ライト制御部１０６は、クラスＡ
ポインタメモリ制御部１１１から、時刻Ｔｄについての
最終エレメントポインタＰｔａが与えられたときには、
そのポインタＰｔａをアドレスとするアサインドエレメ
ントのチェインエレメント情報Ｐｃに、今回の入力セル
１２０の情報がセル情報部ＣＥＬＬに格納されたエレメ
ントを規定する更新後のポインタＰｆｆを信号線１５４
を通じて書き込むと共に（これによりアドレスＰｆｆの
エレメントが時刻Ｔｄのアサインドエレメント列に最終
エレメントとして連結される）、クラスＡポインタメモ
リ制御部１１１に、信号線１６０を通じて、そのポイン
タＰｆｆを返送する。クラスＡポインタメモリ制御部１
１１は、信号線１５９を通して、クラスＡポインタメモ
リ１１０のアドレスＴｄの最終エレメントポインタＰｔ
ａに、連結されたエレメント規定するポインタＰｆｆを
書き込み、読み出し時刻Ｔｄの最終エレメントを示すポ
インタＰｔａの更新を行なう。

【００８１】これに対して、リード／ライト制御部１０
６は、クラスＡポインタメモリ制御部１１１から、時刻
ＴｄについてのフラグＦａが無効である通知が与えられ
たときには、エレメントメモリ１０５をアクセスするこ
となく、クラスＡポインタメモリ制御部１１１に、信号
線１６０を通じて、今回の入力セル１２０の情報がセル
情報部ＣＥＬＬに格納されたエレメントを規定する更新
後のポインタＰｆｆを直ちに返送する。クラスＡポイン
タメモリ制御部１１１は、信号線１５９を通して、クラ
スＡポインタメモリ１１０のアドレスＴｄの先頭エレメ
ントポインタＰｆａ及び最終エレメントポインタＰｔａ
にそのポインタＰｆｆを書き込むと共に、フラグＦａに
有効を表す１を書き込む。このような処理は、読み出し
時刻Ｔｄについて１番目のアサインドエレメントが遅延
優先クラスＡについてのアサインドエレメント用プール
９２１に登録されたことを意味するものである。

【００８２】例えば、後述するように、遅延優先クラス
Ａについてのアサインドエレメント用プール９２１か
ら、読み出し時刻Ｔｄについてのアサインドエレメント
列が出力待ちエレメント用プール９３０に移行（連結）
されたときには、アサインドエレメント用プール９２１
には、読み出し時刻Ｔｄについてのアサインドエレメン
トがなくなり、その後の最初のアサインドエレメントが
プール９２１に登録される際に、上述した処理が行なわ
れる。

【００８３】以上が、入力セル１２０が入力されたとき
の一連のセル取り込み動作であり、後述するセル送出動
作とは別個独立して並行的に行なわれる。

【００８４】（Ｂ−３）第１実施例のセル送出動作 セル送出動作は、アサインドエレメントの送出動作及び
出力待ちエレメントの送出動作でなり、アサインドエレ
メントの送出動作が先に実行される。

【００８５】（Ｂ−３−１）アサインドエレメントの送
出動作 まず、アサインドエレメントの送出動作について説明す
る。この送出動作は、内部時計１０８によって計時され
た現在時刻Ｔｃ（０〜Ｔｍａｘのいずれか）が更新され
る毎に改めて起動される。

【００８６】内部時計１０８による現在時刻Ｔｃは、信
号線１６１を通して、最初に、遅延優先クラスが高い方
のクラスＡポインタメモリ制御部１１１に通知される。

【００８７】クラスＡポインタメモリ制御部１１１は、
信号線１５９を通して、クラスＡポインタメモリ１１０
から、現在時刻Ｔｃをアドレスとして、この時刻Ｔｃを
読み出し時刻（Ｔｄ）としているアサインドエレメント
列の先頭エレメントを規定するポインタＰｆａ、最終エ
レメントを規定するポインタＰｔａ、及び、フラグＦａ
を読み出す。

【００８８】ここで、フラグＦａの無効は、クラスＡに
ついてのアサインドエレメント用プール９２１には時刻
Ｔｃについて有効なアサインドエレメントが１個も存在
しないことを意味しており、クラスＡポインタメモリ制
御部１１１は、フラグＦａが無効であれば、クラスＢポ
インタメモリ制御部１１３に対してアサインドエレメン
トの送出動作を開始することを通知する。

【００８９】これに対して、フラグＦａが有効を示して
いる場合には、クラスＡポインタメモリ制御部１１１
は、出力待ちエレメント列に、読み出したポインタＰｆ
ａ及びＰｔａに係る時刻Ｔｃのアサインドエレメント列
を連結させる処理に進む。

【００９０】クラスＡポインタメモリ制御部１１１は、
信号線１６２を通して、出力待ちポインタ制御部１０９
の出力待ちフラグＦｗを参照する。

【００９１】そして、フラグＦｗが出力待ちエレメント
の存在を示す１の場合には、クラスＡポインタメモリ制
御部１１１は、信号線１６２を通して、出力待ちポイン
タ制御部１０９から、出力待ちエレメント列の最終エレ
メントを規定するポインタＰｔｗを読み出す。その後、
クラスＡポインタメモリ制御部１１１は、信号線１６０
を通して、リード／ライト制御部１０６へ、現在時刻Ｔ
ｃについてのアサインドエレメント列の先頭エレメント
ポインタＰｆａ及び出力待ちエレメント列の最終エレメ
ントポインタＰｔｗを渡し、これらの連結を指示する。

【００９２】これにより、リード／ライト制御部１０６
は、信号線１５４を通して、アドレスＰｔｗを有するエ
レメント（すなわち、連結前の出力待ちエレメント列の
最終エレメント）のチェインエレメント情報Ｐｃに与え
られたポインタＰｆａの値を書き込み、出力待ちエレメ
ント列に現在時刻Ｔｃについてのアサインドエレメント
列を連結させ、新たな出力待ちエレメント列とさせる。

【００９３】クラスＡポインタメモリ制御部１１１は、
上述したように、リード／ライト制御部１０６に連結を
指示すると、次には、信号線１６２を通して、出力待ち
ポインタ制御部１０９へ連結するアサインドエレメント
列の最終エレメントを規定するポインタＰｔａを渡す。
これにより、出力待ちポインタ制御部１０９は、与えら
れたアサインドエレメント列の最終エレメントポインタ
Ｐｔａを、出力待ちエレメント列の最終エレメントポイ
ンタＰｔｗに上書きし、そのポインタＰｔｗを連結後の
出力待ちエレメント列の最終エレメントを規定する値Ｐ
ｔａに更新させる。

【００９４】また、クラスＡポインタメモリ制御部１１
１は、信号線１５９を通してクラスＡポインタメモリ１
１０をアクセスして、現在時刻ＴｃについてのフラグＦ
ａを無効を表す０に変更させる。すなわち、時刻Ｔｃに
ついてのアサインドエレメント列を出力待ちエレメント
列に連結させたので、時刻Ｔｃについてのアサインドエ
レメントがなくなったことを指示させるようにフラグＦ
ａを更新させる。

【００９５】一方、クラスＡポインタメモリ制御部１１
１は、出力待ちエレメント列に現在時刻Ｔｃについての
アサインドエレメント列を連結させるために、上述した
ようにして出力待ちポインタ制御部１０９から取出した
フラグＦｗが、出力待ちエレメントの不存在を表す０で
ある場合には、以下のように動作する。すなわち、クラ
スＡポインタメモリ制御部１１１は、信号線１６２を通
して、クラスＡポインタメモリ１１０から取出した現在
時刻Ｔｃについてのアサインドエレメント列の先頭エレ
メントポインタＰｆａ及び最終エレメントポインタＰｔ
ａを与えて出力待ちポインタの更新を指示すると共に、
信号線１５９を通してクラスＡポインタメモリ１１０を
アクセスして、現在時刻ＴｃについてのフラグＦａを無
効を表す０に変更させる。

【００９６】このとき、出力待ちポインタ制御部１０９
は、出力待ちエレメント列の先頭エレメントポインタＰ
ｆｗを、現在時刻Ｔｃについてのアサインドエレメント
列の先頭エレメントポインタＰｆａに更新させ、出力待
ちエレメント列の最終エレメントポインタＰｔｗを、現
在時刻Ｔｃについてのアサインドエレメント列の最終エ
レメントポインタＰｔａに更新させ、かつ、フラグＦｗ
を出力エレメントが存在することを表す１に変化させ
る。

【００９７】出力待ちポインタ制御部１０９におけるフ
ラグＦｗが０の場合は、出力待ちエレメントが不存在で
あるので、それまでの出力待ちエレメント列と現在時刻
Ｔｃに係るアサインドエレメント列とを連結させる必要
はなく、現在時刻Ｔｃに係るアサインドエレメント列を
そのまま出力エレメント列にさせれば良いので、上述し
たような処理を行なえば良い。

【００９８】クラスＡポインタメモリ制御部１１１は、
以上のようにして、現在時刻Ｔｃについて存在するアサ
インドエレメント列を出力待ちエレメント列に移行させ
る処理を終えると、クラスＢポインタメモリ制御部１１
３に対してアサインドエレメントの送出動作を開始する
ことを通知する。

【００９９】このとき、クラスＢポインタメモリ制御部
１１３は、クラスＡポインタメモリ制御部１１１による
アサインドエレメントの送出動作と同様なアサインドエ
レメントの送出動作を実行する。なお、その動作の詳細
説明は省略する。

【０１００】以上のように、遅延優先クラスＡのアサイ
ンドエレメントの送出動作を、遅延優先クラスＢのアサ
インドエレメントの送出動作より先に行なうことは、ク
ラス毎の遅延優先を行なっていることを意味する。

【０１０１】（Ｂ−３−２）出力待ちエレメントの送出
動作 次に、出力待ちエレメントの送出動作について説明す
る。

【０１０２】クラスＢポインタメモリ制御部１１３は、
アサインドエレメントの送出処理を終了すると、信号線
１６２を通して、出力待ちポインタ制御部１０９に、出
力待ちエレメントの送出動作の起動を通知し、これによ
り、出力待ちポインタ制御部１０９は、まずフラグＦｗ
を参照する。

【０１０３】フラグＦｗが、出力待ちエレメントの不存
在を表す０であると、出力待ちポインタ制御部１０９
は、出力待ちエレメントの送出処理を行なわず、その結
果、現在時刻Ｔｃについての一連のセル送出動作が終了
する。

【０１０４】これに対して、フラグＦｗが出力待ちエレ
メントの存在を表す１であると、出力待ちポインタ制御
部１０９は、自己が管理している出力待ちエレメント列
の先頭エレメントポインタＰｆｗと最終エレメントポイ
ンタＰｔｗとを参照する。そして、一致している場合に
は出力待ちフラグＦｗを０とし、一致していない場合に
はフラグＦｗが１であることを保持する。両ポインタＰ
ｆｗ及びＰｔｗが一致していることは、出力待ちエレメ
ントが１個であることを意味しているので、今回の送出
動作によって出力待ちエレメントが０個となるので、出
力待ちフラグＦｗを出力待ちエレメントが不存在である
ことを表す０に変更させる。

【０１０５】出力待ちポインタ制御部１０９は、このよ
うなフラグＦｗの操作と同時に又はその後に、信号線１
６３を通して、出力待ちエレメント列の先頭エレメント
ポインタＰｆｗをリード／ライト制御部１０６へ渡す。
このとき、リード／ライト制御部１０６は、信号線１５
４を通して、エレメントメモリ１０５のアドレスＰｆｗ
のエレメントから、チェインエレメント情報Ｐｃを読み
出させて取り込むと共に、そのエレメントのセル情報部
ＣＥＬＬからセル情報を読み出させて、信号線１５１を
通して出力セル１２１として、当該帯域規制装置１００
の外部に送出させる。

【０１０６】リード／ライト制御部１０６は、出力待ち
エレメント列の先頭エレメントポインタＰｆｗを更新さ
せるべく、信号線１６３を通して、取り込んだチェイン
エレメント情報Ｐｃを出力待ちポインタ制御部１０９に
渡す。このとき、出力待ちポインタ制御部１０９は、チ
ェインエレメント情報Ｐｃを出力待ちエレメント列の先
頭エレメントポインタＰｆｗに書き込んで更新させる。
すなわち、今までの出力待ちエレメント列の２番目のエ
レメントを先頭エレメントに変更させる。

【０１０７】また、リード／ライト制御部１０６は、信
号線１５３を通して、セル情報を先程送出したエレメン
トを示すポインタＰｆｗを、未使用ポインタ制御部１０
７に渡すと同時に、未使用エレメント列の最終エレメン
トポインタＰｔｆの更新を通知する。未使用ポインタ制
御部１０７は、信号線１５３を通して、未使用エレメン
ト列の最終エレメントポインタＰｔｆをリード／ライト
制御部１０６へ渡す。リード／ライト制御部１０６は、
信号線１５４を通して、未使用エレメント列の最終エレ
メントポインタＰｔｆをアドレスとするエレメントメモ
リ１０５のエレメントのチェインエレメント情報Ｐｃ
に、先程セル情報を送出したエレメントを示すポインタ
Ｐｆｗを書き込む。このことは、アドレスＰｆｗを有す
るエレメントが、未使用エレメント列の最終エレメント
として連結されたことを意味する。未使用ポインタ制御
部１０７は、上述のように、未使用エレメント列の最終
エレメントポインタＰｔｆをリード／ライト制御部１０
６に渡した後、未使用エレメント列の最終エレメントポ
インタＰｔｆに、リード／ライト制御部１０６から与え
られたセル情報を先程送出したエレメントを示すポイン
タＰｆｗを書込み、未使用エレメントフラグＦｆを１と
し（それ以前から１であってもかかる動作を行なう）、
未使用エレメント列の最終エレメントポインタＰｔｆを
更新する。

【０１０８】これにより一連の出力待ちエレメントの送
出動作が終了する。

【０１０９】（Ｂ−４）第１実施例の効果 上述した構成を有して上述したように動作する第１実施
例の帯域規制装置１００によれば、以下のような効果を
奏する。

【０１１０】(1) 多大な対象コネクション数に対しても
対応可能である。セルメモリとして機能するエレメント
メモリは、コネクション毎にセルを格納するものではな
く、セル読み出し時刻毎にセルを格納しているので、対
象コネクション数が多大になっても、セルメモリとして
は実現可能な容量のもので済む。

【０１１１】また、現在時刻に読出すべきセルがあれば
コネクションの種類に関係なく読出すので、コネクショ
ン毎に読出しセルがあるか否かを確認していた従来装置
に比較すれば、セルを無駄なく出力できる。すなわち、
従来装置であれば、対象コネクション数が多大になれば
読出しセルの存在を確認してもないことがそれだけ多く
なり、セル送出時間に有効セルを送出し得ないことが多
く、網リソースや回線を無駄にしている時間が多いが、
この第１実施例によれば、対象コネクション数が多大に
なってもそのような問題は生じない。

【０１１２】(2) なお、従来装置と比較した場合におけ
る網リソースや回線の有効利用という効果は、対象コネ
クション数の多少に拘らず発揮する。

【０１１３】(3) コネクション間の遅延優先処理が容易
に実現可能である。上述のように、セル読出し時刻毎に
まとめたエレメント列（セル列）を、遅延優先クラス毎
の面構成とすることで、容易に遅延優先処理を実行でき
る。セル読出し時刻毎にまとめたエレメント列（セル
列）によって遅延優先処理を実行させており、コネクシ
ョン単位でのセル管理で遅延優先処理を実行させている
訳ではないので、遅延優先処理の実現が対象コネクショ
ン数に制約を与えることがない。また、優先度が高いコ
ネクションについても、他のコネクションと同様に、出
力エレメント列（セル列）に連結して出力させているの
で、読出しセルの存在の確認面では、他のコネクション
と同様であり、優先度が高いコネクションについての入
力セル流が存在しなくても他のコネクションのセルを送
出でき、遅延優先処理を導入しても、網リソースや回線
の有効利用という効果を発揮させることができる。

【０１１４】(4) 帯域規制処理のためにセルをバッファ
リングしておくセルメモリの所要バッファ量を従来装置
より削減できる。この第１実施例においては、エレメン
トメモリ１０５がセルメモリの中心を構成している。こ
のエレメントメモリ１０５は、入力セル１２０の到着時
にそのセルに定められたセル読み出し時刻毎に、セルを
連結して格納する。すなわち、従来のコネクション毎に
セル列を格納する方法とは異なっている。コネクション
毎にセルを格納する方法であれば、例えばあるコネクシ
ョンについてのセルが高頻度に到着することを考慮すれ
ば、各コネクション毎に多くの容量を設けなければなら
ない。一方、この実施例によれば、あるコネクションに
ついてのセルが高頻度に到着しても読み出し時刻が一致
することはなく、しかも他のコネクションと読み出し時
刻が一致することが少ない。そのため、入力時のオーバ
ーフロー（廃棄）に対する余裕を小さくすることがで
き、全体としてのセルメモリの容量は小さくて済む。

【０１１５】また、この第１実施例によれば、セルメモ
リの中心的存在であるエレメントメモリ１０５の格納単
位であるエレメントは、同一エレメントが、未使用エレ
メントになったりアサインドエレメントになったり出力
待ちエレメントになったりするだけでなく、アサインド
エレメントであってもときどきで異なるセル読み出し時
刻に係るエレメントになったりし、エレメントメモリ１
０５の各エリアが有効に利用されている。そのため、未
使用エレメントが生じるような最低限の容量であれば良
く、この点からも、全体としてのセルメモリの容量を小
さくできる。

【０１１６】因に、ポインタやフラグ（セルメモリの一
部）の格納容量が必要であるが、これらポインタやフラ
グのビット数は、セルの容量（例えば５３バイト）に比
較すればごく僅かであって容量の削減効果を損なうよう
にさせるものではない。

【０１１７】(5) 同時刻に出力要求のあるセルに対して
も、セル到着順序を保証し（遅延優先クラスがあればそ
ちらが優先）、容易に送出可能という効果が得られる。
エレメントを、未使用エレメント、アサインドエレメン
ト及び出力待ちエレメントに分けると共に、アサインド
エレメントから出力エレメントへ変更させること、及
び、エレメントの連結という概念を導入したことによっ
て、ＦＩＦＯメモリを用いずに、このような効果を得る
ことができる。

【０１１８】（Ｃ）第２実施例 次に、本発明による帯域規制装置をＡＴＭ通信システム
に適用した第２実施例を図面を参照しながら詳述する。

【０１１９】この第２実施例の帯域規制装置は、受信側
端末を収容しているＡＴＭ通信装置に適用して好適なも
のである。すなわち、回線振り分け機能をも担うＡＴＭ
通信装置に適用して好適なものである。また、ここで
は、収容回線が回線Ａ及び回線Ｂの２回線であるとして
説明する。

【０１２０】なお、以下では、第１実施例との相違点を
中心にして、第２実施例の帯域規制装置を説明する。

【０１２１】（Ｃ−１）第２実施例の構成 まず、第２実施例の帯域規制装置１１００の構成を、図
１１を参照しながら説明する。

【０１２２】この第２実施例の帯域規制装置１１００に
おいては、エレメントメモリ１１０５が機能概念的には
遅延優先クラスではなく回線毎の面構成となっている
点、第１実施例における出力待ちポインタ制御部１０９
に代えて各回線用の出力待ちポインタ制御部１１０９ａ
及び１１０９ｂが設けられている点、第１実施例におけ
るクラスＡポインタメモリ１１０及びクラスＢポインタ
メモリ１１２に代えて回線Ａポインタメモリ１１１０及
び回線Ｂポインタメモリ１１１２が設けられている点、
第１実施例におけるクラスＡポインタメモリ制御部１１
１及びクラスＢポインタメモリ制御部１１３に代えて回
線Ａポインタメモリ制御部１１１１及び回線Ｂポインタ
メモリ制御部１１１３が設けられている点、空きセル挿
入部１１１４が追加されている点等が第１実施例の構成
と大きく異なっている点である。

【０１２３】その他の構成要素は第１実施例と同様であ
るので、その構成としての説明は省略する。なお、第１
実施例との若干の違いは動作説明で明らかにする。

【０１２４】第２実施例におけるエレメントメモリ１１
０５も、その物理的構成は上述した図８に示す構成を有
し、第１実施例と同様である。しかしながら、機能概念
的構成は異なっている。

【０１２５】図１２は、第２実施例のエレメントメモリ
１１０５の論理概念的構成を示すものである。この第２
実施例においても、エレメントメモリ１１０５における
各エレメントは、所定の観点から連結された複数のエレ
メント列のいずれかに属している。エレメントメモリ１
１０５は、論理的には、フリーエレメント用プール１２
１０、出力待ちエレメント用プール１２３０、及び、ア
サインドエレメント用プール１２２０で構成されてい
る。

【０１２６】フリーエレメント用プール１２１０は、第
１実施例のものと同様であるので、その説明は省略す
る。この第２実施例においては、出力待ちエレメント用
プール１２３０は回線毎に分割された面構成（１２３１
及び１２３２）となっている。このように回線毎の面構
成になっているとは言え、出力待ちエレメントを保持す
るものであるという点では第１実施例と同様である。ア
サインドエレメント用プール１２２０は回線毎に分割さ
れた面構成（１２２１及び１２２２）となっており、そ
れぞれ各セル読み出し時刻毎のエレメント列を保持して
いる。すなわち、第１実施例が遅延優先クラス毎の面構
成になっているのに対して、第２実施例は回線毎の面構
成になっているという相違がある。

【０１２７】回線Ａ出力待ちポインタ制御部１１０９ａ
は、回線Ａの出力待ちエレメント列（出力待ちエレメン
ト用回線Ａプール１２３１）の先頭エレメントポインタ
Ｐｆｗａ及び最終エレメントポインタＰｔｗａ、並び
に、回線Ａについて出力待ちエレメントが存在するか否
かを表す出力待ちフラグＦｗａを管理するものである。

【０１２８】回線Ｂ出力待ちポインタ制御部１１０９ｂ
は、回線Ｂの出力待ちエレメント列（出力待ちエレメン
ト用回線Ｂプール１２３２）の先頭エレメントポインタ
Ｐｆｗｂ及び最終エレメントポインタＰｔｗｂ、並び
に、回線Ｂについて出力待ちエレメントが存在するか否
かを表す出力待ちフラグＦｗｂを管理するものである。

【０１２９】回線Ａポインタメモリ１１１０は、回線Ａ
のアサインドエレメントの読み出し時刻毎のエレメント
列（アサインドエレメント用回線Ａプール１２２１の各
エレメント列）について、その先頭エレメントポインタ
Ｐｆａ、最終エレメントポインタＰｔａ、並びに、これ
らポインタＰｆａ及びＰｔａが共に有効であるか否かを
表すフラグＦａも保持するものである。回線Ａポインタ
メモリ１１１０は、読み出し時刻をアドレスとして、ア
クセス可能となされている。

【０１３０】回線Ａポインタメモリ制御部１１１１は、
回線Ａポインタメモリ１１１０に対するポインタＰｆ
ａ、Ｐｔａ、及びフラグＦａの書き込み／読み出しを制
御するものである。

【０１３１】回線Ｂポインタメモリ１１１２は、回線Ｂ
のアサインドエレメントの読み出し時刻毎のエレメント
列（アサインドエレメント用回線Ｂプール１２２２の各
エレメント列）について、その先頭エレメントポインタ
Ｐｆｂ、最終エレメントポインタＰｔｂ、並びに、これ
らポインタＰｆｂ及びＰｔｂが共に有効であるか否かを
表すフラグＦｂも保持するものである。回線Ｂポインタ
メモリ１１１２も、読み出し時刻をアドレスとして、ア
クセス可能となされている。

【０１３２】回線Ｂポインタメモリ制御部１１１３は、
回線Ｂポインタメモリ１１１２に対するポインタＰｆ
ｂ、Ｐｔｂ、及びフラグＦｂの書き込み／読み出しを制
御するものである。

【０１３３】空きセル挿入部１１１４は、空きセル挿入
通知に従って送出スロットへ空きセルを挿入するもので
ある。

【０１３４】（Ｃ−２）第２実施例のセル取り込み動作 第２実施例の帯域規制装置１１００の動作として、ま
ず、入力セル１１２０の取り込み動作を述べる。なお、
この第２実施例の帯域規制装置１１００には、ヘッダに
回線識別情報Ｎｃが挿入されている入力セル１１２０が
到着する。

【０１３５】この第２実施例においても、未使用エレメ
ントが存在しない場合や入力セル１１２０が空きセルの
場合の動作は第１実施例と同様であるので、その説明は
省略する。また、未使用エレメントが存在し、しかも入
力セル１１２０が空きセルでない場合において、セル読
み出し時刻算出部１１０３がパラメータテーブル１１０
４の帯域管理パラメータを用いて今回の入力セル１１２
０のセル読み出し時刻Ｔｄを算出するまでの動作も、第
１実施例と同様であるので、その説明は省略する。

【０１３６】しかし、この第２実施例においては、パラ
メータテーブル１１０４には遅延優先クラスの情報は格
納されておらず、セル読み出し時刻算出部１１０３は、
算出したセル読み出し時刻Ｔｄを、入力セル１１２０に
挿入されている回線識別情報Ｎｃが規定する回線に係る
回線Ａポインタメモリ制御部１１１１又は回線Ｂポイン
タメモリ制御部１１１３に信号線１１５８を通して送出
する。すなわち、回線識別情報Ｎｃが回線Ａを示してい
ると、セル読み出し時刻Ｔｄを回線Ａポインタメモリ制
御部１１１１に与え、回線識別情報Ｎｃが回線Ｂを示し
ていると、セル読み出し時刻Ｔｄを回線Ｂポインタメモ
リ制御部１１１３に与える。

【０１３７】回線Ａポインタメモリ制御部１１１１及び
回線Ｂポインタメモリ制御部１１１３の動作は同様であ
るので、以下では、回線Ａポインタメモリ制御部１１１
１がセル読み出し時刻Ｔｄを与えられた際の動作だけを
説明する。

【０１３８】回線Ａポインタメモリ制御部１１１１は、
信号線１１５９を通して、セル読み出し時刻Ｔｄをアド
レスとし、回線Ａポインタメモリ１１１０から、この時
刻Ｔｄに係るフラグＦａ及びアサインドエレメント列の
最終エレメントポインタＰｔａを読み出す。そして、回
線Ａポインタメモリ制御部１１１１は、フラグＦａが有
効（その時刻のアサインドエレメントが存在を表す）で
ある場合には、ポインタＰｔａを信号線１１６０を通し
てリード／ライト制御部１１０６へ渡し、フラグＦａが
無効（その時刻のアサインドエレメントの不存在を表
す）である場合には、信号線１１６０を通してリード／
ライト制御部１１０６へ無効であることを通知する。

【０１３９】リード／ライト制御部１１０６は、回線Ａ
ポインタメモリ制御部１１１１から、時刻Ｔｄについて
の最終エレメントポインタＰｔａが与えられたときに
は、そのポインタＰｔａをアドレスとするアサインドエ
レメントのチェインエレメント情報Ｐｃに、今回の入力
セル１１２０の情報がセル情報部ＣＥＬＬに格納された
エレメントを規定する更新後のポインタＰｆｆを信号線
１１５４を通じて書き込むと共に（これによりアドレス
Ｐｆｆのエレメントが時刻Ｔｄのアサインドエレメント
列に最終エレメントとして連結される）、回線Ａポイン
タメモリ制御部１１１１に、信号線１１６０を通して、
そのポインタＰｆｆを返送する。回線Ａポインタメモリ
制御部１１１１は、信号線１１５９を通して、回線Ａポ
インタメモリ１１１０のアドレスＴｄの最終エレメント
ポインタＰｔａに、連結されたエレメントを規定するポ
インタＰｆｆを書き込み、読み出し時刻Ｔｄの最終エレ
メントを示すポインタＰｔａの更新を行なう。

【０１４０】これに対して、リード／ライト制御部１１
０６は、回線Ａポインタメモリ制御部１１１１から、時
刻ＴｄについてのフラグＦａが無効である通知が与えら
れたときには、エレメントメモリ１１０５をアクセスす
ることなく、回線Ａポインタメモリ制御部１１１１に、
信号線１１６０を通して、今回の入力セル１１２０の情
報がセル情報部ＣＥＬＬに格納されたエレメントを規定
する更新後のポインタＰｆｆを直ちに返送する。回線Ａ
ポインタメモリ制御部１１１１は、信号線１１５９を通
して、回線Ａポインタメモリ１１１０のアドレスＴｄの
先頭エレメントポインタＰｆａ及び最終エレメントポイ
ンタＰｔａにそのポインタＰｆｆを書き込むと共に、フ
ラグＦａに有効を表す１を書き込む。このような処理
は、読み出し時刻Ｔｄについて１番目のアサインドエレ
メントが回線Ａについてのアサインドエレメント用プー
ル１２２１に登録されたことを意味するものである。

【０１４１】以上が、入力セル１１２０が入力されたと
きの一連のセル取り込み動作であり、後述するセル送出
動作とは別個独立して並行的に行なわれる。

【０１４２】（Ｃ−３）第２実施例のセル送出動作 第２実施例においても、セル送出動作は、アサインドエ
レメントの送出動作及び出力待ちエレメントの送出動作
でなり、アサインドエレメントの送出動作が先に実行さ
れる。

【０１４３】（Ｃ−３−１）アサインドエレメントの送
出動作 まず、アサインドエレメントの送出動作について説明す
る。この送出動作は、内部時計１１０８による計時時刻
Ｔｃ（０〜Ｔｍａｘのいずれか）が更新される毎に改め
て起動される。

【０１４４】なお、第１実施例の場合には、遅延優先ク
ラスが別れていたため、優先度が高い遅延優先クラスＡ
のアサインドエレメントの送出動作の次に優先度が低い
遅延優先クラスＢのアサインドエレメントの送出動作を
行なっていたが、第２実施例の２種類の回線Ａ及びＢに
は優先関係はないので、リード／ライト制御部１１０６
の能力が許すならば、回線Ａのアサインドエレメントの
送出動作と、回線Ｂのアサインドエレメントの送出動作
とを並行して実行することができる。

【０１４５】回線Ａのアサインドエレメントの送出動作
と回線Ｂのアサインドエレメントの送出動作とは、同様
な動作であるので、以下では、回線Ａのアサインドエレ
メントの送出動作だけについて説明する。

【０１４６】内部時計１１０８により計時された現在時
刻Ｔｃは、信号線１１６１を通して、回線Ａポインタメ
モリ制御部１１１１及び回線Ｂポインタメモリ制御部１
１１３に通知される。

【０１４７】回線Ａポインタメモリ制御部１１１１は、
信号線１１５９を通して、回線Ａポインタメモリ１１１
０から、現在時刻Ｔｃをアドレスとして、この時刻Ｔｃ
を読み出し時刻（Ｔｄ）としているアサインドエレメン
ト列の先頭エレメントポインタＰｆａ、最終エレメント
ポインタＰｔａ及びフラグＦａを読み出す。

【０１４８】回線Ａポインタメモリ制御部１１１１は、
フラグＦａがアサインドエレメントの不存在を表す無効
であれば、アサインドエレメントの送出動作を直ちに終
了する。これに対して、フラグＦａが有効を示している
場合には、回線Ａポインタメモリ制御部１１１１は、回
線Ａの出力待ちエレメント列に、読み出したポインタＰ
ｆａ及びＰｔａに係る時刻Ｔｃの回線Ａについてのアサ
インドエレメント列を連結させる処理に進む。

【０１４９】回線Ａポインタメモリ制御部１１１１は、
信号線１１６２ａを通して、回線Ａ出力待ちポインタ制
御部１１０９ａの出力待ちフラグＦｗａを参照する。

【０１５０】そして、フラグＦｗａが出力待ちエレメン
トの存在を示す１の場合には、回線Ａポインタメモリ制
御部１１１１は、信号線１１６２ａを通して、回線Ａ出
力待ちポインタ制御部１１０９ａから、出力待ちエレメ
ント列の最終エレメントを規定するポインタＰｔｗａを
読み出す。その後、回線Ａポインタメモリ制御部１１１
１は、信号線１１６０を通して、リード／ライト制御部
１１０６へ、回線Ａの現在時刻Ｔｃについてのアサイン
ドエレメント列の先頭エレメントポインタＰｆａ及び出
力待ちエレメント列の最終エレメントポインタＰｔｗａ
を渡し、これらの連結を指示する。

【０１５１】これにより、リード／ライト制御部１１０
６は、信号線１１５４を通して、アドレスＰｔｗａを有
するエレメント（すなわち、連結前の出力待ちエレメン
ト列の最終エレメント）のチェインエレメント情報Ｐｃ
に、与えられたポインタＰｆａの値を書き込み、回線Ａ
の出力待ちエレメント列に現在時刻Ｔｃについてのアサ
インドエレメント列を連結させ、新たな出力待ちエレメ
ント列とさせる。

【０１５２】回線Ａポインタメモリ制御部１１１１は、
上述したように、リード／ライト制御部１１０６に連結
を指示すると、次には、信号線１１６２ａを通して、回
線Ａ出力待ちポインタ制御部１１０９ａへ、連結するア
サインドエレメント列の最終エレメントポインタＰｔａ
を渡す。これにより、回線Ａ出力待ちポインタ制御部１
１０９ａは、与えられた最終エレメントポインタＰｔａ
を、出力待ちエレメント列の最終エレメントポインタＰ
ｔｗａに上書きし、そのポインタＰｔｗａを連結後の回
線Ａの出力待ちエレメント列の最終エレメントを規定す
る値Ｐｔａに更新させる。

【０１５３】また、回線Ａポインタメモリ制御部１１１
１は、信号線１１５９を通して回線Ａポインタメモリ１
１１０をアクセスして、現在時刻Ｔｃについてのフラグ
Ｆａを、時刻Ｔｃについてのアサインドエレメントがな
くなったことを指示する無効を表す０に変更させる。

【０１５４】一方、回線Ａポインタメモリ制御部１１１
１は、回線Ａの出力待ちエレメント列に現在時刻Ｔｃに
ついてのアサインドエレメント列を連結させるために、
上述したようにして回線Ａ出力待ちポインタ制御部１１
０９ａから取出したフラグＦｗａが、出力待ちエレメン
トの不存在を表す０である場合には、現在時刻Ｔｃに係
るアサインドエレメント列をそのまま出力エレメント列
（連結不要）にさせるべく、以下のように動作する。

【０１５５】すなわち、回線Ａポインタメモリ制御部１
１１１は、信号線１１６２ａを通して、回線Ａポインタ
メモリ１１１０から取出した先頭エレメントポインタＰ
ｆａ及び最終エレメントポインタＰｔａを与えて出力待
ちポインタの更新を指示すると共に、信号線１１５９を
通して回線Ａポインタメモリ１１１０をアクセスして、
現在時刻ＴｃについてのフラグＦａを無効を表す０に変
更させる。

【０１５６】このとき、回線Ａ出力待ちポインタ制御部
１１０９ａは、回線Ａの出力待ちエレメント列の先頭エ
レメントポインタＰｆｗａを、現在時刻Ｔｃについての
アサインドエレメント列の先頭エレメントポインタＰｆ
ａに更新させ、出力待ちエレメント列の最終エレメント
ポインタＰｔｗａを、現在時刻Ｔｃについてのアサイン
ドエレメント列の最終エレメントポインタＰｔａに更新
させ、かつ、フラグＦｗａを出力エレメントが存在する
ことを表す１に変化させる。

【０１５７】（Ｃ−３−２）出力待ちエレメントの送出
動作 回線Ａ及び回線Ｂについてのアサインドエレメントの送
出動作が終了すると、その後、出力待ちエレメントの送
出処理を行なう。

【０１５８】この出力待ちエレメントの送出処理は、予
め設定された送出スロットに従ってが行なわれる。ここ
で、送出スロットは、エレメント（セル）の送出を許容
する回線を示すものである。エレメント（セル）は、そ
の回線識別情報Ｎｃを含んだまま、各回線の許容送出ス
ロットを通して、信号線１１５１へ送出される。

【０１５９】この第２実施例のリード／ライト制御部１
１０６は、送出スロットのパターン情報を内部に管理し
ている。例えば、回線Ａ及び回線Ｂの送出スロットを交
互にするという情報や、回線Ａの送出スロットを２回続
けた後回線Ｂの送出スロットにするという情報等を管理
している。なお、回線Ａにも回線Ｂにも関係しない送出
スロット（空きセル用スロット）のパターン情報が含ま
れていても良い。以下の説明では、このような空きセル
用スロットが存在しないとして説明を行なう。

【０１６０】回線Ａ及び回線Ｂのアサインドエレメント
の送出動作が共に終了すると、リード／ライト制御部１
１０６は、現在のタイミングにおける送出スロットの許
容回線に従った回線Ａ出力待ちポインタ制御部１１０９
ａ又は回線Ｂ出力待ちポインタ制御部１１０９ｂに、信
号線１１６３を通して、フラグＦｗａ又はＦｗｂの参照
を通知する。

【０１６１】回線Ａについての出力待ちエレメントの送
出動作も回線Ｂについての出力待ちエレメントの送出動
作も同様であるので、以下、回線Ａについての出力待ち
エレメントの送出動作についてのみ説明する。

【０１６２】回線Ａ出力待ちポインタ制御部１１０９ａ
は、通知に従って、自己が管理しているフラグＦｗａを
参照する。

【０１６３】このフラグＦｗａが、回線Ａについての出
力待ちエレメントの不存在を表す０であると、回線Ａ出
力待ちポインタ制御部１１０９ａは、信号線１１６４を
通して、空きセル挿入部１１１４へ空きセルの挿入を通
知する。このとき、空きセル挿入部１１１４は、信号線
１１５１上の送出スロットに空きセルを挿入して空きセ
ルの出力セル１１２１を送出させる。これにより、今回
の出力待ちエレメントの送出動作が終了する。

【０１６４】これに対して、フラグＦｗａが回線Ａつい
ての出力待ちエレメントの存在を表す１であると、回線
Ａ出力待ちポインタ制御部１１０９ａは、自己が管理し
ている出力待ちエレメント列の先頭エレメントポインタ
Ｐｆｗａと最終エレメントポインタＰｔｗａとを参照す
る。そして、一致している場合（出力待ちエレメントが
１個である場合）には、今回の送出動作によって出力待
ちエレメントが０個になるため、出力待ちフラグＦｗａ
を０に変化させ、一致していない場合にはフラグＦｗａ
が１であることを保持する。

【０１６５】回線Ａ出力待ちポインタ制御部１１０９ａ
は、このようなフラグＦｗａの操作と同時に又はその後
に、信号線１１６３を通して、回線Ａの出力待ちエレメ
ント列の先頭エレメントポインタＰｆｗａをリード／ラ
イト制御部１１０６へ渡す。このとき、リード／ライト
制御部１１０６は、信号線１１５４を通して、エレメン
トメモリ１１０５のアドレスＰｆｗａのエレメントか
ら、チェインエレメント情報Ｐｃを読み出させて取り込
むと共に、そのエレメントのセル情報部ＣＥＬＬからセ
ル情報を読み出させて、信号線１１５１上の送出スロッ
トに挿入して出力セル１１２１として送出させる。

【０１６６】リード／ライト制御部１１０６は、回線Ａ
の出力待ちエレメント列の先頭エレメントポインタＰｆ
ｗａを更新させるべく、信号線１１６３を通して、取り
込んだチェインエレメント情報Ｐｃを回線Ａ出力待ちポ
インタ制御部１１０９ａに渡す。このとき、回線Ａ出力
待ちポインタ制御部１１０９ａは、チェインエレメント
情報Ｐｃを回線Ａの出力待ちエレメント列の先頭エレメ
ントポインタＰｆｗａに書き込んで更新させる。すなわ
ち、今までの出力待ちエレメント列の２番目のエレメン
トを先頭エレメントに変更させる。

【０１６７】また、リード／ライト制御部１１０６は、
信号線１１５３を通して、セル情報を先程送出したエレ
メントを示すポインタＰｆｗａを、未使用ポインタ制御
部１１０７に渡すと同時に、未使用エレメント列の最終
エレメントポインタＰｔｆの更新を通知する。未使用ポ
インタ制御部１１０７は、信号線１１５３を通して、未
使用エレメント列の最終エレメントポインタＰｔｆをリ
ード／ライト制御部１１０６へ渡す。リード／ライト制
御部１１０６は、信号線１１５４を通して、未使用エレ
メント列の最終エレメントポインタＰｔｆをアドレスと
するエレメントのチェインエレメント情報Ｐｃに、先程
セル情報を送出したエレメントを示すポインタＰｆｗａ
を書き込む。

【０１６８】このことは、アドレスＰｆｗａを有するエ
レメントが、未使用エレメント列の最終エレメントとし
て連結されたことを意味する。未使用ポインタ制御部１
１０７は、上述のように、未使用エレメント列の最終エ
レメントポインタＰｔｆをリード／ライト制御部１１０
６に渡した後、未使用エレメント列の最終エレメントポ
インタＰｔｆに、リード／ライト制御部１１０６から与
えられた、セル情報を先程送出したエレメントを示すポ
インタＰｆｗａを書込み、未使用エレメントフラグＦｆ
を１とし（それ以前から１であってもかかる動作を行な
う）、未使用エレメント列の最終エレメントポインタＰ
ｔｆを更新する。

【０１６９】これにより、一連の回線Ａについての出力
待ちエレメントの送出動作が終了する。

【０１７０】（Ｃ−４）第２実施例の効果 上述した構成を有して上述したように動作する第２実施
例の帯域規制装置１１００によっても、第１実施例の効
果として説明した効果の内、以下の効果を奏することが
できる。

【０１７１】すなわち、(i) 多大な対象コネクション数
に対しても対応可能である、(ii)対象コネクション数の
多少に拘らず網リソースや回線を有効利用できる、(ii
i) 帯域規制処理のためにセルをバッファリングしてお
くセルメモリの所要バッファ量を削減できる、(iv)同時
刻に出力要求のあるセルに対しても、セル到着順序を保
証して容易に送出可能である、という効果を奏すること
ができる。これら効果を奏する理由は第１実施例と同様
であるので、その説明は省略する。

【０１７２】以上のような第１実施例と同様な効果に加
えて、第２実施例の帯域規制装置１１００によれば、以
下の効果をも奏することができる。

【０１７３】(v) 帯域規制を行ないながら多重された回
線間における帯域干渉を防止することができる。アサイ
ンドエレメント及び出力エレメントを回線毎の面構成と
すると共に、回線種類を規定する送出スロットを用いて
セルを出力するようにしたので、かかる効果を得ること
ができる。

【０１７４】(vi)通信ネットワーク出口に配備される回
線振り分け装置のハードウェア量を軽減することができ
る。例えば、回線振り分け装置の入力段に、帯域規制装
置の送出スロットのパターンと同期して切り替わる選択
回路を設ければ、各回線のセルを容易に振り分けること
ができ、そのため、振り分けためのセルバッファを回線
振り分け装置から省略したり、又は、そのバッファ容量
を小さくすることができる。なお、上述のような選択回
路を、帯域規制装置内に設けることもできる。このよう
にすると、一段と回線振り分け装置の構成を小型、簡単
なものとすることができる。

【０１７５】現状のＡＴＭ網の場合、通信ネットワーク
とネットワーク外の収容装置（例えば端末）とを結ぶ伝
送路（回線）上ではセルの形式で情報を授受するのでは
なく、回線フレームと呼ばれる伝送形式で情報を授受し
ており、装置を収容している網内ＡＴＭ通信装置には回
線振り分け装置を設けることが必須になっている。その
ため、回線振り分け装置の構成を小型、簡単にし得ると
いう効果の意義は、実際上極めて大きい。

【０１７６】（Ｄ）第３実施例 次に、本発明による帯域規制装置をＡＴＭ通信システム
に適用した第３実施例を図面を参照しながら詳述する。

【０１７７】この第３実施例の帯域規制装置は、本発明
の最も大きな特徴を端的に表わそうとした実施例であ
る。図１３は、この第３実施例の帯域規制装置１３００
の構成を示すブロック図である。

【０１７８】以下、この第３実施例の動作を図１３を参
照しながら説明し、この動作説明を通じて構成も明らか
にする。

【０１７９】図１３に示す帯域規制装置１３００におい
て、信号線１３５０を通ってくる入力セル１３９０は、
後述するようにして、セルメモリ１３１０に蓄積され、
その後、このセルメモリ１３１０から信号線１３５６に
読み出されて出力セル１３９１として送出される。この
セルメモリ１３１０における蓄積時間を、入力セル１３
９０のコネクションについて定まっている帯域規制に応
じて制御することで帯域規制を満足するようにしてい
る。

【０１８０】セルメモリ１３１０は、０〜Ｔｍａｘのい
ずれかでなるセル読み出し時刻Ｔｄ毎のＦＩＦＯメモリ
１３−０〜１３−Ｔｍａｘと、出力待ちＦＩＦＯメモリ
１３１１とからなる。

【０１８１】まず、入力セル１３９０をセルメモリ１３
１０に格納する際の動作について説明する。

【０１８２】格納制御のために、入力セル１３９０はセ
ル判別部１３０１にも取り込まれ、そのヘッダを参照す
ることによって空きセルか否かを判別され、そのセルが
空きセルでない場合には、そのセルが信号線１３５１を
介してヘッダ抽出部１３０２に与えられ、ヘッダ抽出部
１３０２によって、ヘッダが抽出され、さらにヘッダか
ら論理チャネル番号ＶＰＩ／ＶＣＩが取り出されて信号
線１３５２を通してセル読み出し時刻算出部１３０３に
与えられる。

【０１８３】セル読み出し時刻算出部１３０３には、論
理チャネル番号ＶＰＩ／ＶＣＩ毎にそのコネクションの
帯域管理パラメータを格納しているパラメータテーブル
１３０４が信号線１３５３を介して関連して設けられて
おり、セル読み出し時刻算出部１３０３は、今回与えら
れた論理チャネル番号ＶＰＩ／ＶＣＩについての帯域管
理パラメータを用いて（算出方法によっては内部時計１
３０６からの現在時刻Ｔｃをも用いて）、今回の入力セ
ル１３９０のセル読み出し時刻Ｔｄを算出して、信号線
１３５４を通してセル書き込み部１３０５に与える。

【０１８４】これにより、セル書き込み部１３０５は、
そのセル読み出し時刻Ｔｄに係るセルメモリ１３１０内
のＦＩＦＯメモリ１３−Ｔｄ（１３−０〜１３−Ｔｍａ
ｘのいずれか）に、信号線１３６Ｔｄを通して格納を通
知して入力セル１３９０を格納させる。

【０１８５】次に、セルメモリ１３１０から出力セル１
３９１を出力させる際の動作について説明する。

【０１８６】内部時計１３０６は、１セル送出時間毎に
現在時刻Ｔｃを更新させるものであり、現在時刻Ｔｃを
更新したときには、信号線１３５５を通して、計時時刻
Ｔｃをセル読み出し部１３０７に与える。

【０１８７】セル読み出し部１３０７は、更新された計
時時刻Ｔｃが与えられると、その時刻Ｔｃに係るセルメ
モリ１３１０内のＦＩＦＯメモリ１３−Ｔｃ（１３−０
〜１３−Ｔｍａｘのいずれか）に、信号線１３７Ｔｃを
通して読み出しを通知すると共に、セルメモリ１３１０
内の出力待ちＦＩＦＯメモリ１３１１に、信号線１３７
０を通して書き込みを通知して、ＦＩＦＯメモリ１３−
Ｔｃに格納されている全てのセルを出力待ちＦＩＦＯメ
モリ１３１１に転送させる。

【０１８８】その後、セル読み出し部１３０７は、セル
メモリ１３１０内の出力待ちＦＩＦＯメモリ１３１１
に、信号線１３７０を通して読み出しを通知して、その
出力待ちＦＩＦＯメモリ１３１１から、最も古くに格納
されたセルを読み出し、出力セル１３９１として信号線
１３５６に送出させる。

【０１８９】この第３実施例の帯域規制装置１３００に
よれば、第１及び第２実施例に比較すると効果の度合は
小さいが、(i) 多大な対象コネクション数に対しても対
応可能である、(ii)対象コネクション数の多少に拘らず
網リソースや回線を有効利用できる、(iii) 帯域規制処
理のためにセルをバッファリングしておくセルメモリの
所要バッファ量を削減できる、(iv)同時刻に出力要求の
あるセルに対しても、セル到着順序を保証して容易に送
出可能である、という効果を奏することができる。

【０１９０】（Ｅ）他の実施例 上記各実施例の説明においても本発明の変形例について
種々記載したが、以下において、さらにいくつかの変形
実施例を挙げる。

【０１９１】第１実施例においては、２個の遅延優先ク
ラスに対する遅延優先処理を行なうものを示したが、３
以上の遅延優先クラスに対する遅延優先処理を行なうよ
うにしても良い。また、一般情報より廃棄等による網へ
の影響が高い網制御情報を挿入している網制御用セルの
コネクションの遅延優先度を最も高くするように遅延優
先処理を行なうようにしても良い。

【０１９２】第２実施例及び第３実施例については、遅
延優先処理構成を備えないものを示したが、第２実施例
及び第３実施例のような帯域規制装置に、遅延優先処理
構成を設けるようにしても良い。例えば、第２実施例の
遅延優先を考慮した変形構成としては、回線種類と遅延
優先クラスとの組み合わせ毎に、アサインドエレメント
用プールを面構成させると共に、出力待ちエレメントプ
ールは回線毎に面構成させるようにしたものを挙げるこ
とができる。また、例えば、第３実施例の遅延優先を考
慮した変形構成としては、セルメモリ内を遅延優先クラ
ス毎の面構成にしたものを挙げることができる。

【０１９３】上記第１実施例及び第２実施例において
は、エレメントメモリを１個のメモリで構成したものを
示したが、エレメントメモリ自体を複数のメモリで構成
し、各メモリが各遅延優先クラス又は各回線に対応させ
るようにしても良い。

【０１９４】また、上記第１実施例及び第２実施例にお
いては、まず、入力セルをエレメントメモリの未使用エ
レメントのセル情報部ＣＥＬＬに書込み、その後セル読
み出し時刻が定まってアサインドエレメントに変化させ
るときにそのチェインエレメント情報Ｐｃに値を書き込
むものを示したが、入力セルをエレメントメモリに書き
込む前に、入力セルを一時保持する機能を設けて、チェ
インエレメントポインタＰｃを書き込むのと同時に入力
セルをセル情報部ＣＥＬＬに書き込むようにしても良
い。

【０１９５】第２実施例においては、２個の回線に対す
るものであったが、対象回線数はこれに限定されず、３
個以上の回線を収容しているＡＴＭ通信装置の帯域規制
装置にも本発明を適用することができる。かかる装置に
よれば、より多くの回線多重された伝送路の帯域規制を
行なうことができるようになる。

【０１９６】第３実施例は複数の回線の振り分け機能を
考慮した特有の構成を備えないものであったが、かかる
構成を設けるようにしても良い。例えば、セルメモリ内
を回線毎の面構成にすれば良い。

【０１９７】また、第１実施例においては、エレメント
メモリ、各遅延優先クラス用のポインタメモリ、各ポイ
ンタ制御部内のポインタによってセルメモリを構成した
ものを示し、第２実施例においては、エレメントメモ
リ、各回線用のポインタメモリ、各ポインタ制御部内の
ポインタによってセルメモリを構成したものを示し、第
３実施例においては、各読み出し時刻用のＦＩＦＯメモ
リ及び出力待ちＦＩＦＯメモリでセルメモリを構成した
ものを示したが、本発明によるセルメモリの構成法はこ
れらに限定されるものではない。

【０１９８】要は、セル読み出し時刻を明らかにしてし
かも同一時刻に係るものを明らかにして入力セルを格納
でき、現在時刻を読み出し時刻とする格納セルを順次出
力できるように読み出せる構成であれば良い。例えば、
セル本体を格納するメモリと、そのメモリに格納された
同一の読み出し時刻を有するセルのアドレスだけを別個
に格納したメモリとで構成することもできる。

【０１９９】上記各実施例においては、帯域規制の単位
であるコネクションがＶＰＩ／ＶＣＩ毎であったが、他
の大きさの論理チャネルを帯域規制の単位としても良
い。例えば、ＶＰＩ毎に帯域規制を行なうものであって
も良い。

【０２００】上記各実施例は、ＡＴＭ通信システム用の
装置に適用したものを示したが、ＡＴＭ通信システムと
同様なパケット通信方法を採用している他の通信システ
ムにも本発明を適用することができる。

【０２０１】

【発明の効果】以上のように、本発明によれば、入力パ
ケットが格納されると共に、その後格納パケットが読み
出され、この格納から読み出しまでの蓄積時間が適宜調
節させることで送出側パケット通信装置からのパケット
送出特性を帯域規制制限に適合させるようにするパケッ
トメモリを、コネクション毎にパケットを格納する構成
ではなく、パケット読み出し時刻に関連付けて入力パケ
ットを格納させる構成とし、これに応じて、その書き込
み及び読み出しの制御構成等を構築したので、多大な対
象コネクション数に対しても対応可能である、対象コネ
クション数の多少に拘らず網リソースや回線を有効利用
できる、帯域規制処理のためにパケットをバッファリン
グしておくパケットメモリの所要バッファ量を削減でき
るという効果を奏することができる。

【図面の簡単な説明】

【図１】第１実施例の帯域規制装置を示すブロック図で
ある。

【図２】ＡＴＭ通信システムのセル構成を示す説明図で
ある。

【図３】帯域規制装置の通信ネットワークでの位置を示
すブロック図である。

【図４】従来の帯域規制装置を示すブロック図である。

【図５】エレメントの構成を示す説明図である。

【図６】エレメント列の説明図である。

【図７】エレメント列の連結の説明図である。

【図８】第１実施例のエレメントメモリの物理的構成の
説明図である。

【図９】第１実施例のエレメントメモリの論理的概念構
成の説明図である。

【図１０】第１実施例のセル読み出し時刻の算出方法の
説明図である。

【図１１】第２実施例の帯域規制装置を示すブロック図
である。

【図１２】第２実施例のエレメントメモリの論理的概念
構成の説明図である。

【図１３】第３実施例の帯域規制装置を示すブロック図
である。

【符号の説明】

１００、１１００、１３００…帯域規制装置、 １０１、１１０１、１３０１…セル判別部、 １０２、１１０２、１３０２…ヘッダ抽出部、 １０３、１１０３、１３０３…セル読み出し時刻算出
部、 １０４、１１０４、１３０４…パラメータテーブル、 １０５、１１０５…エレメントメモリ、 １０６、１１０６…リード／ライト制御部、 １０７、１１０７…未使用ポインタ制御部、 １０８、１１０８、１３０６…内部時計、 １０９…出力待ちポインタ制御部、 １１０９ａ…回線Ａ出力待ちポインタ制御部、 １１０９ｂ…回線Ｂ出力待ちポインタ制御部、 １１０…クラスＡポインタメモリ、 １１１…クラスＡポインタメモリ制御部、 １１２…クラスＢポインタメモリ、 １１３…クラスＢポインタメモリ制御部、 １１１０…回線Ａポインタメモリ、 １１１１…回線Ａポインタメモリ制御部、 １１１２…回線Ｂポインタメモリ、 １１１３…回線Ｂポインタメモリ制御部、 １１１４…空きセル挿入部、 １３０５…セル書き込み部、 １３０７…セル読み出し部、 １３１０…セルメモリ。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28 H04L 12/56

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 送信側パケット通信装置と受信側パケッ
   ト通信装置の間で予め定められているパケット送出頻度
   に関する帯域規制制限に送出側パケット通信装置からの
   パケット送出特性を適合させるべく送出側パケット通信
   装置に設けられたものであって、入力パケットをパケッ
   トメモリに格納すると共にこのパケットメモリからパケ
   ットを読み出し、このパケットメモリに蓄積されている
   時間を調節することで、送出側パケット通信装置からの
   パケット送出特性を帯域規制制限に適合させる帯域規制
   装置において、 論理チャネル毎に帯域規制制限についての帯域管理パラ
   メータを保持しているパラメータメモリと、 入力パケットの論理チャネルに応じた帯域管理パラメー
   タを取出して、この入力パケットを上記パケットメモリ
   から読出すパケット読み出し時刻を算出するパケット読
   み出し時刻算出手段と、 入力パケットを、算出されたパケット読み出し時刻に関
   連付け、しかも、そのパケット読み出し時刻に係る１又
   は複数のパケットが既に上記パケットメモリに格納され
   ている場合には、それら既格納のパケットと同一のパケ
   ット読み出し時刻に係るパケットであることを明確に
   し、かつ、同一のパケット読み出し時刻に係るパケット
   間での格納順序を明確にして上記パケットメモリに格納
   させるパケット書き込み制御手段と、 現在時刻を更新する時計手段と、現在時刻をパケット読み出し時刻とする１又は複数のパ
   ケットが上記パケットメモリに存在する場合には、それ
   らのパケットを出力待ちのパケットにすると共に、既に
   １又は複数の出力待ちのパケットが存在する場合にはそ
   れらの出力待ちのパケットの後方に連結し、その後、又
   は、現在時刻をパケット読み出し時刻とするパケットが
   １個も存在しない場合には直ちに、出力待ちのパケット
   の存在を確認し、出力待ちのパケットが存在すれば、上
   記パケットメモリから１個の出力待ちの パケットを読み
   出すパケット読み出し制御手段とを有することを特徴と
   する帯域規制装置。
2. 【請求項２】 請求項１に記載の帯域規制装置におい
   て、 同一のパケット読み出し時刻を有するパケットを連結し
   て上記パケットメモリに格納することを特徴とした帯域
   規制装置。
3. 【請求項３】 請求項２に記載の帯域規制装置におい
   て、 上記パケットメモリが、 １つのパケットの情報と、そのパケットと同一グループ
   に属する他のパケットとの繋がりを示すパケット間接続
   ポインタとでなるエレメントを単位として、情報を格納
   するエレメントメモリと、 同一グループに属するエレメントのつながりを示すエレ
   メントグループポインタを保持するポインタメモリとで
   なることを特徴とする帯域規制装置。
4. 【請求項４】 請求項３に記載の帯域規制装置におい
   て、 上記ポインタメモリが、 パケット情報が挿入されていない未使用状態の未使用エ
   レメントについてのポインタを格納する未使用エレメン
   トポインタ格納部と、 出力待ち状態にある出力待ちエレメントについてのポイ
   ンタを格納する出力待ちエレメントポインタ格納部と、 現在時刻より未来のパケット読み出し時刻が割り当てら
   れているアサインドエレメントについてのポインタを、
   パケット読み出し時刻毎に分けて格納するアサインドエ
   レメントポインタ格納部でなり、 上記パケット書き込み制御手段は、上記未使用エレメン
   トポインタ格納部の格納情報に従って、上記エレメント
   メモリ内の１つの未使用エレメントに入力パケットを挿
   入してそのエレメントを上記パケット読み出し時刻算出
   手段が算出したパケット読み出し時刻のアサインドエレ
   メントに変換させると共に、これに応じて、上記ポイン
   タメモリの内容を更新させ、 上記パケット読み出し制御手段は、現在時刻をパケット
   読み出し時刻とするアサインドエレメントの出力待ちエ
   レメントへの変換動作と、１つの出力待ちエレメントか
   らのパケットの読み出し動作との順で現在時刻に応じた
   パケットの読み出しを実行させると共に、これに応じ
   て、上記ポインタメモリの内容を更新させることを特徴
   とする帯域規制装置。
5. 【請求項５】 請求項１〜４のいずれかに記載の帯域規
   制装置において、 論理チャネル毎に遅延優先クラスを設け、この遅延優先
   クラスの情報を上記パラメータメモリに格納しておき、
   上記パケット書き込み制御手段が、入力パケットを、こ
   の入力パケットのコネクションについての遅延優先クラ
   スを識別可能なように、上記パケットメモリに格納させ
   ることを特徴とする帯域規制装置。
6. 【請求項６】 請求項５に記載の帯域規制装置におい
   て、 上記パケットメモリが、遅延優先クラス毎に分割された
   面構成となっていることを特徴とする帯域規制装置。
7. 【請求項７】 請求項１〜６のいずれかに記載の帯域規
   制装置において、 上記パケットメモリが、回線毎に分割された面構成とな
   っていることを特徴とする帯域規制装置。
8. 【請求項８】 受信相手側のパケット通信装置との間で
   予め定められているパケット送出頻度に関する帯域規制
   制限に、自装置からのパケット送出特性を適合させる帯
   域規制装置を有する通信ネットワーク内に設けられてい
   るパケット通信装置において、 上記帯域規制装置として、請求項１〜７のいずれかに記
   載のものを適用していることを特徴とするパケット通信
   装置。