JPH0936249A - Cmos integrated circuit and its preparation - Google Patents

Cmos integrated circuit and its preparation

Info

Publication number
JPH0936249A
JPH0936249A JP8212215A JP21221596A JPH0936249A JP H0936249 A JPH0936249 A JP H0936249A JP 8212215 A JP8212215 A JP 8212215A JP 21221596 A JP21221596 A JP 21221596A JP H0936249 A JPH0936249 A JP H0936249A
Authority
JP
Japan
Prior art keywords
region
substrate
layer
integrated circuit
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8212215A
Other languages
Japanese (ja)
Inventor
Juergen Foerstner
ジャーガン・フォースナー
Myriam Combes
ミリアム・コブス
Blavier Arlette Marty
アーレット・マーティー−ブラビア
Guy Hautekiet
ガイ・ホウテキット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MOTOROOLA SEMIKONDEYUKUTOUULE SA
Freescale Semiconducteurs France SAS
Original Assignee
MOTOROOLA SEMIKONDEYUKUTOUULE SA
Motorola Semiconducteurs SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MOTOROOLA SEMIKONDEYUKUTOUULE SA, Motorola Semiconducteurs SA filed Critical MOTOROOLA SEMIKONDEYUKUTOUULE SA
Publication of JPH0936249A publication Critical patent/JPH0936249A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a separated MOS device by using such a structure that can solve or at least reduce the problems of the conventional technique. SOLUTION: A MOS device is formed in a integrated circuit formed on a substrate 1 of a first conductivity. The MOS device is provided with a substrate main body area 8 of the same conductivity as that of the substrate 1, a buried layer 2 which has the conductivity opposite to that of the substrate 1 and area 8, is formed between the area 8 and the substrate 1, and is doped with an impurity at a low concentration, and a reinforcing layer 4 which has the same conductivity as that of the area 8, is formed between the area 8 and the buried layer 2, and is doped with the impurity at a high concentration. The reinforcing layer 4 reduces the serial resistance of the area 8 and the substrate effect of the MOS device.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、CMOS集積回路および、
純粋なCMOS技術とMOS 装置およびバイポーラ装置が同一
のチップ上に設けられるBiCMOS技術との両方においてMO
S 装置を製造する方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a CMOS integrated circuit and
MO in both pure CMOS technology and BiCMOS technology where MOS and bipolar devices are provided on the same chip.
S relates to a method of manufacturing a device.

【０００２】[0002]

【従来の技術および発明が解決しようとする課題】一般
に、特定の導電型を有する基板上では、チップ上のNMOS
装置またはPMOS装置のいずれか一方が、それらが形成さ
れる基板と同じ導電型をもつ基板本体領域を有する。こ
れらの装置は、一般に、基板に結合された基板本体領域
を有するので、基板本体領域も基板も同じ電位にある。
基板本体領域を基板とは異なる電位にバイアスすること
が求められる場合は、これらを分離する必要がある。こ
れは、基板本体領域の下に酸化物層を設けることにより
行われてきた。この酸化物層を基板と置き換えるか、あ
るいは基板本体領域と基板との間に介在させることがで
きる。しかし、これには費用がかかる。2. Description of the Related Art Generally, on a substrate having a specific conductivity type, an on-chip NMOS is required.
Either the device or the PMOS device has a substrate body region that has the same conductivity type as the substrate on which they are formed. Since these devices generally have a substrate body region bonded to the substrate, both the substrate body region and the substrate are at the same potential.
If it is desired to bias the substrate body region to a different potential than the substrate, then these need to be isolated. This has been done by providing an oxide layer below the substrate body region. This oxide layer can replace the substrate or be interposed between the substrate body region and the substrate. But this is expensive.

【０００３】故に、本発明の目的は、このような装置を
分離するための既知の方法の欠点を克服する、あるいは
少なくとも軽減する構造を用いて、CMOS技術またはBiCM
OS技術のいずれにおいても分離されるMOS 装置を提供す
ることである。Therefore, it is an object of the present invention to use CMOS technology or BiCM with structures that overcome, or at least mitigate, the drawbacks of known methods for isolating such devices.
It is to provide a MOS device that is isolated in any of the OS technologies.

【０００４】[0004]

【課題を解決する方法】従って、本発明の一面において
は、本発明は、基板を備えて、その上に基板と同じ導電
型の基板本体領域と、基板本体領域および基板とは逆の
導電型で、基板本体領域と基板との間に配置された低濃
度にドーピングされた埋込層と、基板本体領域と同じ導
電型で、基板本体領域と低濃度にドーピングされた埋込
層との間に介在される高濃度にドーピングされた強化層
とを有する少なくとも１つのMOS置が形成された集積回
路であって、高濃度にドーピングされた強化層が基板本
体領域のシリアル抵抗を軽減し、装置の基板効果を小さ
くする集積回路を提供する。SUMMARY OF THE INVENTION Accordingly, in one aspect of the present invention, the present invention includes a substrate on which a substrate body region having the same conductivity type as the substrate and a substrate body region and a conductivity type opposite to the substrate. Between the substrate body region and the substrate, and between the substrate body region and the lightly doped buried layer having the same conductivity type as the substrate body region. An integrated circuit formed with at least one MOS device having a heavily doped enhancement layer interposed between the high density doped enhancement layer and the heavily doped enhancement layer for reducing serial resistance in a substrate body region. An integrated circuit that reduces the substrate effect of

【０００５】第２の側面においては、本発明は、少なく
とも１つのMOS 装置を有する集積回路を製造する方法で
あって：第１導電型の基板を設ける段階；第１導電型と
対向する第２導電型の低濃度にドーピングされた埋込層
を作成する段階；低濃度にドーピングされた埋込層の上
に、第１導電型の高濃度にドーピングされた層を作成す
る段階；高濃度にドーピングされた層の上でそれに連続
して、第１導電型の低濃度にドーピングされた基板本体
領域を作成する段階；および基板本体領域上に第２導電
型の高濃度にドーピングされた領域を２つ作成して、MO
S 装置のソースおよびドレインとする段階；によって構
成されることを特徴とする方法によって構成される。In a second aspect, the present invention is a method of manufacturing an integrated circuit having at least one MOS device: providing a substrate of a first conductivity type; a second surface opposite a first conductivity type. Forming a lightly doped buried layer of a conductivity type; forming a heavily doped layer of a first conductivity type on a lightly doped buried layer; Creating a lightly doped substrate body region of a first conductivity type on and in succession to the doped layer; and a heavily doped region of a second conductivity type on the substrate body region. Create two, MO
S source and drain steps of the S device;

【０００６】[0006]

【実施例】図１に示されるように、開始半導体ウェーハ
１は、６ないし８．５オーム・センチ体積抵抗率を有す
る、＜１００＞結晶配向をもつP-型単結晶シリコン基板
である。基板１は、その上に約１５００オングストロー
ムの厚みの酸化物層２０が作成されるまで、熱酸化され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT As shown in FIG. 1, a starting semiconductor wafer 1 is a P-type single crystal silicon substrate having a <100> crystallographic orientation with a volume resistivity of 6 to 8.5 ohm.cm. The substrate 1 is thermally oxidized until an oxide layer 20 having a thickness of about 1500 Å is formed thereon.

【０００７】次に、２つのN 型埋込層領域が、図２の参
照番号２１により示されるフォトレジストにより第１マ
スキングまたはパターニング段階により規定され、次
に、露出された酸化物層２０を湿式エッチングすること
により、図示されるように下部構造のシリコン基板１が
露出される。次に、図２に概略的に示されるように、ヒ
素（As）イオン注入が実行される。線量は、約２．５Ｅ
１３at/cm2で、エネルギは約５０KeV である。残ったフ
ォトレジスト２１を完全に除去した後で、アニーリング
処理が行われ、シリコン基板１の被露出面を約２００オ
ングストロームまで軽く再酸化させ、ドーパントをシリ
コン中に送り込む。アニーリングのサイクルは、以下の
とおりである：まずウェーハを酸素（O2）雰囲気中で約
９０秒励振する；次に塩化水素（HCl ）を総雰囲気の約
３％まで導入し、約１９分間乾式酸化させる；最後に、
ウェーハを窒素（N2）雰囲気中で約３００分間励振す
る。これにより、すでに注入されたヒ素が基板１内に拡
散して、図３の参照番号２で示されるように、基板１の
表面の規定された領域内にN-埋込層が形成される。Next, two N-type buried layer regions are defined by a first masking or patterning step with a photoresist, indicated by reference numeral 21 in FIG. 2, and then the exposed oxide layer 20 is wetted. By etching, the underlying silicon substrate 1 is exposed as shown. Next, arsenic (As) ion implantation is performed, as schematically shown in FIG. The dose is about 2.5E
At 13 at / cm 2 , the energy is about 50 KeV. After completely removing the remaining photoresist 21, an annealing process is performed to lightly re-oxidize the exposed surface of the silicon substrate 1 to about 200 angstroms and send the dopant into the silicon. The annealing cycle is as follows: first the wafer is excited in an oxygen (O 2 ) atmosphere for about 90 seconds; then hydrogen chloride (HCl) is introduced to about 3% of the total atmosphere and dry for about 19 minutes. Oxidize; finally,
The wafer is excited in a nitrogen (N 2 ) atmosphere for about 300 minutes. This causes the already implanted arsenic to diffuse into the substrate 1 and form an N-buried layer in a defined region of the surface of the substrate 1, as indicated by reference numeral 2 in FIG.

【０００８】次に、図４に示されるように、第２マスキ
ングまたはパターニング段階が実行され、NMOS装置につ
いては、すでにドーピングされている領域をマスキング
し、NPN およびPMOS領域はマスキングしない状態で残
す。次に、図４に概略図で示されるように、高濃度のヒ
素注入が実行される。線量は約５Ｅ１５at/cm2で、エネ
ルギは約５０KeV である。残ったフォトレジスト２２を
完全に除去した後で、被露出面が再度熱酸化される；ま
ず、３％のHCl で摂氏約８９０度で約１０分間乾式酸化
が実行される；次に、摂氏約８９０度で、約３９分間蒸
気サイクルが実行される；最後に、ウェーハは摂氏約１
２００度でN2中で約９５分間励振され、これによりN+領
域３が形成される。その結果、N-領域２上では約９００
オングストローム厚で、N+領域３上では約４，０００オ
ングストローム厚の酸化物層が形成される。Next, as shown in FIG. 4, a second masking or patterning step is performed to mask the already doped regions and leave the NPN and PMOS regions unmasked for NMOS devices. Next, a high concentration arsenic implant is performed, as shown schematically in FIG. The dose is about 5E15 at / cm 2 and the energy is about 50 KeV. After the remaining photoresist 22 is completely removed, the exposed surface is again thermally oxidized; first, dry oxidation is performed with 3% HCl at about 890 degrees Celsius for about 10 minutes; then about 3 degrees Celsius. At 890 degrees, the vapor cycle is run for about 39 minutes; finally, the wafer is about 1 degree Celsius.
Excited at 200 degrees in N 2 for about 95 minutes, which forms the N + region 3. As a result, about 900 on N-region 2
An oxide layer having a thickness of about 4,000 Å is formed on the N + region 3 with a thickness of Å.

【０００９】この時点で、N-領域とN+領域とが明確に規
定される。第１注入段階しか受けなかった領域はN-層２
となり、両方の注入段階を経た領域はN+層３となる。N-
領域もN+領域も、その位置は、フォトレジスト層２１を
用いる最初の１回だけのパターニング段階により規定さ
れているので、自己整合する。N-埋込層２は、後にNMOS
装置の場所となり、NPN 装置のコレクタとなるN+埋込層
３は後にNPN 装置ならびにPMOS装置の場所となる。At this point, the N- and N + regions are clearly defined. The region that received only the first implantation stage is N-layer 2
The region that has undergone both implantation steps becomes the N + layer 3. N-
Both the region and the N + region are self-aligned because their location is defined by the first and only one patterning step with the photoresist layer 21. N-buried layer 2 will be NMOS later
The N + buried layer 3, which will be the location of the device and will be the collector of the NPN device, will later be the location of the NPN and PMOS devices.

【００１０】４：１のケイフッ酸（HF）溶液内で約５分
間、酸化シリコンを正確に除去した後で、約７００オン
グストローム厚の熱酸化物２３が成長し、次の注入のマ
スクとして用いられる。これを図５に示す。次に、熱酸
化物２３をフォトレジスト層２４で覆うことにより、第
３マスキング段階が実行される。フォトレジスト層２４
内には適切なパターンが開口され、約４０KeV のエネル
ギでホウ素（B ）が注入され、その線量は約１．３Ｅ１
４at/cm2である。この様子を図５に概略的に示す。次に
フォトレジスト２４が除去され、注入されたホウ素はま
ず摂氏約１０８０度で、約３５分間N2中でアニーリング
され、次にO2中で約１０分間摂氏約１０８０度で励振さ
れ、最後に（O2／１％HCl ）雰囲気中で、摂氏約１０８
０度で約１０分間励振されて、それによりP+領域４が作
成される。After precisely removing the silicon oxide in a 4: 1 solution of silicofluoric acid (HF) for about 5 minutes, a thermal oxide 23 of about 700 Å thick was grown and used as a mask for the next implant. . This is shown in FIG. Next, a third masking step is performed by covering the thermal oxide 23 with a photoresist layer 24. Photoresist layer 24
A proper pattern is opened inside, and boron (B) is implanted at an energy of about 40 KeV, and the dose is about 1.3E1.
It is 4 at / cm 2 . This state is schematically shown in FIG. The photoresist 24 is then removed, the implanted boron is first annealed at about 1080 degrees Celsius for about 35 minutes in N 2 and then excited in O 2 for about 10 minutes at about 1080 degrees Celsius, and finally Approximately 108 degrees Celsius in an atmosphere of (O 2 /1% HCl)
Excited at 0 degrees for about 10 minutes, which creates the P + region 4.

【００１１】酸化シリコンが正確に除去された後で、N-
型のヒ素ドーピング・シリコンで約２μｍ厚，約０．９
オーム・センチ体積抵抗率を有するエピタキシャル層５
が図６に図示されるように成長する。比較的高温でエピ
タキシャル層が成長すると、すでに注入され規定領域内
で励振されたヒ素とホウ素とが再び拡散して、N-，N+お
よびP+埋込層を形成する。これを図５に参照番号２，
３，４によりそれぞれ示す。結果として得られるN-層２
は、P+層４よりも深くなるので、NMOS装置などのN-およ
びP+注入が実行される領域においては、P+埋込層４がN-
埋込層２により基板１から分離される。After the silicon oxide is accurately removed, N-
Type arsenic-doped silicon about 2 μm thick, about 0.9
Epitaxial layer 5 with ohm-cm volume resistivity
Grow as illustrated in FIG. When the epitaxial layer grows at a relatively high temperature, the already implanted and excited arsenic and boron in the defined regions diffuse back to form N-, N + and P + buried layers. This is shown in FIG.
3 and 4 respectively. Resulting N-layer 2
Is deeper than the P + layer 4, so that in the region where N- and P + implantation is performed, such as in an NMOS device, the P + buried layer 4 is N-.
It is separated from the substrate 1 by the buried layer 2.

【００１２】約７００オングストローム厚の酸化物層２
５を図７に示されるように成長させる熱酸化の後で、約
１２５０オングストローム厚の窒化シリコン層２６が低
圧化学蒸着（LPCVD: Low Pressure Chemical Vapor Dep
osition ）工程により付着される。埋込層間の深い分離
部を提供する領域は、第４マスキング段階の間に規定さ
れる。次に、エピタキシャル・シリコン５までの乾式エ
ッチングにより、酸化物層２５と窒化物層２６を貫通し
てウィンドウが作られる。次に、エピタキシャル・シリ
コン５は湿式エッチングされて、図７に示されるような
約９５００オングストロームの深さのモート(moat)が作
成される。Oxide layer 2 about 700 Å thick
After thermal oxidation to grow No. 5 as shown in FIG. 7, a silicon nitride layer 26 of about 1250 angstroms thick is deposited by low pressure chemical vapor deposition (LPCVD).
osition) process. The area providing the deep isolation between the buried layers is defined during the fourth masking step. A window is then created through oxide layer 25 and nitride layer 26 by a dry etch down to epitaxial silicon 5. The epitaxial silicon 5 is then wet etched to create a moat about 9500 angstroms deep as shown in FIG.

【００１３】ウェーハを酸化熱処理することにより、約
２１５００オングストローム厚の酸化物６の深い領域が
すでに規定されたモート内に形成され、このとき、窒化
物層２６はウェーハの残りの部分の酸化に対するマスク
として機能する。Oxidation heat treatment of the wafer forms deep regions of oxide 6 about 21500 angstroms thick in the already defined moat, where the nitride layer 26 is a mask against oxidation of the rest of the wafer. Function as.

【００１４】この段階で、酸化物６の深い領域が、図８
に図示されるように完全にエピタキシャル層５を貫通し
て延在する。２つの隣接するN-型埋込層３の間の分離を
強化するために、P+埋込層４を図８に図示されるよう
に、深い酸化物分離部６の下に用いることができる。At this stage, the deep region of the oxide 6 is formed as shown in FIG.
It extends completely through the epitaxial layer 5 as shown in FIG. To enhance the isolation between two adjacent N-type buried layers 3, a P + buried layer 4 can be used below the deep oxide isolation 6 as shown in FIG.

【００１５】次に、窒化物層２６を剥して、約５００オ
ングストローム厚で残りの酸化物層２５を下に残す。LP
CVD 工程により第２窒化物層２７を、図９に図示するよ
うに、約１２５０オングストローム厚に付着する。The nitride layer 26 is then stripped, leaving the remaining oxide layer 25 under, approximately 500 angstroms thick. LP
A second nitride layer 27 is deposited by a CVD process to a thickness of approximately 1250 Å, as shown in FIG.

【００１６】深い酸化物分離部６の両側にMOS 装置の表
面分離部となる領域が、第５マスキング段階により規定
される。図９に示すように、乾式エッチングにより、下
部の深い酸化物領域６まで第２窒化層２７を貫通してウ
ィンドウが規定される。次に、さらに高圧の熱処理が行
われ、約１０，０００オングストローム厚の酸化物層７
がすでに規定されているウィンドウ内に成長し、残りの
窒化物層２７はウェーハの残りの部分のマスクとして機
能する。この様子を図１０に示す。次に、酸化物層２５
と窒化物層２７とで構成されるパッド構造全体が除去さ
れる。Regions on both sides of the deep oxide isolation 6 that will be surface isolation of the MOS device are defined by a fifth masking step. As shown in FIG. 9, dry etching defines a window through the second nitride layer 27 down to the deep oxide region 6 below. Next, a heat treatment at a higher pressure is performed to form an oxide layer 7 having a thickness of about 10,000 Å.
Are grown in the windows already defined, and the remaining nitride layer 27 acts as a mask for the rest of the wafer. This is shown in FIG. Next, the oxide layer 25
And the nitride layer 27 is removed.

【００１７】その後の注入のためのスクリーン酸化物と
して用いられ、図１１に参照番号２８で示される約２０
０オングストロームの熱酸化物をシリコン表面上に成長
させた後で、フォトレジスト２９層を塗布することによ
り第６マスキング段階が実行される。ここで、P-ウェル
領域を、すなわちNMOSトランジスタ本体に関して、規定
するウィンドウが規定される。次にウィンドウを通じ
て、約６Ｅ１２at/cm2の線量と約１７０KeV のエネルギ
でホウ素イオンが注入され、P-ウェル領域８を形成す
る。Approximately 20 used as a screen oxide for subsequent implantation and is designated by the reference numeral 28 in FIG.
After growing 0 angstroms of thermal oxide on the silicon surface, a sixth masking step is performed by applying a layer of photoresist 29. Here a window is defined which defines the P-well region, ie with respect to the NMOS transistor body. Boron ions are then implanted through the window at a dose of about 6E12 at / cm 2 and an energy of about 170 KeV to form the P-well region 8.

【００１８】その結果できる酸化物とフォトレジスト２
９が除去される。この時点で、NMOS装置のP 型基板本体
領域が形成され、表面ドーピング濃度は、P-ウェル領域
８と高濃度にドーピングされたP+埋込層４による低い抵
抗とによって制御される。このP 型本体８は、図１１に
示されるように、N-埋込層２により、P-型基板１からは
完全に分離される。The resulting oxide and photoresist 2
9 is removed. At this point, the P-type substrate body region of the NMOS device is formed and the surface doping concentration is controlled by the P-well region 8 and the low resistance of the heavily doped P + buried layer 4. This P-type body 8 is completely separated from the P-type substrate 1 by the N-embedded layer 2, as shown in FIG.

【００１９】次に、熱酸化が実行され、約１０００オン
グストロームの酸化物層が成長され、その上にこれも約
１０００オングストローム厚のLPCVD 窒化物層が付着さ
れる。これを図１２に示すが、酸化物と窒化物の積層さ
れた複合体を参照番号９で示す。第７マスキングおよび
注入段階により、図１３に示すように、フォトレジスト
層３０内に規定されたウィンドウを通じてNPN ベースが
注入され、積層体９を通じてP ベース領域１０が形成さ
れる。注入線量は約１．１５Ｅ１４at/cm2で、注入エネ
ルギは約１４０KeV である。続いて、摂氏約９００度の
アニーリング段階がN2中で実行される。次に、酸化物／
窒化物積層体９が、後にPMOSおよびNMOS装置となる領域
から第８パタ−ニング段階により乾式／湿式エッチング
で除去され、ゲート酸化物層１１（約４００オングスト
ローム）が図１４に示すように熱成長する。Next, thermal oxidation is performed to grow an oxide layer of about 1000 angstroms, onto which is also deposited an LPCVD nitride layer, which is also about 1000 angstroms thick. This is shown in FIG. 12, where the oxide and nitride laminated composite is designated by reference numeral 9. The seventh masking and implant step implants the NPN base through the window defined in the photoresist layer 30 and forms the P base region 10 through the stack 9, as shown in FIG. The implantation dose is about 1.15E14 at / cm 2 and the implantation energy is about 140 KeV. Subsequently, an annealing step of about 900 degrees Celsius is performed in N 2 . Next, oxide /
The nitride stack 9 is removed by dry / wet etching from the regions that will later become the PMOS and NMOS devices by an eighth patterning step, and the gate oxide layer 11 (about 400 Å) is thermally grown as shown in FIG. To do.

【００２０】次に、約３５００オングストローム厚の多
結晶シリコン層３６が図１５に示すようにLPCVD 工程に
より付着され、リンでドーピングされる。MOS 装置のゲ
ート１２が多結晶シリコン層３６から形成され、図１６
に示すように余分な多結晶シリコン層３６を除去するこ
とにより第９パターニング段階によって規定される。第
１０パターニング段階において、酸化物／窒化物積層体
９の乾式エッチングのためのフォトレジスト・マスクを
通じて適切なウィンドウが規定され、NPN 装置のエミッ
タ，ベースおよびコレクタ接触のための異なる開口部を
形成する。この開口部は図１７に参照番号３４で示され
る。図１８に示すように、第１１マスキングおよび注入
段階でフォトレジスト層３１が塗布され、ウィンドウが
開口されてヒ素を注入される領域を規定する。この高濃
度の注入の目的は、多結晶シリコン・ゲート１２と表面
酸化物分離部１１との相対エッジにより遮蔽され整合さ
れるNPN トランジスタのコレクタおよびエミッタ領域と
NMOSトランジスタのソースおよびドレイン領域に関し、
図１８の参照番号１３で示される電気接触部を形成する
ことである。ヒ素線量は、約１．４Ｅ１５at/cm2で、エ
ネルギは約３０KeV である。Next, a polycrystalline silicon layer 36 of approximately 3500 angstroms thickness is deposited by LPCVD process and doped with phosphorus as shown in FIG. The gate 12 of the MOS device is formed from the polycrystalline silicon layer 36, as shown in FIG.
Defined by the ninth patterning step by removing the excess polycrystalline silicon layer 36 as shown in FIG. In a tenth patterning step, appropriate windows are defined through a photoresist mask for dry etching of the oxide / nitride stack 9 to form different openings for emitter, base and collector contacts of the NPN device. . This opening is designated by the reference numeral 34 in FIG. As shown in FIG. 18, a photoresist layer 31 is applied in the eleventh masking and implanting step, and a window is opened to define an area where arsenic is implanted. The purpose of this high-concentration implant is with the collector and emitter regions of the NPN transistor that are shielded and aligned by the relative edges of the polycrystalline silicon gate 12 and the surface oxide isolation 11.
Regarding the source and drain regions of the NMOS transistor,
18 to form the electrical contact indicated by reference numeral 13 in FIG. The arsenic dose is about 1.4E15 at / cm 2 and the energy is about 30 KeV.

【００２１】摂氏約１０２０度で約１７分間、N2中でヒ
素注入を行った後、図１９のフォトレジスト層３２を塗
布し、ホウ素注入が行われたフォトレジスト層３２内に
ウィンドウを規定することにより第１２マスキング段階
が行われる。この高濃度のホウ素注入の目的は、多結晶
シリコン・ゲート１２と表面酸化物分離部１１との相対
エッジにより遮蔽され自己整合されるNPN トランジスタ
のベース領域とPMOSトランジスタのソースおよびドレイ
ン領域に関し、図１９の参照番号１４により示される電
気接触部を形成することである。この注入部は、次に摂
氏約９００度で３０分間N2中でアニーリングされ、フォ
トレジスト層３２が除去される。After an arsenic implant in N 2 at about 1020 degrees Celsius for about 17 minutes, photoresist layer 32 of FIG. 19 is applied to define a window in the boron-implanted photoresist layer 32. Thus, the twelfth masking step is performed. The purpose of this high concentration boron implant is for the base region of the NPN transistor and the source and drain regions of the PMOS transistor, which are self-aligned and shielded by the relative edges of the polycrystalline silicon gate 12 and the surface oxide isolation 11. 19 to form the electrical contact indicated by reference numeral 14. The implant is then annealed in N 2 at about 900 degrees Celsius for 30 minutes to remove the photoresist layer 32.

【００２２】さらに酸化物、いわゆるテトラエチルオル
トシリケート（TEOS）の第１非ドーピング薄層、引続き
すぐにリンおよびホウ素をドーピングしたTEOS（BPTEO
S）の第２層のプラズマ強化蒸着（PECVD: plasma-enhan
ced vapor deposition ）段階を行う。次にリフロー処
理を行う。TEOSとBPTEOSとの積層体は、図２０の参照番
号１５により示される。第１３パターニング段階で、図
２１に示されるように積層体１５の乾式除去により接触
開口部３５がTEOS／BPTEOS積層体内に形成される。Furthermore, a first undoped thin layer of an oxide, the so-called tetraethylorthosilicate (TEOS), immediately followed by phosphorus and boron doped TEOS (BPTEO).
S) second layer plasma enhanced deposition (PECVD: plasma-enhan
ced vapor deposition) step. Next, reflow processing is performed. The stack of TEOS and BPTEOS is indicated by reference numeral 15 in FIG. In the thirteenth patterning step, the contact openings 35 are formed in the TEOS / BPTEOS stack by dry removal of the stack 15 as shown in FIG.

【００２３】次に、ケイ化プラチナ合金（PtSi）がすべ
ての接触開口部内に形成される。次にチタン／タングス
テン（TiW ）層が付着され、続いて銅／シリコン／アル
ミニウム合金（AlCuSi）が付着される。いずれの層も、
第１４マスキング段階によりパターニングされ、２つの
層が腐食を受けて異なる接触部の金属相互接続部ができ
る。PtSi/TiW/AlCuSi で形成された複合層全体は、図２
２の参照番号１６で示される。Next, a platinum silicide silicide (PtSi) is formed in all contact openings. A titanium / tungsten (TiW) layer is then deposited, followed by a copper / silicon / aluminum alloy (AlCuSi). Both layers are
Patterned by a fourteenth masking step, the two layers are subject to corrosion resulting in metal interconnects at different contacts. The entire composite layer made of PtSi / TiW / AlCuSi is shown in Fig. 2.
Reference numeral 16 of 2

【００２４】図２３に示されるように、プラズマ強化蒸
着（PECVD ）工程により窒化シリコンの絶縁パッシベー
ション層１７が付着され、第１６マスキング段階により
パッド領域が規定される。パッシベーション層１７の腐
食とウェーハ１の背面の研磨とにより、作成段階の手順
は完了する。As shown in FIG. 23, an insulating passivation layer 17 of silicon nitride is deposited by a plasma enhanced deposition (PECVD) process, and a pad area is defined by a sixteenth masking step. Corrosion of the passivation layer 17 and polishing of the backside of the wafer 1 complete the procedure of the fabrication stage.

【００２５】以上、本発明により同一の作成工程を用い
て１つの集積回路上にバイポーラ装置とMOS 装置の両方
が製造された。As described above, according to the present invention, both the bipolar device and the MOS device are manufactured on one integrated circuit by using the same manufacturing process.

【００２６】本発明では１つの特定の実施例しか詳細に
説明されていないが、本発明の精神から逸脱することな
く種々の改良および改善を加えることができることは当
業者には認識頂けよう。たとえば、作成過程の動作手順
の間に、作成される集積回路によっては必要とされる抵
抗，キャパシタ，ダイオードなどの受動回路素子を容易
に形成することができる。また、この作成過程は、既存
の装置を改良するためにさらにマスキング段階を加える
ことにより改良することもできる。たとえば、NPN トラ
ンジスタのコレクタ・アクセスを減らすために、図２４
に示すような深い電気N+接触１８を形成して、N+埋込
層、すなわちNPN トランジスタのコレクタまで到達する
こともできる。別の可能性としては、オプションのマス
キングおよび注入段階を用いて、MOS 装置の閾値電圧を
特定の所望値に調整することもできる。Although the present invention has been described in detail with respect to only one particular embodiment, those skilled in the art will recognize that various modifications and improvements can be made without departing from the spirit of the invention. For example, it is possible to easily form passive circuit elements such as a resistor, a capacitor, and a diode, which are required depending on the integrated circuit to be manufactured, during the operation procedure of the manufacturing process. The fabrication process can also be improved by adding additional masking steps to improve existing equipment. For example, to reduce collector access for NPN transistors, see Figure 24.
It is also possible to form a deep electrical N + contact 18 as shown in Fig. 1 to reach the N + buried layer, ie the collector of the NPN transistor. Alternatively, optional masking and implant steps can be used to adjust the threshold voltage of the MOS device to a particular desired value.

【００２７】用途によっては、分離コレクタ縦型PNP ト
ランジスタなどの他の能動装置を容易に形成することが
できる。N-ベース領域を形成するには、高濃度のヒ素注
入の直前にマスキング段階を追加し、さらにN-型注入段
階を行うことが必要とされる。PMOSトランジスタのソー
ス／ドレイン注入を用いることにより、P+エミッタを容
易に形成することができる。最後に、P+埋込層は、第１
のN-型埋込層そのものにより基板から分離されて、コレ
クタとして機能する。縦型に分離されたPNP トランジス
タのコレクタ・アクセスを軽減する、P+埋込層に到達す
る深い電気P 型接触を形成するためにP-ウェルを用いる
こともできる。このような縦型PNP トランジスタの例を
図２５に示す。ここではN-ベースは、参照番号１９によ
り示され、残りの構造部は上記の工程の対応する注入段
階と同じ参照番号を有する。Depending on the application, other active devices such as isolated collector vertical PNP transistors can be easily formed. The formation of the N-base region requires the addition of a masking step immediately before the high concentration arsenic implant, followed by an N-type implant step. The P + emitter can be easily formed by using the source / drain implantation of the PMOS transistor. Finally, the P + buried layer is the first
It is separated from the substrate by the N-type buried layer itself and functions as a collector. P-wells can also be used to form deep electrical P-type contacts that reach the P + buried layer, which reduces collector access for vertically isolated PNP transistors. An example of such a vertical PNP transistor is shown in FIG. The N-base is here designated by the reference numeral 19 and the remaining structures have the same reference numerals as the corresponding implantation steps of the above process.

【図面の簡単な説明】[Brief description of drawings]

本発明の１つの実施例が、例として、以下の図面を参照
してより詳しく説明される。One embodiment of the invention is described in more detail by way of example with reference to the following drawings.

【図１】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 1 illustrates the steps involved in manufacturing a PMOS, NMOS and NPN device on the same substrate.

【図２】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 2 shows the steps involved in the fabrication process for forming PMOS, NMOS and NPN devices on the same substrate.

【図３】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 3 shows the steps involved in manufacturing a PMOS, NMOS and NPN device on the same substrate.

【図４】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 4 illustrates the steps involved in manufacturing a PMOS, NMOS and NPN device on the same substrate.

【図５】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 5 illustrates the steps involved in manufacturing a PMOS, NMOS and NPN device on the same substrate.

【図６】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 6 shows the steps involved in manufacturing a PMOS, NMOS and NPN device on the same substrate.

【図７】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 7 illustrates the steps involved in manufacturing a PMOS, NMOS and NPN device on the same substrate.

【図８】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 8 shows the steps involved in the fabrication process for forming PMOS, NMOS and NPN devices on the same substrate.

【図９】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。FIG. 9 illustrates the steps involved in a fabrication process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１０】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 10 illustrates the steps involved in a manufacturing process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１１】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 11 shows the steps involved in the fabrication process of forming PMOS, NMOS and NPN devices on the same substrate.

【図１２】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 12 shows the steps involved in the fabrication process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１３】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 13 illustrates the steps involved in a manufacturing process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１４】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 14 illustrates the steps involved in a manufacturing process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１５】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 15 illustrates the steps involved in a fabrication process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１６】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 16 shows steps involved in a manufacturing process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１７】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 17 shows the steps involved in a manufacturing process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１８】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 18 shows the steps involved in a manufacturing process for forming PMOS, NMOS and NPN devices on the same substrate.

【図１９】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 19 shows the steps involved in the fabrication process for forming PMOS, NMOS and NPN devices on the same substrate.

【図２０】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 20 shows the steps involved in the fabrication process of forming PMOS, NMOS and NPN devices on the same substrate.

【図２１】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 21 shows the steps involved in the fabrication process of forming PMOS, NMOS and NPN devices on the same substrate.

【図２２】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 22 shows the steps involved in the fabrication process for forming PMOS, NMOS and NPN devices on the same substrate.

【図２３】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。FIG. 23 shows the steps involved in the fabrication process for forming PMOS, NMOS and NPN devices on the same substrate.

【図２４】NPN 装置の構造における可能な変形を示す。FIG. 24 shows possible variations in the structure of the NPN device.

【図２５】縦型PNP 装置と同一基板上にあるNPN 装置を
示す。FIG. 25 shows an NPN device on the same substrate as a vertical PNP device.

【符号の説明】[Explanation of symbols]

１ 基板 ２ N-埋込層 ３ N+埋込層 ４ P+埋込層 ５ エピタキシャル層 ６ 酸化物の深い領域 ７ 酸化物層 ８ P ウェル領域 ９ 酸化物／窒化物積層体 １０ P ベース領域 １１ ゲート酸化物層 １２ MOS 装置のゲート １３，１４ 電気接触部 １５ TEOS/BPTEOS 積層体 １６ PtSi/TiW/AlCuSi 複合層 １７ パッシベーション層 1 substrate 2 N- buried layer 3 N + buried layer 4 P + buried layer 5 epitaxial layer 6 deep oxide region 7 oxide layer 8 P well region 9 oxide / nitride stack 10 P base region 11 gate oxidation Material layer 12 Gate of MOS device 13,14 Electrical contact 15 TEOS / BPTEOS laminate 16 PtSi / TiW / AlCuSi composite layer 17 Passivation layer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャーガン・フォースナー アメリカ合衆国アリゾナ州メサ、ノース・ フラスナー・ドライブ539 (72)発明者 ミリアム・コブス フランス国プレイザンス・デュ・タッチ 31830、ケミン・デ・バスターズ13 (72)発明者 アーレット・マーティー−ブラビア フランス国フロウジン31270、インパス・ ルイス・アラゴン５ (72)発明者 ガイ・ホウテキット フランス国プレイザンス・デュ・タッチ 31830、ル・デ・ブレタン25 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Jagan Forsner 539 North Frasner Drive, Mesa, Arizona, United States (39) Inventor Miriam Cobs France Plaisance Du Touch 31830, Chemin De Busters 13 (72) Inventor Arlette Marty-Bravier Frouzin 31270, France, Impas Lewis Aragon 5 (72) Inventor Guy Houteckit Plaisance du Touch 31830, Le Des Bretans 25, France

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 基板を備えて、その上に前記基板と同じ
導電型の基板本体領域と、前記基板本体領域および前記
基板と対向する導電型で、前記基板本体領域と前記基板
との間に配置された低濃度にドーピングされた埋込層
と、前記基板本体領域と同じ導電型で、前記基板本体領
域と前記の低濃度にドーピングされた埋込層との間に介
在された高濃度にドーピングされた強化層とを有する少
なくとも１つのMOS 装置が形成された集積回路であっ
て、前記高濃度にドーピングされた強化層が前記基板本
体領域のシリアル抵抗を軽減し、装置の基板効果を小さ
くする集積回路。1. A substrate is provided with a substrate body region of the same conductivity type as that of the substrate, and a conductivity type facing the substrate body region and the substrate, and between the substrate body region and the substrate. The disposed lightly doped buried layer and the high conductivity type interposed between the substrate body region and the lightly doped buried layer are of the same conductivity type as the substrate body region. An integrated circuit formed with at least one MOS device having a doped enhancement layer, wherein the heavily doped enhancement layer reduces serial resistance in the substrate body region and reduces the substrate effect of the device. Integrated circuit. 【請求項２】 少なくとも１つのMOS 装置を有する集積
回路を製造する方法であって：第１導電型の基板を設け
る段階；前記第１導電型と対向する第２導電型の低濃度
にドーピングされた埋込層を作成する段階；前記の低濃
度にドーピングされた埋込層の上に、第１導電型の高濃
度にドーピングされた層を作成する段階；前記の高濃度
にドーピングされた層の上でそれに連続して、第１導電
型の低濃度にドーピングされた基板本体領域を作成する
段階；および前記基板本体領域上に第２導電型の高濃度
にドーピングされた領域を２つ作成して、前記MOS 装置
のソースおよびドレインとする段階；によって構成され
ることを特徴とする集積回路製造方法。2. A method of manufacturing an integrated circuit having at least one MOS device, comprising: providing a substrate of a first conductivity type; lightly doped of a second conductivity type opposite the first conductivity type. A highly doped layer of the first conductivity type on the lightly doped buried layer; the heavily doped layer And subsequently forming a lightly doped substrate body region of a first conductivity type; and creating two heavily doped regions of a second conductivity type on the substrate body region. And a step of forming a source and a drain of the MOS device, the integrated circuit manufacturing method. 【請求項３】 前記工程が純粋にCMOS製造工程である請
求項２記載の集積回路製造方法。3. The integrated circuit manufacturing method according to claim 2, wherein said step is a pure CMOS manufacturing step. 【請求項４】 前記工程が、バイポーラ装置とCMOS装置
の両方を同一チップ上に製造するBiCMOS製造工程である
請求項２記載の集積回路製造方法。4. The integrated circuit manufacturing method according to claim 2, wherein said step is a BiCMOS manufacturing step for manufacturing both a bipolar device and a CMOS device on the same chip. 【請求項５】 前記基板がP-シリコン基板であり、前記
の低濃度にドーピングされた埋込層がN-埋込層領域であ
り、前記の高濃度にドーピングされた埋込層がP+埋込層
領域であり、前記の低濃度にドーピングされた基板本体
領域がP-導電型であり、前記の高濃度にドーピングされ
た２つ領域がN+導電型であり、それによってMOS 装置が
NMOS装置となる、バイポーラ装置とCMOS装置の両方を同
一チップ上に有する集積回路を製造する方法であって：
少なくとも１つのPMOS装置と少なくとも１つの縦型NPN
装置とに関して、前記基板内にN+埋込層領域を設ける段
階；前記P+，N+およびN-埋込層領域上にN-エピタキシャ
ル層を設ける段階；前記縦型NPN 装置のN-エピタキシャ
ル層の第１部分内にP-ベース領域を設ける段階；前記縦
型NPN 装置のP-ベース領域部分にN+領域を設けてそのエ
ミッタを形成すること；および前記縦型NPN 装置のN-エ
ピタキシャル層の第２部分内にN+領域を設けてそのコレ
クタ接触を形成すること；を同時に行う段階；および前
記PMOS装置の前記N-エピタキシャル層の第１および第２
部分内にP+領域を設けてそのソースおよびドレインを形
成すること；および前記縦型NPN 装置のP-ベース領域部
分内にP+領域を設けてそのベース接触を形成すること；
を同時に行う段階；によってさらに構成される請求項４
記載の集積回路製造方法。5. The substrate is a P-silicon substrate, the lightly doped buried layer is an N- buried layer region, and the heavily doped buried layer is a P + buried layer. The heavily doped substrate body region is of P-conductivity type, and the two heavily doped regions of N-conductivity type are N + conductivity type.
A method of manufacturing an integrated circuit having both a bipolar device and a CMOS device on the same chip, which is an NMOS device:
At least one PMOS device and at least one vertical NPN
An N + buried layer region in the substrate; a N-epitaxial layer on the P +, N + and N- buried layer regions; a N-epitaxial layer of the vertical NPN device; Providing a P-base region in one portion; providing an N + region in the P-base region portion of the vertical NPN device to form its emitter; and a second N-epitaxial layer of the vertical NPN device. Simultaneously providing an N + region in the portion to form its collector contact; and first and second N-epitaxial layers of the PMOS device.
Providing a P + region in the portion to form its source and drain; and providing a P + region in the P-base region portion of the vertical NPN device to form its base contact;
5. The method according to claim 4, further comprising:
A method for manufacturing an integrated circuit according to claim 1. 【請求項６】 前記縦型NPN 装置のコレクタ接触を形成
する前記N+領域が形成される前に、装置の前記N-エピタ
キシャル層の第２部分内に深いN+領域を設ける段階；に
よってさらに構成される請求項５記載の集積回路製造方
法。6. A method further comprising: providing a deep N + region within the second portion of the N- epitaxial layer of the device before the N + region forming the collector contact of the vertical NPN device is formed. The integrated circuit manufacturing method according to claim 5. 【請求項７】 前記縦型NPN 装置の前記ベース領域が、
前記縦型NPN 装置の前記N-エピタキシャル層の第２部分
内に設けられたP++ 領域上に設けられる請求項５記載の
集積回路製造方法。7. The base region of the vertical NPN device comprises:
The integrated circuit manufacturing method according to claim 5, wherein the integrated circuit is provided on a P ++ region provided in a second portion of the N-epitaxial layer of the vertical NPN device. 【請求項８】 前記P-シリコン基板内で、少なくとも１
つの縦型PNP 装置に関してN-埋込層領域を設ける段階；
前記N-埋込層領域上にN-エピタキシャル層を設ける段
階；前記縦型PNP 装置の前記N-エピタキシャル層の第１
部分内にP-ウェル領域を設ける段階；前記縦型PNP 装置
の前記N-エピタキシャル層の第２部分内にN-ベース領域
を設ける段階；前記縦型PNP 装置の前記N-ベース領域上
にN+領域を設けて、そのベース接触を形成する段階；お
よび前記縦型PNP 装置の前記P-ウェルおよびN-ベース領
域上にP+領域を設けて、そのコレクタおよびエミッタ接
触を形成する段階；によってさらに構成される請求項
５，６または７記載の集積回路製造方法。8. In the P-silicon substrate, at least one
Providing N-buried layer regions for two vertical PNP devices;
Providing an N-epitaxial layer on the N-buried layer region; first of the N-epitaxial layer of the vertical PNP device
Providing a P-well region in the portion; Providing an N-base region in the second portion of the N-epitaxial layer of the vertical PNP device; N + on the N-base region of the vertical PNP device Providing a region to form its base contact; and providing a P + region on the P-well and N-base region of the vertical PNP device to form its collector and emitter contacts. The integrated circuit manufacturing method according to claim 5, 6 or 7.
JP8212215A 1995-06-30 1996-07-01 Cmos integrated circuit and its preparation Pending JPH0936249A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9507906 1995-06-30
FR9507906A FR2736209A1 (en) 1995-06-30 1995-06-30 BiCMOS integrated circuit

Publications (1)

Publication Number Publication Date
JPH0936249A true JPH0936249A (en) 1997-02-07

Family

ID=9480573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8212215A Pending JPH0936249A (en) 1995-06-30 1996-07-01 Cmos integrated circuit and its preparation

Country Status (2)

Country Link
JP (1) JPH0936249A (en)
FR (1) FR2736209A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752154A (en) * 2019-10-21 2020-02-04 上海华虹宏力半导体制造有限公司 Process method for increasing HVPMOS ID

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1004456B (en) * 1985-04-19 1989-06-07 三洋电机株式会社 Semiconductor device and method of producing same
JPH02137262A (en) * 1988-11-17 1990-05-25 Sanyo Electric Co Ltd Semiconductor integrated circuit and its manufacture
US5208169A (en) * 1991-06-28 1993-05-04 Texas Instruments Incorporated Method of forming high voltage bipolar transistor for a BICMOS integrated circuit
US5406106A (en) * 1992-06-24 1995-04-11 Matsushita Electric Industrial Co., Ltd. Semiconductor Bi-MIS device and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752154A (en) * 2019-10-21 2020-02-04 上海华虹宏力半导体制造有限公司 Process method for increasing HVPMOS ID
CN110752154B (en) * 2019-10-21 2023-10-20 上海华虹宏力半导体制造有限公司 Process method for increasing HVPMOS ID

Also Published As

Publication number Publication date
FR2736209A1 (en) 1997-01-03

Similar Documents

Publication Publication Date Title
JPH04226022A (en) Formation of space in semiconductor struc- tural body
JPH05347383A (en) Manufacture of integrated circuit
JPH04226066A (en) Bi-cmos device and its manufacture
JPS62174966A (en) Manufacture of semiconductor device
US4931407A (en) Method for manufacturing integrated bipolar and MOS transistors
JPH0348457A (en) Semiconductor device and manufacture thereof
JPH04226064A (en) Interconnection body for semiconductor device use its manufacture
JPH05198752A (en) Mos device and manufacture of semiconductor structure with bipolar-device
US5776807A (en) Method for fabricating a triple well for bicmos devices
US6767797B2 (en) Method of fabricating complementary self-aligned bipolar transistors
US5691226A (en) Method of manufacturing BICMOS integrated circuits
US5422290A (en) Method of fabricating BiCMOS structures
JPH1131665A (en) Manufacture of semiconductor integrated circuit
US5691224A (en) Method of making BiCMOS circuit
JPH0936249A (en) Cmos integrated circuit and its preparation
JP2633559B2 (en) Method for manufacturing bipolar CMOS semiconductor device
JP3247106B2 (en) Manufacturing method and structure of integrated circuit
JP2793207B2 (en) Method for manufacturing semiconductor device
JPS61139057A (en) Manufacture of semiconductor integrated circuit device
JPH04260331A (en) Manufacture of semiconductor device
JPH04372164A (en) Manufacture of bicmos semiconductor device
JPS63269558A (en) Semiconductor device
JPH06163842A (en) Semiconductor integrated circuit device and its manufacture
JPH06181215A (en) Semiconductor integrated circuit
JPH05144932A (en) Manufacture of semiconductor device