JPH06163842A - Semiconductor integrated circuit device and its manufacture - Google Patents
Semiconductor integrated circuit device and its manufactureInfo
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- JPH06163842A JPH06163842A JP5199778A JP19977893A JPH06163842A JP H06163842 A JPH06163842 A JP H06163842A JP 5199778 A JP5199778 A JP 5199778A JP 19977893 A JP19977893 A JP 19977893A JP H06163842 A JPH06163842 A JP H06163842A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳ構造トランジ
スタを有する半導体集積回路装置の構造およびその製造
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a semiconductor integrated circuit device having a CMOS structure transistor and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、ＩＣやＬＳＩなどの半導体装置の
高密度化、高集積化が著しく進み、それに対応した半導
体素子の微細化構造の開発も進められている。高集積化
を追求する上でＭＯＳ型電界効果トランジスタ（MOSFE
T: Metal-Oxide-SemiconductorField Effect Transisto
r ）が有利であるが、これを有する半導体集積回路装置
の集積度が高まるに連れてチップ内での消費電力が増加
する。したがって、高集積化とともに低消費電力を求め
るならば、ＣＭＯＳ（Complementary MOS)構造を有する
ＣＭＯＳデバイスが適している。2. Description of the Related Art In recent years, the density and integration of semiconductor devices such as ICs and LSIs have been remarkably increased, and development of a miniaturized structure of semiconductor elements corresponding thereto has been promoted. In pursuit of high integration, MOS field effect transistor (MOSFE
T: Metal-Oxide-SemiconductorField Effect Transisto
r) is advantageous, but the power consumption in the chip increases as the degree of integration of the semiconductor integrated circuit device having this r increases. Therefore, if high integration and low power consumption are required, a CMOS device having a CMOS (Complementary MOS) structure is suitable.
【０００３】さらに、半導体素子を微細化構造に適する
ようにするために図１６の様な構造のＭＯＳＦＥＴが知
られている（特願平３−１９８２８２号、特開平５ー２
１７３０号参照）。これは、例えば、ＣＭＯＳ半導体集
積回路などに好適なものであり、不純物濃度が２×１０
15cm-3程度のＮ型シリコン半導体基板１に形成される。
ＭＯＳＦＥＴは、この半導体基板に形成された２重の不
純物拡散領域（以下、ウエルという）ウエル内に配置さ
れる。そして、図示されていないが、他の素子は、半導
体基板内に直接設けたり、他のウエルや２重ウエル等の
中に形成する。Further, a MOSFET having a structure as shown in FIG. 16 is known in order to make a semiconductor device suitable for a miniaturized structure (Japanese Patent Application No. 3-198282, Japanese Patent Laid-Open No. 5-282).
1730). This is suitable for, for example, a CMOS semiconductor integrated circuit and has an impurity concentration of 2 × 10 5.
It is formed on the N-type silicon semiconductor substrate 1 of about 15 cm −3 .
The MOSFET is arranged in a double impurity diffusion region (hereinafter referred to as a well) well formed in this semiconductor substrate. Although not shown, other elements are provided directly in the semiconductor substrate or formed in other wells or double wells.
【０００４】この半導体装置の製造方法を次に説明す
る。A method of manufacturing this semiconductor device will be described below.
【０００５】まず、この半導体基板１に、マスク（図示
せず）を用いてボロンをイオン注入し、約１１９０℃の
熱処理を数時間行って、半導体基板表面からの深さが約
５μm 程度でピーク不純物濃度が６×１０16cm-3程度の
深いＰウエル６を形成する。ついで、リンをイオン注入
し、熱処理を数時間行ってこのウエルの中に接合深さ
（Ｘj ）、すなわち、半導体基板表面からの深さが約
１．０μm で、ピーク不純物濃度が１×１０17cm-3程度
の浅いＮウエル２を形成する。半導体基板１とＮウエル
２およびＰウエル６の表面界面には、ＬＯＣＯＳ法など
の選択酸化技術で素子分離領域（図示せず）を形成す
る。次に、Ｎウエル２表面の中央にゲート酸化膜（Ｓｉ
Ｏ2 ）４を４０〜５０ｎｍ程度堆積させる。この酸化膜
を通して半導体基板１中に閾値電圧（Ｖth）を制御する
ためにボロンをイオン注入する。ゲート酸化膜４上に
は、例えば、多結晶シリコン（以下、ポリシリコンとい
う）を堆積し、この中にリンを拡散した後パターニング
を行ってゲート電極５を得る。さらに、ゲート電極５の
両側から半導体基板１にボロンなどをイオン注入し、熱
拡散を行って不純物濃度が１×１０21cm-3程度のＰ+ ソ
ース／ドレイン領域３を形成する。First, boron is ion-implanted into the semiconductor substrate 1 by using a mask (not shown), and a heat treatment at about 1190 ° C. is performed for several hours, so that the depth from the semiconductor substrate surface reaches a peak of about 5 μm. A deep P well 6 having an impurity concentration of about 6 × 10 16 cm −3 is formed. Then, phosphorus is ion-implanted, and heat treatment is performed for several hours to form a junction depth (Xj) in this well, that is, a depth from the surface of the semiconductor substrate of about 1.0 μm and a peak impurity concentration of 1 × 10 17. A shallow N well 2 of about cm -3 is formed. Element isolation regions (not shown) are formed at the surface interfaces of the semiconductor substrate 1, N well 2 and P well 6 by a selective oxidation technique such as LOCOS. Next, a gate oxide film (Si
O 2 ) 4 is deposited to a thickness of 40 to 50 nm. Boron is ion-implanted into the semiconductor substrate 1 through the oxide film to control the threshold voltage (Vth). For example, polycrystalline silicon (hereinafter referred to as polysilicon) is deposited on the gate oxide film 4, and phosphorus is diffused in the polycrystalline silicon to perform patterning to obtain the gate electrode 5. Further, boron or the like is ion-implanted into the semiconductor substrate 1 from both sides of the gate electrode 5, and thermal diffusion is performed to form the P + source / drain regions 3 having an impurity concentration of about 1 × 10 21 cm −3 .
【０００６】このようにして形成されたＭＯＳＦＥＴで
は、Ｎウエル２には４Ｖの内部電源電圧（Ｖint ）が印
加されており、Ｐウエル６には一定の電圧Ｖbb（−２
Ｖ）が加えられ、ゲート電極５にゲート電圧Ｖｇが印加
される。また、ウエル領域に形成されたＰＮ接合に加わ
る逆バイアス容量をＭＯＳＦＥＴの制御に利用するた
め、ウエル領域に外部から逆バイアス加えられる。In the MOSFET thus formed, an internal power supply voltage (V int ) of 4 V is applied to the N well 2 and a constant voltage V bb (-2) is applied to the P well 6.
V) is applied, and the gate voltage V g is applied to the gate electrode 5. Further, since the reverse bias capacitance applied to the PN junction formed in the well region is used for controlling the MOSFET, a reverse bias is externally applied to the well region.
【０００７】従来のＣＭＯＳ構造の半導体集積回路装置
が形成される半導体基板内のウエル領域の深さはＮウエ
ルでもＰウエルでもその半導体基板表面からの深さは２
μm以上あり、通常は、４〜５μm 程度の深さのものを
用いる。しかし、図１６に示されたような浅いウエルを
有する構造では、従来例に比較してドレイン電流量がか
なり多くなるとともに、チャネル領域下の空乏層容量と
Ｎウエル−Ｐウエル間の逆バイアス容量とが結合するの
で、空乏層が印加されるゲート電圧で得られる空乏層よ
り大きくなり、実質的に低電圧で動作する事になる。The well region in the semiconductor substrate in which the conventional semiconductor integrated circuit device having the CMOS structure is formed has a depth of 2 from the surface of the semiconductor substrate regardless of whether it is an N well or a P well.
It has a thickness of at least .mu.m, and normally a depth of about 4 to 5 .mu.m is used. However, in the structure having the shallow well as shown in FIG. 16, the drain current amount is considerably larger than that in the conventional example, and the depletion layer capacitance under the channel region and the reverse bias capacitance between the N well and P well are increased. And are coupled to each other, the depletion layer becomes larger than the depletion layer obtained at the applied gate voltage, and the depletion layer operates substantially at a low voltage.
【０００８】[0008]
【発明が解決しようとする課題】しかし、半導体集積回
路装置の微細化に対応して単にウエルを浅くした図１６
に示す構造のＭＯＳＦＥＴでは、このＭＯＳＦＥＴが形
成されているウエル領域とこのウエル領域と接合を形成
する半導体基板あるいはこのウエル領域を囲む他のウエ
ル領域とに外部から電位を固定するための外部電極を設
けなければならない。ところが、図１６のような２重ウ
エル構造のウエルでは、可能な限り狭くして微細化を進
める必要がある。したがって、外側のウエル６は、限り
なく内側のウエルに接近し、実質的に外側のウエル６は
半導体基板１の表面に露出しないようになるので、例え
ば、外側のウエル６には外部電極を形成する余地がなく
なるという問題がある。However, the well is simply made shallower in accordance with the miniaturization of the semiconductor integrated circuit device as shown in FIG.
In the MOSFET having the structure shown in (1), an external electrode for externally fixing a potential is provided to the well region in which the MOSFET is formed and the semiconductor substrate forming a junction with the well region or another well region surrounding the well region. Must be provided. However, in a double well structure as shown in FIG. 16, it is necessary to make the well as narrow as possible to promote miniaturization. Therefore, the outer well 6 is infinitely close to the inner well, and the outer well 6 is substantially not exposed to the surface of the semiconductor substrate 1. For example, an outer electrode is formed in the outer well 6. There is a problem that there is no room to do it.
【０００９】[0009]
【課題を解決するための手段】したがって、本発明の目
的は、ＭＯＳＦＥＴのチャネル直下のウエルの半導体基
板表面からの深さを浅くして、そのウエル領域に印加さ
れるバイアスによってＭＯＳＦＥＴの動作特性を調整
し、そのときのバイアスが印加される外部電極の位置を
適正化することのできる半導体集積回路装置およびその
製造方法を提供することである。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to reduce the depth of a well directly under the channel of a MOSFET from the surface of a semiconductor substrate and to improve the operating characteristics of the MOSFET by a bias applied to the well region. It is an object of the present invention to provide a semiconductor integrated circuit device that can be adjusted and the position of an external electrode to which a bias at that time is applied can be optimized, and a manufacturing method thereof.
【００１０】本発明にかかる半導体装置によれば、第１
導電型の半導体基板と、前記半導体基板に形成された第
２導電型の第１のウエル領域と、前記半導体基板に形成
され、前記第１のウエル領域を囲む第１導電型の第２の
ウエル領域と、前記半導体基板に形成された第１導電型
の第３のウエル領域と、前記半導体基板に形成され、前
記第３のウエル領域を囲む第２導電型の第４のウエル領
域と、前記第１のウエル領域に形成され、ゲート絶縁膜
の上にゲート電極を有する第１導電型ＭＯＳ型電界効果
トランジスタと、前記第３のウエル領域に形成され、ゲ
ート絶縁膜の上にゲート電極を有する第２導電型ＭＯＳ
型電界効果トランジスタと、前記第１のウエル領域上及
び前記第３のウエル領域上のそれぞれに形成されたバイ
アスを印加する手段とを備え、前記第１のウエル領域と
前記第４のウエル領域とは隣接しており、かつ、前記第
１のウエル領域の、前記第１導電型ＭＯＳ型電界効果ト
ランジスタのゲート電極下の前記半導体基板表面からの
深さは、前記第１のウエル領域とゲート絶縁膜間の界面
から延びる空乏層と前記第１のウエル領域と第２のウエ
ル領域の界面で形成される空乏層とが接触する深さとな
っており、前記第３のウエル領域の、前記第２導電型Ｍ
ＯＳ型電界効果トランジスタのゲート電極下の前記半導
体基板表面からの深さは、前記第３のウエル領域とゲー
ト絶縁膜間の界面から延びる空乏層と前記第３のウエル
と第４のウエルの界面で形成される空乏層とが接触する
深さとなっていることを特徴とする。According to the semiconductor device of the present invention, the first
A conductive type semiconductor substrate, a second conductive type first well region formed in the semiconductor substrate, and a first conductive type second well formed in the semiconductor substrate and surrounding the first well region. A region, a third well region of a first conductivity type formed in the semiconductor substrate, a fourth well region of a second conductivity type formed in the semiconductor substrate and surrounding the third well region, A first conductivity type MOS field effect transistor formed in the first well region and having a gate electrode on the gate insulating film, and a gate electrode formed on the third well region and on the gate insulating film. Second conductivity type MOS
-Type field effect transistor, and means for applying a bias formed on the first well region and the third well region, respectively, the first well region and the fourth well region, Are adjacent to each other, and the depth of the first well region from the surface of the semiconductor substrate under the gate electrode of the first conductivity type MOS field effect transistor is equal to that of the first well region. The depth is such that the depletion layer extending from the interface between the films and the depletion layer formed at the interface between the first well region and the second well region are in contact with each other, and the second well of the third well region is formed. Conductivity type M
The depth from the surface of the semiconductor substrate under the gate electrode of the OS type field effect transistor is determined by the depletion layer extending from the interface between the third well region and the gate insulating film and the interface between the third well and the fourth well. It is characterized in that the depth is such that it contacts with the depletion layer formed in 1.
【００１１】また、本発明にかかる半導体装置によれ
ば、第１導電型の半導体基板と、前記半導体基板に形成
された第２導電型の第１のウエル領域と、前記半導体基
板に形成された第１導電型の第２のウエル領域と、前記
半導体基板に形成され、前記第２のウエル領域を囲む第
２導電型の第３のウエル領域と、前記第１のウエル領域
に形成され、ゲート絶縁膜上に形成されたゲート電極を
有する第１導電型ＭＯＳ型電界効果トランジスタと、前
記第２のウエル領域に形成され、ゲート絶縁膜上に形成
されたゲート電極を有する第２導電型ＭＯＳ型電界効果
トランジスタと、前記第１のウエル領域上及び前記第２
のウエル領域上のそれぞれに形成されたバイアスを印加
する手段とを備え、前記第１のウエル領域と前記第３の
ウエル領域とは隣接しており、かつ、前記第１のウエル
領域の、前記第１導電型ＭＯＳ型電界効果トランジスタ
のゲート電極下の前記半導体基板表面からの深さは、前
記第１のウエル領域とゲート絶縁膜間の界面から延びる
空乏層と前記第１のウエル領域と基板の界面で形成され
る空乏層とが接触する深さとなっており、前記第２のウ
エル領域の、前記第２導電型ＭＯＳ型電界効果トランジ
スタのゲート電極下の前記半導体基板表面からの深さ
は、前記第２のウエル領域とゲート絶縁膜間の界面から
延びる空乏層と前記第２のウエル領域と第３のウエル領
域の界面で形成される空乏層とが接触する深さとなって
いることを特徴とする半導体集積回路装置。According to the semiconductor device of the present invention, the semiconductor substrate of the first conductivity type, the first well region of the second conductivity type formed in the semiconductor substrate, and the semiconductor substrate are formed in the semiconductor substrate. A second well region of a first conductivity type, a third well region of a second conductivity type formed in the semiconductor substrate and surrounding the second well region, and a third well region of the first well region, and a gate formed in the first well region. A first conductivity type MOS field effect transistor having a gate electrode formed on an insulating film, and a second conductivity type MOS type having a gate electrode formed on the second well region and formed on the gate insulating film. A field effect transistor on the first well region and the second well region;
Means for applying a bias formed on each of the well regions, the first well region and the third well region are adjacent to each other, and the first well region of the first well region is adjacent to the first well region. The depth from the surface of the semiconductor substrate below the gate electrode of the first conductivity type MOS field effect transistor is such that the depletion layer extending from the interface between the first well region and the gate insulating film, the first well region and the substrate. The depth of contact with the depletion layer formed at the interface of the second well region is below the gate electrode of the second conductivity type MOS field effect transistor from the surface of the semiconductor substrate. The depth is such that the depletion layer extending from the interface between the second well region and the gate insulating film and the depletion layer formed at the interface between the second well region and the third well region are in contact with each other. Features The semiconductor integrated circuit device.
【００１２】さらに、本発明にかかる半導体装置の製造
方法によれば、第１導電型の半導体基板に、第１導電型
の第２のウエル領域を形成する工程と、前記半導体基板
に、前記第２のウエル領域に隣接して第２導電型の第４
のウエル領域を形成する工程と、前記第２のウエル領域
内に、第２導電型の第１のウエル領域を形成する工程と
前記第４のウエル領域に、前記第１のウエル領域に隣接
し、前記第１のウエル領域との境界部分において、前記
半導体基板表面からの深さが前記第１のウエル領域の前
記半導体基板表面からの深さより浅い第１導電型の第３
のウエル領域を形成する工程と、前記第１のウエル領域
に、第１導電型のＭＯＳ型電界効果トランジスタを形成
する工程と、前記第３のウエル領域に、第２導電型のＭ
ＯＳ型電界効果トランジスタを形成する工程と、前記第
１のウエル領域上及び前記第３のウエル領域上のそれぞ
れにバイアスを印加する手段を形成する工程とを備え、
前記第１のウエル領域の、前記第１導電型ＭＯＳ型電界
効果トランジスタのゲート電極下の前記半導体基板表面
からの深さは、前記第１のウエル領域とゲート絶縁膜間
の界面から延びる空乏層と前記第１のウエル領域と第２
のウエル領域の界面で形成される空乏層とが接触する深
さとなっており、前記第３のウエル領域の、前記第２導
電型ＭＯＳ型電界効果トランジスタのゲート電極下の前
記半導体基板表面からの深さは、前記第３のウエル領域
とゲート絶縁膜間の界面から延びる空乏層と前記第３の
ウエルと第４のウエルの界面で形成される空乏層とが接
触する深さとすることを特徴とする。Further, according to the method of manufacturing a semiconductor device of the present invention, the step of forming the second well region of the first conductivity type in the semiconductor substrate of the first conductivity type, and the step of forming the second well region in the semiconductor substrate Adjacent to the second well region, the fourth of the second conductivity type
Forming a well region of the second conductivity type, a step of forming a first well region of the second conductivity type in the second well region, and a step of forming the fourth well region adjacent to the first well region. A first conductivity type third region having a depth from the surface of the semiconductor substrate that is shallower than a depth from the surface of the semiconductor substrate at the boundary with the first well region.
Forming a well region of the second conductivity type, forming a first conductivity type MOS field effect transistor in the first well region, and forming a second conductivity type M field effect transistor in the third well region.
A step of forming an OS type field effect transistor; and a step of forming a means for applying a bias to each of the first well region and the third well region,
The depth of the first well region from the surface of the semiconductor substrate under the gate electrode of the first conductivity type MOS field effect transistor is a depletion layer extending from the interface between the first well region and the gate insulating film. And the first well region and the second
Of the well region has a depth in contact with the depletion layer formed at the interface, and the third well region is exposed from the surface of the semiconductor substrate under the gate electrode of the second conductivity type MOS field effect transistor. The depth is a depth at which the depletion layer extending from the interface between the third well region and the gate insulating film and the depletion layer formed at the interface between the third well and the fourth well are in contact with each other. And
【００１３】[0013]
【作用】半導体基板に形成されたＣＭＯＳ構造の半導体
装置はゲート電極直下のウエルの深さがゲート絶縁膜と
ウエルの界面から延びる空乏層とゲート電極直下のウエ
ルとその下のウエルとの界面から延びる空乏層とが接触
する深さ、典型的には０．５μm 以下となっている。In the semiconductor device having the CMOS structure formed on the semiconductor substrate, the depth of the well immediately below the gate electrode extends from the interface between the gate insulating film and the well, and from the interface between the well immediately below the gate electrode and the well below it. The contact depth with the extended depletion layer is typically 0.5 μm or less.
【００１４】この様な構造により、ゲート電極直下のウ
エルは、通常のゲート電圧の範囲で空乏化している。し
たがって、空乏層の実効的な容量が低減され、サブスレ
ッショルド特性が改善される。したがって、低電圧電源
においても、リーク電流を低いレベルに設定したまま、
閾値電圧を低く設定することができるので、低電圧、低
消費電力で高速のＣＭＯＳ回路を得ることができる。さ
らに、半導体基板の裏面に設けた第３の電極によりＭＯ
ＳＦＥＴのソース／ドレイン領域の接合容量の低下、ド
レイン電流の増大を図ることができる。With such a structure, the well just below the gate electrode is depleted in the range of normal gate voltage. Therefore, the effective capacity of the depletion layer is reduced and the subthreshold characteristic is improved. Therefore, even with a low-voltage power supply, the leak current is set to a low level,
Since the threshold voltage can be set low, a high-speed CMOS circuit with low voltage and low power consumption can be obtained. Further, the third electrode provided on the back surface of the semiconductor substrate is used for MO
It is possible to reduce the junction capacitance of the source / drain region of the SFET and increase the drain current.
【００１５】また、ＣＭＯＳ構造の一方のＭＯＳＦＥＴ
のチャネル領域直下の第１のウエル領域を浅くしこのウ
エルの外側に第２のウエルを形成して２重ウエルとし、
さらに、この外側の第２のウエル領域と、他方のＭＯＳ
ＦＥＴが形成され、浅くされた隣接の第３のウエル領域
とを１領域にすることを特徴としている。 浅い第３の
ウエル領域と、浅い第１のウエル領域を囲む第２のウエ
ル領域とを接続することにより、第１のウエル領域と第
２のウエル領域との接合部に逆バイアスを印加する外部
電極を半導体基板の第３のウエル領域が形成されている
表面に形成することができるので、すなわち、浅いウエ
ルが他の浅いウエルの下の延びる構造になっているの
で、前記第２のウエル領域に外部電極を設けなくても逆
バイアスを印加する手段を確保することができる。した
がって、電極を半導体基板上に有効に配置することがで
きる。Further, one MOSFET of the CMOS structure
The first well region immediately below the channel region of is made shallow and a second well is formed outside this well to form a double well,
Further, the second well region on the outside and the other MOS
It is characterized in that the FET is formed and the adjacent shallowed third well region is defined as one region. An external bias is applied to the junction between the first well region and the second well region by connecting the shallow third well region and the second well region surrounding the shallow first well region to the outside. Since the electrode can be formed on the surface of the semiconductor substrate in which the third well region is formed, that is, the shallow well has a structure that extends under the other shallow well, the second well region is formed. It is possible to secure means for applying a reverse bias without providing an external electrode. Therefore, the electrodes can be effectively arranged on the semiconductor substrate.
【００１６】[0016]
【実施例】以下、図面を参照して本発明の実施例を説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００１７】図１は、本発明にかかるＣＭＯＳ構造を有
する半導体集積回路装置の素子断面図である。比抵抗が
１〜２Ωcm程度のＮ型シリコン半導体基板１０には、第
１のウエル領域１１、第２のウエル領域１２、第３のウ
エル領域１３及び第４のウエル領域１４が形成されてい
る。第１及び第３のウエル領域は、それぞれＰウエル１
１及びＮウエル１３であり、Ｐウエル１１には、ＮＭＯ
ＳＦＥＴが形成され、Ｎウエル１３には、ＰＭＯＳＦＥ
Ｔが形成されている。第２のウエル領域１２は、Ｎウエ
ルであり、Ｐウエル１１を囲んでいるが、半導体基板１
０の表面に露出する領域はない。同じく、第４のウエル
領域は、Ｐウエルであり、Ｎウエル１３を囲んでいる
が、半導体基板１０の表面に露出する領域はない。FIG. 1 is a cross-sectional view of elements of a semiconductor integrated circuit device having a CMOS structure according to the present invention. A first well region 11, a second well region 12, a third well region 13, and a fourth well region 14 are formed on an N-type silicon semiconductor substrate 10 having a specific resistance of about 1 to 2 Ωcm. The first and third well regions are respectively P well 1
1 and N well 13 and P well 11 has NMO
An SFET is formed, and a PMOSFE is formed in the N well 13.
T is formed. The second well region 12 is an N well and surrounds the P well 11.
There are no exposed areas on the 0 surface. Similarly, the fourth well region is a P well and surrounds the N well 13, but there is no region exposed on the surface of the semiconductor substrate 10.
【００１８】ＮＭＯＳＦＥＴは、フィールド酸化膜７に
囲まれたＰウエル１１の活性領域に形成されている。こ
のＦＥＴは、Ｎ型ソース／ドレイン領域３０を備え、こ
の領域間のチャネル領域の上に、ゲート酸化膜（ＳｉＯ
2 ）４０及びそのゲート酸化膜４０の上にゲート電極５
０が形成されている。Ｐウエル１１には、ＮＭＯＳＦＥ
Ｔと離れてＰ型高濃度コンタクト領域１６が設けられて
おり、そこに外部電極Ｖpwが形成される。The NMOSFET is formed in the active region of the P well 11 surrounded by the field oxide film 7. This FET has an N-type source / drain region 30, and a gate oxide film (SiO 2) is formed on the channel region between these regions.
2 ) The gate electrode 5 is formed on the gate oxide film 40 and the gate oxide film 40.
0 is formed. The P-well 11 has an NMOSFE
A P-type high-concentration contact region 16 is provided apart from T, and an external electrode V pw is formed there.
【００１９】ＰＭＯＳＦＥＴは、フィールド酸化膜７に
囲まれたＮウエル１３の活性領域に形成されている。こ
のＦＥＴは、Ｐ型ソース／ドレイン領域３を備え、この
領域間のチャネル領域の上に、ゲート酸化膜（Ｓｉ
Ｏ2 ）４及びそのゲート酸化膜４の上にゲート電極５を
形成する。Ｎウエル１３にはＮＭＯＳＦＥＴと離れてＮ
型高濃度コンタクト領域１５が設けられており、そこに
外部電極Ｖnwが形成される。The PMOSFET is formed in the active region of the N well 13 surrounded by the field oxide film 7. This FET comprises a P-type source / drain region 3, and a gate oxide film (Si
A gate electrode 5 is formed on the O 2 ) 4 and its gate oxide film 4. N well 13 is separated from NMOSFET by N
The high-concentration mold contact region 15 is provided, and the external electrode V nw is formed therein.
【００２０】Ｐウエル１１及びＮウエル１３は、共に浅
いウエルとなっている。即ち、この実施例においては、
浅いＰウエル１１及び浅いＮウエル１３のＮＭＯＳＦＥ
Ｔ及びＰＭＯＳＦＥＴのチャネル領域下の半導体基板表
面からの深さは約０．４μmである。本発明では、浅い
ウエルの半導体基板表面からの深さは０．５μm 以下に
している。ここで、浅い第１のウエル領域１１と第４の
ウエル領域１４は、ともにＰ型領域であり、両者は、互
いに電気的に接続されている。The P well 11 and the N well 13 are both shallow wells. That is, in this embodiment,
NMOS PFE of shallow P well 11 and shallow N well 13
The depth from the surface of the semiconductor substrate under the channel regions of the T and PMOSFETs is about 0.4 μm. In the present invention, the depth of the shallow well from the surface of the semiconductor substrate is 0.5 μm or less. Here, the shallow first well region 11 and the shallow fourth well region 14 are both P-type regions, and both are electrically connected to each other.
【００２１】この浅いＰウエル１１のゲート電極５０下
の半導体基板１０の表面からの深さは、Ｐウエル１１と
ゲート絶縁膜４０間の界面から延びる空乏層と、Ｐウエ
ル１１とＮウエル１２との界面で形成される空乏層とが
接触する深さとなっている。The depth of the shallow P well 11 from the surface of the semiconductor substrate 10 under the gate electrode 50 is the depletion layer extending from the interface between the P well 11 and the gate insulating film 40, the P well 11 and the N well 12. The contact depth is the depth of the depletion layer formed at the interface.
【００２２】同様に、浅いＮウエル１３のゲート電極５
下の半導体基板１０の表面からの深さは、Ｎウエル１３
とゲート絶縁膜４間の界面から延びる空乏層と、Ｎウエ
ル１３とＰウエル１４との界面で形成される空乏層とが
接触する深さとなっている。Similarly, the gate electrode 5 of the shallow N well 13 is formed.
The depth from the surface of the semiconductor substrate 10 below is the N well 13
The depth is such that the depletion layer extending from the interface between the gate insulating film 4 and the depletion layer formed at the interface between the N well 13 and the P well 14 is in contact with each other.
【００２３】この浅いウエルを有するＭＯＳＦＥＴは、
さらに、半導体基板に電位を与える事によって半導体装
置の高速化を図ることができる。例えば、図１のように
半導体基板１０表面の外部電極Ｖpw、Ｖnwに電圧を印加
するのみでなく、ＮＭＯＳ領域直下の半導体基板１０及
びＮウエル１２にも電位を与えることでＮＭＯＳＦＥＴ
の接合容量を低減して半導体装置の高速化を図ることが
できる。このような構成を従来のＣＭＯＳ構造の半導体
集積回路と比較すると、従来のＣＭＯＳ構造の半導体集
積回路では、ＰウエルとＮウエルにしかウエルをバイア
スすることは出来ない。この時、ＰウエルもしくはＮウ
エルに逆バイアス電圧を印加してもバックゲート効果の
ためにＭＯＳＦＥＴの閾値電圧が増加し、回路の動作速
度が向上しない。The MOSFET having the shallow well is
Furthermore, by applying a potential to the semiconductor substrate, the speed of the semiconductor device can be increased. For example, as shown in FIG. 1, not only a voltage is applied to the external electrodes V pw and V nw on the surface of the semiconductor substrate 10, but also a potential is applied to the semiconductor substrate 10 and the N well 12 immediately below the NMOS region to form an NMOSFET.
It is possible to reduce the junction capacitance and increase the speed of the semiconductor device. When such a configuration is compared with a conventional CMOS structure semiconductor integrated circuit, in the conventional CMOS structure semiconductor integrated circuit, the wells can be biased only to the P well and the N well. At this time, even if a reverse bias voltage is applied to the P well or the N well, the threshold voltage of the MOSFET increases due to the back gate effect, and the operating speed of the circuit cannot be improved.
【００２４】しかし、本発明に係る半導体装置では、例
えば、半導体基板の裏面に電極を形成し、その電極を介
して半導体基板に逆バイアス電圧を印加すると、ＮＭＯ
ＳＦＥＴのドレイン電流が向上し、さらにＮＭＯＳＦＥ
Ｔのソース／ドレインの接合容量が減少する。その結果
ＣＭＯＳ回路の動作速度がさらに向上するようになる。However, in the semiconductor device according to the present invention, for example, when an electrode is formed on the back surface of the semiconductor substrate and a reverse bias voltage is applied to the semiconductor substrate via the electrode, the NMO
The drain current of SFET is improved, and NMOSFE
The source / drain junction capacitance of T is reduced. As a result, the operating speed of the CMOS circuit is further improved.
【００２５】図１３は、例えば、ＣＭＯＳリング発振器
のゲート遅延時間の基板バイアス依存性を示す特性図で
あり、縦軸にゲート遅延時間（ｐｓ）をとり、横軸に基
板バイアス電圧（Ｖ）をとっている。図１３によれば基
板バイアスを印加することによりゲート遅延時間が減少
している。なお、この特性図に用いたＭＯＳＦＥＴのゲ
ート長は０．３５μm であり、電源電圧は２．５Ｖであ
る。FIG. 13 is a characteristic diagram showing the dependence of the gate delay time of the CMOS ring oscillator on the substrate bias, for example. The vertical axis represents the gate delay time (ps) and the horizontal axis represents the substrate bias voltage (V). I am taking it. According to FIG. 13, the gate delay time is reduced by applying the substrate bias. The gate length of the MOSFET used in this characteristic diagram is 0.35 μm, and the power supply voltage is 2.5V.
【００２６】本発明においては、ゲート電極直下のウエ
ル領域は、完全に空乏化するように浅くなっていること
を特徴としている。そして、ゲート電極直下のウエル領
域の半導体基板表面からの深さは０．５μm 以下にされ
る。これを以下に詳細に説明する。The present invention is characterized in that the well region immediately below the gate electrode is shallow so as to be completely depleted. The depth of the well region immediately below the gate electrode from the surface of the semiconductor substrate is set to 0.5 μm or less. This will be described in detail below.
【００２７】図１４はゲート電極５０近傍の半導体基板
の構成を説明する部分断面図である。ゲート酸化膜４０
直下の空乏層とウエル１１−ウエル１２（または基板）
間の空乏層が接続されるためには、浅いＰウエル１１の
基板表面からの深さＸpwが、ゲート酸化膜４０直下の空
乏層幅Ｗd と、浅いＰウエル側に伸びた部分のＰウエル
１１およびＮウエル１２間の空乏層幅Ｗpwの和より小さ
くなければならない。すなわち、Ｘpw≦Ｗd ＋Ｗpwであ
る。FIG. 14 is a partial sectional view for explaining the structure of the semiconductor substrate near the gate electrode 50. Gate oxide film 40
Depletion layer immediately below and well 11-well 12 (or substrate)
In order to connect the depletion layer in between, the depth X pw of the shallow P well 11 from the substrate surface is such that the depletion layer width W d immediately below the gate oxide film 40 and the P of the portion extending to the shallow P well side. It must be smaller than the sum of the depletion layer width W pw between the well 11 and the N well 12. That is, X pw ≦ W d + W pw .
【００２８】ところで、ゲート直下の空乏層幅Ｗd は、
この空乏層幅の不純物濃度依存性を示す特性図である図
１５に示すように、Ｐウエルの不純物濃度に依存してい
る。本発明においては、ゲート直下のウエル領域の不純
物濃度は、１×１０16cm-3以上であるので、このウエル
領域の基板表面からの深さＸpwはマージンも考慮して
０．５μm 以下であることが必要である。図１５ の縦
軸はゲート直下の空乏層幅Ｗd （μm ）で、横軸はゲー
ト直下のウエル領域の不純物濃度（cm-3）である。By the way, the depletion layer width W d just below the gate is
As shown in FIG. 15, which is a characteristic diagram showing the dependency of the depletion layer width on the impurity concentration, it depends on the impurity concentration of the P well. In the present invention, since the impurity concentration of the well region immediately below the gate is 1 × 10 16 cm −3 or more, the depth Xpw of the well region from the substrate surface is 0.5 μm or less in consideration of the margin. It is necessary. In FIG. 15, the vertical axis represents the depletion layer width Wd (μm) immediately below the gate, and the horizontal axis represents the impurity concentration (cm −3 ) in the well region immediately below the gate.
【００２９】次に、本発明の第１の実施例の半導体集積
回路装置の製造方法について図２〜図６に示す製造工程
別素子断面図を参照して説明する。Next, a method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention will be described with reference to the sectional views of elements for each manufacturing step shown in FIGS.
【００３０】まず、Ｎ型（１００）で比抵抗が１〜２Ω
cmのシリコン半導体基板１０を約１０００℃の酸化性雰
囲気中で酸化することにより、半導体基板の表面に保護
膜としての膜厚１５ｎｍ程度のシリコン酸化膜２２を形
成する。次に写真蝕刻法によりレジストパターン２３を
形成し、これをマスクとしてＰＭＯＳトランジスタ形成
領域にボロン２４を加速電圧１６０ＫｅＶ、ドーズ量４
×１０13cm-2程度でイオン注入する（図２）。First, the N type (100) has a specific resistance of 1 to 2 Ω.
The silicon semiconductor substrate 10 of cm is oxidized in an oxidizing atmosphere at about 1000 ° C. to form a silicon oxide film 22 having a film thickness of about 15 nm as a protective film on the surface of the semiconductor substrate. Next, a resist pattern 23 is formed by photolithography, and using this as a mask, boron 24 is accelerated in the PMOS transistor formation region at an acceleration voltage of 160 KeV and a dose amount of 4
Ion implantation is performed at about 10 13 cm -2 (Fig. 2).
【００３１】次に、レジストパターン２３を除去した後
に、約１１９０℃、窒素雰囲気中でアニールし、厚さ約
３μm の第４のＰ型不純物拡散領域１４を形成する。Ｐ
型不純物拡散領域１４は、深いＰウエル１４として用い
られる。この後、深いＰウエル１４に隣接して、厚さ約
３μm の第２のＮ型不純物拡散領域１２を形成し、これ
を深いＮウエル１２とする。深いＮウエル１２は、前述
のＰウエル１４の形成法と同様の工程により、リンなど
の不純物をイオン注入し、この不純物を熱拡散して形成
する（図３）。続いて、シリコン酸化膜２２を弗酸系溶
液で取り除いた後に、半導体基板１０の表面を約９００
℃の酸化性雰囲気中で約５００オングストローム酸化し
て第２のシリコン酸化膜２６を形成する。Next, after removing the resist pattern 23, it is annealed at about 1190 ° C. in a nitrogen atmosphere to form a fourth P-type impurity diffusion region 14 having a thickness of about 3 μm. P
The type impurity diffusion region 14 is used as a deep P well 14. After that, a second N-type impurity diffusion region 12 having a thickness of about 3 μm is formed adjacent to the deep P well 14 to form the deep N well 12. The deep N well 12 is formed by ion-implanting impurities such as phosphorus and thermally diffusing the impurities by the same process as the method of forming the P well 14 described above (FIG. 3). Then, after removing the silicon oxide film 22 with a hydrofluoric acid-based solution, the surface of the semiconductor substrate 10 is about 900
The second silicon oxide film 26 is formed by performing oxidation of about 500 angstroms in an oxidizing atmosphere at 0 ° C.
【００３２】その上に、例えば、化学気相成長法により
シリコン窒化膜（Ｓｉ3 Ｎ4 ）２７を約１５０ｎｍ堆積
する。続いて、写真蝕刻法により、第２のレジストパタ
ーン２８を形成する（図４）。A silicon nitride film (Si 3 N 4 ) 27 having a thickness of about 150 nm is deposited thereon by, for example, a chemical vapor deposition method. Then, a second resist pattern 28 is formed by photolithography (FIG. 4).
【００３３】そして、これをマスクとして、異方性エッ
チング、例えば、ＲＩＥ法（反応性イオンエッチング
法）により素子分離領域を形成する部分のシリコン窒化
膜２６を選択的に取り除く。続いて、レジストパターン
２８を取り除いた後、新たにレジストパターン（図示せ
ず）を形成し、ＮＭＯＳ形成領域の素子分離形成領域下
にボロンをドーズ量約１×１０13〜１×１０14cm-2、加
速電圧約１６０ＫｅＶでイオン注入する。次にレジスト
パターンを剥離後、新たにレジストパターン（図示せ
ず）を形成し、リンをＰＭＯＳ形成領域の素子分離形成
領域下に加速電圧約１５０ＫｅＶ、ドーズ量約５×１０
12〜２．５×１０13cm-2でイオン注入する。続いてレジ
ストパターンを取り除いた後に、酸化性雰囲気中で１０
００℃で酸化することにより、素子分離領域形成部分に
フィールド酸化膜となる厚さ約６００ｎｍのシリコン酸
化膜７を形成すると同時にＮＭＯＳ形成領域の素子分離
領域（フィールド酸化膜７）下にイオン注入されたボロ
ン及びＰＭＯＳ形成領域の素子分離領域下にイオン注入
されたリンが活性化され、それぞれイオンを打込んだ領
域に、厚さ０．２〜２μm 程度のＰ型不純物拡散領域２
９及び厚さ約０．１μm以上のＮ型不純物拡散領域３１
を形成する。Then, using this as a mask, the silicon nitride film 26 in the portion forming the element isolation region is selectively removed by anisotropic etching, for example, RIE (reactive ion etching). Then, after removing the resist pattern 28, a new resist pattern (not shown) is formed, and a dose of boron of about 1 × 10 13 to 1 × 10 14 cm − is formed under the element isolation formation region of the NMOS formation region. 2. Ion implantation with an acceleration voltage of about 160 KeV. Next, after removing the resist pattern, a new resist pattern (not shown) is formed, and phosphorus is added under the element isolation formation region of the PMOS formation region at an acceleration voltage of about 150 KeV and a dose amount of about 5 × 10 5.
Ion implantation is performed at 12 to 2.5 × 10 13 cm -2 . Then, after removing the resist pattern, the resist pattern is removed in an oxidizing atmosphere.
By oxidizing at 00 ° C., a silicon oxide film 7 having a thickness of about 600 nm to be a field oxide film is formed in the element isolation region forming portion, and at the same time, ions are implanted under the element isolation region (field oxide film 7) in the NMOS forming region. The phosphorus ion-implanted under the element isolation regions of the boron and PMOS formation regions is activated, and the P-type impurity diffusion region 2 having a thickness of about 0.2 to 2 μm is formed in each of the ion-implanted regions.
9 and an N-type impurity diffusion region 31 having a thickness of about 0.1 μm or more
To form.
【００３４】これらＰ型不純物拡散領域２９及びＮ型不
純物拡散領域３１は、フィールド酸化膜７の下に形成さ
れ、トランジスタのチャネルストッパとして用いられ
る。続いて、シリコン窒化膜２７、第２のシリコン酸化
膜２６を取り除く（図５）。このとき、Ｎ型不純物拡散
領域３１の厚さは、Ｐ型不純物拡散領域２９の厚さに比
して薄くなっている。そのためＰ型不純物拡散領域２９
と深いＰウエル１４は、接続されて一体化される。フィ
ールド酸化膜７の厚さは、０．２〜０．７μm 程度であ
り、この実施例では、０．３μm にしている。The P-type impurity diffusion region 29 and the N-type impurity diffusion region 31 are formed under the field oxide film 7 and are used as a channel stopper of the transistor. Then, the silicon nitride film 27 and the second silicon oxide film 26 are removed (FIG. 5). At this time, the thickness of the N-type impurity diffusion region 31 is smaller than that of the P-type impurity diffusion region 29. Therefore, the P-type impurity diffusion region 29
And the deep P-well 14 are connected and integrated. The thickness of the field oxide film 7 is about 0.2 to 0.7 μm, and is 0.3 μm in this embodiment.
【００３５】続いて、酸化性雰囲気中８５０℃の温度
で、半導体基板１０の素子領域表面に１０ｎｍの第３の
シリコン酸化膜３２を熱酸化した後、化学的気相成長
（ＣＶＤ）法によって、多結晶シリコン膜を３００ｎｍ
程度堆積し、その上にタングステンシリサイドなどのシ
リサイド膜を堆積してポリサイド膜を形成する。続い
て、写真蝕刻法によって、パターニングされたレジスト
をマスク（図示せず）にして、反応性エッチング法によ
り、シリコン酸化膜３２およびポリサイド膜を選択的に
エッチングして、Ｎウエル１２に、ゲート酸化膜４０及
びゲート酸化膜４０上にポリサイドゲート電極５０を形
成し、Ｐウエル１４に、ゲート酸化膜４及びゲート酸化
膜４上にポリサイドゲート電極５を形成する。ゲート電
極は、ポリサイドに限らず多結晶シリコン、タングステ
ンなどの高融点金属、多結晶シリコンと高融点金属との
積層体、シリサイドなどの素材を利用することができ
る。ゲート電極の厚さは０．１〜０．４μm 程度であ
る。Subsequently, the third silicon oxide film 32 of 10 nm is thermally oxidized on the surface of the element region of the semiconductor substrate 10 at a temperature of 850 ° C. in an oxidizing atmosphere, and then, by a chemical vapor deposition (CVD) method. Polycrystalline silicon film 300nm
A polycide film is formed by depositing a silicide film such as tungsten silicide on the polycide film. Then, the patterned silicon resist 32 and the polycide film are selectively etched by the reactive etching method using the patterned resist as a mask (not shown) by the photo-etching method, and the N-well 12 is gate-oxidized. A polycide gate electrode 50 is formed on the film 40 and the gate oxide film 40, and a gate oxide film 4 and a polycide gate electrode 5 on the gate oxide film 4 are formed in the P well 14. The gate electrode is not limited to polycide, but may be made of polycrystalline silicon, a refractory metal such as tungsten, a laminated body of polycrystalline silicon and a refractory metal, or a material such as silicide. The thickness of the gate electrode is about 0.1 to 0.4 μm.
【００３６】ついで、写真蝕刻法によるレジストパター
ンをマスク（図示せず）に、ＮＭＯＳ形成領域にボロン
を加速電圧６０ＫｅＶ〜２００ＫｅＶ、ドーズ量１×１
０12〜１×１０13cm-2程度でゲート酸化膜を介してイオ
ン注入する。また、レジストパターンを取り除いた後、
再び写真蝕刻法によるレジストパターンをマスク（図示
せず）にしてＰＭＯＳ形成領域にリンを加速電圧１００
ＫｅＶ〜４００ＫｅＶ、ドーズ量１×１０12〜１×１０
13cm-2程度でゲート酸化膜を介してイオン注入する。そ
の後、マスクを取除いてから、イオン注入したボロン及
びリンを電気的に活性化させ、深いＮウエル１２内に、
ゲート電極４０下の半導体基板からの深さが約０．４μ
m の浅いＰウエル３４を形成し、深いＰウエル１４に、
ゲート電極４下の半導体基板からの深さが約０．４μm
の浅いＮウエル３５を形成する。続いて、酸化性雰囲気
中において、９００℃で熱酸化を行い、基板表面に１０
ｎｍのシリコン酸化膜を成長後、写真蝕刻法によるレジ
ストパターンによってＮＭＯＳトランジスタのソース／
ドレイン領域とＰＭＯＳ領域のウエルの電位を取るため
の高濃度不純物拡散領域となるべき部分にヒ素を加速電
圧５０ＫｅＶ、５×１０15cm-2程度でイオン注入する。Then, using a resist pattern formed by photo-etching as a mask (not shown), boron is accelerated in the NMOS formation region at an acceleration voltage of 60 KeV to 200 KeV and a dose of 1 × 1.
Ions are implanted through the gate oxide film at about 0 12 to 1 × 10 13 cm -2 . Also, after removing the resist pattern,
Again using the resist pattern formed by the photo-etching method as a mask (not shown), phosphorus is added to the PMOS formation region at an acceleration voltage of 100
KeV to 400 KeV, dose amount 1 × 10 12 to 1 × 10
Ions are implanted through the gate oxide film at about 13 cm -2 . Then, after removing the mask, ion-implanted boron and phosphorus are electrically activated to
The depth from the semiconductor substrate under the gate electrode 40 is about 0.4 μ.
Form a shallow P well 34 of m, and in the deep P well 14,
The depth from the semiconductor substrate under the gate electrode 4 is about 0.4 μm
To form a shallow N well 35. Subsequently, thermal oxidation is performed at 900 ° C. in an oxidizing atmosphere, and the substrate surface is subjected to 10
After the silicon oxide film of nm thickness is grown, the source of the NMOS transistor /
Arsenic is ion-implanted at a accelerating voltage of 50 KeV and 5 × 10 15 cm -2 into a portion to be a high-concentration impurity diffusion region for obtaining the potentials of wells in the drain region and the PMOS region.
【００３７】つぎに不活性ガス雰囲気中で８５０℃の温
度で１０分間アニールすることによってイオン注入した
ヒ素を電気的に活性化させてＮ型不純物拡散領域を形成
し、深いＮウエル１２内に、ＮＭＯＳトランジスタのソ
ース／ドレイン領域３０及び深いＰウエル１４内にＮ型
不純物拡散領域３７が形成される。続いて、写真蝕刻法
によるレジストパターンを形成し、ＰＭＯＳトランジス
タのソース／ドレイン領域と、ＮＭＯＳ領域のウエルに
電位を取るための高濃度不純物拡散領域となるべき部分
に２フッ化ボロンを加速電圧４０ＫｅＶ、３×１０15cm
-2程度でイオン注入する。続いて、不活性ガス雰囲気中
で８５０℃の温度で１０分間アニールすることによっ
て、イオン注入したボロンを電気的に活性化させてＰ型
不純物拡散領域を形成し、深いＰウエル１４内にＰＭＯ
Ｓトランジスタのソース／ドレイン領域３及び深いＮウ
エル領域１２にＰ型不純物拡散領域３６が形成される。Next, by annealing for 10 minutes at a temperature of 850 ° C. in an inert gas atmosphere, the ion-implanted arsenic is electrically activated to form an N-type impurity diffusion region, and in the deep N well 12, N-type impurity diffusion regions 37 are formed in the source / drain regions 30 and the deep P well 14 of the NMOS transistor. Then, a resist pattern is formed by a photo-etching method, and boron difluoride is applied to the source / drain regions of the PMOS transistor and a portion of the well of the NMOS region, which is to be a high-concentration impurity diffusion region for applying a potential, with an acceleration voltage of 40 KeV. 3 x 10 15 cm
Ion-implant at about -2 . Then, by annealing for 10 minutes at a temperature of 850 ° C. in an inert gas atmosphere, the ion-implanted boron is electrically activated to form a P-type impurity diffusion region, and the PMO is formed in the deep P-well 14.
A P-type impurity diffusion region 36 is formed in the source / drain region 3 and the deep N well region 12 of the S transistor.
【００３８】以上がパンチスルーを抑制するイオン注入
を必要としない半導体集積回路装置の第１の方法であ
り、次にパンチスルーを抑制する層を形成する第２の方
法について説明する。The above is the first method of the semiconductor integrated circuit device which does not require the ion implantation for suppressing the punch-through, and the second method for forming the layer for suppressing the punch-through will be described below.
【００３９】ダミーゲート酸化後、ゲート酸化をする前
に、Ｎウエル１２にボロンを１０〜１００ＫｅＶ、１×
１０12〜２×１０13cm-2でイオン注入し、Ｐウエル１４
にリンを２０〜２００ＫｅＶ、１×１０12〜２×１０13
cm-2でイオン注入する。続いて、酸化性雰囲気中８５０
℃の温度で、半導体基板１０の素子領域表面に１０ｎｍ
の第３のシリコン酸化膜３２を熱酸化した後化学的気相
成長法によって、多結晶シリコン膜を３００ｎｍ程度堆
積し、その上にタングステンシリサイドなどのシリサイ
ド膜を堆積してポリサイド膜を形成する。続いて、写真
蝕刻法によって、パターニングされたレジストをマスク
（図示せず）にして、反応性エッチング法により、シリ
コン酸化膜３２およびポリサイド膜を選択的にエッチン
グして、Ｎウエル１２に、ゲート酸化膜４０及びゲート
酸化膜４０上にポリサイドゲート電極５０を形成し、Ｐ
ウエル１４内に、ゲート酸化膜４及びゲート酸化膜４上
にポリサイドゲート電極５を形成する。After the dummy gate oxidation and before the gate oxidation, the N well 12 is doped with boron at 10 to 100 KeV and 1 ×.
Ion implantation is performed at 10 12 to 2 × 10 13 cm -2 , and P well 14
Phosphorus to 20 to 200 KeV, 1 × 10 12 to 2 × 10 13
Ion-implant at cm -2 . Then, 850 in an oxidizing atmosphere
10 nm on the surface of the element region of the semiconductor substrate 10 at a temperature of ℃
After thermally oxidizing the third silicon oxide film 32, a polycrystalline silicon film is deposited to a thickness of about 300 nm by a chemical vapor deposition method, and a silicide film such as tungsten silicide is deposited on the polycrystalline silicon film to form a polycide film. Then, the patterned silicon resist 32 and the polycide film are selectively etched by the reactive etching method using the patterned resist as a mask (not shown) by the photo-etching method, and the N-well 12 is gate-oxidized. A polycide gate electrode 50 is formed on the film 40 and the gate oxide film 40, and P
In the well 14, a gate oxide film 4 and a polycide gate electrode 5 are formed on the gate oxide film 4.
【００４０】ゲート電極は、ポリサイドに限らず、多結
晶シリコン、タングステンなどの高融点金属、多結晶シ
リコンと高融点金属との積層体、シリサイドなどの素材
を利用することができる。ゲート電極の厚さは、０．１
〜０．４μm 程度である。その後、マスクを取除いてか
ら、イオン注入したボロン及びリンを電気的に活性化さ
せ、深いＮウエル１２に、ゲート電極４０下の半導体基
板からの深さが約０．４μm の浅いＰウエル３４を形成
し、深いＰウエル１４に、ゲート電極４下の半導体基板
からの深さが約０．４μm の浅いＮウエル３５を形成す
る。続いて、酸化性雰囲気中において、９００℃で熱酸
化を行い、基板表面に１０ｎｍのシリコン酸化膜を成長
後、写真蝕刻法によるレジストパターンをマスクにＮＭ
ＯＳトランジスタのソース／ドレイン領域にボロンを１
００〜２００ＫｅＶの加速電圧、２×１０12〜１．５×
１０13cm-2程度のドーズ量でイオン注入する。また、Ｐ
ＭＯＳトランジスタのソース／ドレイン領域にリンを８
０〜１８０ＫｅＶの加速電圧、２×１０12〜１．５×１
０13cm-2のドーズ量でイオン注入し、Ｐ型不純物拡散領
域３８及びＮ型不純物拡散領域３９を形成する（図
６）。The gate electrode is not limited to polycide, but polycrystal silicon, a refractory metal such as tungsten, a laminated body of polycrystal silicon and a refractory metal, or a material such as silicide can be used. The thickness of the gate electrode is 0.1
It is about 0.4 μm. Then, after removing the mask, the ion-implanted boron and phosphorus are electrically activated to form a shallow P well 34 having a depth of about 0.4 μm from the semiconductor substrate below the gate electrode 40 in the deep N well 12. Then, a shallow N well 35 having a depth of about 0.4 μm from the semiconductor substrate under the gate electrode 4 is formed in the deep P well 14. Subsequently, thermal oxidation is performed at 900 ° C. in an oxidizing atmosphere to grow a 10 nm silicon oxide film on the substrate surface, and then NM is used as a mask with a resist pattern formed by photolithography.
1 boron in the source / drain region of the OS transistor
Acceleration voltage of 00 to 200 KeV, 2 × 10 12 to 1.5 ×
Ion implantation is performed with a dose amount of about 10 13 cm -2 . Also, P
Add phosphorus to the source / drain regions of the MOS transistor.
Acceleration voltage of 0 to 180 KeV, 2 × 10 12 to 1.5 × 1
Ions are implanted with a dose of 0 13 cm -2 to form a P-type impurity diffusion region 38 and an N-type impurity diffusion region 39 (FIG. 6).
【００４１】これらＰ型不純物拡散領域３８及びＮ型不
純物拡散領域３９は、それぞれ、ソース／ドレインと半
導体基板、ソース／ドレインと第１のＮ型不純物拡散領
域とのパンチスルーを抑制する事ができる。写真蝕刻法
によるレジストパターンによってＮＭＯＳトランジスタ
のソース／ドレイン領域とＰＭＯＳ領域のウエルの電位
を取るための高濃度不純物拡散領域となるべき部分にヒ
素を加速電圧５０ＫｅＶ、５×１０15cm-2程度でイオン
注入する。続いて、不活性ガス雰囲気中で８５０℃の温
度で１０分間アニールすることによってイオン注入した
ヒ素を電気的に活性化させて、Ｎ型不純物拡散領域を形
成し、深いＮウエル１２内に、ＮＭＯＳトランジスタの
ソース／ドレイン領域３０及び深いＰウエル１４内にＮ
型不純物拡散領域３７が形成される。続いて、写真蝕刻
法によるレジストパターンを形成し、ＰＭＯＳトランジ
スタのソース／ドレイン領域と、ＮＭＯＳ領域のウエル
に電位を取るための高濃度不純物拡散領域となるべき部
分に２フッ化ボロンを加速電圧４０ＫｅＶ、３×１０15
cm-2程度でイオン注入する。続いて、不活性ガス雰囲気
中で８５０℃の温度で１０分間アニールすることによっ
て、イオン注入したボロンを電気的に活性化させてＰ型
不純物拡散領域を形成し、深いＰウエル１４内に、ＰＭ
ＯＳトランジスタのソース／ドレイン領域３及び深いＮ
ウエル領域１２にＰ型不純物拡散領域３６が形成され
る。The P-type impurity diffusion region 38 and the N-type impurity diffusion region 39 can suppress punch-through between the source / drain and the semiconductor substrate and between the source / drain and the first N-type impurity diffusion region, respectively. . Arsenic is applied to a portion to be a high-concentration impurity diffusion region for obtaining the potentials of the wells of the source / drain regions and the PMOS region of the NMOS transistor by a resist pattern formed by photo-etching at an acceleration voltage of 50 KeV and 5 × 10 15 cm -2 . Ion implantation. Then, the ion-implanted arsenic is electrically activated by annealing for 10 minutes at a temperature of 850 ° C. in an inert gas atmosphere to form an N-type impurity diffusion region, and an NMOS is formed in the deep N-well 12. N in the source / drain regions 30 and deep P-well 14 of the transistor
The type impurity diffusion region 37 is formed. Then, a resist pattern is formed by a photo-etching method, and boron difluoride is applied to the source / drain regions of the PMOS transistor and a portion of the well of the NMOS region, which is to be a high-concentration impurity diffusion region for applying a potential, with an acceleration voltage of 40 KeV. 3 x 10 15
Ion implantation is performed at about cm -2 . Subsequently, by annealing for 10 minutes at a temperature of 850 ° C. in an inert gas atmosphere, the ion-implanted boron is electrically activated to form a P-type impurity diffusion region, and the PM in the deep P well 14 is formed.
Source / drain region 3 and deep N of OS transistor
A P-type impurity diffusion region 36 is formed in the well region 12.
【００４２】図６に示す浅いＰウエル３４、Ｐ型不純物
拡散領域３６、３８及びＰ型不純物拡散領域２９は、図
１に示す浅いＰウエル１１である第１のウエル領域とし
て１つの領域になる。またこの第１のウエル領域は、第
４のウエル領域（深いＮウエル）１４と合体して実質的
に１つの領域を形成する。浅いＮウエル３５、Ｎ型不純
物拡散領域３７、３９及びＮ型不純物拡散領域３１は、
図に示す浅いＮウエル１３である第３のウエル領域とし
て１つの領域になる。Ｐ型不純物拡散領域３６内に形成
された浅いＰウエル３４は、第１のウエル領域１１のＰ
型高濃度コンタクト領域１６となり、Ｎ型不純物拡散領
域３７内に形成された浅いＮウエル３５は、第３のウエ
ル領域１３のＮ型高濃度コンタクト領域１５となる。以
上の工程より後の工程は、周知の技術により層間絶縁
膜、リード電極、パッシベーション膜などを形成して必
要とするＣＭＯＳ構造の半導体集積回路装置を完成させ
る。The shallow P well 34, the P-type impurity diffusion regions 36 and 38, and the P-type impurity diffusion region 29 shown in FIG. 6 become one region as the first well region which is the shallow P well 11 shown in FIG. . The first well region is combined with the fourth well region (deep N well) 14 to substantially form one region. The shallow N well 35, the N type impurity diffusion regions 37 and 39, and the N type impurity diffusion region 31 are
The shallow N well 13 shown in the figure becomes one region as the third well region. The shallow P well 34 formed in the P-type impurity diffusion region 36 is the P well of the first well region 11.
The shallow N well 35 formed in the N type impurity diffusion region 37 becomes the N type high concentration contact region 16 and becomes the N type high concentration contact region 15 of the third well region 13. In the steps after the above steps, a semiconductor integrated circuit device having a required CMOS structure is completed by forming an interlayer insulating film, a lead electrode, a passivation film, etc. by a known technique.
【００４３】この実施例では、素子分離領域には、ＬＯ
ＣＯＳ法による酸化膜を用いたが、本発明は、これに限
定されることなく他の既存の素子分離構造を用いること
ができる。例えば、トレンチ構造の素子分離も採用する
ことができるが、このトレンチの下に形成される浅いウ
エル領域は、トレンチ内部を通して不純物拡散を行うこ
とが困難なので、浅いウエル領域となる不純物拡散領域
を形成してからトレンチを形成する方法が有利である。
前述した第１の実施例では、比抵抗１〜２ΩcmのＮ型シ
リコン半導体基板を用いたが、Ｎ型又はＰ型エピタキシ
ャル成長層を有するＮ型半導体基板やＮ型又はＰ型エピ
タキシャル成長層を有するＰ型半導体基板を用いること
もできる。In this embodiment, the element isolation region has an LO
Although the oxide film formed by the COS method is used, the present invention is not limited to this, and other existing element isolation structures can be used. For example, although the element isolation of the trench structure can be adopted, it is difficult to diffuse impurities in the shallow well region formed under the trench through the inside of the trench, so that the impurity diffusion region to be the shallow well region is formed. The method of forming the trench after that is advantageous.
Although the N-type silicon semiconductor substrate having the specific resistance of 1 to 2 Ωcm is used in the above-mentioned first embodiment, the N-type semiconductor substrate having the N-type or P-type epitaxial growth layer or the P-type having the N-type or P-type epitaxial growth layer is used. A semiconductor substrate can also be used.
【００４４】次に、図７〜図１０を参照して第２の実施
例を説明する。第１の実施例ではＮ型シリコン半導体基
板を用いたが、この実施例では、Ｐ型シリコン半導体基
板１０を用いる。半導体基板１０のＮＭＯＳ領域形成部
分に厚さ５μm 程度のＮウエル４１を形成する。これ
は、まず、写真蝕刻法によりレジストパターンを形成し
た後、これをマスク（図示せず）として、ＮＭＯＳ形成
領域にリンを加速電圧１５０ＫｅＶ、ドーズ量３×１０
13cm-2程度でイオン注入し、約１１９０℃で窒素雰囲気
中で１０時間拡散することにより形成する。続いて、第
１の実施例と同様の方法で、厚さ５０ｎｍのシリコン酸
化膜２６及び厚さ１５０ｎｍのシリコン窒化膜２７を形
成した後、写真蝕刻法によるレジストパターンをマスク
（図示せず）として、異方エッチング法により、素子分
離領域を形成する部分のシリコン窒化膜２７を選択的に
取り除く（図７）。Next, a second embodiment will be described with reference to FIGS. Although the N-type silicon semiconductor substrate is used in the first embodiment, the P-type silicon semiconductor substrate 10 is used in this embodiment. An N well 41 having a thickness of about 5 μm is formed in the portion where the NMOS region of the semiconductor substrate 10 is formed. First, a resist pattern is formed by a photo-etching method, and then, using this as a mask (not shown), phosphorus is accelerated in the NMOS formation region at an acceleration voltage of 150 KeV and a dose of 3 × 10.
Ions are implanted at about 13 cm -2 and diffused in a nitrogen atmosphere at about 1190 ° C. for 10 hours to be formed. Subsequently, a silicon oxide film 26 having a thickness of 50 nm and a silicon nitride film 27 having a thickness of 150 nm are formed by the same method as in the first embodiment, and then a resist pattern formed by photolithography is used as a mask (not shown). The anisotropic etching method is used to selectively remove the silicon nitride film 27 in the portion forming the element isolation region (FIG. 7).
【００４５】続いて、レジストパターンを取り除いた後
に、新たにレジストパターンを形成し、ＮＭＯＳ形成領
域の素子分離領域にボロンを加速電圧１００ＫｅＶ、ド
ーズ量１×１０14cm-2程度でイオン注入し、また、ＰＭ
ＯＳ形成領域の素子分離領域に、リンを加速電圧３６０
ＫｅＶ、ドーズ量５×１０13cm-2程度でイオン注入し、
この後レジストパターンを取り除いてから酸化性雰囲気
中で１０００℃で酸化することにより、素子分離領域形
成部分にフィールド酸化膜７を形成する。Subsequently, after removing the resist pattern, a new resist pattern is formed, and boron is ion-implanted into the element isolation region of the NMOS formation region at an acceleration voltage of 100 KeV and a dose amount of about 1 × 10 14 cm -2 . Also PM
Phosphorous is applied to the element isolation region of the OS formation region at an acceleration voltage
KeV, ion implantation with a dose amount of about 5 × 10 13 cm -2 ,
Then, after removing the resist pattern, the field oxide film 7 is formed in the element isolation region forming portion by oxidizing at 1000 ° C. in an oxidizing atmosphere.
【００４６】その時に、ＮＭＯＳ領域の素子分離領域に
イオン注入されたボロン及びＰＭＯＳ素子分離領域にイ
オン注入されたリンが活性化され、Ｐ型不純物拡散領域
４３とＮ型不純物拡散領域４２が形成される。Ｐ型不純
物拡散領域４３よりも、Ｎ型不純物拡散領域４２の方を
厚くしてあるために、Ｎウエル４１とＮ型不純物拡散領
域４２は接続する事が出来る（図８）。At that time, the boron ion-implanted in the element isolation region of the NMOS region and the phosphorus ion-implanted in the PMOS element isolation region are activated to form the P-type impurity diffusion region 43 and the N-type impurity diffusion region 42. It Since the N-type impurity diffusion region 42 is thicker than the P-type impurity diffusion region 43, the N well 41 and the N-type impurity diffusion region 42 can be connected (FIG. 8).
【００４７】これ以降の工程は、前述の第１の実施例と
同様の方法を用い、深いＮウエル４１中には、フィール
ド酸化膜７下に形成されたＰ型不純物拡散領域４３、Ｐ
型ソース／ドレイン領域３と同時に形成されたＰ型不純
物拡散領域４９、浅いＰウエル４７、パンチスルーを抑
制するＰ型不純物拡散領域４５、Ｎ型ソース／ドレイン
領域３０とその上のゲート酸化膜４０及びゲート電極５
０を備えたＮＭＯＳトランジスタが形成され、半導体基
板１０中には、フィールド酸化膜７下のＮ型不純物拡散
領域４２、浅いＮウエル４６、パンチスルーを抑制する
Ｎ型不純物拡散領域４４、Ｎ型ソース／ドレイン領域３
０と同時に形成されたＮ型不純物拡散領域４８、Ｐ型ソ
ース／ドレイン領域３とその上のゲート酸化膜４及びゲ
ート電極５を備えたＰＭＯＳトランジスタが形成される
（図９）。In the subsequent steps, the same method as that of the first embodiment described above is used. In the deep N well 41, the P type impurity diffusion regions 43 and P formed under the field oxide film 7 are formed.
P-type impurity diffusion region 49 formed at the same time as the p-type source / drain region 3, shallow p-well 47, p-type impurity diffusion region 45 for suppressing punch-through, n-type source / drain region 30 and gate oxide film 40 thereon. And the gate electrode 5
In the semiconductor substrate 10, an N-type impurity diffusion region 42 under the field oxide film 7, a shallow N well 46, an N-type impurity diffusion region 44 for suppressing punch through, and an N-type source are formed. / Drain region 3
A PMOS transistor including the N-type impurity diffusion region 48, the P-type source / drain region 3, and the gate oxide film 4 and the gate electrode 5 formed on the N-type impurity diffusion region 48 and the O-type impurity diffusion region 48 formed simultaneously is formed (FIG. 9).
【００４８】浅いＰウエル４７、及びＰ型不純物拡散領
域４３、４５、４９は、浅いＰウエルである第１のウエ
ル領域１１として１つの領域になる。また、浅いＮウエ
ル４６、及びＮ型不純物拡散領域４２、４４、４８は、
浅いＮウエルである第３のウエル領域１３として１つの
領域になる。この第３のウエル領域は、また、第２のウ
エル領域（深いＮウエル）１２と合体して実質的に１つ
の領域を形成する。Ｎウエル４１は、深いＮウエルで、
図１で示した第２のウエル領域１２と同じである。Fig.
3C のＰ型不純物拡散領域４９内に形成された浅いＰウ
エル４７は、図１と同じＰ型高濃度コンタクト領域１６
となる。同じく、Ｎ型不純物拡散領域４８内に形成され
た浅いＮウエル４６は、Ｎ型高濃度コンタクト領域１５
となる（図１０）。The shallow P well 47 and the P-type impurity diffusion regions 43, 45, 49 become one region as the first well region 11 which is a shallow P well. The shallow N well 46 and the N type impurity diffusion regions 42, 44 and 48 are
It becomes one region as the third well region 13 which is a shallow N well. This third well region also merges with the second well region (deep N well) 12 to form substantially one region. The N well 41 is a deep N well,
This is the same as the second well region 12 shown in FIG. Fig.
The shallow P well 47 formed in the 3C P-type impurity diffusion region 49 has the same P-type high-concentration contact region 16 as in FIG.
Becomes Similarly, the shallow N well 46 formed in the N-type impurity diffusion region 48 has the N-type high-concentration contact region 15 formed therein.
(Fig. 10).
【００４９】これより後の工程は、周知の技術により層
間絶縁膜、リード電極、パッシベーション膜などを形成
して必要とするＣＭＯＳ構造の半導体集積回路装置を完
成させる。前述した実施例で、例えば、図１において、
第１の領域１１と第４の領域１４は、１領域を構成して
いるが、第１の領域（浅いＰウエル）１１が形成されて
いる第２の領域（深いＮウエル）１２と、この第２の領
域１２と隣接し、第３の領域（浅いＮウエル）１３が形
成されている第４の領域（深いＰウエル）１４との境界
領域に形成されたＰ型及びＮ型の不純物拡散領域２９、
３１の２つの拡散領域の半導体基板表面からの深さに差
をつけることによって、この構成は、可能になってい
る。この隣接する２つの不純物拡散領域２９、３１は、
フィールド酸化膜７の下に形成され、チャネルストッパ
領域として形成されるものであり、両者の深さの差は、
約０．１〜０．５μm 程度が適当である。In the subsequent steps, an interlayer insulating film, a lead electrode, a passivation film, etc. are formed by a well-known technique to complete a required semiconductor integrated circuit device having a CMOS structure. In the embodiment described above, for example, in FIG.
The first region 11 and the fourth region 14 form one region, and the second region (deep N well) 12 in which the first region (shallow P well) 11 is formed, P-type and N-type impurity diffusion formed in a boundary region adjacent to the second region 12 and a fourth region (deep P well) 14 in which a third region (shallow N well) 13 is formed Area 29,
This configuration is possible by making the two diffusion regions 31 different in depth from the semiconductor substrate surface. The two adjacent impurity diffusion regions 29 and 31 are
It is formed below the field oxide film 7 and is formed as a channel stopper region. The difference in depth between the two is
About 0.1 to 0.5 μm is suitable.
【００５０】また第１の実施例では素子分離法として
は、ＬＯＣＯＳ法を用いたが、埋め込み素子分離法を用
いた場合にも、同様の構造を得ることができる。Although the LOCOS method is used as the element isolation method in the first embodiment, a similar structure can be obtained by using the buried element isolation method.
【００５１】図１１および図１２は本発明のような浅い
ウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエル
を有しないＭＯＳＦＥＴと比較したものである。両図に
おいて、破線は従来のＭＯＳＦＥＴ、実線は半導体基板
表面からの深さが約０．５μm 以下の浅いウエルを有す
る本発明にかかるＭＯＳＦＥＴを示す。図１１はゲート
電圧Ｖg として、−０．５Ｖ、−１Ｖ、−２Ｖ、−３Ｖ
および−４Ｖをゲート電極５に印加し、そのときのドレ
イン電圧Ｖd を横軸（Ｖ）にとり、ドレイン電流Ｉd を
縦軸（ｍＡ）にとったときのドレイン電流−ドレイン電
圧（Ｉd −Ｖd）特性を表わしたグラフである。11 and 12 compare the characteristics of a MOSFET having a shallow well as in the present invention with those of a conventional MOSFET having no shallow well. In both figures, the broken line shows the conventional MOSFET, and the solid line shows the MOSFET according to the present invention having a shallow well whose depth from the surface of the semiconductor substrate is about 0.5 μm or less. FIG. 11 shows gate voltages Vg of -0.5V, -1V, -2V, -3V.
And −4 V are applied to the gate electrode 5, the drain voltage Vd at that time is plotted on the horizontal axis (V), and the drain current Id is plotted on the vertical axis (mA), the drain current-drain voltage (Id-Vd) characteristics It is a graph showing.
【００５２】これら両曲線を比較すると、浅いウエルを
有するＭＯＳＦＥＴでは浅いウエルのない従来例に比較
してドレイン電流量がかなり多くなっている。また、浅
いウエルを有する場合の閾値電圧は約０．５Ｖであっ
て、従来例の閾値電圧の約１．０Ｖより減少している。Comparing these curves, the MOSFET having a shallow well has a considerably large amount of drain current as compared with the conventional example having no shallow well. Further, the threshold voltage in the case of having a shallow well is about 0.5V, which is smaller than the threshold voltage of about 1.0V of the conventional example.
【００５３】また、図１２は、サブスレッショルド電流
特性を示すグラフであり、縦軸にドレイン電流（μＡ）
をとり、横軸にゲート電圧（Ｖ）をとっている。この図
からわかるように、浅いウエルを有するＭＯＳＦＥＴの
サブスレッショルド係数は、浅いウエルを持っていない
従来のウエルを有するＭＯＳＦＥＴよりも向上してい
る。したがって、閾値電圧を低減してもゼロバイアス電
圧でのリーク電流を抑制することができるので、閾値電
圧を低く設定できる。そのためには、本願発明のよう
に、ＭＯＳＦＥＴが形成されているウエル領域のゲート
電極下の接合深さを十分浅くすることが有効である。FIG. 12 is a graph showing the subthreshold current characteristic, where the vertical axis represents the drain current (μA).
And the gate voltage (V) is taken on the horizontal axis. As can be seen from this figure, the subthreshold coefficient of the MOSFET having the shallow well is improved as compared with the MOSFET having the conventional well having no shallow well. Therefore, even if the threshold voltage is reduced, the leak current at the zero bias voltage can be suppressed, so that the threshold voltage can be set low. For that purpose, it is effective to make the junction depth under the gate electrode in the well region where the MOSFET is formed sufficiently shallow as in the present invention.
【００５４】[0054]
【発明の効果】以上のように、本発明によれば、ＭＯＳ
ＦＥＴが形成されているウエル領域のゲート電極下の接
合深さをゲート絶縁膜とウエルの界面から延びる空乏層
とゲート電極直下のウエルとその下のウエルとの界面か
ら延びる空乏層とが接触する深さ、典型的には０．５μ
m 以下に十分浅くしており、ゲート電極直下のウエル
は、通常のゲート電圧の範囲で空乏化しているので空乏
層の実効的な容量が低減され、サブスレッショルド特性
が改善される。したがって、低電圧電源においても、リ
ーク電流を低いレベルに設定したまま、閾値電圧を低く
設定することができるので、低電圧、低消費電力で高速
のＣＭＯＳ回路を得ることができる。さらに、半導体基
板の裏面に設けた第３の電極によりＭＯＳＦＥＴのソー
ス／ドレイン領域の接合容量の低下、ドレイン電流の増
大を図ることができる。As described above, according to the present invention, the MOS
The depletion layer extending from the interface between the gate insulating film and the well is in contact with the depletion layer extending from the interface between the gate insulating film and the well, and the depletion layer extending from the interface between the well immediately below the gate electrode and the well below the well in which the FET is formed. Depth, typically 0.5μ
Since the well just under the gate electrode is depleted in the range of normal gate voltage, the effective capacitance of the depletion layer is reduced and the subthreshold characteristic is improved. Therefore, even in a low voltage power supply, the threshold voltage can be set low while the leak current is set to a low level, so that a high-speed CMOS circuit with low voltage and low power consumption can be obtained. Furthermore, the third electrode provided on the back surface of the semiconductor substrate can reduce the junction capacitance of the source / drain regions of the MOSFET and increase the drain current.
【図１】本発明にかかるＣＭＯＳ構造を有する半導体集
積回路装置の第１の実施例の素子断面図である。FIG. 1 is an element cross-sectional view of a first embodiment of a semiconductor integrated circuit device having a CMOS structure according to the present invention.
【図２】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。FIG. 2 is an element cross-sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the first example of the invention.
【図３】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。FIG. 3 is an element cross-sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the first example of the invention.
【図４】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。FIG. 4 is an element sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the first example of the invention.
【図５】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。FIG. 5 is an element sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the first example of the invention.
【図６】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。FIG. 6 is an element sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the first example of the invention.
【図７】本発明の第２の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。FIG. 7 is an element sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the second embodiment of the invention.
【図８】本発明の第２の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。FIG. 8 is an element sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the second embodiment of the invention.
【図９】本発明の第２の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。FIG. 9 is an element sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the second embodiment of the invention.
【図１０】本発明の第２の実施例にかかる半導体集積回
路装置の製造工程の一を示す素子断面図である。FIG. 10 is an element cross-sectional view showing one of the manufacturing steps of the semiconductor integrated circuit device according to the second embodiment of the invention.
【図１１】本発明の効果を説明する、本発明にかかる浅
いウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエ
ルを有しないＭＯＳＦＥＴと比較したＩd −Ｖd 特性図
である。FIG. 11 is an Id-Vd characteristic diagram comparing the characteristics of the MOSFET having a shallow well according to the present invention with the conventional MOSFET having no shallow well, for explaining the effect of the present invention.
【図１２】本発明の効果を説明する、本発明にかかる浅
いウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエ
ルを有しないＭＯＳＦＥＴと比較した、ドレイン電流−
ゲート電圧特性図である。FIG. 12 is a graph showing the characteristics of a MOSFET having a shallow well according to the present invention, which explains the effect of the present invention, compared with a conventional MOSFET having no shallow well.
It is a gate voltage characteristic diagram.
【図１３】本発明の効果を説明するＣＭＯＳリング発振
器のゲート遅延時間の基板バイアス依存性を示す特性図
である。FIG. 13 is a characteristic diagram showing the substrate bias dependence of the gate delay time of the CMOS ring oscillator for explaining the effect of the present invention.
【図１４】本発明の作用を説明する、ゲート近傍を中心
にした半導体基板の構成を説明する部分断面図である。FIG. 14 is a partial cross-sectional view illustrating the structure of the semiconductor substrate centering around the gate for explaining the operation of the present invention.
【図１５】ゲート直下の空乏層幅の不純物濃度依存性を
示す特性図である。FIG. 15 is a characteristic diagram showing an impurity concentration dependence of a depletion layer width just below a gate.
【図１６】従来の提案されている半導体集積回路のＭＯ
Ｓ構造を示す素子断面図である。FIG. 16: MO of a conventionally proposed semiconductor integrated circuit
It is an element sectional view showing an S structure.
３ ソース／ドレイン領域 ４ ゲート酸化膜 ５ ゲート電極 ７ フィールド酸化膜 １０ 半導体基板 １１ 第１のウエル領域 １２ 第２のウエル領域 １３ 第３のウエル領域 １４ 第４のウエル領域 １５ コンタクト領域 ３０ ソース／ドレイン領域 ４０ ゲート酸化膜 ５０ ゲート電極 Reference Signs List 3 source / drain regions 4 gate oxide film 5 gate electrode 7 field oxide film 10 semiconductor substrate 11 first well region 12 second well region 13 third well region 14 fourth well region 15 contact region 30 source / drain Region 40 Gate oxide film 50 Gate electrode
Claims (7)
領域と、 前記半導体基板に形成され、前記第１のウエル領域を囲
む第１導電型の第２のウエル領域と、 前記半導体基板に形成された第１導電型の第３のウエル
領域と、 前記半導体基板に形成され、前記第３のウエル領域を囲
む第２導電型の第４のウエル領域と、 前記第１のウエル領域に形成され、ゲート絶縁膜の上に
ゲート電極を有する第１導電型ＭＯＳ型電界効果トラン
ジスタと、 前記第３のウエル領域に形成され、ゲート絶縁膜の上に
ゲート電極を有する第２導電型ＭＯＳ型電界効果トラン
ジスタと、 前記第１のウエル領域上及び前記第３のウエル領域上の
それぞれに形成されたバイアスを印加する手段とを備
え、 前記第１のウエル領域と前記第４のウエル領域とは隣接
しており、かつ、前記第１のウエル領域の、前記第１導
電型ＭＯＳ型電界効果トランジスタのゲート電極下の前
記半導体基板表面からの深さは、前記第１のウエル領域
とゲート絶縁膜間の界面から延びる空乏層と前記第１の
ウエル領域と第２のウエル領域の界面で形成される空乏
層とが接触する深さとなっており、前記第３のウエル領
域の、前記第２導電型ＭＯＳ型電界効果トランジスタの
ゲート電極下の前記半導体基板表面からの深さは、前記
第３のウエル領域とゲート絶縁膜間の界面から延びる空
乏層と前記第３のウエルと第４のウエルの界面で形成さ
れる空乏層とが接触する深さとなっていることを特徴と
する半導体集積回路装置。1. A semiconductor substrate of a first conductivity type, a first well region of a second conductivity type formed in the semiconductor substrate, a first well region formed in the semiconductor substrate and surrounding the first well region. A second well region of conductivity type; a third well region of first conductivity type formed on the semiconductor substrate; a second well region of second conductivity type formed on the semiconductor substrate and surrounding the third well region. No. 4 well region, a first conductivity type MOS field effect transistor formed in the first well region and having a gate electrode on the gate insulating film, and a gate insulating film formed in the third well region. A second conductivity type MOS field effect transistor having a gate electrode thereon, and means for applying a bias formed on each of the first well region and the third well region. 1 well Region is adjacent to the fourth well region, and the depth of the first well region from the semiconductor substrate surface under the gate electrode of the first conductivity type MOS field effect transistor is: The depletion layer extending from the interface between the first well region and the gate insulating film is in contact with the depletion layer formed at the interface between the first well region and the second well region. The depth of the third well region from the surface of the semiconductor substrate under the gate electrode of the second conductivity type MOS field effect transistor is equal to that of the depletion layer extending from the interface between the third well region and the gate insulating film. A semiconductor integrated circuit device, characterized in that the depth is such that a depletion layer formed at the interface between the third well and the fourth well is in contact.
領域上に素子分離用のフィールド酸化膜が形成され、そ
のフィールド酸化膜下の前記第１のウエル領域には、第
２導電型のチャネルストッパ領域が形成されており、こ
のチャネルストッパ領域が、前記第４のウエル領域と接
続していることを特徴とする請求項１に記載の半導体集
積回路装置。2. A field oxide film for element isolation is formed on the first well region on the semiconductor substrate, and a second conductivity type is formed on the first well region below the field oxide film. 2. The semiconductor integrated circuit device according to claim 1, wherein the channel stopper region is formed, and the channel stopper region is connected to the fourth well region.
ルストッパ領域に隣接して前記第３のウエル領域に第１
導電型のチャネルストッパ領域が形成されており、この
第３のウエル領域に形成されたチャネルストッパ領域の
前記半導体基板表面からの深さは、前記第１のウエル領
域に形成されたチャネルストッパ領域の前記半導体基板
表面からの深さより浅い事を特徴とする請求項２に記載
の半導体集積回路装置。3. A first well in the third well region adjacent to a channel stopper region formed in the first well region.
A conductivity type channel stopper region is formed, and the depth of the channel stopper region formed in the third well region from the surface of the semiconductor substrate is equal to that of the channel stopper region formed in the first well region. 3. The semiconductor integrated circuit device according to claim 2, wherein the depth is smaller than the depth from the surface of the semiconductor substrate.
領域と、 前記半導体基板に形成された第１導電型の第２のウエル
領域と、 前記半導体基板に形成され、前記第２のウエル領域を囲
む第２導電型の第３のウエル領域と、 前記第１のウエル領域に形成され、ゲート絶縁膜上に形
成されたゲート電極を有する第１導電型ＭＯＳ型電界効
果トランジスタと、 前記第２のウエル領域に形成され、ゲート絶縁膜上に形
成されたゲート電極を有する第２導電型ＭＯＳ型電界効
果トランジスタと、 前記第１のウエル領域上及び前記第２のウエル領域上の
それぞれに形成されたバイアスを印加する手段とを備
え、 前記第１のウエル領域と前記第３のウエル領域とは隣接
しており、かつ、前記第１のウエル領域の、前記第１導
電型ＭＯＳ型電界効果トランジスタのゲート電極下の前
記半導体基板表面からの深さは、前記第１のウエル領域
とゲート絶縁膜間の界面から延びる空乏層と前記第１の
ウエル領域と基板の界面で形成される空乏層とが接触す
る深さとなっており、前記第２のウエル領域の、前記第
２導電型ＭＯＳ型電界効果トランジスタのゲート電極下
の前記半導体基板表面からの深さは、前記第２のウエル
領域とゲート絶縁膜間の界面から延びる空乏層と前記第
２のウエル領域と第３のウエル領域の界面で形成される
空乏層とが接触する深さとなっていることを特徴とする
半導体集積回路装置。4. A semiconductor substrate of a first conductivity type, a first well region of a second conductivity type formed in the semiconductor substrate, and a second well region of a first conductivity type formed in the semiconductor substrate. A third well region of a second conductivity type formed in the semiconductor substrate and surrounding the second well region; and a gate electrode formed in the first well region and formed on the gate insulating film. A first conductivity type MOS field effect transistor having: a second conductivity type MOS field effect transistor having a gate electrode formed in the second well region and formed on a gate insulating film; and the first well. Means for applying a bias respectively formed on the region and the second well region, wherein the first well region and the third well region are adjacent to each other, and the first well region is adjacent to the first well region. Well area The depth from the surface of the semiconductor substrate under the gate electrode of the first conductivity type MOS field effect transistor is the depletion layer extending from the interface between the first well region and the gate insulating film and the first well. The depth is such that the depletion layer formed at the interface between the region and the substrate comes into contact, and from the surface of the semiconductor substrate under the gate electrode of the second conductivity type MOS field effect transistor in the second well region. The depth is the depth at which the depletion layer extending from the interface between the second well region and the gate insulating film and the depletion layer formed at the interface between the second well region and the third well region are in contact with each other. A semiconductor integrated circuit device characterized in that.
領域上に素子分離用のフィールド酸化膜が形成され、そ
のフィールド酸化膜下の前記第１のウエル領域には、第
２導電型のチャネルストッパ領域が形成されており、こ
のチャネルストッパ領域が、前記第３のウエル領域と接
続していることを特徴とする請求項４に記載の半導体集
積回路装置。5. A field oxide film for device isolation is formed on the first well region on the semiconductor substrate, and a second conductivity type is formed on the first well region below the field oxide film. 5. The semiconductor integrated circuit device according to claim 4, wherein the channel stopper region is formed, and the channel stopper region is connected to the third well region.
ルストッパ領域に隣接して前記第２のウエル領域に第１
導電型のチャネルストッパ領域が形成されており、この
第２のウエル領域に形成されたチャネルストッパ領域の
前記半導体基板表面からの深さは、前記第１のウエル領
域に形成されたチャネルストッパ領域の前記半導体基板
表面からの深さより浅い事を特徴とする請求項５に記載
の半導体集積回路装置。6. A first well region adjacent to a channel stopper region formed in the first well region.
A conductivity type channel stopper region is formed, and the depth of the channel stopper region formed in the second well region from the surface of the semiconductor substrate is equal to that of the channel stopper region formed in the first well region. The semiconductor integrated circuit device according to claim 5, wherein the depth is smaller than the depth from the surface of the semiconductor substrate.
第２のウエル領域を形成する工程と、 前記半導体基板に、前記第２のウエル領域に隣接して第
２導電型の第４のウエル領域を形成する工程と、 前記第２のウエル領域内に、第２導電型の第１のウエル
領域を形成する工程と前記第４のウエル領域に、前記第
１のウエル領域に隣接し、前記第１のウエル領域との境
界部分において、前記半導体基板表面からの深さが前記
第１のウエル領域の前記半導体基板表面からの深さより
浅い第１導電型の第３のウエル領域を形成する工程と、 前記第１のウエル領域に、第１導電型のＭＯＳ型電界効
果トランジスタを形成する工程と、 前記第３のウエル領域に、第２導電型のＭＯＳ型電界効
果トランジスタを形成する工程と、 前記第１のウエル領域上及び前記第３のウエル領域上の
それぞれにバイアスを印加する手段を形成する工程とを
備え、 前記第１のウエル領域の、前記第１導電型ＭＯＳ型電界
効果トランジスタのゲート電極下の前記半導体基板表面
からの深さは、前記第１のウエル領域とゲート絶縁膜間
の界面から延びる空乏層と前記第１のウエル領域と第２
のウエル領域の界面で形成される空乏層とが接触する深
さとなっており、前記第３のウエル領域の、前記第２導
電型ＭＯＳ型電界効果トランジスタのゲート電極下の前
記半導体基板表面からの深さは、前記第３のウエル領域
とゲート絶縁膜間の界面から延びる空乏層と前記第３の
ウエルと第４のウエルの界面で形成される空乏層とが接
触する深さとすることを特徴とする集積回路装置の製造
方法。7. A step of forming a second well region of the first conductivity type on a semiconductor substrate of the first conductivity type, and a step of forming a second well region of the second conductivity type on the semiconductor substrate adjacent to the second well region. Forming a fourth well region; forming a first well region of a second conductivity type in the second well region; forming a fourth well region in the first well region; A third well region of the first conductivity type that is adjacent to and is shallower than the depth of the first well region from the surface of the semiconductor substrate at a boundary portion with the first well region. Forming a first conductivity type MOS field effect transistor in the first well region, and forming a second conductivity type MOS field effect transistor in the third well region. And the first well region And a step of applying a bias to each of the third well regions, the semiconductor substrate below the gate electrode of the first conductivity type MOS field effect transistor in the first well region. The depth from the surface is the depletion layer extending from the interface between the first well region and the gate insulating film, the first well region and the second well region.
Of the well region has a depth in contact with the depletion layer formed at the interface, and the third well region is exposed from the surface of the semiconductor substrate under the gate electrode of the second conductivity type MOS field effect transistor. The depth is a depth at which the depletion layer extending from the interface between the third well region and the gate insulating film and the depletion layer formed at the interface between the third well and the fourth well are in contact with each other. Manufacturing method of integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199778A JP2953915B2 (en) | 1992-08-11 | 1993-08-11 | Semiconductor integrated circuit device and method of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23537292 | 1992-08-11 | ||
| JP4-235372 | 1992-08-11 | ||
| JP5199778A JP2953915B2 (en) | 1992-08-11 | 1993-08-11 | Semiconductor integrated circuit device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163842A true JPH06163842A (en) | 1994-06-10 |
| JP2953915B2 JP2953915B2 (en) | 1999-09-27 |
Family
ID=26511745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5199778A Expired - Lifetime JP2953915B2 (en) | 1992-08-11 | 1993-08-11 | Semiconductor integrated circuit device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953915B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109256394A (en) * | 2017-07-13 | 2019-01-22 | 格芯公司 | Back biasing in SOI FET technology |
-
1993
- 1993-08-11 JP JP5199778A patent/JP2953915B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109256394A (en) * | 2017-07-13 | 2019-01-22 | 格芯公司 | Back biasing in SOI FET technology |
| CN109256394B (en) * | 2017-07-13 | 2023-08-11 | 格芯美国公司 | Back bias in SOI FET technology |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953915B2 (en) | 1999-09-27 |
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