JPH0933578A - Voltage/frequency convertor - Google Patents
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- JPH0933578A JPH0933578A JP7185253A JP18525395A JPH0933578A JP H0933578 A JPH0933578 A JP H0933578A JP 7185253 A JP7185253 A JP 7185253A JP 18525395 A JP18525395 A JP 18525395A JP H0933578 A JPH0933578 A JP H0933578A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力電圧に対応し
た周波数に変換する電圧／周波数変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage / frequency conversion device for converting a frequency corresponding to an input voltage.
【０００２】[0002]
【従来の技術】例えば電子式電力量計に使用される入力
電圧に対応した周波数に変換する電圧／周波数変換装置
の従来例を図８に示す。また、図９は図８の各部の波形
を示す。2. Description of the Related Art FIG. 8 shows a conventional example of a voltage / frequency conversion device for converting a frequency corresponding to an input voltage used in an electronic watt hour meter. Further, FIG. 9 shows the waveform of each part of FIG.
【０００３】同図において、入力電圧Ｅに対して入力電
流Ｉ１と基準電流Ｉ２との合成電流Ｉ３を得る選択器８
を備え、積分器１で選択器８の合成電流Ｉ３を積分して
積分電圧Ａを得る。ついで、コンパレータ２において、
積分電圧Ａを基準電圧ＡＧと比較し、この積分電圧Ａが
基準電圧ＡＧより高い場合にはロウレベルを出力し、低
い場合にはハイレベルを出力する。そして、コンパレー
タ２の出力信号Ｊと信号Ｋが一致しないでパルス信号Ｃ
ＬＫがロウレベルからハイレベルに変化した場合に選択
信号Ｋを出力するＪＫフリップフロップ３を備える。な
お、この選択信号Ｋは、選択器８の基準電流Ｉ２を流す
スイッチＳＷ１を制御する。また、図中５は、パルス信
号発生器である。ここで、ＪＫフリップ・フロップ３の
出力信号ＫがハイレベルのときにはスイッチＳＷ１は閉
じ、積分器１のコンデンサＣ１に流れ込む電流Ｉ３はIn the figure, a selector 8 for obtaining a combined current I3 of the input current I1 and the reference current I2 with respect to the input voltage E.
The integrated current I3 of the selector 8 is integrated by the integrator 1 to obtain an integrated voltage A. Then, in the comparator 2,
The integrated voltage A is compared with the reference voltage AG, and when the integrated voltage A is higher than the reference voltage AG, a low level is output, and when the integrated voltage A is low, a high level is output. When the output signal J of the comparator 2 and the signal K do not match, the pulse signal C
A JK flip-flop 3 that outputs a selection signal K when LK changes from low level to high level is provided. The selection signal K controls the switch SW1 that causes the reference current I2 of the selector 8 to flow. Reference numeral 5 in the figure denotes a pulse signal generator. Here, when the output signal K of the JK flip-flop 3 is at a high level, the switch SW1 is closed and the current I3 flowing into the capacitor C1 of the integrator 1 is
【０００４】[0004]
【数１】Ｉ３＝Ｉ１−Ｉ２（＜０） となる。なぜならば、Ｉ１＜Ｉ２だからである。このと
き、積分器１はプラス方向に積分を始める。積分器１の
積分電圧Ａが基準電位ＡＧより高くなると、コンパレー
タ２の出力信号Ｊはロウレベルになる。コンパレータ２
の出力信号Ｊがロウレベルになると、ＪＫフリップ・フ
ロップ３の入力は、 Ｊ：ロウレベル Ｋ：ハイレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップ３の出力信号Ｋはロウレベルとなる。ＪＫフ
リップ・フロップ３の出力信号Ｋがロウレベルのときに
はスイッチＳＷ１は開き、積分器１のコンデンサＣ１に
流れ込む電流Ｉ３は## EQU1 ## I3 = I1-I2 (<0). This is because I1 <I2. At this time, the integrator 1 starts integration in the plus direction. When the integrated voltage A of the integrator 1 becomes higher than the reference potential AG, the output signal J of the comparator 2 becomes low level. Comparator 2
When the output signal J of the JK flip-flop 3 becomes low level, the input of the JK flip-flop 3 becomes J: low level K: high level (= Q output), and the output signal K of the JK flip-flop 3 becomes low level at the rising edge of the pulse signal CLK. Become. When the output signal K of the JK flip-flop 3 is at low level, the switch SW1 is opened and the current I3 flowing into the capacitor C1 of the integrator 1 is
【０００５】[0005]
【数２】Ｉ３＝Ｉ１（＞０） となり、積分器１はマイナス方向に積分を始める。積分
器１の積分電圧Ａが基準電位ＡＧより低くなると、コン
パレータ２の出力信号Ｊはハイレベルになる。ＪＫフリ
ップ・フロップ３の入力は Ｊ：ハイレベル Ｋ：ロウレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップ３の出力信号Ｋはハイレベルとなる。ＪＫフ
リップ・フロップ３の出力信号Ｋがハイレベルのときに
はイテッチＳＷ１は閉じ、最初の状態に戻る。ここで、
スイッチＳＷ１が閉じているとき、積分器１のコンデン
サＣ１に蓄えられる電荷量Ｑ１は## EQU2 ## I3 = I1 (> 0), and the integrator 1 starts integration in the negative direction. When the integrated voltage A of the integrator 1 becomes lower than the reference potential AG, the output signal J of the comparator 2 becomes high level. The input of the JK flip-flop 3 becomes J: high level K: low level (= Q output), and the output signal K of the JK flip-flop 3 becomes high level at the rising edge of the pulse signal CLK. When the output signal K of the JK flip-flop 3 is at a high level, the ititch SW1 is closed and the initial state is restored. here,
When the switch SW1 is closed, the charge amount Q1 stored in the capacitor C1 of the integrator 1 is
【０００６】[0006]
【数３】Ｑ１＝（Ｉ２−Ｉ１）×Ｔ１ となる。一方、スイッチＳＷ１が開いているとき、積分
器１のコンデンサＣ１から放電される電荷量Ｑ２は## EQU00003 ## Q1 = (I2-I1) .times.T1. On the other hand, when the switch SW1 is open, the charge amount Q2 discharged from the capacitor C1 of the integrator 1 is
【０００７】[0007]
【数４】Ｑ２＝Ｉ１×Ｔ２ となる。ここで、電荷量Ｑ１とＱ２は等しいので、## EQU00004 ## Q2 = I1.times.T2. Here, since the charge amounts Q1 and Q2 are equal,
【０００８】[0008]
【数５】（Ｉ２−Ｉ１）×Ｔ１＝Ｉ１×Ｔ２ Ｉ１×（Ｔ１＋Ｔ２）＝Ｉ２×Ｔ１ となる。ここで、Ｔ１はパルス信号ＬＫの周波数ｆCLK
から Ｔ１＝１／ｆCLK で一定である。また、積分器１の演算増幅器ＯＰ１の−
入力電位は、演算増幅器ＯＰ１の入力オフセット電圧が
零の場合には基準電位ＡＧなので、電流Ｉ２はマイナス
基準電位ＶＳＳと抵抗器Ｒ２から(I2−I1) × T1 = I1 × T2 I1 × (T1 + T2) = I2 × T1 Becomes Here, T1 is the frequency f CLK of the pulse signal LK.
From T1 = 1 / f CLK is constant. In addition, the operational amplifier OP1 of the integrator 1
Since the input potential is the reference potential AG when the input offset voltage of the operational amplifier OP1 is zero, the current I2 is the negative reference potential VSS and the resistor R2.
【０００９】[0009]
【数６】Ｉ２＝ＶＳＳ／Ｒ２ で一定である。Ｉ１は電圧／周波数変換装置の入力電圧
Ｅと抵抗器Ｒ１から(6) I2 = VSS / R2, which is constant. I1 is the input voltage E of the voltage / frequency converter and the resistor R1.
【００１０】[0010]
【数７】Ｉ１＝Ｅ／Ｒ１ である。従って、電圧／周波数変換装置の出力周波数ｆ
は## EQU7 ## I1 = E / R1. Therefore, the output frequency f of the voltage / frequency converter
Is
【００１１】[0011]
【数８】 となり、入力電圧Ｅに正比例した周波数となる。(Equation 8) And the frequency is directly proportional to the input voltage E.
【００１２】[0012]
【発明が解決しようとする課題】上述した従来の電圧／
周波数変換器の説明では、演算増幅器ＯＰ１の入力オフ
セット電圧を零としているが、通常は入力オフセット電
圧ｖを持っており、この場合の演算増幅器ＯＰ１の−入
力電位はｖとなる。このため、電圧／周波数変換装置の
出力周波数ｆE はDISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In the description of the frequency converter, the input offset voltage of the operational amplifier OP1 is zero, but it usually has the input offset voltage v, and the negative input potential of the operational amplifier OP1 in this case is v. Therefore, the output frequency f E of the voltage / frequency converter is
【００１３】[0013]
【数９】 となり、電圧／周波数変換器の直線性が悪くなる。ここ
で演算増幅器ＯＰ１が入力オフセット電圧を持っていた
場合の入力電圧Ｅと直線性誤差ＥＲＲ、すなわち（ｆE
−ｆ）× 100／ｆの関係を図10に示す。[Equation 9] Therefore, the linearity of the voltage / frequency converter deteriorates. Here, the input voltage E and the linearity error ERR when the operational amplifier OP1 has an input offset voltage, that is, (f E
The relationship of −f) × 100 / f is shown in FIG.
【００１４】また、入力電圧Ｅの極性がマイナスの場
合、ＪＫフリップ・フロップ３の出力信号Ｋがロウレベ
ルのときにはスイッチＳＷ１は開き、積分器１のコンデ
ンサＣ１に流れ込む電流Ｉ３は Ｉ３＝Ｉ１（＜０…入力電圧Ｅの極性がマイナスである
から） となり、積分器１はプラス方向に積分を始める。従っ
て、逆方向に積分することがなくなり、入力電圧Ｅに正
比例した周波数を得ることができない。When the polarity of the input voltage E is negative, the switch SW1 is opened when the output signal K of the JK flip-flop 3 is low level, and the current I3 flowing into the capacitor C1 of the integrator 1 is I3 = I1 (<0 (Since the polarity of the input voltage E is negative), the integrator 1 starts integration in the positive direction. Therefore, there is no integration in the reverse direction, and a frequency that is directly proportional to the input voltage E cannot be obtained.
【００１５】このように、電子式電力量計に電圧／周波
数変換器を使用し、電力演算結果である電圧をそのまま
入力電圧Ｅとする場合、入力電圧Ｅの極性が被測定電力
１周期内で反転して入力電圧Ｅの極性がマイナスになる
ことがあることから、従来例では電力演算結果である電
圧をそのまま入力電圧Ｅとすることができなかった。As described above, when the voltage / frequency converter is used for the electronic watt-hour meter and the voltage as the power calculation result is used as the input voltage E as it is, the polarity of the input voltage E is within one cycle of the measured power. Since the polarity of the input voltage E may be inverted and become negative, the voltage as the power calculation result cannot be directly used as the input voltage E in the conventional example.
【００１６】本発明の目的は、直線性誤差が小さく、高
精度な電圧／周波数変換器を提供することにある。ま
た、入力電圧の極性に影響をなくせる電圧／周波数変換
器を提供することにある。An object of the present invention is to provide a highly accurate voltage / frequency converter having a small linearity error. Another object is to provide a voltage / frequency converter that can eliminate the influence of the polarity of the input voltage.
【００１７】[0017]
【課題を解決するための手段】上記目的を達成するため
に本発明は、所定周期で切り換え信号を発生する切り換
え信号発生手段と、入力電圧信号に対して逆極性の逆極
性入力電圧信号を発生する極性反転手段と、積分手段か
らの積分信号がマイナス比較電圧よりも低くなったとき
に所定期間だけ第１の選択信号を出力し、積分信号がプ
ラス比較電圧よりも高くなったときに所定期間だけ第２
の選択信号を出力する選択信号発生手段と、切り換え信
号発生手段からの切り換え信号と選択信号発生手段から
の第１、第２の選択信号に基づいて入力電圧信号、逆極
性入力電圧信号、又はこの両信号のいずれかとプラス基
準電圧信号、マイナス基準電圧信号のいずれかとの合成
信号を選択的に出力して積分手段に供給する選択手段と
を有するので、積分手段がもつオフセット電圧の影響を
低減することができる。To achieve the above object, the present invention provides a switching signal generating means for generating a switching signal at a predetermined cycle, and a reverse polarity input voltage signal having a reverse polarity to the input voltage signal. And a polarity inversion means for outputting the first selection signal for a predetermined period when the integrated signal from the integrating means becomes lower than the negative comparison voltage, and a predetermined period when the integrated signal becomes higher than the positive comparison voltage. Only second
Selection signal generating means for outputting the selection signal, and the input voltage signal, the reverse polarity input voltage signal, or the input voltage signal based on the switching signal from the switching signal generating means and the first and second selection signals from the selection signal generating means. Since it has a selecting means for selectively outputting a composite signal of either of the two signals and either of the plus reference voltage signal or the minus reference voltage signal and supplying it to the integrating means, the influence of the offset voltage of the integrating means is reduced. be able to.
【００１８】また、入力電圧信号の極性及び選択信号発
生手段からの第１、第２の選択信号に基づいて、入力電
圧信号に比例した周波数信号又は入力電圧信号の絶対値
に比例した周波数信号のいずれかを得る周波数信号切り
換え手段を設けたので、入力電圧信号の極性による影響
をなくすことができる。The frequency signal proportional to the input voltage signal or the frequency signal proportional to the absolute value of the input voltage signal is generated based on the polarity of the input voltage signal and the first and second selection signals from the selection signal generating means. Since the frequency signal switching means for obtaining either of them is provided, the influence of the polarity of the input voltage signal can be eliminated.
【００１９】[0019]
【発明の実施の形態】以下、図面を用いて本発明の一実
施例を説明する。図１は本発明の電圧／周波数変換器の
第１の実施例における回路図である。同図において、Ｔ
１は周波数に変換する電圧を入力する電圧入力端子であ
る。ＡＧは基準電位、ＶＤＤはプラスの基準電位、ＶＳ
Ｓはマイナスの基準電位である。５は所定の周期でパル
ス信号ＣＬＫを発生するパルス信号発生手段であって、
水晶振動子などから構成されている。６は所定の周期で
切り換え信号ＣＮＴを発生する切り換え信号発生手段６
であって、水晶振動子及び分周器などから構成されてい
る。７は電圧入力端子Ｔ１から入力された入力電圧Ｅの
極性を反転した逆極性入力電圧ＥＮを発生する反転増幅
器であって、演算増幅器ＯＰ２及び抵抗器Ｒ３、Ｒ４か
ら構成されている。４は切り換え信号ＣＮＴと周波数信
号Ｆに基づき上記入力電圧Ｅと上記逆極性入力電圧ＥＮ
から加える電圧を相補的に切り換える切り換え器であっ
て、アナログスイッチＳＷ３、ＳＷ４、インバータＩＶ
１、ＤフリップフロップＤ１から構成されている。８は
入力電圧に基づく入力電流Ｉ１と通電をオンオフ制御さ
れる基準電流Ｉ２の合成電流Ｉ３を加える選択器であっ
て、抵抗器Ｒ１、Ｒ２、スイッチＳＷ１、ＳＷ２から構
成されている。１は選択器８から供給される電流を積分
して積分電圧Ａを出力する積分器であって、演算増幅器
ＯＰ１及びコンデンサＣ１から構成されている。９は積
分電圧Ａがマイナス比較電圧ＲＥＦＬより低くなった変
化時点に基づき選択信号ＦＬを出力し、積分電圧Ａがプ
ラス比較電圧ＲＥＦＨより高くなった変化時点に基づき
選択信号ＦＨを出力する選択信号発生手段であって、コ
ンパレータＣＭ１、ＣＭ２、抵抗器Ｒ５、Ｒ６、Ｒ７、
Ｒ８、ＪＫフリップフロップＪＫ１、ＪＫ２、ＯＲゲー
トＯＲ１から構成されている。DETAILED DESCRIPTION OF THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a voltage / frequency converter according to a first embodiment of the present invention. In the figure, T
Reference numeral 1 is a voltage input terminal for inputting a voltage converted into a frequency. AG is a reference potential, VDD is a positive reference potential, VS
S is a negative reference potential. Reference numeral 5 is a pulse signal generating means for generating a pulse signal CLK at a predetermined cycle,
It is composed of a crystal unit. 6 is a switching signal generating means 6 for generating a switching signal CNT at a predetermined cycle.
It is composed of a crystal oscillator and a frequency divider. Reference numeral 7 denotes an inverting amplifier that generates a reverse polarity input voltage EN by inverting the polarity of the input voltage E input from the voltage input terminal T1 and includes an operational amplifier OP2 and resistors R3 and R4. Reference numeral 4 denotes the input voltage E and the reverse polarity input voltage EN based on the switching signal CNT and the frequency signal F.
A switch for complementarily switching the voltage applied from the analog switch SW3, SW4, the inverter IV
1. D flip-flop D1. Reference numeral 8 is a selector for adding an input current I1 based on the input voltage and a combined current I3 of a reference current I2 whose conduction is controlled to be turned on and off, and is composed of resistors R1 and R2 and switches SW1 and SW2. Reference numeral 1 denotes an integrator which integrates the current supplied from the selector 8 and outputs an integrated voltage A, which is composed of an operational amplifier OP1 and a capacitor C1. A selection signal generator 9 outputs a selection signal FL based on a change time when the integrated voltage A becomes lower than the negative comparison voltage REFL and outputs a selection signal FH based on a change time when the integrated voltage A becomes higher than the positive comparison voltage REFH. Means, comparators CM1, CM2, resistors R5, R6, R7,
R8, JK flip-flops JK1, JK2, and an OR gate OR1.
【００２０】次に、以上のように構成された装置の動作
について、各部の波形のタイムチャートを示す図２を参
照して説明する。ここで、制御信号ＰＯＮがハイレベル
区間をプラス積分周期、制御信号ＭＯＮがロウレベルの
区間をマイナス積分周期と呼ぶ。Next, the operation of the apparatus configured as described above will be described with reference to FIG. 2 which shows a time chart of the waveform of each part. Here, a section where the control signal PON is at a high level is called a plus integration cycle, and a section where the control signal MON is at a low level is called a minus integration cycle.
【００２１】本実施例の電圧／周波数変換器において、
切り換え手段４により選択手段８に入力電圧Ｅが加えら
れている場合、入力電圧Ｅに基づく入力電流Ｉ１の積分
による充電電荷を、入力電圧Ｅとマイナス基準電圧ＶＳ
Ｓまたはプラス基準電圧ＶＤＤとによる合成電流Ｉ３に
て放電させる（プラス積分周期）。また、切り換え手段
４により選択手段８に逆極性入力電圧ＥＮが加えられて
いる場合、入力電圧ＥＮに基づく入力電圧Ｉ１の積分に
よる充電電荷を、入力電圧ＥＮとプラス基準電圧ＶＤＤ
またはマイナス基準電圧ＶＳＳとによる合成電流Ｉ３に
て放電させる（マイナス積分周期）。このプラス積分周
期とマイナス積分周期とが切り換え信号ＣＮＴに基づき
所定の時間毎に繰り返される。これらの充電と放電に要
する時間はそれぞれ入力電圧Ｅと逆極性入力電圧ＥＮに
正比例するので、この動作の繰り返しによって得られる
選択信号ＦＬと選択信号ＦＨの出力周期は入力電圧に正
比例することから、入力電圧Ｅ及び逆極性入力電圧ＥＮ
に対応する周波数に変換できるというものである。In the voltage / frequency converter of this embodiment,
When the input voltage E is applied to the selection means 8 by the switching means 4, the charge accumulated by the integration of the input current I1 based on the input voltage E is converted into the input voltage E and the negative reference voltage VS.
It discharges with the synthetic current I3 by S or the plus reference voltage VDD (plus integration period). Further, when the switching means 4 applies the reverse polarity input voltage EN to the selection means 8, the charge accumulated by the integration of the input voltage I1 based on the input voltage EN is supplied to the input voltage EN and the plus reference voltage VDD.
Alternatively, it is discharged by the combined current I3 with the negative reference voltage VSS (negative integration period). The plus integration period and the minus integration period are repeated at predetermined time intervals based on the switching signal CNT. Since the time required for these charging and discharging is directly proportional to the input voltage E and the reverse polarity input voltage EN, respectively, the output cycle of the selection signal FL and the selection signal FH obtained by repeating this operation is directly proportional to the input voltage. Input voltage E and reverse polarity input voltage EN
It can be converted to the frequency corresponding to.
【００２２】すなわち、プラス積分周期では、制御信号
ＰＯＮがハイレベルであるからＳＷ３が閉じ、抵抗器Ｒ
１には入力電圧Ｅが入力される。ＪＫフリップ・フロッ
プＪＫ１の出力信号ＦＬがロウレベルのときスイッチＳ
Ｗ１は開き、積分器１のコンデンサＣ１に流れ込む電流
Ｉ３はThat is, in the plus integration period, since the control signal PON is at high level, SW3 is closed and the resistor R
The input voltage E is input to 1. When the output signal FL of the JK flip-flop JK1 is low level, the switch S
W1 opens, and the current I3 flowing into the capacitor C1 of the integrator 1 is
【００２３】[0023]
【数１０】Ｉ３＝Ｉ１（＞０） となり、積分器１はマイナス方向に積分を始める。積分
器１の積分電圧Ａがマイナス比較電圧ＲＥＦＬより低く
なると、コンパレータＣＭ１の出力信号ＣＭＰＬはハイ
レベルになる。ＪＫフリップ・フロップＪＫ１の入力は Ｊ：ハイレベル Ｋ：ロウレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップＪＫ１の出力信号ＦＬはハイレベルとなる。
ＪＫフリップ・フロップＪＫ１の出力信号ＦＬがハイレ
ベルのときスイッチＳＷ１が閉じ抵抗器Ｒ２にはマイナ
ス基準電位ＶＳＳが接続される。積分器１のコンデンサ
Ｃ１に流れ込む電流Ｉ３は## EQU10 ## I3 = I1 (> 0), and the integrator 1 starts integration in the negative direction. When the integrated voltage A of the integrator 1 becomes lower than the negative comparison voltage REFL, the output signal CMPL of the comparator CM1 becomes high level. The input of the JK flip-flop JK1 becomes J: high level K: low level (= Q output), and the output signal FL of the JK flip-flop JK1 becomes high level at the rising edge of the pulse signal CLK.
When the output signal FL of the JK flip-flop JK1 is at high level, the switch SW1 is closed and the negative reference potential VSS is connected to the resistor R2. The current I3 flowing into the capacitor C1 of the integrator 1 is
【００２４】[0024]
【数１１】Ｉ３＝Ｉ１−Ｉ２（＜０） となる。なぜならば、Ｉ１＜Ｉ２だからである。積分器
１はプラス方向に積分を始める。積分器１の積分電圧Ａ
がマイナス比較電圧ＲＥＦＬより高くなると、コンパレ
ータＣＭ１の出力信号ＣＭＰＬはロウレベルになる。Ｊ
Ｋフリップ・フロップＪＫ１の入力は Ｊ：ロウレベル Ｋ：ハイレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップＪＫ１の出力信号ＦＬはロウレベルとなる。
ここで、## EQU11 ## I3 = I1-I2 (<0). This is because I1 <I2. The integrator 1 starts integration in the positive direction. Integrated voltage A of integrator 1
Becomes higher than the negative comparison voltage REFL, the output signal CMPL of the comparator CM1 becomes low level. J
The input of the K flip-flop JK1 becomes J: low level K: high level (= Q output), and the output signal FL of the JK flip-flop JK1 becomes low level at the rising edge of the pulse signal CLK.
here,
【００２５】[0025]
【数１２】Ｉ１＝Ｅ／Ｒ１ Ｉ２＝ＶＳＳ／Ｒ２ である。従って、プラス積分周期の電圧／周波数変換装
置の出力周波数ｆｐは## EQU12 ## I1 = E / R1 I2 = VSS / R2. Therefore, the output frequency fp of the voltage / frequency converter having a positive integration period is
【００２６】[0026]
【数１３】 となる。次に、マイナス積分周期では、制御信号ＭＯＮ
がハイレベルであるからＳＷ４が閉じ、抵抗器Ｒ１には
逆極性入力電圧ＥＮが入力される。ＪＫフリップ・フロ
ップＪＫ２の出力信号ＦＨがロウレベルのときスイッチ
ＳＷ２は開き、積分器１のコンデンサＣ１に流れ込む電
流Ｉ３は(Equation 13) Becomes Next, in the minus integration period, the control signal MON
Is high level, SW4 is closed and the reverse polarity input voltage EN is input to the resistor R1. When the output signal FH of the JK flip-flop JK2 is at low level, the switch SW2 is opened and the current I3 flowing into the capacitor C1 of the integrator 1 is
【００２７】[0027]
【数１４】Ｉ３＝Ｉ１（＜０） となり、積分器１はプラス方向に積分を始める。積分器
１の積分電圧Ａがプラス比較電圧ＲＥＦＨより高くなる
と、コンパレータＣＭ２の出力信号ＣＭＰＨはハイレベ
ルになる。ＪＫフリップ・フロップＪＫ２の入力は Ｊ：ハイレベル Ｋ：ロウレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップＪＫ２の出力信号ＦＨはハイレベルとなる。
ＪＫフリップ・フロップＪＫ２の出力信号ＦＨがハイレ
ベルのときスイッチＳＷ２が閉じ、抵抗器Ｒ２にはプラ
ス基準電位ＶＤＤが接続される。積分器１のコンデンサ
Ｃ１に流れ込む電流Ｉ３は## EQU14 ## I3 = I1 (<0), and the integrator 1 starts integration in the plus direction. When the integrated voltage A of the integrator 1 becomes higher than the plus comparison voltage REFH, the output signal CMPH of the comparator CM2 becomes high level. The input of the JK flip-flop JK2 becomes J: high level K: low level (= Q output), and the output signal FH of the JK flip-flop JK2 becomes high level at the rising edge of the pulse signal CLK.
When the output signal FH of the JK flip-flop JK2 is at high level, the switch SW2 is closed and the positive reference potential VDD is connected to the resistor R2. The current I3 flowing into the capacitor C1 of the integrator 1 is
【００２８】[0028]
【数１５】Ｉ３＝Ｉ１−Ｉ２（＞０） となる。なぜならば、Ｉ１＞Ｉ２だからである。積分器
１はマイナス方向に積分を始める。積分器１の積分電圧
Ａがプラス比較電圧ＲＥＦＨより低くなると、コンパレ
ータＣＭ２の出力信号ＣＭＰＨはロウレベルになる。Ｊ
Ｋフリップ・フロップＪＫ２の入力は Ｊ：ロウレベル Ｋ：ハイレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップＪＫ２の出力信号ＦＨはロウレベルとなる。
ここで、## EQU15 ## I3 = I1-I2 (> 0). This is because I1> I2. The integrator 1 starts integration in the negative direction. When the integrated voltage A of the integrator 1 becomes lower than the positive comparison voltage REFH, the output signal CMPH of the comparator CM2 becomes low level. J
The input of the K flip-flop JK2 becomes J: low level K: high level (= Q output), and the output signal FH of the JK flip-flop JK2 becomes low level at the rising edge of the pulse signal CLK.
here,
【００２９】[0029]
【数１６】Ｉ１＝ＥＮ／Ｒ１＝−Ｅ／Ｒ１ Ｉ２＝ＶＤＤ／Ｒ２＝−ＶＳＳ／Ｒ２ である。従って、マイナス積分周期の電圧／周波数変換
装置の出力周波数ｆｍは## EQU16 ## I1 = EN / R1 = -E / R1 I2 = VDD / R2 = -VSS / R2. Therefore, the output frequency fm of the voltage / frequency converter having a negative integration period is
【００３０】[0030]
【数１７】 となる。ここで、プラス積分周期からマイナス積分周期
の切り換えは、切り換え信号ＣＮＴがハイレベルからロ
ウレベルに変化した後の周波数信号Ｆの立ち下がりで、
制御信号ＰＯＮがロウレベル、制御信号ＭＯＮがハイレ
ベルになることで行われる。また、マイナス積分周期か
らプラス積分周期の切り換えは、切り換え信号ＣＮＴが
ロウレベルからハイレベルに変化した後の周波数信号Ｆ
の立ち下がりで、制御信号ＭＯＮがロウレベル、制御信
号ＰＯＮがハイレベルになることで行われる。以上に述
べたプラス積分周期とマイナス積分周期を相補的に切り
換えることによって、電圧／周波数変換装置の出力平均
周波数ｆは[Equation 17] Becomes Here, the switching from the plus integration period to the minus integration period is performed by the fall of the frequency signal F after the switching signal CNT changes from the high level to the low level.
This is performed by setting the control signal PON to the low level and the control signal MON to the high level. Further, the switching from the negative integration period to the positive integration period is performed by switching the frequency signal F after the switching signal CNT changes from the low level to the high level.
The control signal MON becomes low level and the control signal PON becomes high level at the falling edge of. By complementarily switching the plus integration period and the minus integration period described above, the output average frequency f of the voltage / frequency converter is
【００３１】[0031]
【数１８】 となり、入力電圧Ｅに正比例した周波数となる。ここ
で、積分器１の演算増幅器ＯＰ１が入力オフセット電圧
ｖを持っていた場合、演算増幅器ＯＰ１の−入力電位は
ｖとなる。従って、本発明の電圧／周波数変換器の出力
周波数ｆE は(Equation 18) And the frequency is directly proportional to the input voltage E. Here, when the operational amplifier OP1 of the integrator 1 has the input offset voltage v, the-input potential of the operational amplifier OP1 becomes v. Therefore, the output frequency f E of the voltage / frequency converter of the present invention is
【００３２】[0032]
【数１９】 となる。この式からわかるように、マイナス基準電位Ｖ
ＳＳを演算増幅器ＯＰ１の入力オフセット電圧ｖより十
分大きくすることによって、入力オフセット電圧ｖの電
圧／周波数変換器の出力周波数への影響を少なくでき
る。[Equation 19] Becomes As can be seen from this formula, the negative reference potential V
By making SS sufficiently larger than the input offset voltage v of the operational amplifier OP1, the influence of the input offset voltage v on the output frequency of the voltage / frequency converter can be reduced.
【００３３】以上説明したように第１の実施例によれ
ば、入力電圧Ｅの極性を反転した逆極性電圧ＥＮも対応
する周波数に変換できるので、積分手段１の演算増幅器
ＯＰ１が入力オフセット電圧ｖを持っていた場合でも直
線性誤差の極めて少ない高精度な電圧／周波数変換器を
得ることができる。As described above, according to the first embodiment, the reverse polarity voltage EN obtained by inverting the polarity of the input voltage E can also be converted into the corresponding frequency, so that the operational amplifier OP1 of the integrating means 1 can input the input offset voltage v. It is possible to obtain a highly accurate voltage / frequency converter with an extremely small linearity error even when it has.
【００３４】次に、図３は本発明の電圧／周波数変換装
置の第２の実施例における回路図である。同図におい
て、10は切り換え信号ＣＮＴおよび選択信号ＦＬ、ＦＨ
に基づき入力信号Ｅの極性を判別して、出力する周波数
信号を切り換える周波数信号切り換え手段であって、Ａ
ＮＤゲートＡＮ１、ＡＮ２、ＡＮ３、ＡＮ４とＯＲゲー
トＯＲ２、ＯＲ３から構成されている。Ｔ５は入力電圧
の極性がプラスの場合、入力電圧に正比例した周波数ｆ
の周波数信号ＦＷＤを出力する端子である。Ｔ６は入力
電圧の極性がマイナスの場合、入力電圧の絶対値に正比
例した周波数ｆの周波数信号ＲＥＶを出力する端子であ
る。Next, FIG. 3 is a circuit diagram of a second embodiment of the voltage / frequency conversion device of the present invention. In the figure, 10 is a switching signal CNT and selection signals FL and FH.
A frequency signal switching unit that determines the polarity of the input signal E based on
It comprises ND gates AN1, AN2, AN3, AN4 and OR gates OR2, OR3. T5 is a frequency f that is directly proportional to the input voltage when the polarity of the input voltage is positive.
Of the frequency signal FWD. T6 is a terminal that outputs a frequency signal REV having a frequency f that is directly proportional to the absolute value of the input voltage when the polarity of the input voltage is negative.
【００３５】このような構成において、周波数信号切り
換え手段10において、入力電圧Ｅの極性がプラスの場合
に入力電圧Ｅに正比例した周波数ｆの周波数信号ＦＷＤ
を得ることができ、また、入力電圧Ｅの極性がマイナス
の場合に入力電圧Ｅの絶対値に正比例した周波数ｆの周
波数信号ＲＥＶを得ることができる。In such a structure, in the frequency signal switching means 10, when the polarity of the input voltage E is positive, the frequency signal FWD of the frequency f which is directly proportional to the input voltage E.
In addition, when the polarity of the input voltage E is negative, the frequency signal REV having the frequency f that is directly proportional to the absolute value of the input voltage E can be obtained.
【００３６】従って、周波数信号ＦＷＤと周波数信号Ｒ
ＥＶの差分を求めることにより、入力電圧Ｅの極性が被
測定電力１周期内で反転する場合がある電子式電力量計
にも使用することができる。Therefore, the frequency signal FWD and the frequency signal R
By obtaining the difference in EV, the polarity of the input voltage E can be used in an electronic watt-hour meter in which the polarity may be reversed within one cycle of the measured electric power.
【００３７】ここで、図４を参照して詳細に説明する。
図４は、図３における入力電圧の極性がマイナスの場合
の各部の波形のタイムチャートである。Now, a detailed description will be given with reference to FIG.
FIG. 4 is a time chart of the waveform of each part when the polarity of the input voltage in FIG. 3 is negative.
【００３８】プラス積分周期では、制御信号ＰＯＮがハ
イレベルであるからＳＷ３が閉じ、抵抗器Ｒ１には入力
電圧Ｅが入力される。ＪＫフリップ・フロップＪＫ１の
出力信号ＦＬがロウレベルのときスイッチＳＷ１は開
き、積分器１のコンデンサＣ１に流れ込む電流Ｉ３はIn the plus integration period, since the control signal PON is at the high level, SW3 is closed and the input voltage E is input to the resistor R1. When the output signal FL of the JK flip-flop JK1 is at low level, the switch SW1 is opened and the current I3 flowing into the capacitor C1 of the integrator 1 is
【００３９】[0039]
【数２０】Ｉ３＝Ｉ１（＜０…入力電圧Ｅの極性がマイ
ナスであるから） となり、積分器１はプラス方向に積分を始める。積分器
１の積分電圧Ａがプラス比較電圧ＲＥＦＨより高くなる
と、コンパレータＣＭ２の出力信号ＣＭＰＨはハイレベ
ルになる。ＪＫフリップ・フロップＪＫ２の入力は Ｊ：ハイレベル Ｋ：ロウレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップＪＫ２の出力信号ＦＨはハイレベルとなる。
ＪＫフリップ・フロップＪＫ２の出力信号ＦＬがハイレ
ベルのときスイッチＳＷ２が閉じ、抵抗器Ｒ２にはプラ
ス基準電位ＶＤＤが接続される。積分器１のコンデンサ
Ｃ１に流れ込む電流Ｉ３は## EQU20 ## I3 = I1 (<0 ... Since the polarity of the input voltage E is negative), and the integrator 1 starts integration in the positive direction. When the integrated voltage A of the integrator 1 becomes higher than the plus comparison voltage REFH, the output signal CMPH of the comparator CM2 becomes high level. The input of the JK flip-flop JK2 becomes J: high level K: low level (= Q output), and the output signal FH of the JK flip-flop JK2 becomes high level at the rising edge of the pulse signal CLK.
When the output signal FL of the JK flip-flop JK2 is at high level, the switch SW2 is closed and the positive reference potential VDD is connected to the resistor R2. The current I3 flowing into the capacitor C1 of the integrator 1 is
【００４０】[0040]
【数２１】Ｉ３＝Ｉ１−Ｉ２（＞０） となる。なぜならば、Ｉ１＞Ｉ２だからである。積分器
１はマイナス方向に積分を始める。積分器１の積分電圧
Ａがプラス比較電圧ＲＥＦＨより低くなると、コンパレ
ータＣＭ２の出力信号ＣＭＰＨはロウレベルになる。Ｊ
Ｋフリップ・フロップＪＫ１の入力は Ｊ：ロウレベル Ｋ：ハイレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップＪＫ２の出力信号ＦＨはロウレベルとなる。(21) I3 = I1-I2 (> 0). This is because I1> I2. The integrator 1 starts integration in the negative direction. When the integrated voltage A of the integrator 1 becomes lower than the positive comparison voltage REFH, the output signal CMPH of the comparator CM2 becomes low level. J
The input of the K flip-flop JK1 becomes J: low level K: high level (= Q output), and the output signal FH of the JK flip-flop JK2 becomes low level at the rising edge of the pulse signal CLK.
【００４１】マイナス積分周期では、制御信号ＭＯＮが
ハイレベルであるからＳＷ４が閉じ、抵抗器Ｒ１には逆
極性入力電圧ＥＮが入力される。ＪＫフリップ・フロッ
プＪＫ１の出力信号ＦＬがロウレベルのときスイッチＳ
Ｗ１は開き、積分器１のコンデンサＣ１に流れ込む電流
Ｉ３はIn the minus integration period, since the control signal MON is at high level, SW4 is closed and the reverse polarity input voltage EN is input to the resistor R1. When the output signal FL of the JK flip-flop JK1 is low level, the switch S
W1 opens, and the current I3 flowing into the capacitor C1 of the integrator 1 is
【００４２】[0042]
【数２２】Ｉ３＝Ｉ１（＞０…逆極性入力電圧ＥＮの極
性がプラスであるから） となり、積分器１はマイナス方向に積分を始める。積分
器１の積分電圧Ａがマイナス比較電圧ＲＥＦＬより低く
なると、コンパレータＣＭ１の出力信号ＣＭＰＬはハイ
レベルになる。ＪＫフリップ・フロップＪＫ１の入力は Ｊ：ハイレベル Ｋ：ロウレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップＪＫ１の出力信号ＦＬはハイレベルとなる。
ＪＫフリップ・フロップＪＫ１の出力信号ＦＬがハイレ
ベルのときスイッチＳＷ１が閉じ、抵抗器Ｒ２にはマイ
ナス基準電位ＶＳＳが接続される。積分器１のコンデン
サＣ１に流れ込む電流Ｉ３は## EQU22 ## I3 = I1 (> 0 ... because the polarity of the reverse polarity input voltage EN is positive), and the integrator 1 starts integration in the negative direction. When the integrated voltage A of the integrator 1 becomes lower than the negative comparison voltage REFL, the output signal CMPL of the comparator CM1 becomes high level. The input of the JK flip-flop JK1 becomes J: high level K: low level (= Q output), and the output signal FL of the JK flip-flop JK1 becomes high level at the rising edge of the pulse signal CLK.
When the output signal FL of the JK flip-flop JK1 is at high level, the switch SW1 is closed and the resistor R2 is connected to the negative reference potential VSS. The current I3 flowing into the capacitor C1 of the integrator 1 is
【００４３】[0043]
【数２３】Ｉ３＝Ｉ１−Ｉ２（＜０） となる。なぜならば、Ｉ１＜Ｉ２だからである。積分器
１はプラス方向に積分を始める。積分器１の積分電圧Ａ
がマイナス比較電圧ＲＥＦＬより高くなると、コンパレ
ータＣＭ１の出力信号ＣＭＰＬはロウレベルになる。Ｊ
Ｋフリップ・フロップＪＫ２の入力は Ｊ：ロウレベル Ｋ：ハイレベル（＝Ｑ出力） となり、パルス信号ＣＬＫの立ち上がりでＪＫフリップ
・フロップＪＫ２の出力信号ＦＨはロウレベルとなる。## EQU23 ## I3 = I1-I2 (<0). This is because I1 <I2. The integrator 1 starts integration in the positive direction. Integrated voltage A of integrator 1
Becomes higher than the negative comparison voltage REFL, the output signal CMPL of the comparator CM1 becomes low level. J
The input of the K flip-flop JK2 becomes J: low level K: high level (= Q output), and the output signal FH of the JK flip-flop JK2 becomes low level at the rising edge of the pulse signal CLK.
【００４４】従って入力電圧Ｅの極性がマイナスの場
合、プラス積分周期では、切り換え信号ＣＮＴに基づく
制御信号ＰＯＮと選択信号ＦＨがハイレベルとなるの
で、周波数信号ＲＥＶが出力される。また、マイナス積
分周期では、切り換え信号ＣＮＴに基づく制御信号ＭＯ
Ｎと選択信号ＦＬがハイレベルとなるので、周波数信号
ＲＥＶが出力される。従って、マイナス極性の入力電圧
Ｅの絶対値に正比例した周波数ｆの周波数信号ＲＥＶが
得られる。図５に入力電圧Ｅと周波数信号ＦＷＤおよび
周波数信号ＲＥＶの関係を示す。Therefore, when the polarity of the input voltage E is negative, the control signal PON based on the switching signal CNT and the selection signal FH become high level in the plus integration period, so that the frequency signal REV is output. Further, in the minus integration period, the control signal MO based on the switching signal CNT.
Since N and the selection signal FL become high level, the frequency signal REV is output. Therefore, the frequency signal REV having the frequency f that is directly proportional to the absolute value of the negative polarity input voltage E is obtained. FIG. 5 shows the relationship between the input voltage E and the frequency signal FWD and the frequency signal REV.
【００４５】以上説明したように第２の実施例によれ
ば、入力電圧Ｅの極性がプラスの場合、入力電圧Ｅに正
比例した周波数ｆの周波数信号ＦＷＤを得ることがで
き、さらに入力電圧Ｅの極性がマイナスの場合、入力電
圧Ｅにの絶対値に正比例した周波数ｆの周波数信号ＲＥ
Ｖを得ることができ、直線性誤差の極めて少ない高精度
な電圧／周波数変換器を得ることができる。すなわち、
このような電圧／周波数変換器であれば、入力電圧の極
性が被測定電力１周期内で反転することがある電子式電
力量計にも使用することができる。As described above, according to the second embodiment, when the polarity of the input voltage E is positive, the frequency signal FWD having the frequency f directly proportional to the input voltage E can be obtained, and the input voltage E When the polarity is negative, the frequency signal RE of the frequency f that is directly proportional to the absolute value of the input voltage E
V can be obtained, and a highly accurate voltage / frequency converter with extremely small linearity error can be obtained. That is,
Such a voltage / frequency converter can also be used for an electronic watt-hour meter in which the polarity of the input voltage may be inverted within one cycle of the measured power.
【００４６】図６は本発明の電圧／周波数変換装置の第
３の実施例における回路図である。これは、図１や図３
で示した反転増幅器７の代わりに、入力電圧Ｅを所定数
倍した入力電圧Ｅ１と、入力電圧Ｅ１に対して逆極性の
逆極性入力電圧Ｅ１Ｎを加える差動差分アンプ12を設け
たものである。差動差分アンプ12を用いて入力電圧Ｅを
所定数倍することにより、積分器１の演算増幅器ＯＰ１
のオフセット電圧ｖが入力電圧Ｅ１に比べ相対的に小さ
くなるので、直線性誤差の極めて少ない高精度な電圧／
周波数変換器を得ることができる。FIG. 6 is a circuit diagram of a voltage / frequency conversion device according to a third embodiment of the present invention. This is
In place of the inverting amplifier 7 shown in FIG. 5, an input voltage E1 obtained by multiplying the input voltage E by a predetermined number and a differential difference amplifier 12 for adding a reverse polarity input voltage E1N having a reverse polarity to the input voltage E1 are provided. . By multiplying the input voltage E by a predetermined number using the differential difference amplifier 12, the operational amplifier OP1 of the integrator 1
Offset voltage v is relatively smaller than the input voltage E1, so that a highly accurate voltage /
A frequency converter can be obtained.
【００４７】図７は本発明の電圧／周波数変換装置の第
４の実施例における回路図である。図１や図３で示した
反転増幅器７は、入力電圧Ｅの極性した逆極性入力電圧
ＥＮが入力される場合は必要なく、逆極性入力電圧ＥＮ
用の端子Ｔ４を備えたものとしている。FIG. 7 is a circuit diagram of a voltage / frequency conversion device according to a fourth embodiment of the present invention. The inverting amplifier 7 shown in FIGS. 1 and 3 is not necessary when the reverse polarity input voltage EN having the polarity of the input voltage E is input, and the reverse polarity input voltage EN is used.
The terminal T4 for use is provided.
【００４８】[0048]
【発明の効果】以上のように本発明によれば、所定周期
で切り換え信号を発生する切り換え信号発生手段と、入
力電圧信号に対して逆極性の逆極性入力電圧信号を発生
する極性反転手段と、積分手段からの積分信号がマイナ
ス比較電圧よりも低くなったときに所定期間だけ第１の
選択信号を出力し、前記積分信号がプラス比較電圧より
も高くなったときに所定期間だけ第２の選択信号を出力
する選択信号発生手段と、切り換え信号発生手段からの
切り換え信号と選択信号発生手段からの第１、第２の選
択信号に基づいて入力電圧信号、逆極性入力電圧信号、
又はこの両信号のいずれかとプラス基準電圧信号、マイ
ナス基準電圧信号のいずれかとの合成信号を選択的に出
力して積分手段に供給する選択手段とを有するので、直
線性誤差が小さく高精度化を図ることができる。As described above, according to the present invention, the switching signal generating means for generating the switching signal at a predetermined cycle, and the polarity inverting means for generating the reverse polarity input voltage signal having the reverse polarity with respect to the input voltage signal. , The first selection signal is output for a predetermined period when the integrated signal from the integrating means becomes lower than the negative comparison voltage, and the second selection signal is output for a predetermined period when the integrated signal becomes higher than the positive comparison voltage. A selection signal generating means for outputting a selection signal; an input voltage signal, a reverse polarity input voltage signal based on the switching signal from the switching signal generating means and the first and second selection signals from the selection signal generating means,
Alternatively, since there is a selecting means for selectively outputting a combined signal of either of these two signals and either of the plus reference voltage signal or the minus reference voltage signal and supplying it to the integrating means, the linearity error is small and the accuracy is improved. Can be planned.
【００４９】また、入力電圧信号の極性及び選択信号発
生手段からの第１、第２の選択信号に基づいて、入力電
圧信号に比例した周波数信号又は入力電圧信号の絶対値
に比例した周波数信号のいずれかを得る周波数信号切り
換え手段を設けたので、入力電圧信号の極性による影響
をなくすことができる。Further, based on the polarity of the input voltage signal and the first and second selection signals from the selection signal generating means, a frequency signal proportional to the input voltage signal or a frequency signal proportional to the absolute value of the input voltage signal is generated. Since the frequency signal switching means for obtaining either of them is provided, the influence of the polarity of the input voltage signal can be eliminated.
【図１】本発明の電圧／周波数変換器の第１の実施例を
示す回路図。FIG. 1 is a circuit diagram showing a first embodiment of a voltage / frequency converter of the present invention.
【図２】［図１］の電圧／周波数変換器の動作を説明す
るための図。FIG. 2 is a diagram for explaining the operation of the voltage / frequency converter shown in FIG.
【図３】本発明の電圧／周波数変換器の第２の実施例を
示す回路図。FIG. 3 is a circuit diagram showing a second embodiment of the voltage / frequency converter of the present invention.
【図４】［図３］の電圧／周波数変換器の動作を説明す
るための図。FIG. 4 is a diagram for explaining the operation of the voltage / frequency converter shown in FIG. 3;
【図５】［図３］の周波数信号切り換え器10の動作を説
明するための図。FIG. 5 is a diagram for explaining the operation of the frequency signal switcher 10 of FIG. 3;
【図６】本発明の電圧／周波数変換器の第３の実施例を
示す回路図。FIG. 6 is a circuit diagram showing a third embodiment of the voltage / frequency converter of the present invention.
【図７】本発明の電圧／周波数変換器の第４の実施例を
示す回路図。FIG. 7 is a circuit diagram showing a fourth embodiment of the voltage / frequency converter of the present invention.
【図８】従来の電圧／周波数変換器の回路図。FIG. 8 is a circuit diagram of a conventional voltage / frequency converter.
【図９】［図８］の電圧／周波数変換器の動作を説明す
るための図。FIG. 9 is a diagram for explaining the operation of the voltage / frequency converter of FIG. 8;
【図１０】従来の電圧／周波数変換器の入力電圧と直線
性誤差との関係を示す図。FIG. 10 is a diagram showing a relationship between an input voltage of a conventional voltage / frequency converter and a linearity error.
１…積分器、４…切り換え器、６…切り換え信号発生
器、８…選択器、９…選択信号発生器1 ... Integrator, 4 ... Switching device, 6 ... Switching signal generator, 8 ... Selector, 9 ... Selection signal generator
Claims (5)
換え信号発生手段と、入力電圧信号に対して逆極性の逆
極性入力電圧信号を発生する極性反転手段と、積分手段
からの積分信号がマイナス比較電圧よりも低くなったと
きに所定期間だけ第１の選択信号を出力し、前記積分信
号がプラス比較電圧よりも高くなったときに所定期間だ
け第２の選択信号を出力する選択信号発生手段と、前記
切り換え信号発生手段からの切り換え信号と前記選択信
号発生手段からの第１、第２の選択信号に基づいて前記
入力電圧信号、逆極性入力電圧信号、又はこの両信号の
いずれかとプラス基準電圧信号、マイナス基準電圧信号
のいずれかとの合成信号を選択的に出力して前記積分手
段に供給する選択手段とを有する電圧／周波数変換器。1. A switching signal generating means for generating a switching signal at a predetermined cycle, a polarity reversing means for generating a reverse polarity input voltage signal having a reverse polarity to an input voltage signal, and an integrated signal from an integrating means are negatively compared. Selection signal generating means for outputting the first selection signal for a predetermined period when the voltage becomes lower than the voltage, and for outputting the second selection signal for the predetermined period when the integration signal becomes higher than the plus comparison voltage; The input voltage signal, the reverse polarity input voltage signal, or both of them, and a positive reference voltage based on the switching signal from the switching signal generating means and the first and second selection signals from the selection signal generating means. A voltage / frequency converter having a selecting means for selectively outputting a combined signal of either the signal or the negative reference voltage signal and supplying the combined signal to the integrating means.
号発生手段からの第１、第２の選択信号に基づいて、前
記入力電圧信号に比例した周波数信号又は入力電圧信号
の絶対値に比例した周波数信号のいずれかを得る周波数
信号切り換え手段を設けたことを特徴とする請求項１記
載の電圧／周波数変換器。2. A frequency signal proportional to the input voltage signal or proportional to an absolute value of the input voltage signal based on the polarity of the input voltage signal and the first and second selection signals from the selection signal generating means. 2. The voltage / frequency converter according to claim 1, further comprising frequency signal switching means for obtaining any of the frequency signals.
換え信号発生手段と、入力電圧信号と逆極性入力電圧信
号を加算する差動・差分増幅器と、積分手段からの積分
信号がマイナス比較電圧よりも低くなったときに所定期
間だけ第１の選択信号を出力し、前記積分信号がプラス
比較電圧よりも高くなったときに所定期間だけ第２の選
択信号を出力する選択信号発生手段と、前記切り換え信
号発生手段からの切り換え信号と前記選択信号発生手段
からの第１、第２の選択信号に基づいて前記入力電圧信
号、逆極性入力電圧信号、又はこの両信号のいずれかと
プラス基準電圧信号、マイナス基準電圧信号のいずれか
との合成信号を選択的に出力して前記積分手段に供給す
る選択手段とを有する電圧／周波数変換器。3. A switching signal generating means for generating a switching signal at a predetermined cycle, a differential / differential amplifier for adding an input voltage signal and an input signal of opposite polarity, and an integrated signal from the integrating means is more negative than a negative comparison voltage. Selection signal generating means for outputting a first selection signal for a predetermined period when the voltage becomes low and outputting a second selection signal for a predetermined period when the integration signal becomes higher than the plus comparison voltage; and the switching. Based on the switching signal from the signal generation means and the first and second selection signals from the selection signal generation means, either the input voltage signal, the reverse polarity input voltage signal, or both of these signals, plus the reference voltage signal, and the minus reference voltage signal. A voltage / frequency converter having a selecting means for selectively outputting a combined signal with any one of the reference voltage signals and supplying it to the integrating means.
前記入力電圧信号に対して逆極性の逆極性入力電圧信号
を得る第２の入力端子と、所定周期で切り換え信号を発
生する切り換え信号発生手段と、積分手段からの積分信
号がマイナス比較電圧よりも低くなったときに所定期間
だけ第１の選択信号を出力し、前記積分信号がプラス比
較電圧よりも高くなったときに所定期間だけ第２の選択
信号を出力する選択信号発生手段と、前記切り換え信号
発生手段からの切り換え信号と前記選択信号発生手段か
らの第１、第２の選択信号に基づいて前記入力電圧信
号、逆極性入力電圧信号、又はこの両信号のいずれかと
プラス基準電圧信号、マイナス基準電圧信号のいずれか
との合成信号を選択的に出力して前記積分手段に供給す
る選択手段とを有する電圧／周波数変換器。4. A first input terminal for obtaining an input voltage signal,
A second input terminal for obtaining a reverse polarity input voltage signal having a reverse polarity with respect to the input voltage signal, a switching signal generating means for generating a switching signal at a predetermined cycle, and an integration signal from the integrating means are more negative than the negative comparison voltage. Selection signal generating means for outputting a first selection signal for a predetermined period when the voltage becomes low and outputting a second selection signal for a predetermined period when the integration signal becomes higher than the plus comparison voltage; and the switching. Based on the switching signal from the signal generation means and the first and second selection signals from the selection signal generation means, either the input voltage signal, the reverse polarity input voltage signal, or both of these signals, plus the reference voltage signal, and the minus reference voltage signal. A voltage / frequency converter having a selecting means for selectively outputting a combined signal with any one of the reference voltage signals and supplying it to the integrating means.
きには入力電圧信号とマイナス基準電圧信号又はプラス
基準電圧信号との合成信号を出力して前記積分手段へ供
給し、逆極性入力電圧信号を得たときには逆極性入力電
圧信号とプラス基準電圧信号又はマイナス基準電圧信号
との合成信号を出力して前記積分手段へ供給するように
したことを特徴とする請求項１〜請求項４のいずれかに
記載の電圧／周波数変換器。5. The selecting means outputs a composite signal of the input voltage signal and the minus reference voltage signal or the plus reference voltage signal when the input voltage signal is obtained, and supplies the resultant signal to the integrating means to supply the reverse polarity input voltage signal. 5. When any of the above is obtained, a composite signal of the reverse polarity input voltage signal and the plus reference voltage signal or the minus reference voltage signal is output and supplied to the integrating means. The voltage / frequency converter according to claim 1.
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1995
- 1995-07-21 JP JP18525395A patent/JP3311208B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007139700A (en) * | 2005-11-22 | 2007-06-07 | Nec Electronics Corp | Voltage-pulse conversion circuit, and charge control system |
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| JP3311208B2 (en) | 2002-08-05 |
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