JPH09330968A - 絶縁膜の信頼性評価方法 - Google Patents
絶縁膜の信頼性評価方法Info
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- JPH09330968A JPH09330968A JP15061196A JP15061196A JPH09330968A JP H09330968 A JPH09330968 A JP H09330968A JP 15061196 A JP15061196 A JP 15061196A JP 15061196 A JP15061196 A JP 15061196A JP H09330968 A JPH09330968 A JP H09330968A
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Abstract
(57)【要約】
【課題】 半導体装置の製造プロセスにおける絶縁膜ダ
メージ量を定量化する方法を提供する。 【解決手段】 半導体基板１００上に少なくともＭＩＳ
型トランジスタのゲート絶縁膜１０１、およびゲート電
極１０２が形成された半導体装置において、ゲート絶縁
膜１００に一定電流密度で電流注入を行うことにより、
絶縁膜１００の絶縁破壊注入総電荷量Ｑｂｄ１を測定す
る。ある製造プロセス処理を半導体装置に対して行った
ものについても、同様の測定を行うことにより絶縁破壊
注入総電荷量Ｑｂｄ２を測定し、ｕ＝１−Ｑｂｄ２／Ｑ
ｂｄ１によって与えられるｕ値によって、製造プロセス
処理による絶縁膜に対するダメージ量を定量化すること
を特徴とする絶縁膜信頼性の評価方法。
メージ量を定量化する方法を提供する。 【解決手段】 半導体基板１００上に少なくともＭＩＳ
型トランジスタのゲート絶縁膜１０１、およびゲート電
極１０２が形成された半導体装置において、ゲート絶縁
膜１００に一定電流密度で電流注入を行うことにより、
絶縁膜１００の絶縁破壊注入総電荷量Ｑｂｄ１を測定す
る。ある製造プロセス処理を半導体装置に対して行った
ものについても、同様の測定を行うことにより絶縁破壊
注入総電荷量Ｑｂｄ２を測定し、ｕ＝１−Ｑｂｄ２／Ｑ
ｂｄ１によって与えられるｕ値によって、製造プロセス
処理による絶縁膜に対するダメージ量を定量化すること
を特徴とする絶縁膜信頼性の評価方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置における
絶縁膜の信頼性評価方法に関するものである。
絶縁膜の信頼性評価方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化が大き
く進展してきており、ＭＩＳ型半導体装置においても、
トランジスタ素子の微細化に伴って、ゲート絶縁膜の薄
膜化が図られてきている。その結果、０．２５μｍルー
ルでは６〜８ｎｍの薄いゲート絶縁膜が使用されること
になる。このような薄いゲート絶縁膜を有する半導体装
置を製造する際には、製造工程中に発生するゲート絶縁
膜へのダメージが問題となることが予想される。
く進展してきており、ＭＩＳ型半導体装置においても、
トランジスタ素子の微細化に伴って、ゲート絶縁膜の薄
膜化が図られてきている。その結果、０．２５μｍルー
ルでは６〜８ｎｍの薄いゲート絶縁膜が使用されること
になる。このような薄いゲート絶縁膜を有する半導体装
置を製造する際には、製造工程中に発生するゲート絶縁
膜へのダメージが問題となることが予想される。
【０００３】特に、ドライエッチング工程において、配
線パターンに注入された電荷が、ゲート絶縁膜中を流れ
ることによって生じる、ゲート絶縁膜の破壊、劣化、お
よびトランジスタ特性の劣化（しきい値電圧変動、飽和
電流値減少）は、微細化にともなって大きな問題となっ
てくる。
線パターンに注入された電荷が、ゲート絶縁膜中を流れ
ることによって生じる、ゲート絶縁膜の破壊、劣化、お
よびトランジスタ特性の劣化（しきい値電圧変動、飽和
電流値減少）は、微細化にともなって大きな問題となっ
てくる。
【０００４】従って、半導体装置の製造プロセス開発に
おいては、このような製造工程中に発生するゲート絶縁
膜へのダメージを最小化するようにプロセス条件を最適
化する必要性があり、そのためにも絶縁膜ダメージ量を
数値化することが要求される。
おいては、このような製造工程中に発生するゲート絶縁
膜へのダメージを最小化するようにプロセス条件を最適
化する必要性があり、そのためにも絶縁膜ダメージ量を
数値化することが要求される。
【０００５】従来の絶縁膜ダメージを数値化する方法と
しては、第１の方法として絶縁膜歩留り評価による数値
化や、第２の方法として定電流ＴＤＤＢ（Ｔｉｍｅ Ｄ
ｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋ
ｄｏｗｎ）評価による数値化が行われてきた。
しては、第１の方法として絶縁膜歩留り評価による数値
化や、第２の方法として定電流ＴＤＤＢ（Ｔｉｍｅ Ｄ
ｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋ
ｄｏｗｎ）評価による数値化が行われてきた。
【０００６】上記の第１の方法の絶縁膜歩留り評価にお
いては、図４に示すようにＭＯＳキャパシタの絶縁膜
に、ある電圧Ｖ0を印加したときに流れる電流値Ｉ0を測
定し、これを規定値Ｉ1と比較する。同一プロセスによ
り作成された複数のＭＯＳキャパシタを用いて同様の測
定を行い、前記ゲート電流値が前記規定値Ｉ1以下とな
る割合を測定し、これを歩留りＹとする。この歩留りＹ
の値により、プロセスの優劣の比較を行う。すなわち、
Ｙの値が大きいほど、絶縁膜へのダメージが少ないプロ
セスとなる。ここで、得られた絶縁膜の歩留りＹの値
は、半導体集積回路全体の歩留りとの相関が得やすいた
め、直感性に優れたパラメータである。
いては、図４に示すようにＭＯＳキャパシタの絶縁膜
に、ある電圧Ｖ0を印加したときに流れる電流値Ｉ0を測
定し、これを規定値Ｉ1と比較する。同一プロセスによ
り作成された複数のＭＯＳキャパシタを用いて同様の測
定を行い、前記ゲート電流値が前記規定値Ｉ1以下とな
る割合を測定し、これを歩留りＹとする。この歩留りＹ
の値により、プロセスの優劣の比較を行う。すなわち、
Ｙの値が大きいほど、絶縁膜へのダメージが少ないプロ
セスとなる。ここで、得られた絶縁膜の歩留りＹの値
は、半導体集積回路全体の歩留りとの相関が得やすいた
め、直感性に優れたパラメータである。
【０００７】また上記の第２の方法の定電流ＴＤＤＢ評
価においては、図５に示すようにＭＯＳキャパシタに定
電流Ｊ0を印加し、ゲート絶縁膜が破壊に到るまでに、
ゲート絶縁膜中に注入される総電荷量Ｑｂｄを測定す
る。Ｑｂｄ値の値により、プロセスの優劣の比較を行
う。すなわち、Ｑｂｄ値が大きいほど、絶縁膜へのダメ
ージが少ないプロセスとなる。例えば、配線のドライエ
ッチングプロセスにおいては、図６に示すようにプラズ
マダメージ量を表すパラメータの一つであるアンテナ比
の増加に伴い、Ｑｂｄ値は単調に減少しており、Ｑｂｄ
値はプロセスダメージ数値化方法として優れた特性をも
つことが分かる。
価においては、図５に示すようにＭＯＳキャパシタに定
電流Ｊ0を印加し、ゲート絶縁膜が破壊に到るまでに、
ゲート絶縁膜中に注入される総電荷量Ｑｂｄを測定す
る。Ｑｂｄ値の値により、プロセスの優劣の比較を行
う。すなわち、Ｑｂｄ値が大きいほど、絶縁膜へのダメ
ージが少ないプロセスとなる。例えば、配線のドライエ
ッチングプロセスにおいては、図６に示すようにプラズ
マダメージ量を表すパラメータの一つであるアンテナ比
の増加に伴い、Ｑｂｄ値は単調に減少しており、Ｑｂｄ
値はプロセスダメージ数値化方法として優れた特性をも
つことが分かる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来のようなプロセスダメージの数値化方法において
は、以下のような点で課題が存在する。
た従来のようなプロセスダメージの数値化方法において
は、以下のような点で課題が存在する。
【０００９】まず上記の第１の従来の方法においては、
Ｙによって数値化されたプロセスダメージ量の精度の点
で問題がある。すなわち、プロセスダメージの値が小さ
い場合、絶縁膜特性は劣化しているにも関わらず、Ｙ値
には変化が見られないことがある。例えば、配線のドラ
イエッチングプロセスにおけるプラズマダメージ量を表
すアンテナ比と、ゲート絶縁膜歩留りＹの関係を図７に
示す。アンテナ比が１０００以下の領域では、アンテナ
比の増大に伴いプラズマダメージが増加しているのにも
関わらず、歩留りＹはほぼ一定の値を示すため、低ダメ
ージ側ではＹによるダメージ量の数値化は不可能とな
る。
Ｙによって数値化されたプロセスダメージ量の精度の点
で問題がある。すなわち、プロセスダメージの値が小さ
い場合、絶縁膜特性は劣化しているにも関わらず、Ｙ値
には変化が見られないことがある。例えば、配線のドラ
イエッチングプロセスにおけるプラズマダメージ量を表
すアンテナ比と、ゲート絶縁膜歩留りＹの関係を図７に
示す。アンテナ比が１０００以下の領域では、アンテナ
比の増大に伴いプラズマダメージが増加しているのにも
関わらず、歩留りＹはほぼ一定の値を示すため、低ダメ
ージ側ではＹによるダメージ量の数値化は不可能とな
る。
【００１０】また、上記の第２の従来の方法において
は、ダメージ量を表すＱｂｄ値は、定電流ＴＤＤＢ試験
を行う際のストレス条件（電流密度、基板温度)に大き
く依存する。その一例として、下記の表のような各測定
条件で、同一プロセスで作成された絶縁膜を評価した結
果を図８に示す。
は、ダメージ量を表すＱｂｄ値は、定電流ＴＤＤＢ試験
を行う際のストレス条件（電流密度、基板温度)に大き
く依存する。その一例として、下記の表のような各測定
条件で、同一プロセスで作成された絶縁膜を評価した結
果を図８に示す。
【００１１】
【表１】
【００１２】同一の特性をもつ絶縁膜を評価しているの
にも関わらず、得られたＱｂｄは非常に大きくばらつく
ことが分かる。従って、従来の第２の方法によるプロセ
スダメージの数値化方法は、定量性の点で問題があり、
例えば、全く異なる製造装置間でのプロセスダメージ量
の比較を行う際に問題が生じることがあった。また、絶
縁膜の信頼性を考慮したプロセス開発を行うに際して
は、Ｑｂｄ値を用いることは、絶縁膜寿命に対するイメ
ージをつかむのが困難であるという問題もあった。
にも関わらず、得られたＱｂｄは非常に大きくばらつく
ことが分かる。従って、従来の第２の方法によるプロセ
スダメージの数値化方法は、定量性の点で問題があり、
例えば、全く異なる製造装置間でのプロセスダメージ量
の比較を行う際に問題が生じることがあった。また、絶
縁膜の信頼性を考慮したプロセス開発を行うに際して
は、Ｑｂｄ値を用いることは、絶縁膜寿命に対するイメ
ージをつかむのが困難であるという問題もあった。
【００１３】従って、本発明は上記問題点に鑑み、定量
性に優れ、ダメージ量を直感的に理解することのでき
る、プロセスダメージによる絶縁膜劣化量の数値化手法
を提供することを目的とするものである。
性に優れ、ダメージ量を直感的に理解することのでき
る、プロセスダメージによる絶縁膜劣化量の数値化手法
を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、評価条件に依存しない数値パラメータを導入し、ゲ
ート絶縁膜ダメージ量を定量化する方法を提供するもの
である。
に、評価条件に依存しない数値パラメータを導入し、ゲ
ート絶縁膜ダメージ量を定量化する方法を提供するもの
である。
【００１５】
【発明の実施の形態】以下、実施の形態により本発明を
詳細に説明する。図１は本発明実施の形態における絶縁
膜信頼性評価装置の構成を示したものである。
詳細に説明する。図１は本発明実施の形態における絶縁
膜信頼性評価装置の構成を示したものである。
【００１６】図１において、各符号は以下の部材を示
す。１００は半導体基板、１０１は半導体基板１００上
に形成されたゲート酸化膜、１０２はゲート酸化膜１０
１の上に形成されたゲート電極を示し、半導体基板１０
０−ゲート酸化膜１０１−ゲート電極１０２によりＭＯ
Ｓキャパシタが形成されている。ここでは、ゲート酸化
膜１０１の膜厚は例えば１０ｎｍとした。また、１０３
はウエハステージ、１０４はウエハステージ１０３の温
度を調節する温度調整機構、１０５は電流源、１０６は
電圧モニター、１０７はゲート電極１０２に電流を供給
するためのプローブ、１０８は半導体基板１００を接地
させるためのプローブ、１０９はゲート酸化膜１０１が
破壊したときを判定して電流注入を停止する制御系を示
す。なお、半導体基板１００を接地させるには、ウエハ
ステージ１０３の側から行なってもよい。
す。１００は半導体基板、１０１は半導体基板１００上
に形成されたゲート酸化膜、１０２はゲート酸化膜１０
１の上に形成されたゲート電極を示し、半導体基板１０
０−ゲート酸化膜１０１−ゲート電極１０２によりＭＯ
Ｓキャパシタが形成されている。ここでは、ゲート酸化
膜１０１の膜厚は例えば１０ｎｍとした。また、１０３
はウエハステージ、１０４はウエハステージ１０３の温
度を調節する温度調整機構、１０５は電流源、１０６は
電圧モニター、１０７はゲート電極１０２に電流を供給
するためのプローブ、１０８は半導体基板１００を接地
させるためのプローブ、１０９はゲート酸化膜１０１が
破壊したときを判定して電流注入を停止する制御系を示
す。なお、半導体基板１００を接地させるには、ウエハ
ステージ１０３の側から行なってもよい。
【００１７】次に以下では上記のように構成された絶縁
膜信頼性評価装置を用いた絶縁膜信頼性評価方法につい
て説明する。
膜信頼性評価装置を用いた絶縁膜信頼性評価方法につい
て説明する。
【００１８】まず、ＭＯＳキャパシタが形成された半導
体基板１００上のゲート電極１０２に電流源１０５より
定電流印加を行なう。印加する電流密度Ｊは、例えば、
１００ｍＡ／ｃｍ2である。この時、上記のＭＯＳキャ
パシタのゲート酸化膜に印加されるゲート電圧を電圧計
１０６を用いてモニターし、上記のゲート酸化膜が破壊
し、ゲート電圧が急激に低下する時間Ｔｂｄを測定し、
Ｑｂｄ＝Ｊ×ＴｂｄからＱｂｄ値を得る。
体基板１００上のゲート電極１０２に電流源１０５より
定電流印加を行なう。印加する電流密度Ｊは、例えば、
１００ｍＡ／ｃｍ2である。この時、上記のＭＯＳキャ
パシタのゲート酸化膜に印加されるゲート電圧を電圧計
１０６を用いてモニターし、上記のゲート酸化膜が破壊
し、ゲート電圧が急激に低下する時間Ｔｂｄを測定し、
Ｑｂｄ＝Ｊ×ＴｂｄからＱｂｄ値を得る。
【００１９】ある製造プロセスについて、そのダメージ
量の評価を行う際には、製造プロセス処理を行う前の第
１の絶縁膜と、所定の製造プロセス処理を行った後の第
２の絶縁膜とについて、それぞれ複数のＭＯＳキャパシ
タを用いて、同様の測定を行うことにより、図２に示す
ような累積故障確率分布特性を得る。この結果より例え
ば累積故障確率が５０％となるような注入総電荷量Ｑｂ
ｄ１、Ｑｂｄ２を得る。これらを用いて、プロセスによ
るゲート絶縁膜ダメージ量を表すパラメータとなるｕ値
を、ｕ＝１−Ｑｂｄ２／Ｑｂｄ１の計算から導出する。
量の評価を行う際には、製造プロセス処理を行う前の第
１の絶縁膜と、所定の製造プロセス処理を行った後の第
２の絶縁膜とについて、それぞれ複数のＭＯＳキャパシ
タを用いて、同様の測定を行うことにより、図２に示す
ような累積故障確率分布特性を得る。この結果より例え
ば累積故障確率が５０％となるような注入総電荷量Ｑｂ
ｄ１、Ｑｂｄ２を得る。これらを用いて、プロセスによ
るゲート絶縁膜ダメージ量を表すパラメータとなるｕ値
を、ｕ＝１−Ｑｂｄ２／Ｑｂｄ１の計算から導出する。
【００２０】本実施の形態において用いた値ｕは定電流
ＴＤＤＢ試験を行う際の測定条件であるストレス電流密
度Ｊ、および基板温度Ｔに依存しない。例として、上記
の（表１）に示すような各測定条件において、上記のＪ
やＴに依存する値であるＱｂｄ２（Ｊ、Ｔ）値と、ｕ＝
１−Ｑｂｄ２（Ｊ、Ｔ）／Ｑｂｄ１（Ｊ、Ｔ）によって
与えられるｕ値を導出した結果を図３に示す。
ＴＤＤＢ試験を行う際の測定条件であるストレス電流密
度Ｊ、および基板温度Ｔに依存しない。例として、上記
の（表１）に示すような各測定条件において、上記のＪ
やＴに依存する値であるＱｂｄ２（Ｊ、Ｔ）値と、ｕ＝
１−Ｑｂｄ２（Ｊ、Ｔ）／Ｑｂｄ１（Ｊ、Ｔ）によって
与えられるｕ値を導出した結果を図３に示す。
【００２１】従来ダメージの数値化に用いられてきたＱ
ｂｄ２値が評価条件に大きく依存しているのに対して、
ｕ値はいずれの測定条件下においても一定値となること
が分かる。すなわち、ｕ値はプロセスによって生じたゲ
ート絶縁膜ダメージ量を一意に表すパラメータであるこ
とが分かる。従って、このｕ値を用いることにより、異
なる製造プロセス間でのダメージ量の比較が容易になる
といえる。
ｂｄ２値が評価条件に大きく依存しているのに対して、
ｕ値はいずれの測定条件下においても一定値となること
が分かる。すなわち、ｕ値はプロセスによって生じたゲ
ート絶縁膜ダメージ量を一意に表すパラメータであるこ
とが分かる。従って、このｕ値を用いることにより、異
なる製造プロセス間でのダメージ量の比較が容易になる
といえる。
【００２２】
【発明の効果】以上のように本発明は、評価条件に依存
しない絶縁膜ダメージ量と一対一に対応する数値パラメ
ータｕを導入することにより、製造プロセスにおける絶
縁膜ダメージ量を定量化方法を実現できる。
しない絶縁膜ダメージ量と一対一に対応する数値パラメ
ータｕを導入することにより、製造プロセスにおける絶
縁膜ダメージ量を定量化方法を実現できる。
【図１】本発明の実施の形態における絶縁膜信頼性評価
装置の構成を示す概略図
装置の構成を示す概略図
【図２】累積故障確率分布特性を示す図
【図３】ｕ値の測定条件依存性を示す図
【図４】絶縁膜歩留り評価装置の構成を示す概略図
【図５】絶縁膜定電流ＴＤＤＢ評価装置の構成を示す概
略図
略図
【図６】アンテナ比とＱｂｄ値との関係を示す図
【図７】アンテナ比と歩留りＹとの関係を示す図
【図８】Ｑｂｄ値の測定条件依存性を示す図
１００ 半導体基板 １０１ ゲート酸化膜 １０２ ゲート電極 １０３ ウエハステージ １０４ 温度調整機構 １０５ 電流源 １０６ 電圧モニター １０７ ゲート電極に電流を供給するためのプローブ １０８ 半導体基板を接地させるためのプローブ １０９ 酸化膜破壊を判定し、電流注入を停止する制御
系。
系。
Claims (2)
- 【請求項１】半導体基板上に少なくともＭＩＳ（Ｍｅｔ
ａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジスタのゲート絶縁膜となる絶縁膜および
ゲート電極となる膜が形成された半導体装置の前記絶縁
膜の信頼性評価方法であって、前記絶縁膜の絶縁破壊注
入総電荷量Ｑ及び前記半導体装置に所定の工程を行った
後の前記絶縁膜の絶縁破壊注入総電荷量Ｑ２を求め、前
記所定の工程において前記絶縁膜に与えられたダメージ
量を１−Ｑ２／Ｑ１によって定量化することを特徴とす
る絶縁膜の信頼性評価方法。 - 【請求項２】複数の絶縁膜に定電流を流し、前記複数の
絶縁膜の５０％の絶縁膜が破壊に到るまでにゲート電極
に注入された総電荷量を前記絶縁膜の絶縁破壊注入総電
荷量とすることを特徴とする請求項１記載の絶縁膜の信
頼性評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15061196A JPH09330968A (ja) | 1996-06-12 | 1996-06-12 | 絶縁膜の信頼性評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15061196A JPH09330968A (ja) | 1996-06-12 | 1996-06-12 | 絶縁膜の信頼性評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330968A true JPH09330968A (ja) | 1997-12-22 |
Family
ID=15500673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15061196A Pending JPH09330968A (ja) | 1996-06-12 | 1996-06-12 | 絶縁膜の信頼性評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220944A (ja) * | 2006-02-17 | 2007-08-30 | Shin Etsu Handotai Co Ltd | 半導体ウエーハの評価方法 |
| JPWO2016147529A1 (ja) * | 2015-03-16 | 2017-06-22 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-06-12 JP JP15061196A patent/JPH09330968A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220944A (ja) * | 2006-02-17 | 2007-08-30 | Shin Etsu Handotai Co Ltd | 半導体ウエーハの評価方法 |
| JP4640203B2 (ja) * | 2006-02-17 | 2011-03-02 | 信越半導体株式会社 | 半導体ウエーハの評価方法 |
| JPWO2016147529A1 (ja) * | 2015-03-16 | 2017-06-22 | 富士電機株式会社 | 半導体装置の製造方法 |
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