JPH09326487A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH09326487A JPH09326487A JP14157096A JP14157096A JPH09326487A JP H09326487 A JPH09326487 A JP H09326487A JP 14157096 A JP14157096 A JP 14157096A JP 14157096 A JP14157096 A JP 14157096A JP H09326487 A JPH09326487 A JP H09326487A
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Abstract
(57)【要約】
【課題】シリコン基板表面に形成したシリコン熱酸化膜
内の圧縮応力を緩和して欠陥を消失させることが可能
で、かつ積層酸化膜全体としての電気的な耐圧特性を向
上させることが可能な半導体装置の製造方法及び半導体
装置を提供する。 【解決手段】シリコン熱酸化膜４上にＣＶＤシリコン酸
化膜５を堆積してシリコン熱酸化膜４内のウイークスポ
ットを埋め込んだ後に、ＣＶＤシリコン酸化膜５内部に
引張り応力が残留する９００℃以下、好ましくは８５０
℃以下の温度で稠密化熱処理を行う。これにより、シリ
コン熱酸化膜４内のウイークスポットの埋め込みに加え
て、シリコン熱酸化膜４内に残留した圧縮応力がＣＶＤ
シリコン酸化膜５の引張り応力で緩和され、欠陥密度が
低減し、ＣＶＤシリコン酸化膜５自体も稠密化される。
内の圧縮応力を緩和して欠陥を消失させることが可能
で、かつ積層酸化膜全体としての電気的な耐圧特性を向
上させることが可能な半導体装置の製造方法及び半導体
装置を提供する。 【解決手段】シリコン熱酸化膜４上にＣＶＤシリコン酸
化膜５を堆積してシリコン熱酸化膜４内のウイークスポ
ットを埋め込んだ後に、ＣＶＤシリコン酸化膜５内部に
引張り応力が残留する９００℃以下、好ましくは８５０
℃以下の温度で稠密化熱処理を行う。これにより、シリ
コン熱酸化膜４内のウイークスポットの埋め込みに加え
て、シリコン熱酸化膜４内に残留した圧縮応力がＣＶＤ
シリコン酸化膜５の引張り応力で緩和され、欠陥密度が
低減し、ＣＶＤシリコン酸化膜５自体も稠密化される。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン半導体基
板上に各種素子を形成する半導体装置に係わり、例えば
ＭＯＳ(Metal Oxide Semiconductor)トランジスタのゲ
ート酸化膜として適用されるシリコン酸化膜の特性を向
上するために好適な半導体装置の製造方法及び半導体装
置に関する。
板上に各種素子を形成する半導体装置に係わり、例えば
ＭＯＳ(Metal Oxide Semiconductor)トランジスタのゲ
ート酸化膜として適用されるシリコン酸化膜の特性を向
上するために好適な半導体装置の製造方法及び半導体装
置に関する。
【０００２】
【従来の技術】半導体装置の高集積化の進展に伴い、装
置性能を向上させるために、Metal Oxide Semiconducto
r（以下、ＭＯＳと略す）トランジスタのゲート酸化膜
厚が薄膜化される傾向にある。例えば４メガビットＤＲ
ＡＭ（Dynamic Random AccessMemory）においては、ゲ
ート酸化膜厚は約１５ｎｍであったが、１６メガビット
ＤＲＡＭでは約１０ｎｍまで薄膜化されている。このゲ
ート酸化膜は従来では単結晶シリコン基板の表面を熱酸
化する方法で形成されている（以下、このようにして形
成された酸化膜をシリコン熱酸化膜と称する）。このシ
リコン熱酸化膜の熱酸化過程においては、特に形成され
たシリコン熱酸化膜内のシリコン基板との界面近傍にお
ける約５ｎｍの領域にウイークスポットと呼ばれる微小
な空孔が発生し、ゲート酸化膜厚を単純に薄くしていく
とこのウイークスポットが露出してゲート酸化膜の電気
的な耐圧特性が著しく劣化することが知られている。従
って、ゲート酸化膜としてシリコン熱酸化膜を使用し、
半導体装置の高集積化を継続し続けるためには、上記ウ
イークスポットを除去する必要がある。このウイークス
ポットを除去する具体的な方式として、例えばIEEE Ele
ctron Devices Letters, vol. 14, No. 2(1993), pp. 7
2-73に開示されているように、薄いシリコン熱酸化膜を
形成した後に、化学気相蒸着法（以下、適宜ＣＶＤ法と
いう）を利用して化学気相蒸着シリコン酸化膜（以下、
ＣＶＤシリコン酸化膜と称する）を堆積し、ウイークス
ポットを埋め込むことで除去する方式が提案されてい
る。
置性能を向上させるために、Metal Oxide Semiconducto
r（以下、ＭＯＳと略す）トランジスタのゲート酸化膜
厚が薄膜化される傾向にある。例えば４メガビットＤＲ
ＡＭ（Dynamic Random AccessMemory）においては、ゲ
ート酸化膜厚は約１５ｎｍであったが、１６メガビット
ＤＲＡＭでは約１０ｎｍまで薄膜化されている。このゲ
ート酸化膜は従来では単結晶シリコン基板の表面を熱酸
化する方法で形成されている（以下、このようにして形
成された酸化膜をシリコン熱酸化膜と称する）。このシ
リコン熱酸化膜の熱酸化過程においては、特に形成され
たシリコン熱酸化膜内のシリコン基板との界面近傍にお
ける約５ｎｍの領域にウイークスポットと呼ばれる微小
な空孔が発生し、ゲート酸化膜厚を単純に薄くしていく
とこのウイークスポットが露出してゲート酸化膜の電気
的な耐圧特性が著しく劣化することが知られている。従
って、ゲート酸化膜としてシリコン熱酸化膜を使用し、
半導体装置の高集積化を継続し続けるためには、上記ウ
イークスポットを除去する必要がある。このウイークス
ポットを除去する具体的な方式として、例えばIEEE Ele
ctron Devices Letters, vol. 14, No. 2(1993), pp. 7
2-73に開示されているように、薄いシリコン熱酸化膜を
形成した後に、化学気相蒸着法（以下、適宜ＣＶＤ法と
いう）を利用して化学気相蒸着シリコン酸化膜（以下、
ＣＶＤシリコン酸化膜と称する）を堆積し、ウイークス
ポットを埋め込むことで除去する方式が提案されてい
る。
【０００３】
【発明が解決しようとする課題】半導体基板、例えば上
記のように単結晶シリコン基板の表面を熱酸化してシリ
コン熱酸化膜を形成する場合、新しく形成されたシリコ
ン熱酸化膜内には大きな機械的応力（圧縮応力）が発生
する。これは、基板（Ｓｉ）が酸化されてシリコン熱酸
化膜（ＳｉＯ2）に変化する際に、約２倍に体積が膨張
するためである。このようにして機械的応力が増加する
と、基板内に転位や積層欠陥等の結晶欠陥が発生しやす
くなり、製品の信頼性を劣化させる。また、酸化反応過
程に関しても、酸化の種である酸素の拡散挙動や酸化界
面での反応率等が上記の応力の影響を受けてシリコン熱
酸化膜の形状が変化することが明らかになっている。ま
た、発生する応力は、二次元あるいは三次元格子形状の
端点（角点）近傍に集中して発生するため、この応力集
中場では特に結晶欠陥や形状変化に注意しなければなら
ない。
記のように単結晶シリコン基板の表面を熱酸化してシリ
コン熱酸化膜を形成する場合、新しく形成されたシリコ
ン熱酸化膜内には大きな機械的応力（圧縮応力）が発生
する。これは、基板（Ｓｉ）が酸化されてシリコン熱酸
化膜（ＳｉＯ2）に変化する際に、約２倍に体積が膨張
するためである。このようにして機械的応力が増加する
と、基板内に転位や積層欠陥等の結晶欠陥が発生しやす
くなり、製品の信頼性を劣化させる。また、酸化反応過
程に関しても、酸化の種である酸素の拡散挙動や酸化界
面での反応率等が上記の応力の影響を受けてシリコン熱
酸化膜の形状が変化することが明らかになっている。ま
た、発生する応力は、二次元あるいは三次元格子形状の
端点（角点）近傍に集中して発生するため、この応力集
中場では特に結晶欠陥や形状変化に注意しなければなら
ない。
【０００４】シリコン熱酸化膜内にウイークスポットが
形成される原因としては、その熱酸化に起因して発生す
る応力を緩和するためにシリコン熱酸化膜内部の結晶構
造（原子の結合状態）にひずみが生じ、その結果空孔が
形成されることが考えられる。実際、ゲート酸化膜を形
成するシリコン基板表面に応力を作用させた状態でシリ
コン熱酸化膜を成長させる場合には、例えば図２に示す
ようにその酸化膜の電気的な耐圧特性はシリコン基板中
の残留応力が低いほど欠陥密度が低くなる。さらに、シ
リコン熱酸化膜内の残留応力と酸化膜の欠陥密度との関
係については、例えば図３に示すように酸化膜内の残留
応力が低くなるほど欠陥密度が減少する。従って、ウイ
ークスポットに代表される欠陥密度の低減には酸化膜内
の応力緩和が不可欠となる。
形成される原因としては、その熱酸化に起因して発生す
る応力を緩和するためにシリコン熱酸化膜内部の結晶構
造（原子の結合状態）にひずみが生じ、その結果空孔が
形成されることが考えられる。実際、ゲート酸化膜を形
成するシリコン基板表面に応力を作用させた状態でシリ
コン熱酸化膜を成長させる場合には、例えば図２に示す
ようにその酸化膜の電気的な耐圧特性はシリコン基板中
の残留応力が低いほど欠陥密度が低くなる。さらに、シ
リコン熱酸化膜内の残留応力と酸化膜の欠陥密度との関
係については、例えば図３に示すように酸化膜内の残留
応力が低くなるほど欠陥密度が減少する。従って、ウイ
ークスポットに代表される欠陥密度の低減には酸化膜内
の応力緩和が不可欠となる。
【０００５】上記のようなシリコン熱酸化膜に対して、
一般にＣＶＤシリコン酸化膜は引張りの内部応力を有す
ることが知られている。このためシリコン熱酸化膜の上
にＣＶＤシリコン酸化膜を堆積すると、シリコン熱酸化
膜が有する圧縮応力とＣＶＤシリコン酸化膜が有する引
張り応力とが逆符号の関係にあることから、ＣＶＤシリ
コン酸化膜をシリコン熱酸化膜上に堆積することでウイ
ークスポットが埋め込まれるだけでなく、シリコン熱酸
化膜中の残留応力が緩和されるという結果にもなる。
一般にＣＶＤシリコン酸化膜は引張りの内部応力を有す
ることが知られている。このためシリコン熱酸化膜の上
にＣＶＤシリコン酸化膜を堆積すると、シリコン熱酸化
膜が有する圧縮応力とＣＶＤシリコン酸化膜が有する引
張り応力とが逆符号の関係にあることから、ＣＶＤシリ
コン酸化膜をシリコン熱酸化膜上に堆積することでウイ
ークスポットが埋め込まれるだけでなく、シリコン熱酸
化膜中の残留応力が緩和されるという結果にもなる。
【０００６】一般にＣＶＤシリコン酸化膜自体は、シリ
コン熱酸化膜と比較すると結晶構造が粗であることか
ら、電気的な耐圧特性が必ずしも良好ではないため、膜
形成後にアニールあるいは追酸化等によって稠密化が必
要になる。しかし、膜の堆積後にこのような熱履歴が加
えられると、ＣＶＤシリコン酸化膜内の引張り応力が消
失してしまう場合がある。例えば、図４に示すように堆
積直後には約２００ＭＰａの引張り応力を有していたＣ
ＶＤシリコン酸化膜は、７００℃以下の温度での熱処理
ではほとんど引張り応力の低下はないが、７００℃以上
の温度で熱処理すると上記引張り応力は減少し始め、約
９００℃以上で消失してしまう。これはＣＶＤシリコン
酸化膜自身の粘性流動によるものと考えられる。
コン熱酸化膜と比較すると結晶構造が粗であることか
ら、電気的な耐圧特性が必ずしも良好ではないため、膜
形成後にアニールあるいは追酸化等によって稠密化が必
要になる。しかし、膜の堆積後にこのような熱履歴が加
えられると、ＣＶＤシリコン酸化膜内の引張り応力が消
失してしまう場合がある。例えば、図４に示すように堆
積直後には約２００ＭＰａの引張り応力を有していたＣ
ＶＤシリコン酸化膜は、７００℃以下の温度での熱処理
ではほとんど引張り応力の低下はないが、７００℃以上
の温度で熱処理すると上記引張り応力は減少し始め、約
９００℃以上で消失してしまう。これはＣＶＤシリコン
酸化膜自身の粘性流動によるものと考えられる。
【０００７】このため、ＣＶＤシリコン酸化膜形成後の
稠密化のためにアニールあるいは追酸化を行うと、ＣＶ
Ｄシリコン酸化膜の引張り応力によるシリコン熱酸化膜
の圧縮応力の緩和、すなわち積層酸化膜構造全体の応力
緩和効果が消失してしまい、シリコン熱酸化膜内に形成
されたウイークスポットを見かけ上ＣＶＤシリコン酸化
膜で埋め込んだだけでは、必ずしも十分には酸化膜の電
気的な耐圧特性を向上させることができないことにな
る。
稠密化のためにアニールあるいは追酸化を行うと、ＣＶ
Ｄシリコン酸化膜の引張り応力によるシリコン熱酸化膜
の圧縮応力の緩和、すなわち積層酸化膜構造全体の応力
緩和効果が消失してしまい、シリコン熱酸化膜内に形成
されたウイークスポットを見かけ上ＣＶＤシリコン酸化
膜で埋め込んだだけでは、必ずしも十分には酸化膜の電
気的な耐圧特性を向上させることができないことにな
る。
【０００８】本発明の目的は、シリコン基板表面に形成
したシリコン熱酸化膜内の圧縮応力を緩和して欠陥を消
失させることが可能で、かつ積層酸化膜全体としての電
気的な耐圧特性を向上させることが可能な半導体装置の
製造方法及び半導体装置を提供することである。
したシリコン熱酸化膜内の圧縮応力を緩和して欠陥を消
失させることが可能で、かつ積層酸化膜全体としての電
気的な耐圧特性を向上させることが可能な半導体装置の
製造方法及び半導体装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、シリコン基板表面に所定パターン
の素子分離膜を形成した後に、その素子分離膜を形成し
ていない素子形成領域のシリコン基板表面を熱酸化して
素子用絶縁被膜としてのシリコン熱酸化膜を形成し、そ
の後前記シリコン熱酸化膜上に化学気層蒸着によりＣＶ
Ｄシリコン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜
上に各種素子を形成する半導体装置の製造方法におい
て、上記ＣＶＤシリコン酸化膜の堆積後でかつ各種素子
の形成前に、ＣＶＤシリコン酸化膜内に存在する引張残
留応力が残る状態を保持する温度でそのＣＶＤシリコン
酸化膜の稠密化熱処理を施すことを特徴とする半導体装
置の製造方法が提供される。
め、本発明によれば、シリコン基板表面に所定パターン
の素子分離膜を形成した後に、その素子分離膜を形成し
ていない素子形成領域のシリコン基板表面を熱酸化して
素子用絶縁被膜としてのシリコン熱酸化膜を形成し、そ
の後前記シリコン熱酸化膜上に化学気層蒸着によりＣＶ
Ｄシリコン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜
上に各種素子を形成する半導体装置の製造方法におい
て、上記ＣＶＤシリコン酸化膜の堆積後でかつ各種素子
の形成前に、ＣＶＤシリコン酸化膜内に存在する引張残
留応力が残る状態を保持する温度でそのＣＶＤシリコン
酸化膜の稠密化熱処理を施すことを特徴とする半導体装
置の製造方法が提供される。
【００１０】上記においては、まず所定パターンに従っ
て選択的に素子間を絶縁分離するための素子分離膜をシ
リコン基板表面に形成し、その素子分離膜を形成してい
ない素子形成領域のシリコン基板表面を熱酸化して素子
用絶縁被膜としてのシリコン熱酸化膜を形成する。この
シリコン熱酸化膜は、例えば、ＭＯＳトランジスタのゲ
ート酸化膜あるいは静電容量素子の絶縁膜として利用さ
れる。続いて、上記シリコン熱酸化膜上に化学気層蒸着
によりＣＶＤシリコン酸化膜を堆積し、それによってシ
リコン熱酸化膜内のシリコン基板との界面近傍に発生し
た前述のウイークスポットを埋め込むと共に、シリコン
熱酸化膜内に残留した圧縮応力をＣＶＤシリコン酸化膜
が有する引張り応力によって緩和し、欠陥密度の低減を
はかる。
て選択的に素子間を絶縁分離するための素子分離膜をシ
リコン基板表面に形成し、その素子分離膜を形成してい
ない素子形成領域のシリコン基板表面を熱酸化して素子
用絶縁被膜としてのシリコン熱酸化膜を形成する。この
シリコン熱酸化膜は、例えば、ＭＯＳトランジスタのゲ
ート酸化膜あるいは静電容量素子の絶縁膜として利用さ
れる。続いて、上記シリコン熱酸化膜上に化学気層蒸着
によりＣＶＤシリコン酸化膜を堆積し、それによってシ
リコン熱酸化膜内のシリコン基板との界面近傍に発生し
た前述のウイークスポットを埋め込むと共に、シリコン
熱酸化膜内に残留した圧縮応力をＣＶＤシリコン酸化膜
が有する引張り応力によって緩和し、欠陥密度の低減を
はかる。
【００１１】しかし、先に述べたようにＣＶＤシリコン
酸化膜自体がシリコン熱酸化膜に比べて結晶構造が粗で
電気的な耐圧特性が必ずしも良好でないため、トランジ
スタ等の各種素子の形成前に、膜形成後に稠密化熱処理
を行う。この時、本発明では、このＣＶＤシリコン酸化
膜の稠密化熱処理を、ＣＶＤシリコン酸化膜内に存在す
る引張残留応力が残る状態を保持する温度で行う。これ
により、ＣＶＤシリコン酸化膜内の引張り応力が消失せ
ず、少なくともシリコン熱酸化膜内に残留した圧縮応力
を緩和し得る程度の引張り応力を残すことが可能とな
る。上記の後、トランジスタ等の各種素子を形成するた
めに必要な、不純物の導入や、電極及び配線の形成や、
絶縁膜の形成等を行い、半導体装置が製造される。
酸化膜自体がシリコン熱酸化膜に比べて結晶構造が粗で
電気的な耐圧特性が必ずしも良好でないため、トランジ
スタ等の各種素子の形成前に、膜形成後に稠密化熱処理
を行う。この時、本発明では、このＣＶＤシリコン酸化
膜の稠密化熱処理を、ＣＶＤシリコン酸化膜内に存在す
る引張残留応力が残る状態を保持する温度で行う。これ
により、ＣＶＤシリコン酸化膜内の引張り応力が消失せ
ず、少なくともシリコン熱酸化膜内に残留した圧縮応力
を緩和し得る程度の引張り応力を残すことが可能とな
る。上記の後、トランジスタ等の各種素子を形成するた
めに必要な、不純物の導入や、電極及び配線の形成や、
絶縁膜の形成等を行い、半導体装置が製造される。
【００１２】従って、ＣＶＤシリコン酸化膜の堆積によ
るシリコン熱酸化膜内のウイークスポットの埋め込み、
及び残留した圧縮応力のＣＶＤシリコン酸化膜の引張り
応力による緩和に起因した欠陥密度の低減と、ＣＶＤシ
リコン酸化膜自体の稠密化による電気的耐圧特性の向上
とが可能となる。このようにして製造された半導体装置
の回路を構成するトランジスタや容量素子等において
は、電気的な耐圧特性の劣化を防止でき、製品の信頼性
を向上させることができる。
るシリコン熱酸化膜内のウイークスポットの埋め込み、
及び残留した圧縮応力のＣＶＤシリコン酸化膜の引張り
応力による緩和に起因した欠陥密度の低減と、ＣＶＤシ
リコン酸化膜自体の稠密化による電気的耐圧特性の向上
とが可能となる。このようにして製造された半導体装置
の回路を構成するトランジスタや容量素子等において
は、電気的な耐圧特性の劣化を防止でき、製品の信頼性
を向上させることができる。
【００１３】本発明の上記稠密化熱処理は、好ましく
は、不活性ガス雰囲気中で行うアニール処理、酸化ガス
雰囲気中で行う追酸化処理、或いは窒化ガス雰囲気中で
行う追窒化処理とする。
は、不活性ガス雰囲気中で行うアニール処理、酸化ガス
雰囲気中で行う追酸化処理、或いは窒化ガス雰囲気中で
行う追窒化処理とする。
【００１４】上記のうち、特に追窒化処理を利用する場
合は、シリコン熱酸化膜中に多量の窒素原子が導入され
ることによって安定な窒化シリコン結合ができ、それが
電子や正孔の捕獲を減少させるため、界面準位密度の低
減、酸化膜リーク電流の抑制、及び絶縁破壊電荷の増大
をもたらす。従って、積層酸化膜全体としての電気的耐
圧特性の一層の向上を図ることが可能となる。
合は、シリコン熱酸化膜中に多量の窒素原子が導入され
ることによって安定な窒化シリコン結合ができ、それが
電子や正孔の捕獲を減少させるため、界面準位密度の低
減、酸化膜リーク電流の抑制、及び絶縁破壊電荷の増大
をもたらす。従って、積層酸化膜全体としての電気的耐
圧特性の一層の向上を図ることが可能となる。
【００１５】また、このような稠密化熱処理において、
ＣＶＤシリコン酸化膜内に残留した引張り応力を消失さ
せないようにするためには、９００℃以下の温度で熱処
理を行うことが好ましく、さらに稠密化熱処理の処理時
間としては３０分以上とすることが好ましい。
ＣＶＤシリコン酸化膜内に残留した引張り応力を消失さ
せないようにするためには、９００℃以下の温度で熱処
理を行うことが好ましく、さらに稠密化熱処理の処理時
間としては３０分以上とすることが好ましい。
【００１６】また、前述の目的を達成するため、本発明
によれば、シリコン基板表面に所定パターンの素子分離
膜が形成され、素子分離膜が形成されていない素子形成
領域のシリコン基板表面に素子用絶縁被膜としてのシリ
コン熱酸化膜が形成され、シリコン熱酸化膜上に化学気
層蒸着によるＣＶＤシリコン酸化膜が堆積され、ＣＶＤ
シリコン酸化膜上に各種素子が形成された半導体装置に
おいて、ＣＶＤシリコン酸化膜内には堆積時の引張残留
応力の一部が存在していることを特徴とする半導体装置
が提供される。ＣＶＤシリコン酸化膜内に存在する引張
残留応力の一部が、ＣＶＤシリコン酸化膜の圧縮応力を
緩和するメカニズムは、前述の通りである。
によれば、シリコン基板表面に所定パターンの素子分離
膜が形成され、素子分離膜が形成されていない素子形成
領域のシリコン基板表面に素子用絶縁被膜としてのシリ
コン熱酸化膜が形成され、シリコン熱酸化膜上に化学気
層蒸着によるＣＶＤシリコン酸化膜が堆積され、ＣＶＤ
シリコン酸化膜上に各種素子が形成された半導体装置に
おいて、ＣＶＤシリコン酸化膜内には堆積時の引張残留
応力の一部が存在していることを特徴とする半導体装置
が提供される。ＣＶＤシリコン酸化膜内に存在する引張
残留応力の一部が、ＣＶＤシリコン酸化膜の圧縮応力を
緩和するメカニズムは、前述の通りである。
【００１７】この時、ＣＶＤシリコン酸化膜の膜面内方
向の格子間隔が素子用絶縁被膜としてのシリコン熱酸化
膜の格子間隔よりも広くなっていれば、ＣＶＤシリコン
酸化膜内に堆積時の引張残留応力の一部が存在し得る。
向の格子間隔が素子用絶縁被膜としてのシリコン熱酸化
膜の格子間隔よりも広くなっていれば、ＣＶＤシリコン
酸化膜内に堆積時の引張残留応力の一部が存在し得る。
【００１８】
【発明の実施の形態】本発明の第１の実施形態につい
て、図１から図４を参照しながら説明する。図１は本実
施形態の半導体装置の製造工程を説明する図であって、
模式的な断面構造図である。以下、本実施形態の半導体
装置の製造方法及びその構造について図１により説明す
る。まず、図１（ａ）に示すように、シリコン基板１上
にレジスト膜を利用した選択酸化法等により部分的に素
子分離絶縁膜２を形成する。この素子分離絶縁膜２は、
シリコン熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒
化膜、あるいはこれらの積層膜からなるものとし、形状
は必ずしも図１で示したような曲率を持った形状である
必要はなく、溝状あるいは矩形状等であっても構わな
い。次に、図１（ｂ）に示すように、ＭＯＳトランジス
タのゲート酸化膜あるいは静電容量素子形成のための絶
縁膜として、シリコン基板１表面を熱酸化してシリコン
熱酸化膜４を形成する。シリコン熱酸化膜４には、前述
したように、その熱酸化に起因して発生する応力を緩和
するために結晶構造にひずみが生じ、その結果、欠陥と
しての空孔（ウイークスポット）が形成される。
て、図１から図４を参照しながら説明する。図１は本実
施形態の半導体装置の製造工程を説明する図であって、
模式的な断面構造図である。以下、本実施形態の半導体
装置の製造方法及びその構造について図１により説明す
る。まず、図１（ａ）に示すように、シリコン基板１上
にレジスト膜を利用した選択酸化法等により部分的に素
子分離絶縁膜２を形成する。この素子分離絶縁膜２は、
シリコン熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒
化膜、あるいはこれらの積層膜からなるものとし、形状
は必ずしも図１で示したような曲率を持った形状である
必要はなく、溝状あるいは矩形状等であっても構わな
い。次に、図１（ｂ）に示すように、ＭＯＳトランジス
タのゲート酸化膜あるいは静電容量素子形成のための絶
縁膜として、シリコン基板１表面を熱酸化してシリコン
熱酸化膜４を形成する。シリコン熱酸化膜４には、前述
したように、その熱酸化に起因して発生する応力を緩和
するために結晶構造にひずみが生じ、その結果、欠陥と
しての空孔（ウイークスポット）が形成される。
【００１９】図２は、横軸にシリコン熱酸化膜４形成前
のシリコン基板１の残留応力を、縦軸に形成したシリコ
ン熱酸化膜４の欠陥密度をとり、熱処理酸化処理前にシ
リコン基板１表面に応力を作用させた状態でシリコン熱
酸化膜４を成長させた場合の欠陥密度（相対値）を示す
図である。図２から明らかなように、シリコン基板１中
の残留応力が低いほど欠陥密度が低くなる。
のシリコン基板１の残留応力を、縦軸に形成したシリコ
ン熱酸化膜４の欠陥密度をとり、熱処理酸化処理前にシ
リコン基板１表面に応力を作用させた状態でシリコン熱
酸化膜４を成長させた場合の欠陥密度（相対値）を示す
図である。図２から明らかなように、シリコン基板１中
の残留応力が低いほど欠陥密度が低くなる。
【００２０】次に、図１（ｃ）に示すように、シリコン
熱酸化膜４及び素子分離絶縁膜２上にＣＶＤシリコン酸
化膜５を堆積する。この時、シリコン熱酸化膜４内にウ
イークスポット等の空孔が存在していた場合には、その
空孔は前述のようにＣＶＤシリコン酸化膜５によって埋
め込まれ、またＣＶＤシリコン酸化膜５が有する引張り
応力によってシリコン熱酸化膜４中の残留応力が緩和さ
れる。図３は、横軸にシリコン熱酸化膜４上にＣＶＤシ
リコン酸化膜５を堆積した場合のシリコン熱酸化膜４内
部の残留応力を、縦軸にシリコン熱酸化膜４の欠陥密度
をとり、シリコン熱酸化膜４内部の残留応力とシリコン
熱酸化膜４の欠陥密度との関係を示す図である。図３か
ら明らかなように、シリコン熱酸化膜４内の残留応力が
低くなるほど欠陥密度が減少するため、ウイークスポッ
トに代表される欠陥密度の低減には酸化膜内の応力緩和
が不可欠であり、ＣＶＤシリコン酸化膜５の引張り応力
によるシリコン熱酸化膜４の圧縮応力の緩和が重要であ
ることがわかる。
熱酸化膜４及び素子分離絶縁膜２上にＣＶＤシリコン酸
化膜５を堆積する。この時、シリコン熱酸化膜４内にウ
イークスポット等の空孔が存在していた場合には、その
空孔は前述のようにＣＶＤシリコン酸化膜５によって埋
め込まれ、またＣＶＤシリコン酸化膜５が有する引張り
応力によってシリコン熱酸化膜４中の残留応力が緩和さ
れる。図３は、横軸にシリコン熱酸化膜４上にＣＶＤシ
リコン酸化膜５を堆積した場合のシリコン熱酸化膜４内
部の残留応力を、縦軸にシリコン熱酸化膜４の欠陥密度
をとり、シリコン熱酸化膜４内部の残留応力とシリコン
熱酸化膜４の欠陥密度との関係を示す図である。図３か
ら明らかなように、シリコン熱酸化膜４内の残留応力が
低くなるほど欠陥密度が減少するため、ウイークスポッ
トに代表される欠陥密度の低減には酸化膜内の応力緩和
が不可欠であり、ＣＶＤシリコン酸化膜５の引張り応力
によるシリコン熱酸化膜４の圧縮応力の緩和が重要であ
ることがわかる。
【００２１】ＣＶＤシリコン酸化膜５自体はシリコン熱
酸化膜４に比べて結晶構造が粗で電気的な耐圧特性が必
ずしも良好でないため、上記ＣＶＤシリコン酸化膜５の
堆積に続いて稠密化熱処理を行う。この時の熱処理は、
アルゴン、窒素、水素等の不活性ガス雰囲気中で、９０
０℃以下、好ましくは８５０℃以下の温度で行うアニー
ル処理とする。熱処理時間は３０分程度或いはそれ以上
の時間であればよい。また、熱処理雰囲気としては、上
記不活性ガスの混合ガスや、数％程度（具体的には５％
以下程度）の酸素あるいは窒素酸化物等を加えらたもの
でも構わない。
酸化膜４に比べて結晶構造が粗で電気的な耐圧特性が必
ずしも良好でないため、上記ＣＶＤシリコン酸化膜５の
堆積に続いて稠密化熱処理を行う。この時の熱処理は、
アルゴン、窒素、水素等の不活性ガス雰囲気中で、９０
０℃以下、好ましくは８５０℃以下の温度で行うアニー
ル処理とする。熱処理時間は３０分程度或いはそれ以上
の時間であればよい。また、熱処理雰囲気としては、上
記不活性ガスの混合ガスや、数％程度（具体的には５％
以下程度）の酸素あるいは窒素酸化物等を加えらたもの
でも構わない。
【００２２】図４にＣＶＤシリコン酸化膜５内残留応力
（引張り応力）の熱処理温度依存性の測定例（熱処理時
間は３０分）を示す。図４から明らかなように、ＣＶＤ
シリコン酸化膜５の引張り応力は、７００℃以下の熱処
理でほとんど変化せず、堆積直後の２００ＭＰａ以上の
引張り応力を維持できるが、７００℃以上の温度で熱処
理するとその引張り応力は減少し始め、約９００℃より
も高温では非常に小さくなり、１０００℃以上では消失
してしまう。これはＣＶＤシリコン酸化膜５自身の粘性
流動に起因するものと考えられる。但し、３０分以上熱
処理を行っても図４の特性にはほとんど変化がない。こ
のため、ＣＶＤシリコン酸化膜５の形成後の稠密化熱処
理を９００℃よりも高い温度で行うと、ＣＶＤシリコン
酸化膜５の引張り応力によるシリコン熱酸化膜４の圧縮
応力の緩和、すなわち積層酸化膜構造全体としての応力
緩和効果が消失してしまい、必ずしも十分には酸化膜の
電気的な耐圧特性を向上させることができないことにな
る。
（引張り応力）の熱処理温度依存性の測定例（熱処理時
間は３０分）を示す。図４から明らかなように、ＣＶＤ
シリコン酸化膜５の引張り応力は、７００℃以下の熱処
理でほとんど変化せず、堆積直後の２００ＭＰａ以上の
引張り応力を維持できるが、７００℃以上の温度で熱処
理するとその引張り応力は減少し始め、約９００℃より
も高温では非常に小さくなり、１０００℃以上では消失
してしまう。これはＣＶＤシリコン酸化膜５自身の粘性
流動に起因するものと考えられる。但し、３０分以上熱
処理を行っても図４の特性にはほとんど変化がない。こ
のため、ＣＶＤシリコン酸化膜５の形成後の稠密化熱処
理を９００℃よりも高い温度で行うと、ＣＶＤシリコン
酸化膜５の引張り応力によるシリコン熱酸化膜４の圧縮
応力の緩和、すなわち積層酸化膜構造全体としての応力
緩和効果が消失してしまい、必ずしも十分には酸化膜の
電気的な耐圧特性を向上させることができないことにな
る。
【００２３】しかし、本実施形態では稠密化熱処理の温
度を９００℃以下、好ましくは８５０℃以下とするた
め、図４に示すようにＣＶＤシリコン酸化膜５内部には
引張り応力が残留し、ＣＶＤシリコン酸化膜５の引張り
応力によってシリコン熱酸化膜４の圧縮応力を緩和する
ことが可能となり、積層酸化膜構造全体としての応力を
緩和して欠陥密度を低減することが可能となる。この
時、例えば電子線回折法等によって原子間隔を測定した
場合に、ＣＶＤシリコン酸化膜５の膜面内方向の格子間
隔がシリコン熱酸化膜４の格子間隔よりも広くなってい
れば、このことによってＣＶＤシリコン酸化膜５内に堆
積時の引張残留応力の一部が存在し得る。
度を９００℃以下、好ましくは８５０℃以下とするた
め、図４に示すようにＣＶＤシリコン酸化膜５内部には
引張り応力が残留し、ＣＶＤシリコン酸化膜５の引張り
応力によってシリコン熱酸化膜４の圧縮応力を緩和する
ことが可能となり、積層酸化膜構造全体としての応力を
緩和して欠陥密度を低減することが可能となる。この
時、例えば電子線回折法等によって原子間隔を測定した
場合に、ＣＶＤシリコン酸化膜５の膜面内方向の格子間
隔がシリコン熱酸化膜４の格子間隔よりも広くなってい
れば、このことによってＣＶＤシリコン酸化膜５内に堆
積時の引張残留応力の一部が存在し得る。
【００２４】上記稠密化熱処理の後、図１（ｄ）に示す
ようにゲート電極６を形成する。このゲート電極６は薄
膜の堆積及びエッチング加工を経て形成され、多結晶シ
リコン薄膜や、タングステン等の金属薄膜や、シリサイ
ド薄膜や、あるいはこれら薄膜の積層構造からなる。次
に、トランジスタ等の素子を形成するために必要な不純
物を導入して、図１（ｅ）に示すような不純物導入領域
３を形成する。次に、図１（ｆ）に示すように、層間絶
縁膜７、及び電気配線８の形成等を行う。
ようにゲート電極６を形成する。このゲート電極６は薄
膜の堆積及びエッチング加工を経て形成され、多結晶シ
リコン薄膜や、タングステン等の金属薄膜や、シリサイ
ド薄膜や、あるいはこれら薄膜の積層構造からなる。次
に、トランジスタ等の素子を形成するために必要な不純
物を導入して、図１（ｅ）に示すような不純物導入領域
３を形成する。次に、図１（ｆ）に示すように、層間絶
縁膜７、及び電気配線８の形成等を行う。
【００２５】さらに、必要に応じて上記積層の上に第２
層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型ト
ランジスタ等の素子の構造が完成する。なお、稠密化熱
処理後の素子形成の手順は本手順に限定されるものでは
なく、不純物の導入領域も本実施形態で示した領域に限
定されるものではなく、配線層数も本実施形態のように
一層に限定されるものではない。また、素子がＭＯＳ型
トランジスタである場合、そのＭＯＳ型トランジスタは
おもにＤＲＡＭ（Dynamic Random Access Memory）、Ｓ
ＲＡＭ（Static Random Access Memory）、フラッシュ
メモリ等のメモリ回路、あるいは演算回路等に使用され
る。
層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型ト
ランジスタ等の素子の構造が完成する。なお、稠密化熱
処理後の素子形成の手順は本手順に限定されるものでは
なく、不純物の導入領域も本実施形態で示した領域に限
定されるものではなく、配線層数も本実施形態のように
一層に限定されるものではない。また、素子がＭＯＳ型
トランジスタである場合、そのＭＯＳ型トランジスタは
おもにＤＲＡＭ（Dynamic Random Access Memory）、Ｓ
ＲＡＭ（Static Random Access Memory）、フラッシュ
メモリ等のメモリ回路、あるいは演算回路等に使用され
る。
【００２６】以上のような本実施形態によれば、シリコ
ン熱酸化膜４上にＣＶＤシリコン酸化膜５を堆積した後
に、ＣＶＤシリコン酸化膜５内部に引張り応力が残留す
る温度、例えば９００℃以下、好ましくは８５０℃以下
で稠密化熱処理を行うので、ＣＶＤシリコン酸化膜５内
の引張り応力が消失しない。従って、シリコン熱酸化膜
４内のウイークスポットがＣＶＤシリコン酸化膜５の堆
積で埋め込まれるだけでなく、シリコン熱酸化膜４内に
残留した圧縮応力がＣＶＤシリコン酸化膜５の引張り応
力で緩和され、それによって欠陥密度を低減することが
でき、しかもＣＶＤシリコン酸化膜５自体も稠密化され
るので、積層酸化膜構造全体としての電気的耐圧特性を
向上することができる。これにより、製品の信頼性を向
上させることができる。
ン熱酸化膜４上にＣＶＤシリコン酸化膜５を堆積した後
に、ＣＶＤシリコン酸化膜５内部に引張り応力が残留す
る温度、例えば９００℃以下、好ましくは８５０℃以下
で稠密化熱処理を行うので、ＣＶＤシリコン酸化膜５内
の引張り応力が消失しない。従って、シリコン熱酸化膜
４内のウイークスポットがＣＶＤシリコン酸化膜５の堆
積で埋め込まれるだけでなく、シリコン熱酸化膜４内に
残留した圧縮応力がＣＶＤシリコン酸化膜５の引張り応
力で緩和され、それによって欠陥密度を低減することが
でき、しかもＣＶＤシリコン酸化膜５自体も稠密化され
るので、積層酸化膜構造全体としての電気的耐圧特性を
向上することができる。これにより、製品の信頼性を向
上させることができる。
【００２７】本発明の第２の実施形態について、図５を
参照しながら説明する。図５は本実施形態の半導体装置
の製造工程を説明する図であって、模式的な断面構造図
であり、以下この図５により、本実施形態の半導体装置
の製造方法及びその構造について説明する。まず、図５
（ａ）に示すように、シリコン基板１１上にレジスト膜
を利用した選択酸化法等により部分的に素子分離絶縁膜
１２を形成する。この素子分離絶縁膜１２は、シリコン
熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒化膜、あ
るいはこれらの積層膜からなるものとし、形状は必ずし
も図５で示したような曲率を持った形状である必要はな
く、溝状あるいは矩形状等であっても構わない。次に、
図５（ｂ）に示すように、ＭＯＳトランジスタのゲート
酸化膜あるいは静電容量素子形成のための絶縁膜とし
て、シリコン基板１１表面を熱酸化して第一シリコン熱
酸化膜１４を形成する。次に、図５（ｃ）に示すよう
に、第一シリコン熱酸化膜１４及び素子分離絶縁膜１２
上にＣＶＤシリコン酸化膜１５を堆積する。この時、第
一シリコン熱酸化膜１４内に存在していたウイークスポ
ット等の空孔はＣＶＤシリコン酸化膜１５によって埋め
込まれ、またＣＶＤシリコン酸化膜１５の引張り応力に
よってシリコン熱酸化膜４中の残留応力が緩和される。
この場合も、第一シリコン熱酸化膜１４中の残留応力緩
和がウイークスポットに代表される欠陥密度の低減に寄
与している。ここまでの工程は第１の実施形態とほぼ同
様である。
参照しながら説明する。図５は本実施形態の半導体装置
の製造工程を説明する図であって、模式的な断面構造図
であり、以下この図５により、本実施形態の半導体装置
の製造方法及びその構造について説明する。まず、図５
（ａ）に示すように、シリコン基板１１上にレジスト膜
を利用した選択酸化法等により部分的に素子分離絶縁膜
１２を形成する。この素子分離絶縁膜１２は、シリコン
熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒化膜、あ
るいはこれらの積層膜からなるものとし、形状は必ずし
も図５で示したような曲率を持った形状である必要はな
く、溝状あるいは矩形状等であっても構わない。次に、
図５（ｂ）に示すように、ＭＯＳトランジスタのゲート
酸化膜あるいは静電容量素子形成のための絶縁膜とし
て、シリコン基板１１表面を熱酸化して第一シリコン熱
酸化膜１４を形成する。次に、図５（ｃ）に示すよう
に、第一シリコン熱酸化膜１４及び素子分離絶縁膜１２
上にＣＶＤシリコン酸化膜１５を堆積する。この時、第
一シリコン熱酸化膜１４内に存在していたウイークスポ
ット等の空孔はＣＶＤシリコン酸化膜１５によって埋め
込まれ、またＣＶＤシリコン酸化膜１５の引張り応力に
よってシリコン熱酸化膜４中の残留応力が緩和される。
この場合も、第一シリコン熱酸化膜１４中の残留応力緩
和がウイークスポットに代表される欠陥密度の低減に寄
与している。ここまでの工程は第１の実施形態とほぼ同
様である。
【００２８】本実施形態においても、ＣＶＤシリコン酸
化膜１５の稠密化熱処理を行うが、この場合の熱処理
は、乾燥酸素、酸素と水素の混合ガス、水蒸気等の酸化
性ガス等の酸化雰囲気中で、９００℃以下、好ましくは
８５０℃以下の温度で行う追酸化処理とする。熱処理時
間は３０分程度或いはそれ以上の時間であればよい。ま
た、熱処理雰囲気としては、上記酸化性ガスの混合ガス
や、窒素酸化物との混合ガスでも構わない。この追酸化
処理により、ＣＶＤシリコン酸化膜１５が緻密化される
と共に、図５（ｄ）に示すように新たにシリコン基板１
１と第一シリコン熱酸化膜１４の界面に第二シリコン熱
酸化膜１９が形成される。
化膜１５の稠密化熱処理を行うが、この場合の熱処理
は、乾燥酸素、酸素と水素の混合ガス、水蒸気等の酸化
性ガス等の酸化雰囲気中で、９００℃以下、好ましくは
８５０℃以下の温度で行う追酸化処理とする。熱処理時
間は３０分程度或いはそれ以上の時間であればよい。ま
た、熱処理雰囲気としては、上記酸化性ガスの混合ガス
や、窒素酸化物との混合ガスでも構わない。この追酸化
処理により、ＣＶＤシリコン酸化膜１５が緻密化される
と共に、図５（ｄ）に示すように新たにシリコン基板１
１と第一シリコン熱酸化膜１４の界面に第二シリコン熱
酸化膜１９が形成される。
【００２９】上記のように稠密化熱処理としての追酸化
処理の温度を９００℃以下、好ましくは８５０℃以下と
するため、第１の実施形態の場合と同様にＣＶＤシリコ
ン酸化膜１５内部には引張り応力が残留し、ＣＶＤシリ
コン酸化膜１５の引張り応力によって第一シリコン熱酸
化膜１４の圧縮応力を緩和することが可能となり、積層
酸化膜構造全体としての応力を緩和して欠陥密度を低減
することが可能となる。
処理の温度を９００℃以下、好ましくは８５０℃以下と
するため、第１の実施形態の場合と同様にＣＶＤシリコ
ン酸化膜１５内部には引張り応力が残留し、ＣＶＤシリ
コン酸化膜１５の引張り応力によって第一シリコン熱酸
化膜１４の圧縮応力を緩和することが可能となり、積層
酸化膜構造全体としての応力を緩和して欠陥密度を低減
することが可能となる。
【００３０】上記稠密化熱処理の後、図５（ｅ）に示す
ように、薄膜の堆積及びエッチング加工によって、多結
晶シリコン薄膜、タングステン等の金属薄膜、シリサイ
ド薄膜、あるいはこれら薄膜の積層構造からなる膜を形
成してゲート電極１６とする。次に、トランジスタ等の
素子を形成するために必要な不純物を導入して、図５
（ｆ）に示すような不純物導入領域１３を形成し、さら
に図５（ｇ）に示すように層間絶縁膜１７、及び電気配
線１８の形成等を行う。
ように、薄膜の堆積及びエッチング加工によって、多結
晶シリコン薄膜、タングステン等の金属薄膜、シリサイ
ド薄膜、あるいはこれら薄膜の積層構造からなる膜を形
成してゲート電極１６とする。次に、トランジスタ等の
素子を形成するために必要な不純物を導入して、図５
（ｆ）に示すような不純物導入領域１３を形成し、さら
に図５（ｇ）に示すように層間絶縁膜１７、及び電気配
線１８の形成等を行う。
【００３１】さらに、必要に応じて上記積層の上に第２
層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型ト
ランジスタ等の素子の構造が完成する。なお、第１の実
施形態と同様に、稠密化熱処理後の素子形成の手順は本
手順に限定されるものではなく、不純物の導入領域も本
実施形態で示した領域に限定されるものではなく、配線
層数も本実施形態のように一層に限定されるものではな
い。また、素子がＭＯＳ型トランジスタである場合、そ
のＭＯＳ型トランジスタはおもにＤＲＡＭ（Dynamic Ra
ndom Access Memory）、ＳＲＡＭ（Static Random Acce
ss Memory）、フラッシュメモリ等のメモリ回路、ある
いは演算回路等に使用される。
層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型ト
ランジスタ等の素子の構造が完成する。なお、第１の実
施形態と同様に、稠密化熱処理後の素子形成の手順は本
手順に限定されるものではなく、不純物の導入領域も本
実施形態で示した領域に限定されるものではなく、配線
層数も本実施形態のように一層に限定されるものではな
い。また、素子がＭＯＳ型トランジスタである場合、そ
のＭＯＳ型トランジスタはおもにＤＲＡＭ（Dynamic Ra
ndom Access Memory）、ＳＲＡＭ（Static Random Acce
ss Memory）、フラッシュメモリ等のメモリ回路、ある
いは演算回路等に使用される。
【００３２】以上のような本実施形態によれば、第一シ
リコン熱酸化膜１４上にＣＶＤシリコン酸化膜１５を堆
積した後に、ＣＶＤシリコン酸化膜１５内部に引張り応
力が残留する温度、例えば９００℃以下、好ましくは８
５０℃以下で稠密化熱処理としての追酸化処理即ち第二
シリコン熱酸化膜１９の形成を行うので、第１の実施形
態と同様にＣＶＤシリコン酸化膜１５内の引張り応力が
消失しない。従って、第一シリコン熱酸化膜１４内のウ
イークスポットがＣＶＤシリコン酸化膜１５の堆積で埋
め込まれるだけでなく、第一シリコン熱酸化膜１４内に
残留した圧縮応力がＣＶＤシリコン酸化膜１５の引張り
応力で緩和され、それによって欠陥密度を低減すること
ができ、しかもＣＶＤシリコン酸化膜１５自体も稠密化
されるので、積層酸化膜構造全体としての電気的耐圧特
性を向上することができる。これにより、製品の信頼性
を向上させることができる。
リコン熱酸化膜１４上にＣＶＤシリコン酸化膜１５を堆
積した後に、ＣＶＤシリコン酸化膜１５内部に引張り応
力が残留する温度、例えば９００℃以下、好ましくは８
５０℃以下で稠密化熱処理としての追酸化処理即ち第二
シリコン熱酸化膜１９の形成を行うので、第１の実施形
態と同様にＣＶＤシリコン酸化膜１５内の引張り応力が
消失しない。従って、第一シリコン熱酸化膜１４内のウ
イークスポットがＣＶＤシリコン酸化膜１５の堆積で埋
め込まれるだけでなく、第一シリコン熱酸化膜１４内に
残留した圧縮応力がＣＶＤシリコン酸化膜１５の引張り
応力で緩和され、それによって欠陥密度を低減すること
ができ、しかもＣＶＤシリコン酸化膜１５自体も稠密化
されるので、積層酸化膜構造全体としての電気的耐圧特
性を向上することができる。これにより、製品の信頼性
を向上させることができる。
【００３３】本発明の第３の実施形態について、図６を
参照しながら説明する。図６は本実施形態の半導体装置
の製造工程を説明する図であって、模式的な断面構造図
であり、以下この図６により、本実施形態の半導体装置
の製造方法及びその構造について説明する。まず、図６
（ａ）に示すように、シリコン基板２１上にレジスト膜
を利用した選択酸化法等により部分的に素子分離絶縁膜
２２を形成する。この素子分離絶縁膜２２は、シリコン
熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒化膜、あ
るいはこれらの積層膜からなるものとし、形状は必ずし
も図６で示したような曲率を持った形状である必要はな
く、溝状あるいは矩形状等であっても構わない。次に、
図６（ｂ）に示すように、ＭＯＳトランジスタのゲート
酸化膜あるいは静電容量素子形成のための絶縁膜とし
て、シリコン基板２１表面を熱酸化してシリコン熱酸化
膜２４を形成する。次に、図６（ｃ）に示すように、シ
リコン熱酸化膜２４及び素子分離絶縁膜２２上にＣＶＤ
シリコン酸化膜２５を堆積する。この時、シリコン熱酸
化膜２４内に存在していたウイークスポット等の空孔は
ＣＶＤシリコン酸化膜２５によって埋め込まれ、またＣ
ＶＤシリコン酸化膜２５の引張り応力によってシリコン
熱酸化膜２４中の残留応力が緩和される。この場合も、
シリコン熱酸化膜２４中の残留応力緩和がウイークスポ
ットに代表される欠陥密度の低減に寄与している。ここ
までの工程は第１及び第２の実施形態とほぼ同様であ
る。
参照しながら説明する。図６は本実施形態の半導体装置
の製造工程を説明する図であって、模式的な断面構造図
であり、以下この図６により、本実施形態の半導体装置
の製造方法及びその構造について説明する。まず、図６
（ａ）に示すように、シリコン基板２１上にレジスト膜
を利用した選択酸化法等により部分的に素子分離絶縁膜
２２を形成する。この素子分離絶縁膜２２は、シリコン
熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒化膜、あ
るいはこれらの積層膜からなるものとし、形状は必ずし
も図６で示したような曲率を持った形状である必要はな
く、溝状あるいは矩形状等であっても構わない。次に、
図６（ｂ）に示すように、ＭＯＳトランジスタのゲート
酸化膜あるいは静電容量素子形成のための絶縁膜とし
て、シリコン基板２１表面を熱酸化してシリコン熱酸化
膜２４を形成する。次に、図６（ｃ）に示すように、シ
リコン熱酸化膜２４及び素子分離絶縁膜２２上にＣＶＤ
シリコン酸化膜２５を堆積する。この時、シリコン熱酸
化膜２４内に存在していたウイークスポット等の空孔は
ＣＶＤシリコン酸化膜２５によって埋め込まれ、またＣ
ＶＤシリコン酸化膜２５の引張り応力によってシリコン
熱酸化膜２４中の残留応力が緩和される。この場合も、
シリコン熱酸化膜２４中の残留応力緩和がウイークスポ
ットに代表される欠陥密度の低減に寄与している。ここ
までの工程は第１及び第２の実施形態とほぼ同様であ
る。
【００３４】本実施形態においても、ＣＶＤシリコン酸
化膜２５の稠密化熱処理を行うが、この場合の熱処理
は、窒素、窒素と不活性ガスの混合ガス、窒素酸化物、
窒化雰囲気中で、９００℃以下、好ましくは８５０℃以
下の温度で行う追窒化処理とする。熱処理時間は３０分
程度或いはそれ以上の時間であればよい。また、熱処理
雰囲気としては、上記窒化性ガスの混合ガスでも構わな
い。この窒化処理により、ＣＶＤシリコン酸化膜２５が
緻密化されると共に、図６（ｄ）に示すように新たにシ
リコン基板２１とシリコン熱酸化膜２４の界面にシリコ
ン窒化膜３０が形成される。
化膜２５の稠密化熱処理を行うが、この場合の熱処理
は、窒素、窒素と不活性ガスの混合ガス、窒素酸化物、
窒化雰囲気中で、９００℃以下、好ましくは８５０℃以
下の温度で行う追窒化処理とする。熱処理時間は３０分
程度或いはそれ以上の時間であればよい。また、熱処理
雰囲気としては、上記窒化性ガスの混合ガスでも構わな
い。この窒化処理により、ＣＶＤシリコン酸化膜２５が
緻密化されると共に、図６（ｄ）に示すように新たにシ
リコン基板２１とシリコン熱酸化膜２４の界面にシリコ
ン窒化膜３０が形成される。
【００３５】上記のように稠密化熱処理としての追窒化
処理の温度を９００℃以下、好ましくは８５０℃以下と
するため、第１及び第２の実施形態の場合と同様にＣＶ
Ｄシリコン酸化膜２５内部には引張り応力が残留し、Ｃ
ＶＤシリコン酸化膜２５の引張り応力によって第一シリ
コン熱酸化膜２４の圧縮応力を緩和することが可能とな
り、積層酸化膜構造全体としての応力を緩和して欠陥密
度を低減することが可能となる。
処理の温度を９００℃以下、好ましくは８５０℃以下と
するため、第１及び第２の実施形態の場合と同様にＣＶ
Ｄシリコン酸化膜２５内部には引張り応力が残留し、Ｃ
ＶＤシリコン酸化膜２５の引張り応力によって第一シリ
コン熱酸化膜２４の圧縮応力を緩和することが可能とな
り、積層酸化膜構造全体としての応力を緩和して欠陥密
度を低減することが可能となる。
【００３６】さらに、本実施形態では、ＣＶＤシリコン
酸化膜２５緻密化を追窒化処理によって行うため、シリ
コン熱酸化膜２４中に多量の窒素原子が導入されること
によって安定な窒化シリコン結合ができ、それが電子や
正孔の捕獲を減少させる。これにより、界面準位密度の
低減、酸化膜リーク電流の抑制、及び絶縁破壊電荷の増
大の効果が得られ、積層酸化膜全体としての電気的耐圧
特性が一層向上することになる。
酸化膜２５緻密化を追窒化処理によって行うため、シリ
コン熱酸化膜２４中に多量の窒素原子が導入されること
によって安定な窒化シリコン結合ができ、それが電子や
正孔の捕獲を減少させる。これにより、界面準位密度の
低減、酸化膜リーク電流の抑制、及び絶縁破壊電荷の増
大の効果が得られ、積層酸化膜全体としての電気的耐圧
特性が一層向上することになる。
【００３７】上記稠密化熱処理の後、図６（ｅ）に示す
ように、薄膜の堆積及びエッチング加工によって、多結
晶シリコン薄膜、タングステン等の金属薄膜、シリサイ
ド薄膜、あるいはこれら薄膜の積層構造からなる膜を形
成してゲート電極２６とする。次に、トランジスタ等の
素子を形成するために必要な不純物を導入して、図６
（ｆ）に示すような不純物導入領域２３を形成し、さら
に図６（ｇ）に示すように層間絶縁膜２７、及び電気配
線２８の形成等を行う。
ように、薄膜の堆積及びエッチング加工によって、多結
晶シリコン薄膜、タングステン等の金属薄膜、シリサイ
ド薄膜、あるいはこれら薄膜の積層構造からなる膜を形
成してゲート電極２６とする。次に、トランジスタ等の
素子を形成するために必要な不純物を導入して、図６
（ｆ）に示すような不純物導入領域２３を形成し、さら
に図６（ｇ）に示すように層間絶縁膜２７、及び電気配
線２８の形成等を行う。
【００３８】さらに、必要に応じて上記積層の上に第２
層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型ト
ランジスタ等の素子の構造が完成する。なお、第１及び
第２の実施形態と同様に、稠密化熱処理後の素子形成の
手順は本手順に限定されるものではなく、不純物の導入
領域も本実施形態で示した領域に限定されるものではな
く、配線層数も本実施形態のように一層に限定されるも
のではない。また、素子がＭＯＳ型トランジスタである
場合、そのＭＯＳ型トランジスタはおもにＤＲＡＭ（Dy
namic Random Access Memory）、ＳＲＡＭ（Static Ran
dom Access Memory）、フラッシュメモリ等のメモリ回
路、あるいは演算回路等に使用される。
層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型ト
ランジスタ等の素子の構造が完成する。なお、第１及び
第２の実施形態と同様に、稠密化熱処理後の素子形成の
手順は本手順に限定されるものではなく、不純物の導入
領域も本実施形態で示した領域に限定されるものではな
く、配線層数も本実施形態のように一層に限定されるも
のではない。また、素子がＭＯＳ型トランジスタである
場合、そのＭＯＳ型トランジスタはおもにＤＲＡＭ（Dy
namic Random Access Memory）、ＳＲＡＭ（Static Ran
dom Access Memory）、フラッシュメモリ等のメモリ回
路、あるいは演算回路等に使用される。
【００３９】以上のような本実施形態によれば、第一シ
リコン熱酸化膜２４上にＣＶＤシリコン酸化膜２５を堆
積した後に、ＣＶＤシリコン酸化膜２５内部に引張り応
力が残留する温度、例えば９００℃以下、好ましくは８
５０℃以下で稠密化熱処理としての追酸化処理即ちシリ
コン窒化層３０の形成を行うので、第１及び第２のの実
施形態と同様にＣＶＤシリコン酸化膜２５内の引張り応
力が消失しない。従って、第一シリコン熱酸化膜２４内
のウイークスポットがＣＶＤシリコン酸化膜２５の堆積
で埋め込まれるだけでなく、第一シリコン熱酸化膜２４
内に残留した圧縮応力がＣＶＤシリコン酸化膜２５の引
張り応力で緩和され、それによって欠陥密度を低減する
ことができ、しかもＣＶＤシリコン酸化膜２５自体も稠
密化されるので、積層酸化膜構造全体としての電気的耐
圧特性を向上することができる。これにより、製品の信
頼性を向上させることができる。
リコン熱酸化膜２４上にＣＶＤシリコン酸化膜２５を堆
積した後に、ＣＶＤシリコン酸化膜２５内部に引張り応
力が残留する温度、例えば９００℃以下、好ましくは８
５０℃以下で稠密化熱処理としての追酸化処理即ちシリ
コン窒化層３０の形成を行うので、第１及び第２のの実
施形態と同様にＣＶＤシリコン酸化膜２５内の引張り応
力が消失しない。従って、第一シリコン熱酸化膜２４内
のウイークスポットがＣＶＤシリコン酸化膜２５の堆積
で埋め込まれるだけでなく、第一シリコン熱酸化膜２４
内に残留した圧縮応力がＣＶＤシリコン酸化膜２５の引
張り応力で緩和され、それによって欠陥密度を低減する
ことができ、しかもＣＶＤシリコン酸化膜２５自体も稠
密化されるので、積層酸化膜構造全体としての電気的耐
圧特性を向上することができる。これにより、製品の信
頼性を向上させることができる。
【００４０】さらに、本実施形態によれば、ＣＶＤシリ
コン酸化膜２５の緻密化熱処理を追窒化処理とするの
で、シリコン熱酸化膜２４中にできる安定な窒化シリコ
ン結合によって電子や正孔の捕獲を減少させることがで
き、界面準位密度の低減、酸化膜リーク電流の抑制、及
び絶縁破壊電荷の増大の効果が得られる。従って、積層
酸化膜全体としての電気的耐圧特性を一層向上すること
ができる。
コン酸化膜２５の緻密化熱処理を追窒化処理とするの
で、シリコン熱酸化膜２４中にできる安定な窒化シリコ
ン結合によって電子や正孔の捕獲を減少させることがで
き、界面準位密度の低減、酸化膜リーク電流の抑制、及
び絶縁破壊電荷の増大の効果が得られる。従って、積層
酸化膜全体としての電気的耐圧特性を一層向上すること
ができる。
【００４１】
【発明の効果】本発明によれば、シリコン熱酸化膜上へ
のＣＶＤシリコン酸化膜の堆積後に、ＣＶＤシリコン酸
化膜内部に引張り応力が残留する温度で稠密化熱処理を
行うので、シリコン熱酸化膜内のウイークスポットの埋
め込み、及びＣＶＤシリコン酸化膜の引張り応力による
シリコン熱酸化膜内の圧縮応力の緩和によって欠陥密度
が低減し、さらにＣＶＤシリコン酸化膜自体も稠密化さ
れ、積層酸化膜構造全体としての電気的耐圧特性を向上
することができる。これにより、製品の信頼性を向上さ
せることができる。
のＣＶＤシリコン酸化膜の堆積後に、ＣＶＤシリコン酸
化膜内部に引張り応力が残留する温度で稠密化熱処理を
行うので、シリコン熱酸化膜内のウイークスポットの埋
め込み、及びＣＶＤシリコン酸化膜の引張り応力による
シリコン熱酸化膜内の圧縮応力の緩和によって欠陥密度
が低減し、さらにＣＶＤシリコン酸化膜自体も稠密化さ
れ、積層酸化膜構造全体としての電気的耐圧特性を向上
することができる。これにより、製品の信頼性を向上さ
せることができる。
【００４２】また、ＣＶＤシリコン酸化膜の緻密化熱処
理を追窒化処理とするので、安定な窒化シリコン結合に
よって電子や正孔の捕獲を減少させることができ、界面
準位密度の低減、酸化膜リーク電流の抑制、及び絶縁破
壊電荷の増大の効果が得られ、これによる一層の電気的
耐圧特性の向上を図ることができる。
理を追窒化処理とするので、安定な窒化シリコン結合に
よって電子や正孔の捕獲を減少させることができ、界面
準位密度の低減、酸化膜リーク電流の抑制、及び絶縁破
壊電荷の増大の効果が得られ、これによる一層の電気的
耐圧特性の向上を図ることができる。
【図１】本発明の第１の実施形態による半導体装置の製
造工程を説明する図であって、模式的な断面構造図であ
る。
造工程を説明する図であって、模式的な断面構造図であ
る。
【図２】シリコン基板表面に応力を作用させた状態でシ
リコン熱酸化膜を成長させた場合の欠陥密度（相対値）
を示す図である。
リコン熱酸化膜を成長させた場合の欠陥密度（相対値）
を示す図である。
【図３】シリコン熱酸化膜内部の残留応力とシリコン熱
酸化膜の欠陥密度との関係を示す図である。
酸化膜の欠陥密度との関係を示す図である。
【図４】ＣＶＤシリコン酸化膜内の残留応力（引張り応
力）の熱処理温度依存性の測定例を示す図である。
力）の熱処理温度依存性の測定例を示す図である。
【図５】本発明の第２の実施形態による半導体装置の製
造工程を説明する図であって、模式的な断面構造図であ
る。
造工程を説明する図であって、模式的な断面構造図であ
る。
【図６】本発明の第３の実施形態による半導体装置の製
造工程を説明する図であって、模式的な断面構造図であ
る。
造工程を説明する図であって、模式的な断面構造図であ
る。
１ シリコン基板 ２ 素子分離絶縁膜 ３ 不純物導入領域 ４ シリコン熱酸化膜 ５ ＣＶＤシリコン酸化膜 ６ ゲート電極 ７ 層間絶縁膜 ８ 電気配線 １１ シリコン基板 １２ 素子分離絶縁膜 １３ 不純物導入領域 １４ 第一シリコン熱酸化膜 １５ ＣＶＤシリコン酸化膜 １６ ゲート電極 １７ 層間絶縁膜 １８ 電気配線 １９ 第二シリコン熱酸化膜 ２１ シリコン基板 ２２ 素子分離絶縁膜 ２３ 不純物導入領域 ２４ シリコン熱酸化膜 ２５ ＣＶＤシリコン酸化膜 ２６ ゲート電極 ２７ 層間絶縁膜 ２８ 電気配線 ３０ シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神田 隆行 東京都千代田区神田駿河台四丁目６番地 株式会社日立製作所半導体事業部内 (72)発明者 池田 修二 東京都千代田区神田駿河台四丁目６番地 株式会社日立製作所半導体事業部内
Claims (8)
- 【請求項１】 シリコン基板表面に所定パターンの素子
分離膜を形成した後に、前記素子分離膜を形成していな
い素子形成領域のシリコン基板表面を熱酸化して素子用
絶縁被膜としてのシリコン熱酸化膜を形成し、その後前
記シリコン熱酸化膜上に化学気層蒸着によりＣＶＤシリ
コン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜上に各
種素子を形成する半導体装置の製造方法において、 前記ＣＶＤシリコン酸化膜の堆積後でかつ前記各種素子
の形成前に、前記ＣＶＤシリコン酸化膜内に存在する引
張残留応力が残る状態を保持する温度で前記ＣＶＤシリ
コン酸化膜の稠密化熱処理を施すことを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記稠密化熱処理は不活性ガス雰囲気中で行う
アニール処理であることを特徴とする半導体装置の製造
方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、前記稠密化熱処理は酸化ガス雰囲気中で行う追
酸化処理であることを特徴とする半導体装置の製造方
法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、前記稠密化熱処理は窒化ガス雰囲気中で行う追
窒化処理であることを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、前記稠密化熱処理は９００℃以下の温度で行う
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、前記稠密化熱処理の処理時間は３０分以上行う
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 シリコン基板表面に所定パターンの素子
分離膜が形成され、前記素子分離膜が形成されていない
素子形成領域のシリコン基板表面に素子用絶縁被膜とし
てのシリコン熱酸化膜が形成され、前記シリコン熱酸化
膜上に化学気層蒸着によるＣＶＤシリコン酸化膜が堆積
され、前記ＣＶＤシリコン酸化膜上に各種素子が形成さ
れた半導体装置において、 前記ＣＶＤシリコン酸化膜内には堆積時の引張残留応力
の一部が存在していることを特徴とする半導体装置。 - 【請求項８】 請求項７記載の半導体装置において、前
記ＣＶＤシリコン酸化膜の膜面内方向の格子間隔は前記
素子用絶縁被膜としてのシリコン熱酸化膜の格子間隔よ
りも広いことを特徴とする半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
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| JP14157096A JP3612144B2 (ja) | 1996-06-04 | 1996-06-04 | 半導体装置の製造方法 |
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|---|---|
| JPH09326487A true JPH09326487A (ja) | 1997-12-16 |
| JP3612144B2 JP3612144B2 (ja) | 2005-01-19 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020059455A (ko) * | 2001-01-06 | 2002-07-13 | 고미야 히로요시 | 열처리 장치, 열처리 방법 및 반도체 장치 제조 방법 |
| WO2003012878A1 (en) * | 2001-07-27 | 2003-02-13 | Renesas Technology Corp. | Semiconductor device |
| JPWO2002043151A1 (ja) * | 2000-11-22 | 2004-04-02 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JP2008294473A (ja) * | 2008-08-08 | 2008-12-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2009124116A (ja) * | 2007-10-22 | 2009-06-04 | Denso Corp | ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法 |
| JP2011129877A (ja) * | 2009-11-20 | 2011-06-30 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
| JP2016058500A (ja) * | 2014-09-08 | 2016-04-21 | 国立大学法人東北大学 | 半導体素子の形成方法 |
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|---|---|---|---|---|
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-
1996
- 1996-06-04 JP JP14157096A patent/JP3612144B2/ja not_active Expired - Fee Related
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| JP4597479B2 (ja) * | 2000-11-22 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
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| US7411253B2 (en) | 2000-11-22 | 2008-08-12 | Renesas Technology Corp. | CMOS transistors using gate electrodes to increase channel mobilities by inducing localized channel stress |
| US7414293B2 (en) | 2000-11-22 | 2008-08-19 | Renesas Technology Corp. | Structure and method of applying localized stresses to the channels of PFET and NFET transistors for improved performance |
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