JPH09326369A - Fabrication of semiconductor device - Google Patents
Fabrication of semiconductor deviceInfo
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- JPH09326369A JPH09326369A JP14133296A JP14133296A JPH09326369A JP H09326369 A JPH09326369 A JP H09326369A JP 14133296 A JP14133296 A JP 14133296A JP 14133296 A JP14133296 A JP 14133296A JP H09326369 A JPH09326369 A JP H09326369A
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- film
- diffusion layer
- silicon substrate
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体製造方法に関
し、特に基板と金属配線層コンタクト部分のシリサイド
化の工程をを含む半導体製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method, and more particularly to a semiconductor manufacturing method including a step of silicidation of a substrate and a metal wiring layer contact portion.
【０００２】[0002]
【従来の技術】近年、半導体装置の高集積化，微細化に
ともなって、高速動作のために金属配線と半導体接続部
分のコンタクト抵抗の低減が望まれている。低抵抗化の
ため、シリコンと金属との界面にシリサイド層を形成す
る方法がとられている。シリコン基板表面と金属配線と
を電気的に接続するコンタクト部においても、例えば特
開平7−74128号に示すように、シリコン基板上の拡散層
と金属配線とのコンタクト部分及びゲート電極上面にシ
リサイド膜を形成する半導体装置の製造方法が提案され
ている。2. Description of the Related Art In recent years, with the increasing integration and miniaturization of semiconductor devices, it has been desired to reduce the contact resistance between metal wiring and semiconductor connecting portions for high-speed operation. In order to reduce the resistance, a method of forming a silicide layer at the interface between silicon and metal has been adopted. Even in the contact portion for electrically connecting the surface of the silicon substrate and the metal wiring, as shown in, for example, JP-A-7-74128, a silicide film is formed on the contact portion between the diffusion layer on the silicon substrate and the metal wiring and the upper surface of the gate electrode. There has been proposed a method of manufacturing a semiconductor device for forming a semiconductor device.
【０００３】[0003]
【発明が解決しようとする課題】シリコン基板と金属配
線との界面にシリサイド膜を形成することによって低い
コンタクト抵抗が得られる。しかし、シリコンと金属と
のシリサイド反応によりシリサイド膜を形成する場合、
膜の体積変化に起因して応力発生し、これによりシリサ
イド反応が阻害される場合もあり、安定なシリサイド膜
を形成し、良好にすることが、重要な課題となってい
る。Ａｓを打ち込んだｎ型拡散層上にコバルトシリサイ
ド膜を形成する場合、ｎ型拡散層の基板表面のＡｓ濃度
が高いと、コバルトシリサイド膜とシリコン基板との接
続界面で、多数のボイドが発生することが、実験により
明らかになった。図４にコバルトシリサイド形成前のシ
リコン基板表面のＡｓ濃度とコバルトシリサイド／シリ
コン基板界面におけるボイド発生率との関係を示すグラ
フを示す。不純物としてＡｓを打ち込んだｎ型拡散層上
にコバルトシリサイド膜を形成する場合、図４に示すよ
うに、Ａｓを打ち込んだｎ型拡散層の基板表面における
Ａｓ濃度が、５×１０21／cm3 以上の場合にコバルトシ
リサイド膜とシリコン基板（拡散層）との界面に多数の
ボイドの発生率が急激に高くなることが明らかとなっ
た。ボイドの発生は、シリサイド膜とシリコン基板との
密着力の低下につながる。By forming a silicide film at the interface between the silicon substrate and the metal wiring, a low contact resistance can be obtained. However, when a silicide film is formed by a silicide reaction between silicon and metal,
In some cases, stress is generated due to the change in the volume of the film, which may hinder the silicidation reaction. Therefore, it is an important subject to form a stable silicide film and improve it. When a cobalt silicide film is formed on an n-type diffusion layer in which As is implanted, if the As concentration on the substrate surface of the n-type diffusion layer is high, many voids will be generated at the connection interface between the cobalt silicide film and the silicon substrate. It became clear by the experiment. FIG. 4 is a graph showing the relationship between the As concentration on the silicon substrate surface before the formation of cobalt silicide and the void generation rate at the cobalt silicide / silicon substrate interface. When forming a cobalt silicide film on an n-type diffusion layer in which As is implanted as an impurity, the As concentration in the substrate surface of the n-type diffusion layer in which As is implanted is 5 × 10 21 / cm 3 as shown in FIG. In the above case, it has been clarified that the rate of occurrence of many voids at the interface between the cobalt silicide film and the silicon substrate (diffusion layer) rapidly increases. The generation of voids leads to a reduction in the adhesive force between the silicide film and the silicon substrate.
【０００４】一方、低抵抗の拡散層を形成するために
は、不純物のドーズ量は通常１×1013／cm2 以上である
必要があり、この場合、適当な熱処理後、基板表面近傍
の不純物濃度は５×１０18／cm3 以上である。On the other hand, in order to form a diffusion layer having a low resistance, the dose amount of impurities is usually required to be 1 × 10 13 / cm 2 or more. The concentration is 5 × 10 18 / cm 3 or more.
【０００５】本発明の目的は、低抵抗、かつ、シリサイ
ド膜とシリコン基板の接続界面で剥がれの生じない半導
体装置の製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device which has a low resistance and does not peel off at a connection interface between a silicide film and a silicon substrate.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、シリコン基板にＡｓを注入して高濃度拡
散層（ｎ＋層）を形成する工程と、前記高濃度拡散層
（ｎ＋層）に接するようにコバルト膜を堆積させる工程
と、熱処理によって前記高濃度拡散層（ｎ＋層）上にコ
バルトシリサイド膜が形成する工程とを含む半導体装置
の製造方法で、前記高濃度拡散層(ｎ＋層)のシリコン基
板表面のＡｓ濃度を５×１０18〜４×１０21／cm3 に制
御することを特徴とする。To achieve the above object, the present invention provides a step of implanting As into a silicon substrate to form a high concentration diffusion layer (n + layer), and the high concentration diffusion layer (n + layer). ) Is deposited on the high-concentration diffusion layer (n + layer) by heat treatment, and a cobalt silicide film is formed on the high-concentration diffusion layer (n + layer) by heat treatment. The layer is characterized in that the As concentration on the surface of the silicon substrate is controlled to 5 × 10 18 to 4 × 10 21 / cm 3 .
【０００７】[0007]
【発明の実施の形態】以下、本発明の第一の実施例を図
１（ａ)〜(ｅ）を使用して説明する。BEST MODE FOR CARRYING OUT THE INVENTION A first embodiment of the present invention will be described below with reference to FIGS.
【０００８】図１は本発明の実施例であるＭＯＳトラン
ジスタの製造工程の一部を示す横断面図である。FIG. 1 is a cross-sectional view showing a part of the manufacturing process of a MOS transistor according to an embodiment of the present invention.
【０００９】（ａ）シリコン基板１上に一般的に使用さ
れている選択酸化法によりフィールド酸化膜２を形成す
る。次に、熱酸化法によりシリコン基板１露出部に、Ｍ
ＯＳトランジスタのゲート酸化膜３としてシリコン酸化
膜を形成する。シリコン酸化膜上に、ＭＯＳトランジス
タのゲート電極４として例えばＣＶＤ法により多結晶シ
リコン膜を形成する。フォトリソグラフィー法でレジス
トパターンを形成し、それをマスクとしてエッチング法
により多結晶シリコン膜とシリコン酸化膜とをパターン
化してＭＯＳ構造を形成する。なお、ゲート電極４材料
は多結晶シリコンに限定されるものではなく、タングス
テン等の高融点金属材料，金属シリサイド材料、あるい
はこれらの積層構造であってもよい。次に、多結晶シリ
コン電極とフィールド酸化膜２をマスクにしてシリコン
基板１にリンをイオン注入し、熱処理を施し、ＬＤＤ(L
ightly Doped Drain）構造の低濃度拡散層（ｎ−層）５
を形成する。ここでのイオン注入条件は、例えばエネル
ギは１０〜６０ｋｅＶ、ドーズ量は１×１０12〜１０14
／cm2 である。(A) A field oxide film 2 is formed on a silicon substrate 1 by a generally used selective oxidation method. Next, M is formed on the exposed portion of the silicon substrate 1 by a thermal oxidation method.
A silicon oxide film is formed as the gate oxide film 3 of the OS transistor. A polycrystalline silicon film is formed as the gate electrode 4 of the MOS transistor on the silicon oxide film by, for example, the CVD method. A resist pattern is formed by the photolithography method, and the polycrystalline silicon film and the silicon oxide film are patterned by the etching method using the resist pattern as a mask to form a MOS structure. The material of the gate electrode 4 is not limited to polycrystalline silicon, and may be a refractory metal material such as tungsten, a metal silicide material, or a laminated structure of these. Next, phosphorus is ion-implanted into the silicon substrate 1 using the polycrystalline silicon electrode and the field oxide film 2 as a mask, heat treatment is performed, and LDD (L
ightly Doped Drain) low-concentration diffusion layer (n-layer) 5
To form The ion implantation conditions here are, for example, an energy of 10 to 60 keV and a dose of 1 × 10 12 to 10 14.
/ Cm 2 .
【００１０】（ｂ）次に、シリコン基板１，多結晶シリ
コン電極、およびゲート酸化膜３全面に、ＣＶＤ法等に
よりシリコン酸化膜を形成し、絶縁膜の異方性エッチン
グを行うことにより多結晶シリコン電極の側面にサイド
ウォール７を形成する。多結晶シリコン電極，その側面
のサイドウォール７、およびフィールド酸化膜２をマス
クとして、シリコン基板１にＡｓをイオン注入し、熱処
理を施してソース・ドレイン領域となるＬＤＤ構造の高
濃度拡散層（ｎ＋層）８を形成する。ここでのイオン注
入条件は、エネルギが１０〜６０ｋｅＶ，ドーズ量が１
×１０13〜８×１０15／cm2 である。例えば、イオン注
入後の熱処理を８５０℃，２０分間行うと、シリコン基
板１表面近くのＡｓ濃度は、５×１０18〜４×１０21／
cm3 となる。なお、拡散層の構造は必ずしもＬＤＤ構造
に限定されるものではない。(B) Next, a silicon oxide film is formed on the entire surface of the silicon substrate 1, the polycrystalline silicon electrode, and the gate oxide film 3 by the CVD method or the like, and the insulating film is anisotropically etched to form a polycrystalline film. The sidewall 7 is formed on the side surface of the silicon electrode. A high-concentration diffusion layer (n +) having an LDD structure to be a source / drain region is formed by ion-implanting As into the silicon substrate 1 using the polycrystalline silicon electrode, the side wall 7 on the side surface thereof, and the field oxide film 2 as a mask and performing heat treatment. Layer) 8 is formed. The ion implantation conditions here are energy of 10 to 60 keV and dose of 1
× 10 13 to 8 × 10 15 / cm 2 . For example, when the heat treatment after ion implantation is performed at 850 ° C. for 20 minutes, the As concentration near the surface of the silicon substrate 1 is 5 × 10 18 to 4 × 10 21 /
It becomes cm 3 . The structure of the diffusion layer is not necessarily limited to the LDD structure.
【００１１】（ｃ）その後、例えばスパッタリング法等
により、露出したシリコン基板１，高濃度拡散層（ｎ＋
層）８上に、フィールド酸化膜２，多結晶シリコン電
極、およびサイドウォール７全面に接するようにコバル
ト膜９を堆積させる。(C) After that, the exposed silicon substrate 1 and the high-concentration diffusion layer (n +) are formed by, for example, a sputtering method.
A cobalt film 9 is deposited on the (layer) 8 so as to be in contact with the field oxide film 2, the polycrystalline silicon electrode, and the entire surface of the sidewall 7.
【００１２】（ｄ）次に、熱処理によって高濃度拡散層
のシリコンとコバルト膜９とのシリサイド反応により、
拡散層上にコバルトシリサイド膜１０が形成される。な
お、シリサイドを形成するための熱処理温度は、３５０
℃以上であり、５５０℃以上であることが好ましい。こ
のように、熱処理によって、高濃度拡散層上選択的にシ
リサイド膜を形成させた後、フィールド酸化膜２上およ
びサイドウォール７上等の未反応コバルト膜９はエッチ
ングによって除去される。なお、図１（ｄ）にはゲート
電極４上にもコバルトシリサイド膜１０を形成した場合
について示したが、必ずしも、ゲート電極４上にコバル
トシリサイド膜１０を形成する必要はない。(D) Next, a silicide reaction between the silicon of the high concentration diffusion layer and the cobalt film 9 is performed by heat treatment,
The cobalt silicide film 10 is formed on the diffusion layer. The heat treatment temperature for forming silicide is 350.
C. or higher, preferably 550.degree. C. or higher. As described above, after the silicide film is selectively formed on the high-concentration diffusion layer by the heat treatment, the unreacted cobalt film 9 on the field oxide film 2 and the sidewall 7 is removed by etching. Although FIG. 1D shows the case where the cobalt silicide film 10 is also formed on the gate electrode 4, the cobalt silicide film 10 need not necessarily be formed on the gate electrode 4.
【００１３】（ｅ）その後、所望の工程を行い、ＭＯＳ
トランジスタを完成させる。例えば、コバルトシリサイ
ド膜１０，サイドウォール７およびフィールド酸化膜２
に全面に接するように絶縁膜１３を形成した後、コンタ
クトホールを形成し、一層目配線１４の形成、さらに層
間絶縁膜１５の形成、等を行う。さらに必要に応じて二
層目以降の配線及び絶縁膜の形成が行われ、ＭＯＳトラ
ンジスタ構造が完成する。本工程は、あくまでも参考例
であり、これに限定されるものではなく、配線層数も一
層に限定されるものではない。また、本ＭＯＳトランジ
スタはＤＲＡＭ（Dynamic Random Access Memory)，Ｓ
ＲＡＭ（Static Random Access Memory)，マイコン等に
使用してもよい。(E) After that, a desired process is performed to
Complete the transistor. For example, cobalt silicide film 10, sidewall 7 and field oxide film 2
After the insulating film 13 is formed so as to be in contact with the entire surface, a contact hole is formed, a first-layer wiring 14 is formed, an interlayer insulating film 15 is further formed, and the like. Further, if necessary, the wirings and insulating films of the second and subsequent layers are formed to complete the MOS transistor structure. This step is merely a reference example, and the present invention is not limited to this, and the number of wiring layers is not limited to one. The MOS transistor is a DRAM (Dynamic Random Access Memory), S
You may use for RAM (Static Random Access Memory), a microcomputer, etc.
【００１４】工程（ｂ）に示すように、高濃度拡散層
（ｎ＋層）８を形成する際のイオン注入条件を、エネル
ギを１０〜６０ｋｅＶ，ドーズ量を１×１０13〜８×１
０15／cm2 とし、適当な熱処理（例えば８５０℃，２０
分間）を施すことで、シリコン基板１表面のＡｓ濃度を
５×１０18〜４×１０21／cm3 に制御することが可能で
ある。このようにシリコン基板１表面のＡｓ濃度を制御
することにより、コバルトシリサイド形成後のコバルト
シリサイド膜１０とシリコン基板１との界面にボイドが
発生することがなく（図４）、密着性のよい低抵抗なコ
ンタクトが得られる。As shown in step (b), the ion implantation conditions for forming the high-concentration diffusion layer (n + layer) 8 are energy of 10 to 60 keV and dose of 1 × 10 13 to 8 × 1.
0 15 / cm 2 and appropriate heat treatment (eg 850 ° C, 20
It is possible to control the As concentration on the surface of the silicon substrate 1 to 5 × 10 18 to 4 × 10 21 / cm 3 by performing the treatment for 5 minutes. By controlling the As concentration on the surface of the silicon substrate 1 in this manner, voids do not occur at the interface between the cobalt silicide film 10 and the silicon substrate 1 after the formation of cobalt silicide (FIG. 4), and the adhesion is low. Resistive contact is obtained.
【００１５】次に、本発明の第二の実施例を図２（ａ)
〜(ｅ）を使用して説明する。Next, a second embodiment of the present invention is shown in FIG.
This will be described using (e).
【００１６】図２は本発明の他の実施例であるＭＯＳト
ランジスタの製造工程の一部を示す横断面図である。FIG. 2 is a cross-sectional view showing a part of the manufacturing process of a MOS transistor according to another embodiment of the present invention.
【００１７】（ａ）シリコン基板１上に一般的に使用さ
れている選択酸化法によりフィールド酸化膜２を形成す
る。次に、熱酸化法によりシリコン基板１露出部に、Ｍ
ＯＳトランジスタのゲート酸化膜３としてシリコン酸化
膜を形成する。シリコン酸化膜上に、ＭＯＳトランジス
タのゲート電極４として例えばＣＶＤ法により多結晶シ
リコン膜を形成する。フォトリソグラフィー法でレジス
トパターンを形成し、それをマスクとしてエッチング法
により多結晶シリコン膜とシリコン酸化膜とをパターン
化してＭＯＳ構造を形成する。なお、ゲート電極４材料
は多結晶シリコンに限定されるものではなく、タングス
テン等の高融点金属材料，金属シリサイド材料、あるい
はこれらの積層構造であっても構わない。次に、多結晶
シリコン電極とフィールド酸化膜２をマスクにしてシリ
コン基板１にリンをイオン注入し、熱処理を施し、ＬＤ
Ｄ（Lightly Doped Drain）構造の低濃度拡散層(ｎ−
層）５を形成する。ここでのイオン注入条件は、例えば
エネルギは１０〜６０ｋｅＶ、ドーズ量は１×１０12〜
１０14／cm2 である。(A) A field oxide film 2 is formed on a silicon substrate 1 by a generally used selective oxidation method. Next, M is formed on the exposed portion of the silicon substrate 1 by a thermal oxidation method.
A silicon oxide film is formed as the gate oxide film 3 of the OS transistor. A polycrystalline silicon film is formed as the gate electrode 4 of the MOS transistor on the silicon oxide film by, for example, the CVD method. A resist pattern is formed by the photolithography method, and the polycrystalline silicon film and the silicon oxide film are patterned by the etching method using the resist pattern as a mask to form a MOS structure. The material of the gate electrode 4 is not limited to polycrystalline silicon, and may be a refractory metal material such as tungsten, a metal silicide material, or a laminated structure of these. Next, phosphorus is ion-implanted into the silicon substrate 1 using the polycrystalline silicon electrode and the field oxide film 2 as a mask, heat treatment is performed, and the LD
D (Lightly Doped Drain) structure low concentration diffusion layer (n-
Layer) 5 is formed. The ion implantation conditions here are, for example, an energy of 10 to 60 keV and a dose of 1 × 10 12 to.
10 14 / cm 2 .
【００１８】（ｂ）次に、シリコン基板１，多結晶シリ
コン電極、およびゲート酸化膜３全面に、ＣＶＤ法等に
よりシリコン酸化膜を形成し、絶縁膜の異方性エッチン
グを行うことにより多結晶シリコン電極の側面にサイド
ウォール７を形成する。多結晶シリコン電極，その側面
のサイドウォール７、およびフィールド酸化膜２をマス
クとして、シリコン基板１にＡｓをイオン注入し、熱処
理を施してソース・ドレイン領域となるＬＤＤ構造の高
濃度拡散層（ｎ＋層）８を形成する。ここでのイオン注
入条件は、エネルギが１０〜６０ｋｅＶ，ドーズ量が１
×１０13〜８×１０15／cm2 である。例えば、イオン注
入後の熱処理を８５０℃，２０分間行うと、シリコン基
板１表面近くのＡｓ濃度は、５×１０18〜４×１０21／
cm3 となる。なお、拡散層の構造は必ずしもＬＤＤ構造
に限定されるものではない。(B) Next, a silicon oxide film is formed on the entire surface of the silicon substrate 1, the polycrystalline silicon electrode, and the gate oxide film 3 by a CVD method or the like, and the insulating film is anisotropically etched to form a polycrystalline film. The sidewall 7 is formed on the side surface of the silicon electrode. A high-concentration diffusion layer (n +) having an LDD structure to be a source / drain region is formed by ion-implanting As into the silicon substrate 1 using the polycrystalline silicon electrode, the side wall 7 on the side surface thereof, and the field oxide film 2 as a mask and performing heat treatment. Layer) 8 is formed. The ion implantation conditions here are energy of 10 to 60 keV and dose of 1
× 10 13 to 8 × 10 15 / cm 2 . For example, when the heat treatment after ion implantation is performed at 850 ° C. for 20 minutes, the As concentration near the surface of the silicon substrate 1 is 5 × 10 18 to 4 × 10 21 /
It becomes cm 3 . The structure of the diffusion layer is not necessarily limited to the LDD structure.
【００１９】（ｃ）その後、例えばスパッタリング法等
により、露出したシリコン基板１，高濃度拡散層（ｎ＋
層）８上に、フィールド酸化膜２，多結晶シリコン電
極、およびサイドウォール７全面に接するようにチタン
膜１１を堆積させ、チタン膜１１に接するようにコバル
ト膜９を堆積させる。(C) Thereafter, the exposed silicon substrate 1 and the high-concentration diffusion layer (n +) are formed by, for example, a sputtering method.
A titanium film 11 is deposited on the (layer) 8 so as to contact the field oxide film 2, the polycrystalline silicon electrode, and the entire surface of the sidewall 7, and a cobalt film 9 is deposited so as to contact the titanium film 11.
【００２０】（ｄ）次に、熱処理によって高濃度拡散層
のシリコンとコバルト膜９とのシリサイド反応により、
拡散層上にコバルトシリサイド膜１０が形成される。な
お、シリサイドを形成するための熱処理温度は、３５０
℃以上であり、５５０℃以上であることが好ましい。こ
のように、熱処理によって、高濃度拡散層上選択的にシ
リサイド膜を形成させた後、フィールド酸化膜２上およ
びサイドウォール７上等の未反応コバルト膜９はエッチ
ングによって除去される。なお、図１（ｄ）にはゲート
電極４上にもコバルトシリサイド膜１０を形成した場合
について示したが、必ずしも、ゲート電極４上にコバル
トシリサイド膜１０を形成する必要はない。(D) Next, a heat treatment causes a silicide reaction between the silicon of the high-concentration diffusion layer and the cobalt film 9,
The cobalt silicide film 10 is formed on the diffusion layer. The heat treatment temperature for forming silicide is 350.
C. or higher, preferably 550.degree. C. or higher. As described above, after the silicide film is selectively formed on the high-concentration diffusion layer by the heat treatment, the unreacted cobalt film 9 on the field oxide film 2 and the sidewall 7 is removed by etching. Although FIG. 1D shows the case where the cobalt silicide film 10 is also formed on the gate electrode 4, the cobalt silicide film 10 need not necessarily be formed on the gate electrode 4.
【００２１】（ｅ）その後、所望の工程を行い、ＭＯＳ
トランジスタを完成させる。例えば、コバルトシリサイ
ド膜１０，サイドウォール７およびフィールド酸化膜２
に全面に接するように絶縁膜１３を形成した後、コンタ
クトホールを形成し、一層目配線１４の形成、さらに層
間絶縁膜１５の形成、等を行う。さらに必要に応じて二
層目以降の配線及び絶縁膜の形成が行われ、ＭＯＳトラ
ンジスタ構造が完成する。本工程は、あくまでも参考例
であり、これに限定されるものではなく、配線層数も一
層に限定されるものではない。また、本ＭＯＳトランジ
スタはＤＲＡＭ（Dynamic Random Access Memory)，Ｓ
ＲＡＭ(Static Random Access Memory),マイコン等に使
用しても構わない。(E) After that, a desired process is performed to
Complete the transistor. For example, cobalt silicide film 10, sidewall 7 and field oxide film 2
After the insulating film 13 is formed so as to be in contact with the entire surface, a contact hole is formed, a first-layer wiring 14 is formed, an interlayer insulating film 15 is further formed, and the like. Further, if necessary, the wirings and insulating films of the second and subsequent layers are formed to complete the MOS transistor structure. This step is merely a reference example, and the present invention is not limited to this, and the number of wiring layers is not limited to one. The MOS transistor is a DRAM (Dynamic Random Access Memory), S
It may be used for a RAM (Static Random Access Memory), a microcomputer, or the like.
【００２２】工程（ｂ）に示すように、高濃度拡散層
（ｎ＋層）８を形成する際のイオン注入条件を、エネル
ギを１０〜６０ｋｅＶ，ドーズ量を１×１０13〜８×１
０15／cm2 とし、適当な熱処理（例えば８５０℃，２０
分間）を施すことで、シリコン基板１表面のＡｓ濃度を
５×１０18〜４×１０21／cm3 に制御することが可能で
ある。このようにシリコン基板１表面のＡｓ濃度を制御
することにより、コバルトシリサイド形成後のコバルト
シリサイド膜１０とシリコン基板１との界面にボイドが
発生することがなく（図４）、密着性のよい低抵抗なコ
ンタクトが得られる。As shown in step (b), the ion implantation conditions for forming the high-concentration diffusion layer (n + layer) 8 are energy of 10 to 60 keV and dose of 1 × 10 13 to 8 × 1.
0 15 / cm 2 and appropriate heat treatment (eg 850 ° C, 20
It is possible to control the As concentration on the surface of the silicon substrate 1 to 5 × 10 18 to 4 × 10 21 / cm 3 by performing the treatment for 5 minutes. By controlling the As concentration on the surface of the silicon substrate 1 in this manner, voids do not occur at the interface between the cobalt silicide film 10 and the silicon substrate 1 after the formation of cobalt silicide (FIG. 4), and the adhesion is low. Resistive contact is obtained.
【００２３】また、露出したシリコン基板１，高濃度拡
散層（ｎ＋層）８上にチタン膜１１を介してコバルト膜
９を堆積することによって、熱処理によってシリサイド
を形成する際にコバルト原子がシリコン基板１表面に拡
散する速度が低下され、シリコン基板１表面で、シリコ
ンとコバルトがゆっくりと反応することによって、コバ
ルトシリサイドがエピタキシャル成長し、電気抵抗がよ
り低く、かつ、より耐熱性の高いコバルトシリサイド膜
１０が形成される。Further, by depositing the cobalt film 9 on the exposed silicon substrate 1 and the high-concentration diffusion layer (n + layer) 8 through the titanium film 11, cobalt atoms are generated when the silicide is formed by heat treatment. The rate of diffusion to the first surface is reduced, and the silicon and cobalt slowly react with each other on the surface of the silicon substrate 1, so that cobalt silicide is epitaxially grown, and the electric resistance is lower and the heat resistance is higher. Is formed.
【００２４】次に、本発明の第三の実施例を図３（ａ)
〜(ｅ）を使用して説明する。Next, a third embodiment of the present invention is shown in FIG.
This will be described using (e).
【００２５】図３は本発明のさらに他の実施例であるＭ
ＯＳトランジスタの製造工程の一部を示す横断面図であ
る。FIG. 3 shows another embodiment M of the present invention.
It is a cross-sectional view which shows a part of manufacturing process of an OS transistor.
【００２６】（ａ）シリコン基板１上に一般的に使用さ
れている選択酸化法によりフィールド酸化膜２を形成す
る。次に、熱酸化法によりシリコン基板１露出部に、Ｍ
ＯＳトランジスタのゲート酸化膜３としてシリコン酸化
膜を形成する。シリコン酸化膜上に、ＭＯＳトランジス
タのゲート電極４として例えばＣＶＤ法により多結晶シ
リコン膜を形成する。フォトリソグラフィー法でレジス
トパターンを形成し、それをマスクとしてエッチング法
により多結晶シリコン膜とシリコン酸化膜とをパターン
化してＭＯＳ構造を形成する。なお、ゲート電極４材料
は多結晶シリコンに限定されるものではなく、タングス
テン等の高融点金属材料，金属シリサイド材料、あるい
はこれらの積層構造であっても構わない。次に、多結晶
シリコン電極とフィールド酸化膜２をマスクにしてシリ
コン基板１にリンをイオン注入し、熱処理を施し、ＬＤ
Ｄ（Lightly Doped Drain）構造の低濃度拡散層（ｎ−
層)５を形成する。ここでのイオン注入条件は、例えば
エネルギは１０〜６０ｋｅＶ、ドーズ量は１×１０12〜
１０14／cm2 である。(A) A field oxide film 2 is formed on a silicon substrate 1 by a generally used selective oxidation method. Next, M is formed on the exposed portion of the silicon substrate 1 by a thermal oxidation method.
A silicon oxide film is formed as the gate oxide film 3 of the OS transistor. A polycrystalline silicon film is formed as the gate electrode 4 of the MOS transistor on the silicon oxide film by, for example, the CVD method. A resist pattern is formed by the photolithography method, and the polycrystalline silicon film and the silicon oxide film are patterned by the etching method using the resist pattern as a mask to form a MOS structure. The material of the gate electrode 4 is not limited to polycrystalline silicon, and may be a refractory metal material such as tungsten, a metal silicide material, or a laminated structure of these. Next, phosphorus is ion-implanted into the silicon substrate 1 using the polycrystalline silicon electrode and the field oxide film 2 as a mask, heat treatment is performed, and the LD
D (Lightly Doped Drain) structure low concentration diffusion layer (n-
Layer 5) is formed. The ion implantation conditions here are, for example, an energy of 10 to 60 keV and a dose of 1 × 10 12 to.
10 14 / cm 2 .
【００２７】（ｂ）次に、シリコン基板１，多結晶シリ
コン電極、およびゲート酸化膜３全面に、ＣＶＤ法等に
よりシリコン酸化膜を形成し、絶縁膜の異方性エッチン
グを行うことにより多結晶シリコン電極の側面にサイド
ウォール７を形成する。多結晶シリコン電極，その側面
のサイドウォール７、およびフィールド酸化膜２をマス
クとして、シリコン基板１にＡｓをイオン注入し、熱処
理を施してソース・ドレイン領域となるＬＤＤ構造の高
濃度拡散層（ｎ＋層）８を形成する。ここでのイオン注
入条件は、エネルギが１０〜６０ｋｅＶ，ドーズ量が１
×１０13〜８×１０15／cm2 である。例えば、イオン注
入後の熱処理を８５０℃，２０分間行うと、シリコン基
板１表面近くのＡｓ濃度は、５×１０18〜４×１０21／
cm3 となる。なお、拡散層の構造は必ずしもＬＤＤ構造
に限定されるものではない。(B) Next, a silicon oxide film is formed on the entire surface of the silicon substrate 1, the polycrystalline silicon electrode, and the gate oxide film 3 by a CVD method or the like, and the insulating film is anisotropically etched to form a polycrystalline film. The sidewall 7 is formed on the side surface of the silicon electrode. A high-concentration diffusion layer (n +) having an LDD structure to be a source / drain region is formed by ion-implanting As into the silicon substrate 1 using the polycrystalline silicon electrode, the side wall 7 on the side surface thereof, and the field oxide film 2 as a mask and performing heat treatment. Layer) 8 is formed. The ion implantation conditions here are energy of 10 to 60 keV and dose of 1
× 10 13 to 8 × 10 15 / cm 2 . For example, when the heat treatment after ion implantation is performed at 850 ° C. for 20 minutes, the As concentration near the surface of the silicon substrate 1 is 5 × 10 18 to 4 × 10 21 /
It becomes cm 3 . The structure of the diffusion layer is not necessarily limited to the LDD structure.
【００２８】（ｃ）その後、例えばスパッタリング法等
により、露出したシリコン基板１，高濃度拡散層（ｎ＋
層）８上に、フィールド酸化膜２，多結晶シリコン電
極、およびサイドウォール７全面に接するようにコバル
ト膜９を堆積させ、コバルト膜９に接するように窒化チ
タン膜１２を堆積させる。(C) After that, the exposed silicon substrate 1 and the high-concentration diffusion layer (n +) are formed by, for example, a sputtering method.
A cobalt film 9 is deposited on the (layer) 8 so as to be in contact with the field oxide film 2, the polycrystalline silicon electrode, and the entire surface of the sidewall 7, and a titanium nitride film 12 is deposited so as to be in contact with the cobalt film 9.
【００２９】（ｄ）次に、熱処理によって高濃度拡散層
のシリコンとコバルト膜９とのシリサイド反応により、
拡散層上にコバルトシリサイド膜１０が形成される。な
お、シリサイドを形成するための熱処理温度は、３５０
℃以上であり、５５０℃以上であることが好ましい。こ
のように、熱処理によって、高濃度拡散層上選択的にシ
リサイド膜を形成させた後、フィールド酸化膜２上およ
びサイドウォール７上等の未反応コバルト膜９はエッチ
ングによって除去される。なお、図１（ｄ）にはゲート
電極４上にもコバルトシリサイド膜１０を形成した場合
について示したが、必ずしも、ゲート電極４上にコバル
トシリサイド膜１０を形成する必要はない。(D) Next, by heat treatment, a silicide reaction occurs between the silicon of the high-concentration diffusion layer and the cobalt film 9,
The cobalt silicide film 10 is formed on the diffusion layer. The heat treatment temperature for forming silicide is 350.
C. or higher, preferably 550.degree. C. or higher. As described above, after the silicide film is selectively formed on the high-concentration diffusion layer by the heat treatment, the unreacted cobalt film 9 on the field oxide film 2 and the sidewall 7 is removed by etching. Although FIG. 1D shows the case where the cobalt silicide film 10 is also formed on the gate electrode 4, the cobalt silicide film 10 need not necessarily be formed on the gate electrode 4.
【００３０】（ｅ）その後、所望の工程を行い、ＭＯＳ
トランジスタを完成させる。例えば、コバルトシリサイ
ド膜１０，サイドウォール７およびフィールド酸化膜２
に全面に接するように絶縁膜１３を形成した後、コンタ
クトホールを形成し、一層目配線１４の形成、さらに層
間絶縁膜１５の形成、等を行う。さらに必要に応じて二
層目以降の配線及び絶縁膜の形成が行われ、ＭＯＳトラ
ンジスタ構造が完成する。本工程は、あくまでも参考例
であり、これに限定されるものではなく、配線層数も一
層に限定されるものではない。また、本ＭＯＳトランジ
スタはＤＲＡＭ（Dynamic Random Access Memory)，Ｓ
ＲＡＭ(Static Random Access Memory)，マイコン等に
使用しても構わない。(E) After that, a desired process is performed to
Complete the transistor. For example, cobalt silicide film 10, sidewall 7 and field oxide film 2
After the insulating film 13 is formed so as to be in contact with the entire surface, a contact hole is formed, a first-layer wiring 14 is formed, an interlayer insulating film 15 is further formed, and the like. Further, if necessary, the wirings and insulating films of the second and subsequent layers are formed to complete the MOS transistor structure. This step is merely a reference example, and the present invention is not limited to this, and the number of wiring layers is not limited to one. The MOS transistor is a DRAM (Dynamic Random Access Memory), S
It may be used in a RAM (Static Random Access Memory), a microcomputer, or the like.
【００３１】工程（ｂ）に示すように、高濃度拡散層
（ｎ＋層）８を形成する際のイオン注入条件を、エネル
ギを１０〜６０ｋｅＶ，ドーズ量を１×１０13〜８×１
０15／cm2 とし、適当な熱処理（例えば８５０℃，２０
分間）を施すことで、シリコン基板１表面のＡｓ濃度を
５×１０18〜４×１０21／cm3 に制御することが可能で
ある。このようにシリコン基板１表面のＡｓ濃度を制御
することにより、コバルトシリサイド形成後のコバルト
シリサイド膜１０とシリコン基板１との界面にボイドが
発生することがなく（図４）、密着性のよい低抵抗なコ
ンタクトが得られる。As shown in step (b), the ion implantation conditions for forming the high-concentration diffusion layer (n + layer) 8 are energy of 10 to 60 keV and dose of 1 × 10 13 to 8 × 1.
0 15 / cm 2 and appropriate heat treatment (eg 850 ° C, 20
It is possible to control the As concentration on the surface of the silicon substrate 1 to 5 × 10 18 to 4 × 10 21 / cm 3 by performing the treatment for 5 minutes. By controlling the As concentration on the surface of the silicon substrate 1 in this manner, voids do not occur at the interface between the cobalt silicide film 10 and the silicon substrate 1 after the formation of cobalt silicide (FIG. 4), and the adhesion is low. Resistive contact is obtained.
【００３２】また、コバルト膜９を堆積させた後、窒化
チタン膜１２を堆積させた状態でコバルトシリサイド形
成のための熱処理を行うことによって、熱処理過程でコ
バルト膜９が酸化するのを防ぎ、コバルトシリサイド膜
１０が安定に形成される効果がある。なお、この実施例
では、コバルト膜９の上面に窒化チタン膜１２を堆積さ
せた場合について説明したが、窒化チタン膜１２に限定
されるものではなく、コバルト膜９への酸素の拡散を防
止できる膜であればよい。Further, after the cobalt film 9 is deposited, a heat treatment for forming cobalt silicide is performed with the titanium nitride film 12 deposited to prevent the cobalt film 9 from being oxidized during the heat treatment process. There is an effect that the silicide film 10 is stably formed. Although the titanium nitride film 12 is deposited on the upper surface of the cobalt film 9 in this embodiment, the invention is not limited to the titanium nitride film 12, and oxygen diffusion into the cobalt film 9 can be prevented. Any film may be used.
【００３３】[0033]
【発明の効果】本発明によれば、Ａｓを注入して形成す
る高濃度拡散層（ｎ＋層）８のシリコン基板表面のＡｓ
濃度を５×１０18〜４×１０21／cm3 に制御することに
より、コバルトシリサイド形成後、コバルトシリサイド
膜１０とシリコン基板界面におけるボイドの発生を防止
することができる、剥がれの心配がなく、かつ、シリコ
ンとコバルトシリサイドとの接触抵抗を低減できる良好
なコンタクトを形成することができる。According to the present invention, As on the surface of the silicon substrate of the high concentration diffusion layer (n + layer) 8 formed by implanting As.
By controlling the concentration to 5 × 10 18 to 4 × 10 21 / cm 3 , it is possible to prevent the occurrence of voids at the interface between the cobalt silicide film 10 and the silicon substrate after the cobalt silicide is formed, and there is no fear of peeling. Moreover, it is possible to form a good contact that can reduce the contact resistance between silicon and cobalt silicide.
【図１】本発明の実施例であるＭＯＳトランジスタの製
造工程の一部を示す断面図。FIG. 1 is a sectional view showing a part of a manufacturing process of a MOS transistor according to an embodiment of the present invention.
【図２】本発明の第二の実施例であるＭＯＳトランジス
タの製造工程の一部を示す断面図。FIG. 2 is a sectional view showing a part of the manufacturing process of the MOS transistor according to the second embodiment of the present invention.
【図３】本発明の第三の実施例であるＭＯＳトランジス
タの製造工程の一部を示す断面図。FIG. 3 is a sectional view showing a part of the manufacturing process of the MOS transistor according to the third embodiment of the present invention.
【図４】コバルトシリサイド形成前のシリコン基板表面
のＡｓ濃度とコバルトシリサイド／シリコン基板界面に
おけるボイド発生率との関係を示すグラフ。FIG. 4 is a graph showing the relationship between the As concentration on the surface of a silicon substrate before the formation of cobalt silicide and the void generation rate at the cobalt silicide / silicon substrate interface.
１…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…ゲート電極、５…低濃度拡散層（ｎ−
層）、７…サイドウォール、８…高濃度拡散層（ｎ＋
層）、９…コバルト膜、１０…コバルトシリサイド膜、
１３…絶縁膜、１４…一層目配線、１５…層間絶縁膜。1 ... Silicon substrate, 2 ... Field oxide film, 3 ... Gate oxide film, 4 ... Gate electrode, 5 ... Low concentration diffusion layer (n-
Layer), 7 ... sidewall, 8 ... high concentration diffusion layer (n +)
Layer), 9 ... Cobalt film, 10 ... Cobalt silicide film,
13 ... Insulating film, 14 ... First layer wiring, 15 ... Interlayer insulating film.
Claims (4)
層（ｎ＋層）を形成する工程と、前記高濃度拡散層（ｎ
＋層）に接するようにコバルト膜を堆積させる工程と、
熱処理によって前記高濃度拡散層（ｎ＋層）上にコバル
トシリサイド膜を形成する工程とを含む半導体装置の製
造方法において、前記高濃度拡散層（ｎ＋層）の前記シ
リコン基板表面のＡｓ濃度が５×１０18〜４×１０21／
cm3 であることを特徴とする半導体装置の製造方法。1. A step of implanting As into a silicon substrate to form a high concentration diffusion layer (n + layer), and the high concentration diffusion layer (n + n).
+ Layer) to deposit a cobalt film in contact with
A step of forming a cobalt silicide film on the high concentration diffusion layer (n + layer) by heat treatment, wherein the As concentration of the high concentration diffusion layer (n + layer) on the silicon substrate surface is 5 × 10 18 to 4 × 10 21 /
A method of manufacturing a semiconductor device, wherein the method is cm 3 .
層（ｎ＋層）を形成する工程と、前記高濃度拡散層（ｎ
＋層）に接するようにチタン膜を堆積し、その上面にコ
バルト膜を堆積させる工程と、熱処理によって前記高濃
度拡散層（ｎ＋層）上にコバルトシリサイド膜が形成す
る工程とを含む半導体装置の製造方法において、前記高
濃度拡散層(ｎ＋層)のシリコン基板表面のＡｓ濃度が５
×１０18〜４×１０21／cm3 であることを特徴とする半
導体装置の製造方法。2. A step of implanting As into a silicon substrate to form a high concentration diffusion layer (n + layer), and the high concentration diffusion layer (n
+ Layer), a titanium film is deposited so as to be in contact with the + layer), a cobalt film is deposited on the upper surface thereof, and a cobalt silicide film is formed on the high-concentration diffusion layer (n + layer) by heat treatment. In the manufacturing method, the As concentration of the high-concentration diffusion layer (n + layer) on the silicon substrate surface is 5
A method of manufacturing a semiconductor device, characterized in that the density is × 10 18 to 4 × 10 21 / cm 3 .
層（ｎ＋層）を形成する工程と、前記高濃度拡散層（ｎ
＋層）に接するようにコバルト膜を堆積させる工程と、
熱処理によって前記高濃度拡散層（ｎ＋層）上にコバル
トシリサイド膜が形成する工程とを含む半導体装置の製
造方法において、前記シリコン基板に注入するＡｓのド
ーズ量を１×１０13〜８×１０15／cm2 とすることを特
徴とする半導体装置の製造方法。3. A step of implanting As into a silicon substrate to form a high concentration diffusion layer (n + layer), and the high concentration diffusion layer (n + n).
+ Layer) to deposit a cobalt film in contact with
In a method of manufacturing a semiconductor device, including a step of forming a cobalt silicide film on the high-concentration diffusion layer (n + layer) by heat treatment, the dose amount of As implanted into the silicon substrate is 1 × 10 13 to 8 × 10 15. / Cm 2 The method for manufacturing a semiconductor device is characterized in that.
層（ｎ＋層）を形成する工程と、前記高濃度拡散層（ｎ
＋層）に接するようにチタン膜を堆積し、その上面にコ
バルト膜を堆積させる工程と、熱処理によって前記高濃
度拡散層（ｎ＋層）上にコバルトシリサイド膜が形成す
る工程とを含む半導体装置の製造方法において、前記シ
リコン基板に注入するＡｓのドーズ量を１×１０13〜８
×１０15／cm2 とすることを特徴とする半導体装置の製
造方法。4. A step of implanting As into a silicon substrate to form a high concentration diffusion layer (n + layer), and the high concentration diffusion layer (n +).
+ Layer), a titanium film is deposited so as to be in contact with the + layer), a cobalt film is deposited on the upper surface thereof, and a cobalt silicide film is formed on the high-concentration diffusion layer (n + layer) by heat treatment. In the manufacturing method, the dose amount of As injected into the silicon substrate is 1 × 10 13 to 8
A method of manufacturing a semiconductor device, characterized in that the density is × 10 15 / cm 2 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14133296A JPH09326369A (en) | 1996-06-04 | 1996-06-04 | Fabrication of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14133296A JPH09326369A (en) | 1996-06-04 | 1996-06-04 | Fabrication of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326369A true JPH09326369A (en) | 1997-12-16 |
Family
ID=15289493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14133296A Pending JPH09326369A (en) | 1996-06-04 | 1996-06-04 | Fabrication of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09326369A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000022659A1 (en) * | 1998-10-13 | 2000-04-20 | Genitech Co., Ltd. | Method of forming cobalt-disilicide contacts using a cobalt-carbon alloy thin film |
| US6657265B2 (en) | 2000-12-25 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and its manufacturing method |
-
1996
- 1996-06-04 JP JP14133296A patent/JPH09326369A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000022659A1 (en) * | 1998-10-13 | 2000-04-20 | Genitech Co., Ltd. | Method of forming cobalt-disilicide contacts using a cobalt-carbon alloy thin film |
| US6657265B2 (en) | 2000-12-25 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and its manufacturing method |
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