JPH09320206A - Recorded information reproducing device - Google Patents
Recorded information reproducing deviceInfo
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- JPH09320206A JPH09320206A JP13178696A JP13178696A JPH09320206A JP H09320206 A JPH09320206 A JP H09320206A JP 13178696 A JP13178696 A JP 13178696A JP 13178696 A JP13178696 A JP 13178696A JP H09320206 A JPH09320206 A JP H09320206A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、記録媒体に記録さ
れている記録情報の再生を行う記録情報再生装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a recorded information reproducing apparatus for reproducing recorded information recorded on a recording medium.
【０００２】[0002]
【背景技術】記録媒体として光ディスクを用いた記録再
生系では、その記録情報の高密度化、及び再生性能の向
上を目的として、ＲＬＬ（run length limited）変調符
号を採用する場合が多い。又、高密度記録媒体から、高
い信頼性をもって情報再生を行える再生信号処理方式と
して、ＰＲＭＬ（partial response maximum likelihoo
d）方式が研究、実用化されている。ＰＲＭＬ方式で
は、記録再生系の周波数特性をパーシャルレスポンス特
性に等化して考え、記録媒体から読み取られた読取信号
に対して最尤復号の一種であるビタビ復号を行うことに
より、最も確からしいデータ系列を再生する。2. Description of the Related Art In a recording / reproducing system using an optical disc as a recording medium, an RLL (run length limited) modulation code is often adopted for the purpose of increasing the recording information density and improving the reproducing performance. Further, as a reproduction signal processing method capable of reproducing information from a high density recording medium with high reliability, PRML (partial response maximum likelihoo
d) Method is researched and put into practical use. In the PRML system, the frequency characteristic of the recording / reproducing system is considered to be equal to the partial response characteristic, and Viterbi decoding, which is a kind of maximum likelihood decoding, is performed on the read signal read from the recording medium to obtain the most probable data sequence. To play.
【０００３】かかるＰＲＭＬ方式では、記録再生系の種
類に応じて、幾つかのパーシャルレスポンスモデルを想
定する。例えば、光ディスク再生系では、（１＋Ｄ）で
表されるＰＲ（１、１）、及び（１＋Ｄ）2で表される
ＰＲ（１、２、１）、更に、（１＋Ｄ）3で表されるＰ
Ｒ（１、３、３、１）等が用いられる。又、磁気記録再
生系では、（１−Ｄ)(１＋Ｄ）で表されるＰＲ４、及び
（１−Ｄ)(１＋Ｄ）2で表されるＥＰＲ４、更に、（１
−Ｄ)(１＋Ｄ）3で表されるＥＥＰＲ４等が用いられ
る。In such a PRML system, several partial response models are assumed according to the type of recording / reproducing system. For example, in an optical disk reproduction system, PR (1,1) represented by (1 + D), PR (1,2,1) represented by (1 + D) 2 , and P represented by (1 + D) 3
R (1, 3, 3, 1) or the like is used. Further, in the magnetic recording / reproducing system, PR4 represented by (1-D) (1 + D), EPR4 represented by (1-D) (1 + D) 2 , and (1
EEPR4 represented by -D) (1 + D) 3 is used.
【０００４】この際、一般に、記録媒体の記録密度が高
くなるほど、後の方のより次数の高いパーシャルレスポ
ンスモデルを想定したビタビ復号器を用いる必要があ
る。ところが、高次のパーシャルレスポンスモデルを想
定してビタビ復号器を構築しようとすると、その回路規
模もかかる次数に応じて大になるという問題が発生す
る。At this time, generally, as the recording density of the recording medium becomes higher, it is necessary to use a Viterbi decoder assuming a later partial response model having a higher order. However, if a Viterbi decoder is constructed on the assumption of a high-order partial response model, there is a problem in that the circuit scale becomes large according to the order.
【０００５】[0005]
【発明が解決しようとする課題】そこで、本発明の目的
は、小なる回路規模にて、高密度記録媒体から高い信頼
性をもって情報再生を行える記録情報再生装置を提供す
ることである。SUMMARY OF THE INVENTION An object of the present invention is to provide a recorded information reproducing apparatus capable of reproducing information from a high density recording medium with high reliability with a small circuit scale.
【０００６】[0006]
【課題を解決するための手段】本発明による記録情報再
生装置は、記録媒体に記録された情報データの再生を行
う記録情報再生装置であって、前記記録媒体から記録情
報の読み取りを行ってアナログの読取信号を得る情報読
取手段と、前記読取信号をサンプリングしてディジタル
の読取サンプル系列に変換するＡ／Ｄ変換器と、前記読
取サンプル系列と複数の予測値各々との誤差に基づいて
情報データの復号を行うビタビ復号器とを有し、前記予
測値の各々は、前記読取サンプル系列中におけるゼロク
ロス時点に最も近い位置に存在するゼロクロスサンプル
の値、及び前記ゼロクロスサンプルの前後に隣接するサ
ンプル各々の値に夫々等しい値であることを特徴とす
る。A recorded information reproducing apparatus according to the present invention is a recorded information reproducing apparatus for reproducing information data recorded on a recording medium, wherein the recorded information is read from the recording medium and analogized. Information reading means for obtaining the read signal, an A / D converter for sampling the read signal and converting it into a digital read sample series, and information data based on the error between the read sample series and each of a plurality of predicted values. And a Viterbi decoder that performs decoding of each of the prediction values, each of the prediction values is a value of a zero-cross sample existing at a position closest to a zero-cross point in the read sample sequence, and each of adjacent samples before and after the zero-cross sample. It is characterized in that they are respectively equal to the value of.
【０００７】[0007]
【発明の実施の形態】図１は、本発明による記録情報再
生装置の構成の一例を示す図である。尚、かかる図１に
示される記録情報再生装置においては、記録媒体として
ＤＶＤ（ディジタルビデオディスク）を対象としてお
り、その情報記録時のＲＬＬ変調方式として８／１６変
調を採用しているものとする。1 is a diagram showing an example of the configuration of a recorded information reproducing apparatus according to the present invention. In the recorded information reproducing apparatus shown in FIG. 1, a DVD (digital video disk) is used as a recording medium, and 8/16 modulation is adopted as the RLL modulation method at the time of recording the information. .
【０００８】図１において、この記録情報再生装置にセ
ットされた例えばＤＶＤである記録ディスク１１には、
ディジタル音声、ディジタル映像、及びコンピュータデ
ータの如き情報データが８／１６変調されて記録されて
いる。ピックアップ１２は、かかる記録ディスク１１か
ら記録情報の読み取りを行って得られたアナログの読取
信号をＲＦアンプ１３に供給する。ＲＦアンプ１３は、
かかる読取信号を所望に増幅してＡ／Ｄ変換器１４に供
給する。In FIG. 1, a recording disk 11 such as a DVD set in the recording information reproducing apparatus has
Information data such as digital audio, digital video, and computer data is recorded 8/16 modulated. The pickup 12 supplies the RF amplifier 13 with an analog read signal obtained by reading the recorded information from the recording disk 11. The RF amplifier 13
The read signal is amplified as desired and supplied to the A / D converter 14.
【０００９】Ａ／Ｄ変換器１４は、後述するクロック発
生回路１５から供給されてくるサンプリングクロック信
号に応じて上記読取信号をサンプリングして順次、ディ
ジタルの読取サンプル値に変換し、この読取サンプル値
の系列からなる読取サンプル系列ｐを得る。クロック発
生回路１５は、かかる読取サンプル系列ｐに基づいて位
相補正した所定周波数のクロック信号を発生し、これを
上記サンプリングクロック信号としてＡ／Ｄ変換器１４
に供給する。The A / D converter 14 samples the read signal in accordance with a sampling clock signal supplied from a clock generation circuit 15 which will be described later, and sequentially converts the read signal into a digital read sample value. A read sample series p consisting of the series is obtained. The clock generation circuit 15 generates a clock signal of a predetermined frequency whose phase is corrected based on the read sample series p, and uses this as a sampling clock signal of the A / D converter 14.
To supply.
【００１０】予測値生成回路１６は、先ず、読取サンプ
ル系列ｐ中におけるゼロクロス時点に最も近い位置に存
在するゼロクロスサンプルｖ、及びこのゼロクロスサン
プルの前後に隣接する正極性のサンプルｕ及び負極性の
サンプルｗ各々を抽出する。次に、これらゼロクロスサ
ンプルｖ、正極性のサンプルｕ及び負極性のサンプルｗ
各々の平均レベルを求めこれらを夫々予測値ｙ０、予測
値ｙ+、及び予測値ｙ-としてビタビ復号器１７に供給す
る。The predicted value generating circuit 16 firstly detects the zero-cross sample v existing at the position closest to the zero-cross time point in the read sample series p, and the positive-polarity sample u and the negative-polarity sample u adjacent before and after the zero-cross sample. Extract each w. Next, these zero-cross sample v, positive sample u and negative sample w
The respective average levels are calculated, and these are supplied to the Viterbi decoder 17 as the predicted value y0, the predicted value y +, and the predicted value y-, respectively.
【００１１】ビタビ復号器１７は、上記読取サンプル系
列ｐと、予測値ｙ０、予測値ｙ+、及び予測値ｙ- 各々
との二乗誤差を求め、この二乗誤差の累算値が最小とな
るようなデータ系列を最も確からしいデータ系列として
復号し、これをＲＬＬ復号器１８に供給する。ＲＬＬ復
号器１８は、かかるデータ系列をＲＬＬ復号したものを
再生データとして出力する。The Viterbi decoder 17 obtains a squared error between the read sample series p and each of the predicted value y0, the predicted value y +, and the predicted value y-, and the accumulated value of the squared errors is minimized. Data sequence is decoded as the most probable data sequence, and this is supplied to the RLL decoder 18. The RLL decoder 18 outputs the RLL-decoded data sequence as reproduction data.
【００１２】図２は、上記予測値生成回路１６の内部構
成の一例を示す図である。又、図３は、かかる図２に示
される予測値生成回路１６の内部動作波形の一例を示す
図である。図２において、Ｄフリップフロップ１６１
は、上述の如く、Ａ／Ｄ変換器１４から供給されてくる
読取サンプル系列ｐを１サンプリングクロック分だけ遅
延した遅延読取サンプル系列ｑをＤフリップフロップ１
６２、１６３及び加算器１６４の各々に供給する。Ｄフ
リップフロップ１６３は、かかる遅延読取サンプル系列
ｑを更に１サンプリングクロック分だけ遅延した遅延読
取サンプル系列ｑｑをセレクタ１７０及び１７１の各々
に供給する。FIG. 2 is a diagram showing an example of the internal configuration of the predicted value generating circuit 16. Further, FIG. 3 is a diagram showing an example of internal operation waveforms of the predicted value generating circuit 16 shown in FIG. In FIG. 2, the D flip-flop 161
As described above, the D read flip-flop 1 outputs the delayed read sample sequence q obtained by delaying the read sample sequence p supplied from the A / D converter 14 by one sampling clock.
62, 163 and adder 164. The D flip-flop 163 supplies the delayed read sample sequence qq obtained by further delaying the delayed read sample sequence q by one sampling clock to each of the selectors 170 and 171.
【００１３】加算器１６４は、上記読取サンプル系列ｐ
と、遅延読取サンプル系列ｑとの加算を行うことによ
り、補間読取サンプル系列ｒを求める。かかる補間読取
サンプル系列ｒのＭＳＢ（most significant bit）は、
Ｄフリップフロップ１６５及び排他的論理和回路１６６
からなるゼロクロスタイミング検出回路に供給される。
このゼロクロスタイミング検出回路は、かかる補間読取
サンプル系列ｒのＭＳＢであるビット信号ｓの信号論理
値が「１」から「０」、あるいは、「０」から「１」へ
と推移したことを検出した場合、すなわち、補間読取サ
ンプル系列ｒの極性が変化した場合にゼロクロスタイミ
ング信号ｔを発生し、これをＤフリップフロップ１６
７、１６８及び１６９の各々に供給する。The adder 164 uses the read sample sequence p.
And the delayed read sample series q are added to obtain the interpolated read sample series r. The MSB (most significant bit) of the interpolated read sample sequence r is
D flip-flop 165 and exclusive OR circuit 166
Is supplied to the zero cross timing detection circuit.
The zero-cross timing detection circuit detects that the signal logical value of the bit signal s, which is the MSB of the interpolated read sample series r, changes from "1" to "0" or "0" to "1". In the case, that is, when the polarity of the interpolated read sample sequence r changes, the zero-cross timing signal t is generated, and the zero-cross timing signal t is generated.
7, 168 and 169 respectively.
【００１４】セレクタ１７０は、上記読取サンプル系列
ｐのＭＳＢの信号論理値が「０」、すなわち、読取サン
プル系列ｐにおけるサンプル値が正極性である場合に
は、かかる読取サンプル系列ｐをＤフリップフロップ１
６７に供給する。一方、セレクタ１７０は、上記読取サ
ンプル系列ｐのＭＳＢの信号論理値が「１」、すなわ
ち、読取サンプル系列ｐにおけるサンプル値が負極性で
ある場合には、遅延読取サンプル系列ｑｑをＤフリップ
フロップ１６７に供給する。When the signal logical value of the MSB of the read sample series p is "0", that is, the sample value in the read sample series p has a positive polarity, the selector 170 outputs the read sample series p to the D flip-flop. 1
67. On the other hand, when the signal logical value of the MSB of the read sample series p is “1”, that is, the sample value in the read sample series p has a negative polarity, the selector 170 outputs the delayed read sample series qq to the D flip-flop 167. Supply to.
【００１５】セレクタ１７１は、上記遅延読取サンプル
系列ｑｑのＭＳＢの信号論理値が「０」、すなわち、遅
延読取サンプル系列ｑｑにおけるサンプル値が正極性で
ある場合には、読取サンプル系列ｐをＤフリップフロッ
プ１６９に供給する。一方、セレクタ１７１は、上記遅
延読取サンプル系列ｑｑのＭＳＢの信号論理値が
「１」、すなわち、遅延読取サンプル系列ｑｑにおける
サンプル値が負極性である場合には、かかる遅延読取サ
ンプル系列ｑｑをＤフリップフロップ１６９に供給す
る。When the signal logical value of the MSB of the delayed read sample series qq is "0", that is, the sample value in the delayed read sample series qq has a positive polarity, the selector 171 sets the read sample series p to the D flip-flop. 169. On the other hand, when the signal logical value of the MSB of the delayed read sample series qq is “1”, that is, the sample value in the delayed read sample series qq is negative, the selector 171 sets the delayed read sample series qq to D. It is supplied to the flip-flop 169.
【００１６】Ｄフリップフロップ１６７は、ゼロクロス
タイミング信号ｔが供給された時のみ、セレクタ１７０
から供給された読取サンプル系列（読取サンプル系列
ｐ、又は遅延読取サンプル系列ｑｑのいずれか一方）を
取り込み、これを正極性サンプルｕとして平均化回路１
７２に供給する。平均化回路１７２は、例えば、ＩＩＲ
(infinite impulse response)ディジタルフィルタ等か
ら構成され、上記正極性サンプルｕの平均値を求めてこ
れを予測値ｙ+として出力する。Ｄフリップフロップ１
６２は、ゼロクロスタイミング信号ｔが供給された時の
み、遅延読取サンプル系列ｑを取り込み、これをゼロク
ロスサンプルｖとして平均化回路１７３に供給する。平
均化回路１７３は、例えば、ＩＩＲディジタルフィルタ
等から構成され、かかるゼロクロスサンプルｖの平均値
を求めてこれを予測値ｙ０として出力する。Ｄフリップ
フロップ１６９は、ゼロクロスタイミング信号ｔが供給
された時のみ、セレクタ１７１から供給された読取サン
プル系列（読取サンプル系列ｐ、又は遅延読取サンプル
系列ｑｑのいずれか一方）を取り込み、これを負極性サ
ンプルｗとして平均化回路１７４に供給する。平均化回
路１７４は、例えば、ＩＩＲディジタルフィルタ等から
構成され、上記負極性サンプルｗの平均値を求めてこれ
を予測値ｙ-として出力する。The D flip-flop 167 receives the selector 170 only when the zero-cross timing signal t is supplied.
The read sample series (either the read sample series p or the delayed read sample series qq) supplied from the above is taken in, and this is taken as the positive polarity sample u and the averaging circuit 1
Supply to 72. The averaging circuit 172 is, for example, IIR.
(infinite impulse response) It is composed of a digital filter or the like, and calculates the average value of the positive polarity sample u and outputs it as the predicted value y +. D flip-flop 1
Only when the zero-cross timing signal t is supplied, the reference numeral 62 fetches the delayed read sample sequence q and supplies it as the zero-cross sample v to the averaging circuit 173. The averaging circuit 173 is composed of, for example, an IIR digital filter or the like, obtains the average value of the zero-cross samples v, and outputs this as the predicted value y0. The D flip-flop 169 takes in the read sample series (either the read sample series p or the delayed read sample series qq) supplied from the selector 171 only when the zero-cross timing signal t is supplied, and makes this the negative polarity. The sample w is supplied to the averaging circuit 174. The averaging circuit 174 is composed of, for example, an IIR digital filter or the like, calculates the average value of the negative polarity sample w, and outputs this as the predicted value y-.
【００１７】すなわち、読取サンプル系列ｐからゼロク
ロスタイミングが検出された時、セレクタ１７０及び１
７１各々には、このゼロクロスタイミングよりも１サン
プリングクロック前の読取サンプル値と、かかるゼロク
ロスタイミングよりも１サンプリングクロック後の読取
サンプル値とが供給されている。このゼロクロスタイミ
ングの前後に存在する読取サンプル値の極性は、互いに
反転したものである。そこで、Ｄフリップフロップ１６
７は、このゼロクロスタイミングの前後に存在する読取
サンプル値の内、正極性のサンプル値を取り込みこれを
正極性サンプルｕとしている。又、Ｄフリップフロップ
１６９は、このゼロクロスタイミングの前後に存在する
読取サンプル値の内、負極性のサンプル値を取り込みこ
れを負極性サンプルｗとしているのである。That is, when the zero-cross timing is detected from the read sample series p, the selectors 170 and 1
A read sample value one sampling clock before the zero-cross timing and a read sample value one sampling clock after the zero-cross timing are supplied to each 71. The polarities of the read sample values existing before and after this zero-cross timing are mutually inverted. Therefore, the D flip-flop 16
Reference numeral 7 captures a positive sample value out of the read sample values existing before and after the zero-cross timing, and sets this as a positive sample u. Further, the D flip-flop 169 takes in the sample value of the negative polarity from the read sample values existing before and after the zero cross timing, and sets this as the negative sample w.
【００１８】図４は、ビタビ復号器１７の内部構成を示
す図である。図４に示されるが如く、ビタビ復号器１７
は、メトリック演算回路１７０及びパスメモリ１８０か
ら構成されている。図５は、かかるメトリック演算回路
１７０の内部構成を示す図である。図５において、減算
器ＳＢ２は、上記読取サンプル系列ｐから予測値ｙ-を
減算した値をＤフリップフロップＤＣ２に供給する。Ｄ
フリップフロップＤＣ２は、かかる減算器ＳＢ２から供
給された値を上記サンプリングクロック毎に取り込みこ
れを２乗回路Ｍ２に供給する。尚、かかるＤフリップフ
ロップＤＣ２は、この減算器ＳＢ２から供給された値の
ＭＳＢが「１」、すなわち、減算器ＳＢ２から供給され
た値が負の値である場合には、その取り込んだ値をクリ
アして、「０」を２乗回路Ｍ２に供給する。FIG. 4 is a diagram showing the internal configuration of the Viterbi decoder 17. As shown in FIG. 4, the Viterbi decoder 17
Is composed of a metric calculation circuit 170 and a path memory 180. FIG. 5 is a diagram showing an internal configuration of the metric operation circuit 170. In FIG. 5, the subtractor SB2 supplies a value obtained by subtracting the predicted value y − from the read sample series p to the D flip-flop DC2. D
The flip-flop DC2 takes in the value supplied from the subtractor SB2 for each sampling clock and supplies it to the squaring circuit M2. When the MSB of the value supplied from the subtractor SB2 is "1", that is, when the value supplied from the subtractor SB2 is a negative value, the D flip-flop DC2 outputs the taken-in value. After clearing, "0" is supplied to the squaring circuit M2.
【００１９】減算器ＳＢ３は、上記読取サンプル系列ｐ
から予測値ｙ０を減算した値をＤフリップフロップＤ１
に供給する。ＤフリップフロップＤ１は、かかる減算器
ＳＢ３から供給された値を上記サンプリングクロック毎
に取り込みこれを２乗回路Ｍ３に供給する。減算器ＳＢ
４は、上記読取サンプル系列ｐから予測値ｙ+を減算し
た値をＤフリップフロップＤＣ１に供給する。Ｄフリッ
プフロップＤＣ１は、かかる減算器ＳＢ４から供給され
た値を上記サンプリングクロック毎に取り込みこれを２
乗回路Ｍ４に供給する。尚、かかるＤフリップフロップ
ＤＣ１は、この減算器ＳＢ４から供給された値のＭＳＢ
が「０」、すなわち、減算器ＳＢ４から供給された値が
正の値である場合には、その取り込んだ値をクリアし
て、「０」を２乗回路Ｍ４に供給する。The subtractor SB3 is provided with the read sample sequence p.
The value obtained by subtracting the predicted value y0 from the D flip-flop D1
To supply. The D flip-flop D1 takes in the value supplied from the subtractor SB3 for each sampling clock and supplies it to the squaring circuit M3. Subtractor SB
4 supplies a value obtained by subtracting the predicted value y + from the read sample series p to the D flip-flop DC1. The D flip-flop DC1 takes in the value supplied from the subtractor SB4 for each sampling clock and outputs it to 2
It is supplied to the squaring circuit M4. The D flip-flop DC1 has the MSB of the value supplied from the subtractor SB4.
Is "0", that is, when the value supplied from the subtractor SB4 is a positive value, the fetched value is cleared and "0" is supplied to the squaring circuit M4.
【００２０】２乗回路Ｍ２〜Ｍ４の各々からは、夫々、 (読取サンプル系列ｐ−予測値ｙ-)2 (読取サンプル系列ｐ−予測値ｙ０)2 (読取サンプル系列ｐ−予測値ｙ+)2 なる２乗誤差値がＤフリップフロップＤ２〜Ｄ４の各々
に供給される。From each of the squaring circuits M2 to M4, (read sample series p-predicted value y-) 2 (read sample series p-predicted value y0) 2 (read sample series p-predicted value y +) The squared error value of 2 is supplied to each of the D flip-flops D2 to D4.
【００２１】ＤフリップフロップＤ２〜Ｄ４の各々は、
上記サンプリングクロック毎にこれら２乗誤差値を取り
込んで、これらをブランチメトリック値λ２〜λ４とす
る。加算器ＡＤ２は、ブランチメトリック値λ２と、Ｄ
フリップフロップＤ９から供給されたパスメトリック値
Ｌ１００とを加算して得られた加算値を選択回路Ｓ１に
供給する。加算器ＡＤ３は、ブランチメトリック値λ２
と、ＤフリップフロップＤ６から供給されたパスメトリ
ック値Ｌ０００とを加算して得られた加算値を選択回路
Ｓ１及びＤフリップフロップＤ７の各々に供給する。比
較器Ｃ１は、上記パスメトリック値Ｌ１００とパスメト
リック値Ｌ０００との大小比較を行い、パスメトリック
値Ｌ１００≧パスメトリック値Ｌ０００なるときに、パ
ス選択信号ＳＥＬ０００を“０”とする一方、パスメト
リック値Ｌ１００＜パスメトリック値Ｌ０００なるとき
に、ＳＥＬ０００を“１”とする。選択回路Ｓ１は、か
かるパス選択信号ＳＥＬ０００が“０”である場合、す
なわち、パスメトリック値Ｌ１００がパスメトリック値
Ｌ０００以上の値である場合には、加算器ＡＤ３の加算
結果を選択してこれをＤフリップフロップＤ６に供給す
る一方、パス選択信号ＳＥＬ０００が“１”である場
合、すなわち、パスメトリック値Ｌ１００がパスメトリ
ック値Ｌ０００よりも小なる値である場合には、加算器
ＡＤ２の加算結果を選択してこれをＤフリップフロップ
Ｄ６に供給する。ＤフリップフロップＤ６は、選択回路
Ｓ１から供給された加算結果を、上記サンプリングクロ
ック毎に取り込んで、これをパスメトリック値Ｌ０００
として加算器ＡＤ３、及び比較器Ｃ１に夫々帰還供給す
る。Each of the D flip-flops D2 to D4 is
These squared error values are fetched for each sampling clock and set as branch metric values λ2 to λ4. The adder AD2 receives the branch metric value λ2 and D
The addition value obtained by adding the path metric value L100 supplied from the flip-flop D9 is supplied to the selection circuit S1. The adder AD3 has a branch metric value λ2.
And the path metric value L000 supplied from the D flip-flop D6 are added, and the added value obtained is supplied to each of the selection circuit S1 and the D flip-flop D7. The comparator C1 compares the path metric value L100 with the path metric value L000, and when the path metric value L100 ≧ the path metric value L000, sets the path selection signal SEL000 to “0” while the path metric value When L100 <path metric value L000, SEL000 is set to "1". When the path selection signal SEL000 is “0”, that is, when the path metric value L100 is a value greater than or equal to the path metric value L000, the selection circuit S1 selects the addition result of the adder AD3 and selects it. While supplying to the D flip-flop D6, when the path selection signal SEL000 is “1”, that is, when the path metric value L100 is smaller than the path metric value L000, the addition result of the adder AD2 is obtained. It is selected and supplied to the D flip-flop D6. The D flip-flop D6 takes in the addition result supplied from the selection circuit S1 for each sampling clock, and takes this as a path metric value L000.
Are fed back to the adder AD3 and the comparator C1.
【００２２】ＤフリップフロップＤ７は、加算器ＡＤ３
から供給された加算結果を、上記サンプリングクロック
毎に取り込んで、これをパスメトリック値Ｌ００１とし
て加算器ＡＤ４に帰還供給する。加算器ＡＤ４は、ブラ
ンチメトリック値λ３と、ＤフリップフロップＤ７から
供給されたパスメトリック値Ｌ００１とを加算して得ら
れた加算結果をＤフリップフロップＤ８に供給する。Ｄ
フリップフロップＤ８は、加算器ＡＤ４から供給された
加算結果を、上記サンプリングクロック毎に取り込ん
で、これをパスメトリック値Ｌ０１１として加算器ＡＤ
７及び比較器Ｃ２の各々に帰還供給する。加算器ＡＤ５
は、ブランチメトリック値λ３と、Ｄフリップフロップ
Ｄ１０から供給されたパスメトリック値Ｌ１１０とを加
算して得られた加算結果をＤフリップフロップＤ９に供
給する。ＤフリップフロップＤ９は、加算器ＡＤ５から
供給された加算結果を、上記サンプリングクロック毎に
取り込んで、これをパスメトリック値Ｌ１００として加
算器ＡＤ２及び比較器Ｃ１の各々に帰還供給する。加算
器ＡＤ６は、ブランチメトリック値λ４と、後述するＤ
フリップフロップＤ１１から供給されたパスメトリック
値Ｌ１１１とを加算して得られた加算結果をＤフリップ
フロップＤ１０、及び選択回路Ｓ２に供給する。Ｄフリ
ップフロップＤ１０は、加算器ＡＤ６から供給された加
算結果を、上記サンプリングクロック毎に取り込んで、
これをパスメトリック値Ｌ１１０として加算器ＡＤ５に
帰還供給する。The D flip-flop D7 is an adder AD3.
The addition result supplied from the above is taken in every sampling clock and is fed back to the adder AD4 as a path metric value L001. The adder AD4 supplies the addition result obtained by adding the branch metric value λ3 and the path metric value L001 supplied from the D flip-flop D7 to the D flip-flop D8. D
The flip-flop D8 fetches the addition result supplied from the adder AD4 for each sampling clock and sets this as a path metric value L011.
7 and the comparator C2. Adder AD5
Supplies the addition result obtained by adding the branch metric value λ3 and the path metric value L110 supplied from the D flip-flop D10 to the D flip-flop D9. The D flip-flop D9 takes in the addition result supplied from the adder AD5 for each sampling clock, and feeds it back to each of the adder AD2 and the comparator C1 as a path metric value L100. The adder AD6 uses the branch metric value λ4 and D described later.
The addition result obtained by adding the path metric value L111 supplied from the flip-flop D11 is supplied to the D flip-flop D10 and the selection circuit S2. The D flip-flop D10 takes in the addition result supplied from the adder AD6 for each sampling clock,
This is fed back to the adder AD5 as the path metric value L110.
【００２３】加算器ＡＤ７は、ブランチメトリック値λ
４と、ＤフリップフロップＤ８から供給されたパスメト
リック値Ｌ０１１とを加算して得られた加算結果を選択
回路Ｓ２に供給する。比較器Ｃ２は、パスメトリック値
Ｌ１１１とパスメトリック値Ｌ０１１との大小比較を行
い、パスメトリック値Ｌ１１１≧パスメトリック値Ｌ０
１１なるときに、パス選択信号ＳＥＬ１１１を“０”と
する一方、パスメトリック値Ｌ１１１＜パスメトリック
値Ｌ０１１なるときに、ＳＥＬ１１１を“１”とする。
選択回路Ｓ２は、かかるパス選択信号ＳＥＬ１１１が
“０”である場合、すなわち、パスメトリック値Ｌ１１
１がパスメトリック値Ｌ０１１以上の値である場合に
は、加算器ＡＤ７の加算結果を選択してこれをＤフリッ
プフロップＤ１１に供給する一方、パス選択信号ＳＥＬ
１１１が“１”である場合、すなわち、パスメトリック
値Ｌ１１１がパスメトリック値Ｌ０１１よりも小なる値
である場合には、加算器ＡＤ６の加算結果を選択してこ
れをＤフリップフロップＤ１１に供給する。Ｄフリップ
フロップＤ１１は、選択回路Ｓ２から供給された加算結
果を、上記サンプリングクロック毎に取り込んで、これ
をパスメトリック値Ｌ１１１として加算器ＡＤ６及び比
較器Ｃ２に夫々帰還供給する。The adder AD7 has a branch metric value λ.
4 and the path metric value L011 supplied from the D flip-flop D8 are added and the addition result obtained is supplied to the selection circuit S2. The comparator C2 compares the path metric value L111 and the path metric value L011 to determine whether the value is path metric value L111 ≧ path metric value L0.
When it becomes 11, the path selection signal SEL111 is set to "0", while when the path metric value L111 <path metric value L011, the SEL 111 is set to "1".
The selection circuit S2, when the path selection signal SEL111 is “0”, that is, the path metric value L11.
If 1 is a path metric value L011 or more, the addition result of the adder AD7 is selected and supplied to the D flip-flop D11, while the path selection signal SEL is selected.
When 111 is "1", that is, when the path metric value L111 is smaller than the path metric value L011, the addition result of the adder AD6 is selected and supplied to the D flip-flop D11. . The D flip-flop D11 takes in the addition result supplied from the selection circuit S2 for each sampling clock and feeds it back to the adder AD6 and the comparator C2 as a path metric value L111.
【００２４】図６は、パスメモリ１８０の内部構成の一
例を示す図である。パスメモリ１８０は、パス選択信号
ＳＥＬ０００及びパス選択信号ＳＥＬ１１１各々の値に
応じて、論理値「１」又は論理値「０」のデータ系列を
更新しつつこれを復号データ系列として出力する。図５
に示される選択回路Ｓ１０〜Ｓ１７の各々は、供給され
るパス選択信号ＳＥＬ０００及びパス選択信号ＳＥＬ１
１１の論理値が「０」のときは、図中の下方入力端Ｐ0
から供給された信号の論理値を次段のＤフリップフロッ
プに中継出力する一方、パス選択信号ＳＥＬ０００及び
パス選択信号ＳＥＬ１１１の論理値が「１」のときは、
図中の上方入力端Ｐ1から供給された信号の論理値を次
段のＤフリップフロップＤ１０、Ｄ１５、Ｄ２０、Ｄ２
５、Ｄ３０、Ｄ３５、Ｄ４０及びＤ４５に中継出力す
る。ＤフリップフロップＤ１０〜Ｄ１５、Ｄ２０〜Ｄ２
５、Ｄ３０〜Ｄ３５、及びＤ４０〜Ｄ４５の各々は、供
給されてくる信号の論理値を、上記サンプリングクロッ
ク毎に取り込みこれを次段に中継出力する。多数決回路
４０は、ＤフリップフロップＤ４０〜Ｄ４５各々から供
給されてくる信号の論理値「０」又は「１」の内で、多
い方の論理値を選択してこれを復号データとして出力す
る。FIG. 6 is a diagram showing an example of the internal configuration of the path memory 180. The path memory 180 updates the data series of the logical value “1” or the logical value “0” according to the values of the path selection signal SEL000 and the path selection signal SEL111, and outputs this as a decoded data series. FIG.
Each of the selection circuits S10 to S17 shown in FIG. 2 is supplied with the path selection signal SEL000 and the path selection signal SEL1.
When the logical value of 11 is "0", the lower input terminal P0 in the figure
While relaying the logical value of the signal supplied from D to the D flip-flop of the next stage, when the logical values of the path selection signal SEL000 and the path selection signal SEL111 are "1",
The logical value of the signal supplied from the upper input terminal P1 in the figure is used as the D flip-flop D10, D15, D20, D2 of the next stage.
5, relay output to D30, D35, D40 and D45. D flip-flops D10 to D15, D20 to D2
5, D30 to D35, and D40 to D45 each take in the logical value of the supplied signal for each sampling clock and relay it to the next stage. The majority decision circuit 40 selects the larger logical value from the logical values "0" or "1" of the signals supplied from the D flip-flops D40 to D45, and outputs it as the decoded data.
【００２５】尚、図６においては、回路段数を４段とし
た場合の例を示しているが、実際には、１０段から１０
０段程度で構成される。以上の如く、本発明による記録
情報再生装置においては、ビタビ復号器１７において用
いる予測値の各々を、読取サンプル系列ｐ中におけるゼ
ロクロス時点に最も近い位置に存在するゼロクロスサン
プルの値、及びゼロクロスサンプルの前後に隣接するサ
ンプル各々の値に夫々等しい値に設定する構成としたの
である。Although FIG. 6 shows an example in which the number of circuit stages is four, in practice, 10 to 10 stages are used.
It consists of 0 stages. As described above, in the recorded information reproducing apparatus according to the present invention, each of the predicted values used in the Viterbi decoder 17 is set to the value of the zero-cross sample existing at the position closest to the zero-cross time point in the read sample sequence p and the zero-cross sample. The value is set to be equal to the value of each of the samples adjacent to the front and rear.
【００２６】すなわち、情報データをＲＬＬ変調符号化
してＣＤ、あるいはＤＶＤの如き光ディスクに記録する
際には、ピットエッジ記録と呼ばれる記録方式を採用す
る。これは、記録パルスと等しい長さのピット及びラン
ドを光ディスク上に形成するものであり、かかるピット
両端のエッジ部が記録情報を担うものとなる。この光デ
ィスクから記録情報の再生を行う際には、かかるピット
両端のエッジ部に対応する読取信号のゼロクロス点に基
づいて記録情報の再生を行う。従って、かかる読取信号
をＡ／Ｄ変換して得られた読取サンプル系列を用いるビ
タビ復号においても、ゼロクロス時点及びそのゼロクロ
ス時点の前後に存在する読取サンプルが、記録情報の大
部分を担っていると考えられる。一方、ピット及びラン
ドの中央部に対応する、ゼロクロス時点から離れた時点
での読取信号は、アシンメトリと呼ばれるピット長の伸
縮に起因して、上下非対称となることがある。つまり、
ゼロクロス時点から離れた位置での読取信号に対応した
読取サンプルは、そのデータとしての信頼性が低く、そ
れ故に、ビタビ復号では、かかる読取サンプルからで
は、正確に復号するのが困難となる。That is, when the information data is RLL-modulated and recorded on an optical disk such as a CD or a DVD, a recording method called pit edge recording is adopted. This is to form pits and lands having the same length as the recording pulse on the optical disc, and the edge portions at both ends of the pits carry recording information. When the recorded information is reproduced from this optical disc, the recorded information is reproduced on the basis of the zero cross points of the read signal corresponding to the edge portions at both ends of the pit. Therefore, even in the Viterbi decoding using the read sample series obtained by A / D converting the read signal, the zero cross time point and the read samples existing before and after the zero cross time point are responsible for most of the recorded information. Conceivable. On the other hand, the read signal corresponding to the central portion of the pit and the land at a time point apart from the zero-cross time point may be vertically asymmetric due to expansion and contraction of the pit length called asymmetry. That is,
The read sample corresponding to the read signal at the position apart from the zero-cross time point has low reliability as the data, and therefore it is difficult for Viterbi decoding to accurately decode from the read sample.
【００２７】そこで、本発明においては、データとして
信頼性の高いゼロクロス時点の読取サンプル及びその前
後に存在する読取サンプルのみを重視してビタビ復号を
行う。図４に示されるメトリック演算回路１７０におい
ては、ゼロクロス時点から離れた時点に存在する、絶対
値の大なる読取サンプルが供給されてきた場合には、こ
の際の二乗誤差値を強制的に「０」にすることにより、
ビタビ復号の性能劣化を防止している。かかる動作は、
上述した如きＤフリップフロップＤＣ１及びＤＣ２のク
リア動作にて実現している。Therefore, in the present invention, Viterbi decoding is performed by emphasizing only the read sample at the time of the zero-cross point having high reliability as data and the read samples existing before and after the read sample. In the metric calculation circuit 170 shown in FIG. 4, when a read sample having a large absolute value, which is present at a time away from the zero-cross time, is supplied, the square error value at this time is forcibly set to “0”. By
The performance degradation of Viterbi decoding is prevented. Such actions are:
This is realized by the clear operation of the D flip-flops DC1 and DC2 as described above.
【００２８】従って、本発明によれば、ビタビ復号を実
施する際に必要となる予測値は、予測値ｙ-、予測値ｙ
０、及び予測値ｙ+の３つで事足りるので、図５のメト
リック演算回路、図６のパスメモリともに、より小さい
回路規模で済む。従って、復号性能を劣化させることな
く、小なる回路規模にて、高密度記録媒体から高い信頼
性をもって情報再生を行えるようになるのである。Therefore, according to the present invention, the predicted values required when performing the Viterbi decoding are the predicted value y- and the predicted value y.
Since three values of 0 and the predicted value y + are sufficient, both the metric operation circuit of FIG. 5 and the path memory of FIG. 6 can be smaller in circuit scale. Therefore, it is possible to reproduce information from a high density recording medium with high reliability with a small circuit scale without degrading the decoding performance.
【００２９】尚、上記実施例においては、３つの予測値
ｙ-、予測値ｙ０、及び予測値ｙ+各々を、予測値生成回
路１６にて逐次、読取サンプル系列ｐから求めるように
している。しかしながら、これら３つの予測値を予め実
験によって求めておき、これらを図７に示されるが如
く、ＣＰＵ（中央処理装置）２０にてビタビ復号器１７
に供給する構成としても良い。In the above embodiment, each of the three predicted values y-, the predicted value y0, and the predicted value y + is sequentially calculated by the predicted value generation circuit 16 from the read sample series p. However, these three predicted values are obtained in advance by experiments, and these are predicted by the CPU (central processing unit) 20 as shown in FIG.
It is good also as composition supplied to.
【００３０】例えば、単層構造のＤＶＤ、２層構造のＤ
ＶＤ、追記型ＤＶＤ、書き換え可能なＤＶＤ、更にＣＤ
の如き光ディスクのいずれからでも記録情報の再生が可
能な記録情報再生装置においては、これら各ディスク毎
に最適な３つの予測値ｙ-、予測値ｙ０、及び予測値ｙ+
各々を記憶しておき、再生対象となるディスクの判別結
果に応じた予測値ｙ-、予測値ｙ０、及び予測値ｙ+をビ
タビ復号器１７に供給するのである。For example, a single-layer DVD and a two-layer D
VD, write-once DVD, rewritable DVD, and CD
In the recorded information reproducing apparatus capable of reproducing recorded information from any of the optical discs such as the above, the three predicted values y−, predicted value y0, and predicted value y + that are optimum for each of these discs are used.
Each of them is stored, and the predicted value y-, the predicted value y0, and the predicted value y + according to the discrimination result of the disc to be reproduced are supplied to the Viterbi decoder 17.
【００３１】図８は、本発明の他の実施例による記録情
報再生装置の構成を示す図である。図８において、ピッ
クアップ１２は、記録ディスク１１から記録情報の読み
取りを行って得られたアナログの読取信号をＲＦアンプ
１３に供給する。ＲＦアンプ１３は、かかる読取信号を
所望に増幅したものを減算器２１に供給する。減算器２
１は、ＲＦアンプ１３から供給された読取信号から、後
述する誤差信号ｅを減算した誤差補正読取信号をＡ／Ｄ
変換器１４に供給する。Ａ／Ｄ変換器１４は、後述する
クロック発生回路１５から供給されてくるサンプリング
クロック信号に応じて上記誤差補正読取信号をサンプリ
ングして順次、ディジタルの読取サンプル値に変換し、
この読取サンプル値の系列からなる読取サンプル系列ｐ
を得る。クロック発生回路１５は、かかる読取サンプル
系列ｐに基づいて位相補正した所定周波数のクロック信
号を発生し、これを上記サンプリングクロック信号とし
てＡ／Ｄ変換器１４に供給する。レベル補正回路２２
は、読取サンプル系列ｐ中から、ゼロクロス時点に最も
近い位置に存在するゼロクロスサンプルを抽出し、この
サンプル値に対応したレベルを有する誤差信号ｅを発生
してこれを減算器２１に帰還供給する。FIG. 8 is a diagram showing the structure of a recorded information reproducing apparatus according to another embodiment of the present invention. In FIG. 8, the pickup 12 supplies an analog read signal obtained by reading recorded information from the recording disk 11 to the RF amplifier 13. The RF amplifier 13 supplies the read signal, which is amplified as desired, to the subtractor 21. Subtractor 2
1 is an error correction read signal obtained by subtracting an error signal e described below from the read signal supplied from the RF amplifier 13 by A / D.
It is supplied to the converter 14. The A / D converter 14 samples the error correction read signal in accordance with a sampling clock signal supplied from a clock generation circuit 15 described later, and sequentially converts it into a digital read sample value,
Read sample series p consisting of this series of read sample values
Get. The clock generation circuit 15 generates a clock signal of a predetermined frequency whose phase is corrected based on the read sample series p, and supplies this to the A / D converter 14 as the sampling clock signal. Level correction circuit 22
Extracts the zero-cross sample existing at the position closest to the zero-cross time point from the read sample series p, generates an error signal e having a level corresponding to this sample value, and feeds it back to the subtracter 21.
【００３２】かかる減算器２１及びレベル補正回路２２
の動作により、Ａ／Ｄ変換器１４から出力される読取サ
ンプル系列ｐ中のゼロクロスサンプルの値は、実際に０
レベルとなる。予測値生成回路１６’は、読取サンプル
系列ｐ中から、ゼロクロスサンプルの前後に存在する正
極性のサンプルｕ及び負極性のサンプルｗ各々を抽出
し、これら正極性のサンプルｕ及び負極性のサンプルｗ
各々の平均レベルを夫々予測値ｙ+、及び予測値ｙ-とし
てビタビ復号器１７に供給する。ビタビ復号器１７に
は、更に、固定値の０が予測値の１つとして供給され
る。The subtractor 21 and the level correction circuit 22
The value of the zero-cross sample in the read sample series p output from the A / D converter 14 is actually 0
Level. The predicted value generation circuit 16 ′ extracts a positive polarity sample u and a negative polarity sample w existing before and after the zero-cross sample from the read sample series p, and outputs the positive polarity sample u and the negative polarity sample w.
The respective average levels are supplied to the Viterbi decoder 17 as the predicted value y + and the predicted value y-, respectively. The Viterbi decoder 17 is further supplied with a fixed value of 0 as one of the predicted values.
【００３３】すなわち、かかる図８に示される構成にお
いては、上記減算器２１及びレベル補正回路２２の動作
により、読取サンプル系列ｐ中のゼロクロスサンプルの
値は、必ず０レベルとなるので、予測値ｙ０としては、
固定値の０レベルをそのまま用いれば良いのである。か
かる構成によれば、図２及び図５に示される予測値ｙ０
に関する回路部を省略することが出来る。That is, in the configuration shown in FIG. 8, the value of the zero-cross sample in the read sample sequence p always becomes 0 level due to the operation of the subtracter 21 and the level correction circuit 22, so the predicted value y0 as,
The fixed level of 0 may be used as it is. According to such a configuration, the predicted value y0 shown in FIGS.
It is possible to omit the circuit section related to.
【００３４】又、光ディスク再生系の周波数特性は高域
減衰特性であるから、ＲＬＬ変調符号を用いて記録した
場合の読取信号波形においては、最短ランレングス波形
の振幅が最小となる。よって、光ディスクに記録されて
いるＲＬＬ変調符号化信号を読み取る場合には、この最
短ランレングス波形が読み取りエラーを起こす確率が高
い。Further, since the frequency characteristic of the optical disc reproducing system is a high frequency attenuation characteristic, the amplitude of the shortest run length waveform becomes the minimum in the read signal waveform when recorded by using the RLL modulation code. Therefore, when the RLL modulation coded signal recorded on the optical disc is read, there is a high probability that this shortest run length waveform will cause a read error.
【００３５】そこで、上記予測値生成回路１６による予
測値ｙ+、及び予測値ｙ-の検出においては、ゼロクロス
時点の前後の正負サンプルを全て検出するのではなく、
ランレングスが最短である場合にのみ検出する構成とし
ても良い。そして、この最短ランレングス波形に対応し
た予測値を設定することにより、ビタビ復号回路１７の
復号エラーを更に低減させることが可能となる。Therefore, when the predicted value y + and the predicted value y- are detected by the predicted value generation circuit 16, not all positive and negative samples before and after the zero cross point are detected, but
It may be configured to detect only when the run length is the shortest. Then, by setting a prediction value corresponding to this shortest run length waveform, it becomes possible to further reduce the decoding error of the Viterbi decoding circuit 17.
【００３６】又、上記予測値生成回路１６による予測値
ｙ+、及び予測値ｙ-の検出においては、最短ランレング
ス波形の振幅が最小となる性質を利用して、ゼロクロス
時点の前後のサンプル値の最小値を検出するようにして
も良い。更に、かかる予測値生成回路１６による予測値
ｙ+、及び予測値ｙ-の検出においては、予測値ｙ+、及
び予測値ｙ-が正負対称であると近似して、サンプル値
の絶対値を検出するようにしても良い。この際、検出さ
れた絶対値を正極性としたものを予測値ｙ+とし、負極
性としたものを予測値ｙ-とするのである。Further, in the detection of the predicted value y + and the predicted value y- by the predicted value generation circuit 16, the property that the amplitude of the shortest run length waveform is minimized is used, and the sample values before and after the zero crossing point are used. May be detected. Furthermore, in the detection of the predicted value y + and the predicted value y− by the predicted value generation circuit 16, the predicted value y + and the predicted value y− are approximated to be positive / negative symmetrical, and the absolute value of the sample value is calculated. You may make it detect. At this time, the detected absolute value is set as the positive value and the negative value is set as the predicted value y +.
【００３７】又、上記実施例においては、予測値が３つ
の場合について述べたが、これに限定されるものではな
い。例えば、予測値を４つの如き偶数個としても構わな
い。この際、Ａ／Ｄ変換器１４におけるサンプリングク
ロックは、ゼロクロス時点と逆位相とし、ゼロクロス時
点の前後各２クロックの計４サンプルを予測値とする。In the above embodiment, the case where there are three predicted values has been described, but the present invention is not limited to this. For example, the predicted value may be an even number such as four. At this time, the sampling clock in the A / D converter 14 has a phase opposite to that at the zero-cross time point, and a total of 4 samples of two clocks before and after the zero-cross time point are the predicted values.
【００３８】又、上記ＲＬＬ変調符号は、８／１６変調
符号化に限定されるものではなく、例えば、（１、７）
ＲＬＬ変調符号、（２、７）ＲＬＬ変調符号、及びＥＦ
Ｍ（eight to fourteen modulation)符号等、種々の転
用が可能である。又、予測値の個数、変調符号の種類に
応じてビタビ復号回路の構成は種々に改変可能である。The RLL modulation code is not limited to the 8/16 modulation coding, and may be, for example, (1, 7).
RLL modulation code, (2,7) RLL modulation code, and EF
Various uses such as M (eight to four teen modulation) code are possible. Further, the configuration of the Viterbi decoding circuit can be variously modified according to the number of predicted values and the type of modulation code.
【００３９】[0039]
【発明の効果】上記したことから明らかなように、本発
明による記録情報再生装置によれば、その復号性能を劣
化させることなくビタビ復号器の回路規模を小にするこ
とが出来る。よって、小なる回路規模の再生装置にて、
ＲＬＬ変調符号化して高密度記録された記録媒体から信
頼性の高い情報再生が行えるようになるのである。As is apparent from the above, according to the recorded information reproducing apparatus of the present invention, the circuit scale of the Viterbi decoder can be reduced without degrading its decoding performance. Therefore, in a reproducing device with a small circuit scale,
This makes it possible to perform highly reliable information reproduction from a recording medium that has been RLL-modulated and high-density recorded.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明による記録情報再生装置の構成の一例を
示す図である。FIG. 1 is a diagram showing an example of a configuration of a recorded information reproducing apparatus according to the present invention.
【図２】予測値生成回路１６の内部構成を示す図であ
る。FIG. 2 is a diagram showing an internal configuration of a predicted value generation circuit 16.
【図３】予測値生成回路１６の内部動作波形を示す図で
ある。FIG. 3 is a diagram showing internal operation waveforms of a predicted value generation circuit 16.
【図４】ビタビ復号器１７の構成を示す図である。FIG. 4 is a diagram showing a configuration of a Viterbi decoder 17.
【図５】メトリック演算回路１７０の内部構成を示す図
である。5 is a diagram showing an internal configuration of a metric calculation circuit 170. FIG.
【図６】パスメモリ１８０の内部構成の一例を示す図で
ある。6 is a diagram showing an example of an internal configuration of a path memory 180. FIG.
【図７】本発明の他の実施例による記録情報再生装置の
構成を示す図である。FIG. 7 is a diagram showing a configuration of a recorded information reproducing apparatus according to another embodiment of the present invention.
【図８】本発明の他の実施例による記録情報再生装置の
構成を示す図である。FIG. 8 is a diagram showing a configuration of a recorded information reproducing apparatus according to another embodiment of the present invention.
１４ Ａ／Ｄ変換器 １６ 予測値生成回路 １７ ビタビ復号器 ２１ 減算器 ２２ レベル補正回路 １７０ メトリック演算回路 14 A / D converter 16 Prediction value generation circuit 17 Viterbi decoder 21 Subtractor 22 Level correction circuit 170 Metric calculation circuit
Claims (4)
を行う記録情報再生装置であって、 前記記録媒体から記録情報の読み取りを行ってアナログ
の読取信号を得る情報読取手段と、前記読取信号をサン
プリングしてディジタルの読取サンプル系列に変換する
Ａ／Ｄ変換器と、前記読取サンプル系列と複数の予測値
各々との誤差に基づいて情報データの復号を行うビタビ
復号器とを有し、 前記予測値の各々は、前記読取サンプル系列中における
ゼロクロス時点に最も近い位置に存在するゼロクロスサ
ンプルの値、及び前記ゼロクロスサンプルの前後に隣接
するサンプル各々の値に夫々等しい値であることを特徴
とする記録情報再生装置。1. A recorded information reproducing apparatus for reproducing information data recorded on a recording medium, comprising: information reading means for reading recorded information from the recording medium to obtain an analog read signal; and the read signal. An A / D converter for sampling and converting into a digital read sample series, and a Viterbi decoder for decoding information data based on an error between the read sample series and each of a plurality of prediction values, Each of the prediction values is a value that is equal to a value of a zero-cross sample existing at a position closest to a zero-cross time point in the read sample sequence and a value of each of adjacent samples before and after the zero-cross sample. Recorded information reproducing device.
を行う記録情報再生装置であって、 前記記録媒体から記録情報の読み取りを行ってアナログ
の読取信号を得る情報読取手段と、 前記読取信号をサンプリングしてディジタルの読取サン
プル系列に変換するＡ／Ｄ変換器と、 前記読取サンプル系列と複数の予測値各々との誤差に基
づいて情報データの復号を行うビタビ復号器と、 前記読取サンプル系列中におけるゼロクロス時点に最も
近い位置に存在するゼロクロスサンプル及び前記ゼロク
ロスサンプルの前後に隣接するサンプル各々を抽出し、
これらを夫々前記予測値とする予測値生成手段とを有す
ることを特徴とする記録情報再生装置。2. A recorded information reproducing apparatus for reproducing information data recorded on a recording medium, comprising: information reading means for reading recorded information from the recording medium to obtain an analog read signal; and the read signal. An A / D converter for sampling and converting the read sample series into a digital read sample series; a Viterbi decoder for decoding information data based on an error between the read sample series and each of a plurality of prediction values; Extracting each of the zero cross sample existing at the position closest to the zero cross time point in the sample and each of the samples adjacent before and after the zero cross sample,
A recorded information reproducing apparatus, characterized in that it has a predicted value generating means that uses these as the predicted values.
を行う記録情報再生装置であって、 前記記録媒体から記録情報の読み取りを行ってアナログ
の読取信号を得る情報読取手段と、 前記読取信号から誤差信号を減算して誤差補正読取信号
を得る減算器と、 前記誤差補正読取信号をサンプリングしてディジタルの
読取サンプル系列に変換するＡ／Ｄ変換器と、 前記読取サンプル系列中におけるゼロクロス時点に最も
近い位置に存在するゼロクロスサンプルを抽出し、この
サンプル値に対応したレベルを有する信号を前記誤差信
号として発生するレベル補正手段と、 前記読取サンプル系列と複数の予測値各々との誤差に基
づいて情報データの復号を行うビタビ復号器とを有し、 前記予測値の各々は、ゼロレベル及び前記ゼロクロスサ
ンプルの前後に隣接するサンプル各々の値に夫々等しい
値であることを特徴とする記録情報再生装置。3. A recorded information reproducing apparatus for reproducing information data recorded on a recording medium, comprising: information reading means for reading recorded information from the recording medium to obtain an analog read signal; and the read signal. A subtractor for subtracting an error signal from the error correction read signal to obtain an error correction read signal, an A / D converter for sampling the error correction read signal and converting the error correction read signal into a digital read sample sequence, and a zero crossing point in the read sample sequence. Based on the error between the read sample sequence and each of the plurality of predicted values, a level correcting unit that extracts a zero-cross sample existing at the closest position and generates a signal having a level corresponding to this sample value as the error signal. And a Viterbi decoder for decoding information data, wherein each of the prediction values is a zero level and a zero cross sample. A recorded information reproducing apparatus having a value equal to the value of each of the samples adjacent to the front and rear.
情報データはＲＬＬ変調符号化されて前記光ディスクに
記録されていることを特徴とする請求項１、２及び３記
載の記録情報再生装置。4. The recorded information reproducing apparatus according to claim 1, 2 or 3, wherein the recording medium is an optical disk, and the information data is RLL-modulated and recorded on the optical disk.
Priority Applications (2)
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