JPH09319602A - Computer system and reset control method - Google Patents
Computer system and reset control methodInfo
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- JPH09319602A JPH09319602A JP8138815A JP13881596A JPH09319602A JP H09319602 A JPH09319602 A JP H09319602A JP 8138815 A JP8138815 A JP 8138815A JP 13881596 A JP13881596 A JP 13881596A JP H09319602 A JPH09319602 A JP H09319602A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるリセット動作を制御するコンピュータシス
テム及びリセット制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer system and a reset control method for controlling a reset operation in a computer system.
【０００２】[0002]
【従来の技術】一般にコンピュータシステムでは、ハー
ドウェアあるいはソフトウェアによる障害の発生によっ
て動作不可能状態となった場合に、初期化動作を行なっ
て復帰させるためのリセット機能が設けられている。2. Description of the Related Art Generally, a computer system is provided with a reset function for carrying out an initialization operation and returning when an inoperable state is caused by a failure caused by hardware or software.
【０００３】リセット動作は、例えば図６（ａ）に示す
ように、システムが動作不可能状態となった際に、リセ
ットスイッチが押下されることにより、リセット要求が
あったことをハードウェア的に判断し、各ハードウェア
に直ちに強制的なリセット信号を供給することにより実
行される。In the reset operation, for example, as shown in FIG. 6 (a), when the system is in an inoperable state, the reset switch is pressed to indicate that there is a reset request by hardware. It is executed by making a judgment and immediately supplying a compulsory reset signal to each hardware.
【０００４】また、緊急時の処理として、リセットボタ
ンが押下された際に、ＮＭＩ（ノン・マスカバル・イン
タラプト）のような禁止できない割り込みを利用して、
ＣＰＵに強制的な割り込みを発生し、ソフトウェアでリ
セット動作を行なうこともある。As an emergency process, when a reset button is pressed, an interrupt that cannot be prohibited such as NMI (Non-Mascabal Interrupt) is used.
In some cases, a forced interrupt is generated in the CPU and the reset operation is performed by software.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
リセット制御方法では、直接的なハードウェアリセット
や、割り込み発生によるリセットであったため、ハード
ウェアリセットの場合では現在の動作がどのような状態
であるか関係なくリセットがかかってしまい処理中のデ
ータを保存することが難しく、また割り込みの発生によ
るリセットではハードウェア故障時の動作が保証されな
くなってしまうという問題があった。However, in the conventional reset control method, since the hardware reset is a direct hardware reset or the reset is generated by an interrupt, in the case of a hardware reset, what is the current operation state? Regardless of this, there is a problem that it is difficult to save the data being processed because it is reset, and the operation at the time of hardware failure cannot be guaranteed by the reset due to the occurrence of an interrupt.
【０００６】本発明は前記のような事情を考慮してなさ
れたもので、リセット動作の実行要求があった場合であ
っても、最大限のデータ保存が可能なコンピュータシス
テム及びリセット制御方法を提供することを目的とす
る。The present invention has been made in consideration of the above circumstances, and provides a computer system and a reset control method capable of storing the maximum amount of data even when there is a request to execute a reset operation. The purpose is to do.
【０００７】[0007]
【課題を解決するための手段】本発明は、リセット動作
の実行要求がリセットスイッチの押下によって通知され
るコンピュータシステムにおいて、前記リセットスイッ
チと接続され、前記リセットスイッチからリセット動作
の実行要求が通知された際にＣＰＵに対してＮＭＩ（ノ
ン・マスカバル・インタラプト）を発生し、一定時間内
にＣＰＵからの前記ＮＭＩに対する応答がなかった場合
にハードウェアリセットを発生するリセットコントロー
ラと、前記リセットコントローラから前記ＮＭＩが発生
した際に、実行中の処理のデータ保存を行なう保存手段
とを具備したことを特徴とする。According to the present invention, in a computer system in which a reset operation execution request is notified by pressing a reset switch, the reset switch is connected to the reset switch and the reset operation execution request is notified from the reset switch. A reset controller that generates an NMI (non-maskable interrupt) to the CPU at the time of the above, and generates a hardware reset when there is no response from the CPU to the NMI within a fixed time, and the reset controller A storage means for storing the data of the processing being executed when an NMI occurs is provided.
【０００８】このような構成によれば、リセットコント
ローラを付加したことにより、リセットスイッチが押下
された時に最初にＮＭＩを発生させ、このＮＭＩに対し
てＣＰＵが応答しないときにはＣＰＵが処理を実行でき
ないものと判断してハードウェアリセットが発生され、
ＣＰＵが動作可能であれば緊急的な処理、すなわち処理
中のデータ保存が実行されるのでデータを保存できる可
能性が向上する。According to such a configuration, by adding the reset controller, the NMI is first generated when the reset switch is pressed, and the CPU cannot execute the process when the CPU does not respond to the NMI. Hardware reset is generated,
If the CPU is operable, an urgent process, that is, data saving during the process is executed, so that the possibility of saving the data is improved.
【０００９】また本発明は、リセット動作の実行要求が
リセットスイッチの押下によって通知されるコンピュー
タシステムにおいて、前記リセットスイッチと接続さ
れ、前記リセットスイッチからリセット動作の実行要求
が通知された際にＣＰＵに対してマスク可能割り込みを
発生し、一定時間内にＣＰＵからの前記マスク可能割り
込みに対する応答がなかった場合にＮＭＩ（ノン・マス
カバル・インタラプト）を発生し、さらに一定時間内に
ＣＰＵからの前記ＮＭＩに対する応答がなかった場合に
ハードウェアリセットを発生するリセットコントローラ
と、前記リセットコントローラから前記マスク可能割り
込みまたは前記ＮＭＩが発生した際に、実行中の処理の
データ保存を行なう保存手段とを具備したことを特徴と
する。According to the present invention, in a computer system in which a reset operation execution request is notified by pressing a reset switch, the CPU is connected to the reset switch and the CPU is notified when the reset operation execution request is notified from the reset switch. If a maskable interrupt is issued to the CPU and there is no response to the maskable interrupt from the CPU within a fixed time, an NMI (non-maskable interrupt) is generated, and the NMI from the CPU is responded to within a fixed time. A reset controller that generates a hardware reset when there is no response; and a storage unit that stores data of a process being executed when the maskable interrupt or the NMI occurs from the reset controller. Characterize.
【００１０】このような構成によれば、リセットコント
ローラを付加したことにより、リセットスイッチが押下
された時に最初にマスク可能割り込みを発生させ、この
マスク可能割り込みに対してＣＰＵが応答しない場合に
はＮＭＩを発生させ、さらにＮＭＩに対してＣＰＵが応
答しない場合にはＣＰＵが処理を実行できないと判断し
てハードウェアリセットを発生することになるから、Ｃ
ＰＵが動作可能であれば緊急的な処理、すなわち処理中
のデータ保存が実行されるのでデータを保存できる可能
性が向上する。According to this structure, by adding the reset controller, the maskable interrupt is first generated when the reset switch is pressed, and the NMI is generated when the CPU does not respond to the maskable interrupt. If the CPU does not respond to the NMI, the CPU determines that the processing cannot be executed and a hardware reset is generated.
If the PU is operable, an urgent process, that is, data saving during the process is executed, so that the possibility of saving the data is improved.
【００１１】[0011]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は本実施形態に係わる
コンピュータシステムの構成を示すブロック図である。
図１に示すように、本実施形態におけるコンピュータシ
ステムは、ＣＰＵ１０、ＲＡＭ１２、ＲＯＭ１４、キー
ボードコントローラ（ＫＢＣ）１６、キーボード（Ｋ
Ｂ）１８、ＣＲＴコントローラ（ＣＲＴＣ）２０、ＣＲ
Ｔ２２、フロッピーディスクコントローラ（ＦＤＣ）２
４、フロッピーディスク装置（ＦＤＤ）２６、リセット
コントローラ（ＲＳＴＣ）２８、リセットスイッチ（Ｒ
ＳＴＳＷ）３０によって構成されている。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a computer system according to this embodiment.
As shown in FIG. 1, the computer system in this embodiment includes a CPU 10, a RAM 12, a ROM 14, a keyboard controller (KBC) 16, and a keyboard (K.
B) 18, CRT controller (CRTC) 20, CR
T22, floppy disk controller (FDC) 2
4, floppy disk device (FDD) 26, reset controller (RSTC) 28, reset switch (R
STSW) 30.
【００１２】ＣＰＵ１０は、ＲＡＭ１２及びＲＯＭ１４
に格納されたプログラムに基づいて、キーボード１８か
らのキー入力、ＣＲＴ２２における画面制御、フロッピ
ーディスク装置２６に対するアクセス制御等を実行す
る。ＣＰＵ１０は、リセットコントローラ２８からＮＭ
Ｉ（ノン・マスカバル・インタラプト）の信号を入力し
た場合に、ＲＯＭ１４の所定のアドレスにアクセスし、
ＮＭＩ発生時用のプログラムを実行する。The CPU 10 has a RAM 12 and a ROM 14
On the basis of the program stored in, the key input from the keyboard 18, the screen control on the CRT 22, the access control to the floppy disk device 26, etc. are executed. From the reset controller 28 to the NM
When a signal of I (non-maskable interrupt) is input, a predetermined address of the ROM 14 is accessed,
Execute the program for NMI occurrence.
【００１３】ＲＡＭ１２は、プログラムやデータ等を保
存する。ＲＡＭ１２には、アプリケーションプログラム
が実行されている際には、処理中のデータが存在し、ソ
フトウェアやハードウェアにおいて障害が発生し、リセ
ット要求されるような場合にデータ保存をする必要があ
る。The RAM 12 stores programs and data. It is necessary to save data in the RAM 12 when there is data being processed when an application program is being executed, a failure occurs in software or hardware, and a reset request is made.
【００１４】ＲＯＭ１４は、システムプログラム、表示
データ等を保存する。ＲＯＭ１４には、ＣＰＵ１０に対
してＮＭＩが発生した際に実行すべき処理を規定するプ
ログラムが所定のアドレスからの領域に格納されている
ものとする。The ROM 14 stores system programs, display data and the like. It is assumed that the ROM 14 stores a program defining a process to be executed when an NMI occurs in the CPU 10 in an area from a predetermined address.
【００１５】キーボードコントローラ１６は、ＣＰＵ１
０の制御のもとで、キーボード１８からのキー入力を制
御する。キーボード１８は、キーボードコントローラ１
６の制御のもとでキー入力に使用される。The keyboard controller 16 is the CPU 1
Under the control of 0, the key input from the keyboard 18 is controlled. The keyboard 18 is the keyboard controller 1
Used for key input under the control of 6.
【００１６】ＣＲＴコントローラ２０は、ＣＰＵ１０の
制御のもとで、ＣＲＴ２２における表示を制御する。Ｃ
ＲＴ２２は、ＣＲＴコントローラ２０の制御のもとで、
文字や図形等を表示するために使用される。The CRT controller 20 controls the display on the CRT 22 under the control of the CPU 10. C
RT22 is under the control of CRT controller 20,
It is used to display characters and figures.
【００１７】フロッピーディスクコントローラ２４は、
ＣＰＵ１０の制御のもとで、フロッピーディスク装置２
６に対するアクセス（データのリード／ライト）を制御
する。フロッピーディスク装置２６は、フロッピーディ
スクコントローラ２４の制御のもとでデータが保存され
る。The floppy disk controller 24 is
Under the control of the CPU 10, the floppy disk device 2
Control access to 6 (read / write of data). In the floppy disk device 26, data is stored under the control of the floppy disk controller 24.
【００１８】リセットコントローラ２８は、リセットス
イッチ３０からリセット動作の実行要求があった場合
に、処理中のデータを可能な限り保存できるようにリセ
ット動作を制御する。図２にはリセットコントローラ２
８の詳細な構成を示している（後述する）。The reset controller 28 controls the reset operation so that the data being processed can be stored as much as possible when the reset switch 30 requests execution of the reset operation. The reset controller 2 is shown in FIG.
8 shows a detailed configuration of the data set 8 (described later).
【００１９】リセットスイッチ３０は、ハードウェアあ
るいはソフトウェアによる障害の発生によって動作不可
能状態となった場合等に、初期化動作を行なって復帰さ
せるためのリセット動作の実行要求の入力に使用され
る。The reset switch 30 is used to input a reset operation execution request for performing an initialization operation and returning when the operation becomes inoperable due to a failure caused by hardware or software.
【００２０】図２は、図１中に示すリセットコントロー
ラ２８の詳細な構成を示すブロック図である。図２に示
すように、リセットコントローラ２８は、制御回路４
０、波形生成回路４２を有している。FIG. 2 is a block diagram showing a detailed structure of the reset controller 28 shown in FIG. As shown in FIG. 2, the reset controller 28 includes the control circuit 4
0, the waveform generation circuit 42.
【００２１】制御回路４０は、ＣＰＵ１０によって発生
されるアドレスバス上のアドレスを解析して、ＣＰＵ１
０からのＭＮＩ信号またはＩＮＴ信号に対する応答の有
無を判別する。制御回路４０には、カウンタ４０ａが設
けられており、ＮＭＩ信号（あるいはＩＮＴ信号）が発
生されてからの時間を計測する。The control circuit 40 analyzes the address on the address bus generated by the CPU 10, and determines the CPU 1
Whether or not there is a response to the MNI signal or INT signal from 0 is determined. The control circuit 40 is provided with a counter 40a, and measures the time after the NMI signal (or INT signal) is generated.
【００２２】波形生成回路４２は、制御回路４０の制御
のもとで、所定の条件に応じてＣＰＵ１０に対するＮＭ
Ｉ信号（あるいはマスク可能割り込み（ＩＮＴ信
号））、あるいは各ハードウェアに対するリセット信号
（ＲＥＳＥＴ）を生成して出力する。The waveform generation circuit 42, under the control of the control circuit 40, NMs the CPU 10 according to a predetermined condition.
An I signal (or maskable interrupt (INT signal)) or a reset signal (RESET) for each hardware is generated and output.
【００２３】次に、第１実施形態の動作について、図３
に示すフローチャートを参照しながら説明する。コンピ
ュータシステムに何等かの不具合（ハードウェアあるい
はソフトウェアにおける障害）が生じ、動作が停止され
たものとする。この場合、コンピュータシステムの利用
者によってリセットスイッチ３０が押下され、リセット
動作の実行要求が入力される（ステップＡ１）。Next, the operation of the first embodiment will be described with reference to FIG.
This will be described with reference to the flowchart shown in FIG. It is assumed that the computer system has some trouble (a failure in hardware or software) and has stopped operating. In this case, the user of the computer system presses the reset switch 30 and inputs a request to execute the reset operation (step A1).
【００２４】リセットコントローラ２８の制御回路４０
は、リセットスイッチ３０からのリセット動作の実行要
求を認識して、波形生成回路４２に対してＮＭＩの発生
を指示する。波形生成回路４２は、制御回路４０からの
指示に応じてＮＭＩ信号を生成し、ＣＰＵ１０に対して
出力する（ステップＡ２）。また、リセットコントロー
ラ２８は、カウンタ４０ａを用いて時間の計測を開始
し、ＣＰＵ１０からの応答待ち状態となる。Control circuit 40 of reset controller 28
Recognizes a reset operation execution request from the reset switch 30 and instructs the waveform generation circuit 42 to generate an NMI. The waveform generation circuit 42 generates an NMI signal according to the instruction from the control circuit 40, and outputs it to the CPU 10 (step A2). In addition, the reset controller 28 starts measuring time using the counter 40a and waits for a response from the CPU 10.
【００２５】一方、ＣＰＵ１０は、ＮＭＩの発生を認識
し（ステップＢ１）、ＮＭＩを認識したことを、バスを
介してリセットコントローラ２８（制御回路４０）に通
知する（ステップＢ２）。ここで、ＣＰＵ１０からリセ
ットコントローラ２８に対するＮＭＩの認識の通知の方
法としては、次のような第１通知方法、第２通知方法の
何れかを用いることができる。On the other hand, the CPU 10 recognizes the occurrence of the NMI (step B1) and notifies the reset controller 28 (control circuit 40) of the recognition of the NMI via the bus (step B2). Here, as the method of notifying the reset controller 28 of the recognition of the NMI from the CPU 10, either of the following first notification method or second notification method can be used.
【００２６】第１通知方法では、システム設計時にリセ
ットコントローラ２８に対して所定のアドレスを割り当
てておき、ＣＰＵ１０は、ＮＭＩの認識時にこの特定の
アドレスを発生する。リセットコントローラ２８の制御
回路４０は、リセットコントローラ２８に割り当てられ
たアドレスがＣＰＵから発生されたことを判別すると、
ＣＰＵからの応答があったものと判別する。In the first notification method, a predetermined address is assigned to the reset controller 28 when the system is designed, and the CPU 10 generates this specific address when recognizing the NMI. When the control circuit 40 of the reset controller 28 determines that the address assigned to the reset controller 28 is generated from the CPU,
It is determined that there is a response from the CPU.
【００２７】第２通知方法では、ＣＰＵ１０は、ＮＭＩ
の発生を認識した際に、ＮＭＩが発生した際に実行すべ
き処理（以下、ＮＭＩ処理と称する）のプログラムが格
納された、ＲＯＭ１４の所定のアドレスにアクセスす
る。リセットコントローラ２８は、ＭＮＩの発生に応じ
てＣＰＵ１０がアクセスすべきＲＯＭ１４のアドレスが
発生されたことを識別することで、ＣＰＵからの応答が
あったものと判別する。In the second notification method, the CPU 10 causes the NMI
When the occurrence of NMI is recognized, a predetermined address of the ROM 14 in which a program for processing to be executed when an NMI occurs (hereinafter referred to as NMI processing) is stored is accessed. The reset controller 28 determines that there is a response from the CPU by identifying that the address of the ROM 14 to be accessed by the CPU 10 is generated in response to the generation of the MNI.
【００２８】リセットコントローラ２８は、ＣＰＵ１０
からの通知を判別すると（ステップＡ４）、ＣＰＵ１０
ではＮＭＩが認識され、ＣＰＵ１０の動作が保証される
可能性が高いものと判断して、ＣＰＵ１０によるデータ
保存処理の実行ができるようにハードウェアリセット要
求待ち状態となる（ステップＡ５）。The reset controller 28 includes the CPU 10
When the notification from is determined (step A4), the CPU 10
Then, the NMI is recognized, it is determined that the operation of the CPU 10 is highly likely to be guaranteed, and the CPU 10 waits for the hardware reset request so that the CPU 10 can execute the data saving process (step A5).
【００２９】ＣＰＵ１０は、ＮＭＩの認識を通知すると
（第２通知方法ではＮＭＩ処理の開始と、ＮＭＩの認識
の通知とは同時）、ＮＭＩ処理の一部の処理としてＲＡ
Ｍ１２に格納されている処理中のデータを、例えばフロ
ッピーディスク装置２６において保存する保存処理を実
行する（ステップＢ３）。When the CPU 10 notifies the recognition of the NMI (in the second notification method, the NMI processing is started and the NMI recognition is notified at the same time), the RA is executed as a part of the NMI processing.
A saving process of saving the data under processing stored in M12 in, for example, the floppy disk device 26 is executed (step B3).
【００３０】すなわち、ＣＰＵ１０は、ＮＭＩの認識に
対して、ＮＭＩの認識をリセットコントローラ２８に通
知することで、ハードウェアリセット待ち状態とするこ
とができるので、その間にデータ保存処理の実行が可能
となっている。That is, in response to the recognition of the NMI, the CPU 10 can enter the hardware reset waiting state by notifying the reset controller 28 of the recognition of the NMI, so that the data saving process can be executed during that period. Has become.
【００３１】ＣＰＵ１０は、データの保存処理が完了す
るとプログラムに従って、バスを介してリセットコント
ローラ２８に対してハードウェアリセットの実行を要求
する（ステップＢ４）。When the data saving process is completed, the CPU 10 requests the reset controller 28 to execute a hardware reset via the bus according to the program (step B4).
【００３２】リセットコントローラ２８の制御回路４０
は、ハードウェアリセット要求を識別し、波形生成回路
４２に対してリセット信号（ＲＥＳＥＴ）の発生を指示
する。波形生成回路４２は、制御回路４０の指示に従っ
てリセット信号を生成し、各ハードウェア（キーボード
コントローラ１６、ＣＲＴコントローラ２０、フロッピ
ーディスクコントローラ２４を含む）に対して出力する
（ステップＡ６）。Control circuit 40 of reset controller 28
Identifies a hardware reset request and instructs the waveform generation circuit 42 to generate a reset signal (RESET). The waveform generation circuit 42 generates a reset signal according to the instruction of the control circuit 40, and outputs it to each hardware (including the keyboard controller 16, the CRT controller 20, and the floppy disk controller 24) (step A6).
【００３３】なお、ＣＰＵ１０がＮＭＩの発生を認識で
きない場合には、ＮＭＩの認識の通知がリセットコント
ローラ２８に対してされない。すなわち、データの保存
処理を実行できない状態にある可能性が高い。この場
合、リセットコントローラ２８の制御回路４０は、カウ
ンタ４０ａによる時間の計数によって一定時間が経過し
たことが判別され（ステップＡ４）、ＣＰＵ１０からの
応答なしとしてハードウェアリセットを実行する（ステ
ップＡ６）。When the CPU 10 cannot recognize the occurrence of NMI, the reset controller 28 is not notified of NMI recognition. That is, there is a high possibility that the data saving process cannot be executed. In this case, the control circuit 40 of the reset controller 28 determines that a certain time has elapsed by counting the time by the counter 40a (step A4), and executes the hardware reset as no response from the CPU 10 (step A6).
【００３４】このようにして、個人データなど重要なデ
ータの処理中に動作不可能状態となったためにリセット
スイッチ３０が押下された場合、あるいは動作不可能状
態に限らず不意にリセットスイッチ３０が押下された場
合であっても、ＣＰＵ１０による処理が可能であれば可
能な限りデータを保存することができる。さらに、ハー
ドウェア的な不良が発生してＣＰＵ１０が処理不可能な
状態であればハードウェアリセットが実行される。In this way, when the reset switch 30 is depressed due to an inoperable state during the processing of important data such as personal data, or the reset switch 30 is abruptly depressed regardless of the inoperable state. Even in such a case, the data can be stored as much as possible if it can be processed by the CPU 10. Furthermore, if a hardware failure occurs and the CPU 10 is in an unprocessable state, a hardware reset is executed.
【００３５】次に、第２実施形態の動作について説明す
る。前述した第１実施形態においては、リセットスイッ
チ３０の押下によるリセット動作の実行要求があった場
合に、ＮＭＩを発生させ、ＮＭＩからハードウェアリセ
ットに移行させているが、第２実施形態では、図４に示
すように、さらにマスク可能な割り込みを使用すること
で３段階の状態を持たせている。Next, the operation of the second embodiment will be described. In the above-described first embodiment, when there is a request to execute the reset operation by pressing the reset switch 30, an NMI is generated and the NMI is shifted to the hardware reset. As shown in FIG. 4, a maskable interrupt is used to provide a three-stage state.
【００３６】第２実施形態の動作について、図５に示す
フローチャートを参照しながら説明する。まず、コンピ
ュータシステムの利用者によってリセットスイッチ３０
が押下され、リセット動作の実行要求が入力されると
（ステップＣ１）、リセットコントローラ２８の制御回
路４０は、リセットスイッチ３０からのリセット動作の
実行要求を認識して、波形生成回路４２に対してマスク
可能割り込み（以下、ＩＮＴと略称する）の発生を指示
する。波形生成回路４２は、制御回路４０からの指示に
応じてＩＮＴ信号を生成し、ＣＰＵ１０に対して出力す
る（ステップＣ２）。また、リセットコントローラ２８
は、カウンタ４０ａを用いて時間の計測を開始し、ＣＰ
Ｕ１０からの応答待ち状態となる。The operation of the second embodiment will be described with reference to the flowchart shown in FIG. First, the reset switch 30 is operated by the user of the computer system.
When is pressed and a request to execute the reset operation is input (step C1), the control circuit 40 of the reset controller 28 recognizes the request to execute the reset operation from the reset switch 30 and instructs the waveform generation circuit 42 to perform the operation. It instructs generation of a maskable interrupt (hereinafter abbreviated as INT). The waveform generation circuit 42 generates an INT signal according to the instruction from the control circuit 40 and outputs it to the CPU 10 (step C2). In addition, the reset controller 28
Starts time measurement using the counter 40a,
The system waits for a response from U10.
【００３７】一方、ＣＰＵ１０は、ＩＮＴの発生を認識
し（ステップＤ１）、ＩＮＴを認識したことを、バスを
介してリセットコントローラ２８（制御回路４０）に通
知する（ステップＤ２）。なお、ＣＰＵ１０からリセッ
トコントローラ２８に対するＩＮＴの認識の通知の方法
としては、第１実施形態において説明した第１通知方
法、第２通知方法の何れかを用いることができる。On the other hand, the CPU 10 recognizes the occurrence of INT (step D1) and notifies the reset controller 28 (control circuit 40) of the recognition of INT via the bus (step D2). As the method of notifying the reset controller 28 of the recognition of the INT from the CPU 10, either the first notification method or the second notification method described in the first embodiment can be used.
【００３８】リセットコントローラ２８は、ＣＰＵ１０
からの通知を判別すると（ステップＣ４）、ＣＰＵ１０
ではＩＮＴが認識され、ＣＰＵ１０の動作が保証される
可能性が高いものと判断して、ＣＰＵ１０によるデータ
保存処理の実行ができるようにハードウェアリセット要
求待ち状態となる（ステップＣ５）。The reset controller 28 includes the CPU 10
When the notification from is determined (step C4), the CPU 10
Then, INT is recognized, it is determined that the operation of the CPU 10 is highly likely to be guaranteed, and the CPU 10 enters a hardware reset request waiting state so that the CPU 10 can execute the data storage processing (step C5).
【００３９】ＣＰＵ１０は、ＩＮＴの認識を通知する
と、ＩＮＴ処理の一部の処理としてＲＡＭ１２に格納さ
れている処理中のデータを、例えばフロッピーディスク
装置２６において保存する保存処理を実行する（ステッ
プＤ３）。Upon notifying the INT recognition, the CPU 10 executes a saving process of saving the data being processed stored in the RAM 12 in the floppy disk device 26 as a part of the INT process (step D3). .
【００４０】ＣＰＵ１０は、データの保存処理が完了す
るとプログラムに従って、バスを介してリセットコント
ローラ２８に対してハードウェアリセットの実行を要求
する（ステップＤ４）。When the data saving process is completed, the CPU 10 requests the reset controller 28 to execute a hardware reset via the bus according to the program (step D4).
【００４１】リセットコントローラ２８の制御回路４０
は、ハードウェアリセット要求を識別し、波形生成回路
４２に対してリセット信号（ＲＥＳＥＴ）の発生を指示
する。波形生成回路４２は、制御回路４０の指示に従っ
てリセット信号を生成し、各ハードウェア（キーボード
コントローラ１６、ＣＲＴコントローラ２０、フロッピ
ーディスクコントローラ２４を含む）に対して出力する
（ステップＣ６）。Control circuit 40 of reset controller 28
Identifies a hardware reset request and instructs the waveform generation circuit 42 to generate a reset signal (RESET). The waveform generation circuit 42 generates a reset signal according to the instruction of the control circuit 40, and outputs it to each hardware (including the keyboard controller 16, the CRT controller 20, and the floppy disk controller 24) (step C6).
【００４２】なお、ＣＰＵ１０がＩＮＴの発生を認識で
きない場合には、ハードウェア的な故障でマスク可能割
り込みが発生しない、あるいはソフトウェアが暴走しロ
ック状態になりマスク可能割り込みが発生しないなどの
状態であり、ＩＮＴの認識の通知がリセットコントロー
ラ２８に対してされず、データの保存処理を実行できな
い状態にある可能性が高い。この場合、リセットコント
ローラ２８の制御回路４０は、カウンタ４０ａによる時
間の計数によって一定時間が経過したことが判別され
（ステップＣ４）、ＣＰＵ１０からの応答なしとしてＮ
ＭＩを発生させる（ステップＣ７）。When the CPU 10 cannot recognize the occurrence of the INT, a maskable interrupt does not occur due to a hardware failure, or the software goes into a lock state and the maskable interrupt does not occur. , INT is not notified to the reset controller 28, and there is a high possibility that the data saving process cannot be executed. In this case, the control circuit 40 of the reset controller 28 determines that the fixed time has elapsed by counting the time by the counter 40a (step C4), and determines that there is no response from the CPU 10 and returns N.
MI is generated (step C7).
【００４３】なお、ステップＣ７〜Ｃ１１、ステップＤ
５〜Ｄ８に示す処理は、第１実施形態の説明におけるス
テップＡ２〜Ａ６、ステップＢ１〜Ｂ４の処理とそれぞ
れ同じであるので詳細な説明については省略する。Incidentally, steps C7 to C11 and step D
The processing shown in 5 to D8 is the same as the processing in steps A2 to A6 and steps B1 to B4 in the description of the first embodiment, and therefore detailed description will be omitted.
【００４４】このようにして、図４に示す３段階の状態
を持たせて、リセット動作の実行要求があった場合に
は、まずリセットコントローラ２８においてＩＮＴを発
生させて、ＣＰＵ１０からの応答が正常であればデータ
の保存処理を実行することで、より安全な処理を行なう
ことができる。In this way, when the reset operation is requested to be performed with the three stages shown in FIG. 4, INT is first generated in the reset controller 28, and the response from the CPU 10 is normal. In that case, a safer processing can be performed by executing the data storage processing.
【００４５】なお、前述した第２実施形態においては、
リセットコントローラ２８から発生されたＩＮＴ信号が
直接ＣＰＵ１０に入力される構成としているが、各部か
らの割り込み（ＩＮＴ）を受付けて、選択的にＣＰＵ１
０に出力する割り込みコントローラを設け、この割り込
みコントローラを介するようにしても良い。In the second embodiment described above,
Although the INT signal generated from the reset controller 28 is directly input to the CPU 10, the CPU 1 selectively receives the interrupt (INT) from each unit.
An interrupt controller for outputting 0 may be provided and the interrupt controller may be used.
【００４６】また、前述した第１実施形態、第２実施形
態においては、ＮＭＩの発生に対して、リセットコント
ローラ２８にＮＭＩの認識を通知した後にデータの保存
処理を実行しているが、ＮＭＩの認識の後に直ちにデー
タの保存処理を実行するようにしてもよい。Further, in the above-described first and second embodiments, the data saving process is executed after the reset controller 28 is notified of the NMI recognition in response to the NMI occurrence. The data saving process may be executed immediately after the recognition.
【００４７】この場合、第３通知方法を用いることがで
きる。すなわち、ＣＰＵ１０は、データの保存処理を実
行するために、この処理のプログラムが格納されたＲＯ
Ｍ１４の所定のアドレスにアクセスする。リセットコン
トローラ２８は、このアドレスを判別して、ＮＭＩに対
するＣＰＵ１０から応答があったものとする。In this case, the third notification method can be used. That is, the CPU 10 stores the program for this processing in order to execute the data storage processing.
Access a predetermined address of M14. It is assumed that the reset controller 28 determines this address and that the CPU 10 responds to the NMI.
【００４８】[0048]
【発明の効果】以上詳述したように本発明によれば、リ
セット動作の実行要求があった場合であっても、ＣＰＵ
による処理の実行の可能性を判別して、処理の実行が可
能であればデータの保存処理を実行するので、最大限の
データ保存が可能となるものである。As described above in detail, according to the present invention, even when the execution of the reset operation is requested, the CPU
The possibility of executing the process is determined, and if the process can be executed, the data saving process is executed. Therefore, the maximum amount of data can be saved.
【図１】本発明の実施形態に係わるコンピュータシステ
ムの構成を示すブロック図。FIG. 1 is a block diagram showing the configuration of a computer system according to an embodiment of the present invention.
【図２】図１中に示すリセットコントローラ２８の詳細
な構成を示すブロック図。FIG. 2 is a block diagram showing a detailed configuration of a reset controller 28 shown in FIG.
【図３】第１実施形態における動作を説明するためのフ
ローチャート。FIG. 3 is a flowchart for explaining an operation in the first embodiment.
【図４】第２実施形態における処理の段階を説明するた
めの図。FIG. 4 is a diagram for explaining processing steps in the second embodiment.
【図５】第２実施形態における動作を説明するためのフ
ローチャート。FIG. 5 is a flowchart for explaining the operation of the second embodiment.
【図６】従来のコンピュータシステムにおけるリセット
動作を説明するための図。FIG. 6 is a diagram for explaining a reset operation in a conventional computer system.
１０…ＣＰＵ １２…ＲＡＭ １４…ＲＯＭ １６…キーボードコントローラ（ＫＢＣ） １８…キーボード（ＫＢ） ２０…ＣＲＴコントローラ（ＣＲＴＣ） ２２…ＣＲＴ ２４…フロッピーディスクコントローラ（ＦＤＣ） ２６…フロッピーディスク装置（ＦＤＤ） ２８…リセットコントローラ（ＲＳＴＣ） ３０…リセットスイッチ（ＲＳＴＳＷ） 10 ... CPU 12 ... RAM 14 ... ROM 16 ... Keyboard controller (KBC) 18 ... Keyboard (KB) 20 ... CRT controller (CRTC) 22 ... CRT 24 ... Floppy disk controller (FDC) 26 ... Floppy disk device (FDD) 28 ... Reset controller (RSTC) 30 ... Reset switch (RSTSW)
Claims (6)
ッチの押下によって通知されるコンピュータシステムに
おいて、 前記リセットスイッチと接続され、前記リセットスイッ
チからリセット動作の実行要求が通知された際にＣＰＵ
に対してＮＭＩ（ノン・マスカバル・インタラプト）を
発生し、一定時間内にＣＰＵからの前記ＮＭＩに対する
応答がなかった場合にハードウェアリセットを発生する
リセットコントローラと、 前記リセットコントローラから前記ＮＭＩが発生した際
に、実行中の処理のデータ保存を行なう保存手段とを具
備したことを特徴とするコンピュータシステム。1. A computer system in which a reset operation execution request is notified by pressing a reset switch, and a CPU connected to the reset switch when the reset operation execution request is notified from the reset switch.
To the NMI (non-maskable interrupt), and a hardware reset when there is no response from the CPU to the NMI within a certain time, and the reset controller generates the NMI. At this time, a computer system comprising a storage means for storing the data of the process being executed.
ッチの押下によって通知されるコンピュータシステムに
おいて、 前記リセットスイッチと接続され、前記リセットスイッ
チからリセット動作の実行要求が通知された際にＣＰＵ
に対してマスク可能割り込みを発生し、一定時間内にＣ
ＰＵからの前記マスク可能割り込みに対する応答がなか
った場合にＮＭＩ（ノン・マスカバル・インタラプト）
を発生し、さらに一定時間内にＣＰＵからの前記ＮＭＩ
に対する応答がなかった場合にハードウェアリセットを
発生するリセットコントローラと、 前記リセットコントローラから前記マスク可能割り込み
または前記ＮＭＩが発生した際に、実行中の処理のデー
タ保存を行なう保存手段とを具備したことを特徴とする
コンピュータシステム。2. A computer system in which a reset operation execution request is notified by pressing a reset switch, and a CPU connected to the reset switch when the reset operation execution request is notified from the reset switch.
A maskable interrupt is generated for C
NMI (non-maskable interrupt) when there is no response from PU to the maskable interrupt
And the NMI from the CPU is generated within a certain time.
A reset controller that generates a hardware reset when there is no response to, and a saving unit that saves data of a process being executed when the maskable interrupt or the NMI is generated from the reset controller. Computer system characterized by.
ットコントローラに割り当てられたアドレスがＣＰＵか
ら発生された際に、ＣＰＵからの応答があったものと判
別する制御手段を有することを特徴とする請求項１また
は請求項２記載のコンピュータシステム。3. The reset controller has control means for determining that there is a response from the CPU when the address assigned to the reset controller is generated from the CPU. Alternatively, the computer system according to claim 2.
Ｉの発生に応じて前記ＣＰＵがアクセスすべきメモリの
アドレスが発生された際に、ＣＰＵからの応答があった
ものと判別する制御手段を有することを特徴とする請求
項１または請求項２記載のコンピュータシステム。4. The reset controller is the MN.
3. The control means for determining that there is a response from the CPU when the address of the memory to be accessed by the CPU is generated in response to the generation of I. 3. Computer system.
ッチの押下によって通知されるコンピュータシステムに
おいて、 前記リセットスイッチからリセット動作の実行要求が通
知された際にＣＰＵに対してＮＭＩ（ノン・マスカバル
・インタラプト）を発生し、 このＮＭＩの発生に対して、ＣＰＵが動作可能な状態に
あれば応答すると共に、実行中の処理のデータ保存を行
ない、 一定時間内にＣＰＵからの前記ＮＭＩに対する応答がな
かった場合にハードウェアリセットを発生することを特
徴とするリセット制御方法。5. In a computer system in which a reset operation execution request is notified by pressing a reset switch, an NMI (non-maskable interrupt) is given to a CPU when the reset operation execution request is notified from the reset switch. When the CPU is in an operable state and responds to the occurrence of this NMI, and saves the data of the process being executed, and there is no response from the CPU to the NMI within a certain period of time. A reset control method characterized in that a hardware reset is generated.
ッチの押下によって通知されるコンピュータシステムに
おいて、 前記リセットスイッチからリセット動作の実行要求が通
知された際にＣＰＵに対してマスク可能割り込みを発生
し、 このマスク可能割り込みの発生に対して、ＣＰＵが動作
可能な状態にあれば応答すると共に、実行中の処理のデ
ータ保存を行ない、 一定時間内にマスク可能割り込みに対するＣＰＵからの
応答がなかった場合にＮＭＩ（ノン・マスカバル・イン
タラプト）を発生し、 このＮＭＩの発生に対して、ＣＰＵが動作可能な状態に
あれば応答すると共に、実行中の処理のデータ保存を行
ない、 さらに一定時間内にＣＰＵからの応答がなかった場合に
ハードウェアリセットを発生することを特徴とするリセ
ット制御方法。6. A computer system in which a reset operation execution request is notified by pressing a reset switch, and when the reset operation execution request is notified from the reset switch, a maskable interrupt is generated to the CPU, It responds to the occurrence of a maskable interrupt if the CPU is in an operable state, saves the data of the process being executed, and returns NMI if there is no response from the CPU to the maskable interrupt within a certain period of time. (Non-maskable interrupt) occurs and responds to the occurrence of this NMI if the CPU is in an operable state, saves the data of the process being executed, and within a certain time Reset control characterized by generating a hardware reset when there is no response Law.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138815A JPH09319602A (en) | 1996-05-31 | 1996-05-31 | Computer system and reset control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138815A JPH09319602A (en) | 1996-05-31 | 1996-05-31 | Computer system and reset control method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09319602A true JPH09319602A (en) | 1997-12-12 |
Family
ID=15230894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138815A Pending JPH09319602A (en) | 1996-05-31 | 1996-05-31 | Computer system and reset control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09319602A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085258A (en) * | 2003-09-04 | 2005-03-31 | Kotatsu Kokusai Denshi Kofun Yugenkoshi | Starting method and computer system |
| WO2011046217A1 (en) | 2009-10-15 | 2011-04-21 | 株式会社エルイーテック | Microcomputer and operation method thereof |
| WO2011122677A1 (en) | 2010-03-30 | 2011-10-06 | 株式会社エルイーテック | Device and method for restoring information in a main storage device |
-
1996
- 1996-05-31 JP JP8138815A patent/JPH09319602A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085258A (en) * | 2003-09-04 | 2005-03-31 | Kotatsu Kokusai Denshi Kofun Yugenkoshi | Starting method and computer system |
| WO2011046217A1 (en) | 2009-10-15 | 2011-04-21 | 株式会社エルイーテック | Microcomputer and operation method thereof |
| US8954801B2 (en) | 2009-10-15 | 2015-02-10 | L E Tech Co., Ltd. | Microcomputer and method of operation thereof |
| WO2011122677A1 (en) | 2010-03-30 | 2011-10-06 | 株式会社エルイーテック | Device and method for restoring information in a main storage device |
| CN102934090A (en) * | 2010-03-30 | 2013-02-13 | 株式会社雷捷电子科技 | Device and method for restoring information in a main storage device |
| JP2014123409A (en) * | 2010-03-30 | 2014-07-03 | Le Tech Co Ltd | Device and method for restoring information in main storage device |
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