JPH09312405A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH09312405A JPH09312405A JP8350687A JP35068796A JPH09312405A JP H09312405 A JPH09312405 A JP H09312405A JP 8350687 A JP8350687 A JP 8350687A JP 35068796 A JP35068796 A JP 35068796A JP H09312405 A JPH09312405 A JP H09312405A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】
【課題】薄膜トランジスタ（thin film transistor) の
駆動電流を増加させ、ソフトエラーの耐性低下を防止す
る。 【解決手段】外部ゲート電極１０４、第１ゲート電極絶
縁膜１０６、第２ゲート電極絶縁膜１１０、及び活性層
１０８を、該基板１００上に形成された絶縁膜１０２の
溝まで延長して形成し、活性層１０８を第１ゲート電極
絶縁膜１０６と第２ゲート電極絶縁膜１１０との間に挟
み込み、第１ゲート電極絶縁膜１０６と内部ゲート電極
１１２とを、絶縁膜１０２の溝の近傍に形成されたコン
タクトホールを介して接続する。
駆動電流を増加させ、ソフトエラーの耐性低下を防止す
る。 【解決手段】外部ゲート電極１０４、第１ゲート電極絶
縁膜１０６、第２ゲート電極絶縁膜１１０、及び活性層
１０８を、該基板１００上に形成された絶縁膜１０２の
溝まで延長して形成し、活性層１０８を第１ゲート電極
絶縁膜１０６と第２ゲート電極絶縁膜１１０との間に挟
み込み、第１ゲート電極絶縁膜１０６と内部ゲート電極
１１２とを、絶縁膜１０２の溝の近傍に形成されたコン
タクトホールを介して接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（thin film transistor、以後、「ＴＦＴ」と記す）及
びその製造方法に係るもので、詳しくは、高集積化され
たＳＲＡＭ等の負荷素子に適用し得る外部ゲート電極
（outer gate）と内部ゲート電極（inner gate）とを有
するＴＦＴ及びその製造方法に関する。
（thin film transistor、以後、「ＴＦＴ」と記す）及
びその製造方法に係るもので、詳しくは、高集積化され
たＳＲＡＭ等の負荷素子に適用し得る外部ゲート電極
（outer gate）と内部ゲート電極（inner gate）とを有
するＴＦＴ及びその製造方法に関する。
【０００２】
【従来の技術】従来より、多結晶シリコンＴＦＴには、
図７（Ａ）に示すように、ゲート電極１８がシリコン層
１４の上部に形成されたトップゲート(top gate)電極型
ＴＦＴと、図７（Ｂ）に示すように、ゲート１８がシリ
コン層１４の下部に形成されたボトムゲート(bottom ga
te) 電極型ＴＦＴと、の二つの形態のものがある。
図７（Ａ）に示すように、ゲート電極１８がシリコン層
１４の上部に形成されたトップゲート(top gate)電極型
ＴＦＴと、図７（Ｂ）に示すように、ゲート１８がシリ
コン層１４の下部に形成されたボトムゲート(bottom ga
te) 電極型ＴＦＴと、の二つの形態のものがある。
【０００３】次に、これらのＴＦＴの製造方法について
説明する。まず、トップゲート電極型ＴＦＴでは、例え
ばＳＲＡＭに使用されるＰ−チャンネルＭＯＳＴＦＴ又
はＮチャンネルＭＯＳＴＦＴの製造方法として、図７
（Ａ）に示すように、第１工程としては、基板１０上に
絶縁層の第１酸化膜１２を形成し、該第１酸化膜１２上
に化学的気相蒸着ＣＶＤ法を施してポリシリコン層１４
を形成し、その後、該ポリシリコン層１４上に再び絶縁
層の第２酸化膜１６を形成する。
説明する。まず、トップゲート電極型ＴＦＴでは、例え
ばＳＲＡＭに使用されるＰ−チャンネルＭＯＳＴＦＴ又
はＮチャンネルＭＯＳＴＦＴの製造方法として、図７
（Ａ）に示すように、第１工程としては、基板１０上に
絶縁層の第１酸化膜１２を形成し、該第１酸化膜１２上
に化学的気相蒸着ＣＶＤ法を施してポリシリコン層１４
を形成し、その後、該ポリシリコン層１４上に再び絶縁
層の第２酸化膜１６を形成する。
【０００４】次いで、第２工程として、マスクを用いて
ソース／ドレインの形成される領域のポリシリコン層１
４表面所定部位が露出するように前記第２酸化膜１６を
選択的にエッチングする。その後、第３工程として、前
記第２酸化膜１６***所定部位にゲート電極１８を形
成し、前記表面が露出したポリシリコン層１４上にホウ
素又は燐イオンの不純物を注入してソース／ドレイン領
域（図面の斜線部位）を形成する。
ソース／ドレインの形成される領域のポリシリコン層１
４表面所定部位が露出するように前記第２酸化膜１６を
選択的にエッチングする。その後、第３工程として、前
記第２酸化膜１６***所定部位にゲート電極１８を形
成し、前記表面が露出したポリシリコン層１４上にホウ
素又は燐イオンの不純物を注入してソース／ドレイン領
域（図面の斜線部位）を形成する。
【０００５】次いで、第４工程として、前記ゲート電極
１８、不純物の注入されたソース／ドレイン領域、及び
第２酸化膜１６の全てが覆われるように電極形成用金属
を蒸着して選択エッチングし、ゲート電極１８の両方側
にソース／ドレイン電極２０を形成する。これで、トッ
プゲート電極型ＴＦＴの製造工程が終了する。次に、ボ
トムゲート電極型ＴＦＴでは、図７（Ｂ）に示すよう
に、先ず、第１工程として、基板１０上に絶縁層の第１
酸化膜１２を形成し、該第１酸化膜１２上にゲート電極
１８を形成した後、該ゲート電極１８の包含された第１
酸化膜１２の全面に薄い厚さのポリシリコン層１４を形
成する。
１８、不純物の注入されたソース／ドレイン領域、及び
第２酸化膜１６の全てが覆われるように電極形成用金属
を蒸着して選択エッチングし、ゲート電極１８の両方側
にソース／ドレイン電極２０を形成する。これで、トッ
プゲート電極型ＴＦＴの製造工程が終了する。次に、ボ
トムゲート電極型ＴＦＴでは、図７（Ｂ）に示すよう
に、先ず、第１工程として、基板１０上に絶縁層の第１
酸化膜１２を形成し、該第１酸化膜１２上にゲート電極
１８を形成した後、該ゲート電極１８の包含された第１
酸化膜１２の全面に薄い厚さのポリシリコン層１４を形
成する。
【０００６】次いで、第２工程として、該ポリシリコン
層１４上に第２酸化膜１６を蒸着し、マスクを用いてゲ
ート電極１８の両方側のポリシリコン層１４の表面所定
部位が露出するように前記第２酸化膜１６をエッチング
する。その後、第３工程として、前記表面が露出したポ
リシリコン層１４にホウ素又は燐イオンの不純物を注入
してソース／ドレイン領域（図面の斜線部位）を形成す
る。
層１４上に第２酸化膜１６を蒸着し、マスクを用いてゲ
ート電極１８の両方側のポリシリコン層１４の表面所定
部位が露出するように前記第２酸化膜１６をエッチング
する。その後、第３工程として、前記表面が露出したポ
リシリコン層１４にホウ素又は燐イオンの不純物を注入
してソース／ドレイン領域（図面の斜線部位）を形成す
る。
【０００７】次いで、第４工程として、前記ゲート電極
１８、不純物の注入されたソース／ドレイン領域の全て
が覆われるように電極形成用金属を蒸着して選択的にエ
ッチングし、ゲート電極１８の両方側にソース／ドレイ
ン電極２０を形成する。これで、ボトムゲート電極型Ｔ
ＦＴの製造工程が終了する。従って、前記トップゲート
電極型及びボトムゲート電極型ＴＦＴでは、従来、バル
クシリコン（bulk-Si)上に形成されたトランジスタのよ
うに、しきい電圧(threshold voltage) よりも高い電圧
がゲート電極に印加され、この状態で、ドレイン端子の
電圧がソース端子の電圧よりも高くなると、電子がソー
ス端子からチャンネル領域を通ってドレイン端子へ流れ
込んで、駆動電流(drive current) が流れるようにな
る。
１８、不純物の注入されたソース／ドレイン領域の全て
が覆われるように電極形成用金属を蒸着して選択的にエ
ッチングし、ゲート電極１８の両方側にソース／ドレイ
ン電極２０を形成する。これで、ボトムゲート電極型Ｔ
ＦＴの製造工程が終了する。従って、前記トップゲート
電極型及びボトムゲート電極型ＴＦＴでは、従来、バル
クシリコン（bulk-Si)上に形成されたトランジスタのよ
うに、しきい電圧(threshold voltage) よりも高い電圧
がゲート電極に印加され、この状態で、ドレイン端子の
電圧がソース端子の電圧よりも高くなると、電子がソー
ス端子からチャンネル領域を通ってドレイン端子へ流れ
込んで、駆動電流(drive current) が流れるようにな
る。
【０００８】また、前記ＴＦＴは、絶縁基板のみなら
ず、例えば、駆動トランジスタ及びアクセストランジス
タに具備された基板上でも容易に形成され得るため、３
次元構造に積層して素子を製造することができるという
特長を有し、最近はＬＣＤ（liquid crystal display）
の駆動素子又はＳＲＡＭのメモリ素子の負荷（load）用
として用いられている。
ず、例えば、駆動トランジスタ及びアクセストランジス
タに具備された基板上でも容易に形成され得るため、３
次元構造に積層して素子を製造することができるという
特長を有し、最近はＬＣＤ（liquid crystal display）
の駆動素子又はＳＲＡＭのメモリ素子の負荷（load）用
として用いられている。
【０００９】
【発明が解決しようとする課題】然るに、このような従
来のＴＦＴにおいては、バルクシリコントランジスタと
は異なって、ゲート電極に電圧を印加してチャンネルが
形成されたとき、ポリシリコン内部の結晶粒界(grain b
oundary)で形成された電位障壁によりキャリヤ（carrie
r)の散乱が発生し、キャリヤの移動度(mobility)が低下
してターンオン時の駆動電流が減少し、漏れ電流(leaka
ge cruurnt) が増加して消費電力が増大するという不都
合な点があった。
来のＴＦＴにおいては、バルクシリコントランジスタと
は異なって、ゲート電極に電圧を印加してチャンネルが
形成されたとき、ポリシリコン内部の結晶粒界(grain b
oundary)で形成された電位障壁によりキャリヤ（carrie
r)の散乱が発生し、キャリヤの移動度(mobility)が低下
してターンオン時の駆動電流が減少し、漏れ電流(leaka
ge cruurnt) が増加して消費電力が増大するという不都
合な点があった。
【００１０】又、ＳＲＡＭの集積度向上に伴ってＴＦＴ
のデザインルールが厳しくなり、チャンネルの幅(chann
el width) が減少し、しきい電圧が高くなり電源電圧の
実効チャンネル幅が変化するという不良現象が発生し、
ソフトエラー(soft error)の耐性（immunity）が低下し
てトランジスタの誤動作が発生するという不都合な点が
あった。
のデザインルールが厳しくなり、チャンネルの幅(chann
el width) が減少し、しきい電圧が高くなり電源電圧の
実効チャンネル幅が変化するという不良現象が発生し、
ソフトエラー(soft error)の耐性（immunity）が低下し
てトランジスタの誤動作が発生するという不都合な点が
あった。
【００１１】本発明はこのような従来の課題に鑑みてな
されたもので、漏れ電流及びしきい電圧を低減すること
により、ソフトエラーの耐性を低下させ、高集積化に適
用し得るようなＴＦＴ及びその製造方法装置を提供する
ことを目的とする。
されたもので、漏れ電流及びしきい電圧を低減すること
により、ソフトエラーの耐性を低下させ、高集積化に適
用し得るようなＴＦＴ及びその製造方法装置を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】このため、請求項１の発
明にかかるＴＦＴは、基板と、該基板上に形成され、所
定の大きさの溝を有する絶縁膜と、該絶縁膜上に形成さ
れた外部ゲート電極と、該外部ゲート電極上に形成され
た第１ゲート電極絶縁膜と、該第１ゲート電極絶縁膜
（１０６）上の前記溝の所定部位に形成された活性層
と、該活性層及び第１ゲート電極絶縁膜上の所定部位に
形成された第２ゲート電極絶縁膜と、前記絶縁膜の溝の
近傍であって、外部ゲート電極上の第１ゲート電極絶縁
膜及び第２ゲート電極絶縁膜を開孔して形成されたコン
タクトホールと、該コンタクトホール及び第２ゲート電
極絶縁膜上に形成された内部ゲート電極と、を備えた。
明にかかるＴＦＴは、基板と、該基板上に形成され、所
定の大きさの溝を有する絶縁膜と、該絶縁膜上に形成さ
れた外部ゲート電極と、該外部ゲート電極上に形成され
た第１ゲート電極絶縁膜と、該第１ゲート電極絶縁膜
（１０６）上の前記溝の所定部位に形成された活性層
と、該活性層及び第１ゲート電極絶縁膜上の所定部位に
形成された第２ゲート電極絶縁膜と、前記絶縁膜の溝の
近傍であって、外部ゲート電極上の第１ゲート電極絶縁
膜及び第２ゲート電極絶縁膜を開孔して形成されたコン
タクトホールと、該コンタクトホール及び第２ゲート電
極絶縁膜上に形成された内部ゲート電極と、を備えた。
【００１３】かかる構成によれば、外部ゲート電極及び
内部ゲート電極が前記絶縁膜の溝内に延長形成され、両
電極はコンタクトホールを介して接続される。従って、
ゲート電極が広がり、チャンネルの短狭現象による電界
分布の不均一状態が防止され、チャンネル内部の電界分
布が均一になって駆動電流が増大する。請求項２の発明
にかかるＴＦＴでは、前記活性層は、シリコンによって
形成されている。
内部ゲート電極が前記絶縁膜の溝内に延長形成され、両
電極はコンタクトホールを介して接続される。従って、
ゲート電極が広がり、チャンネルの短狭現象による電界
分布の不均一状態が防止され、チャンネル内部の電界分
布が均一になって駆動電流が増大する。請求項２の発明
にかかるＴＦＴでは、前記活性層は、シリコンによって
形成されている。
【００１４】請求項３の発明にかかるＴＦＴでは、前記
外部ゲート電極及び内部ゲート電極は、伝導性物質によ
って形成されている。請求項４の発明にかかるＴＦＴで
は、前記伝導性物質は、ＤＯＰＯＳによって形成されて
いる。請求項５の発明にかかるＴＦＴの製造方法では、
基板上に所定大きさの溝を有する絶縁膜を形成する工程
と、該絶縁膜上に外部ゲート電極を形成する工程と、該
外部ゲート電極上に第１ゲート電極絶縁膜を形成する工
程と、該第１ゲート電極絶縁膜上の前記溝の部位に活性
層を形成する工程と、該活性層及び第１ゲート電極絶縁
膜上に第２ゲート電極絶縁膜を蒸着する工程と、前記絶
縁膜の溝の近傍の第１ゲート電極絶縁膜及び第２ゲート
電極絶縁膜をエッチングし、外部ゲート電極の表面の所
定部位を露出させてコンタクトホールを形成する工程
と、該コンタクトホール及び第２ゲート電極絶縁膜上に
内部ゲート電極を形成する工程と、を順次行うようにし
ている。
外部ゲート電極及び内部ゲート電極は、伝導性物質によ
って形成されている。請求項４の発明にかかるＴＦＴで
は、前記伝導性物質は、ＤＯＰＯＳによって形成されて
いる。請求項５の発明にかかるＴＦＴの製造方法では、
基板上に所定大きさの溝を有する絶縁膜を形成する工程
と、該絶縁膜上に外部ゲート電極を形成する工程と、該
外部ゲート電極上に第１ゲート電極絶縁膜を形成する工
程と、該第１ゲート電極絶縁膜上の前記溝の部位に活性
層を形成する工程と、該活性層及び第１ゲート電極絶縁
膜上に第２ゲート電極絶縁膜を蒸着する工程と、前記絶
縁膜の溝の近傍の第１ゲート電極絶縁膜及び第２ゲート
電極絶縁膜をエッチングし、外部ゲート電極の表面の所
定部位を露出させてコンタクトホールを形成する工程
と、該コンタクトホール及び第２ゲート電極絶縁膜上に
内部ゲート電極を形成する工程と、を順次行うようにし
ている。
【００１５】かかる構成によれば、基板上絶縁膜に形成
された溝と基板上外部ゲート電極所定部位に形成された
コンタクトホールとを利用することにより、該コンタク
トホール内で前記外部ゲート電極と内部ゲート電極とが
接続され、これら外部ゲート電極及び内部ゲート電極が
前記絶縁膜の溝内に延長形成されるので、チャンネル層
の短狭現象による電界分布の不均一状態が防止され、チ
ャンネル内部の電界分布が均一になって駆動電流が増大
する。また、漏れ電流及びしきい電圧が低減し、これに
より、ソフトエラーの耐性が低下し、高集積化に適用し
得るようになる。
された溝と基板上外部ゲート電極所定部位に形成された
コンタクトホールとを利用することにより、該コンタク
トホール内で前記外部ゲート電極と内部ゲート電極とが
接続され、これら外部ゲート電極及び内部ゲート電極が
前記絶縁膜の溝内に延長形成されるので、チャンネル層
の短狭現象による電界分布の不均一状態が防止され、チ
ャンネル内部の電界分布が均一になって駆動電流が増大
する。また、漏れ電流及びしきい電圧が低減し、これに
より、ソフトエラーの耐性が低下し、高集積化に適用し
得るようになる。
【００１６】請求項６の発明にかかるＴＦＴの製造方法
では、前記活性層を形成する工程が、活性層をシリコン
によって形成する工程である。請求項７の発明にかかる
ＴＦＴの製造方法では、前記外部ゲート電極及び内部ゲ
ート電極を形成する工程が、外部ゲート電極及び内部ゲ
ート電極を伝導性物質によって形成する工程である。
では、前記活性層を形成する工程が、活性層をシリコン
によって形成する工程である。請求項７の発明にかかる
ＴＦＴの製造方法では、前記外部ゲート電極及び内部ゲ
ート電極を形成する工程が、外部ゲート電極及び内部ゲ
ート電極を伝導性物質によって形成する工程である。
【００１７】請求項８の発明にかかるＴＦＴの製造方法
では、前記外部ゲート電極及び内部ゲート電極を形成す
る工程が、外部ゲート電極及び内部ゲート電極を伝導性
物質としてのＤＯＰＯＳで形成する工程である。
では、前記外部ゲート電極及び内部ゲート電極を形成す
る工程が、外部ゲート電極及び内部ゲート電極を伝導性
物質としてのＤＯＰＯＳで形成する工程である。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図６に基づいて説明する。本発明に係る多結晶シリコ
ンＴＦＴは、図１に示すように、基板１００と、該基板
１００上に形成され、所定大きさの溝を有する絶縁膜１
０２と、該絶縁膜１０２上に形成された外部ゲート電極
１０４と、該外部ゲート電極１０４上に形成された第１
ゲート電極絶縁膜１０６と、該第１ゲート電極絶縁膜１
０６上の所定部位に形成された活性層１０８と、該活性
層１０８上及び第１ゲート電極絶縁膜１０６上の所定部
位に形成された第２ゲート電極絶縁膜１１０と、前記絶
縁膜（１０２）の溝の近傍であって、外部ゲート電極
（１０４）上の第１ゲート電極絶縁膜（１０６）及び第
２ゲート電極絶縁膜（１１０）を開孔して形成されたコ
ンタクトホールａと、該コンタクトホールａ及び第２ゲ
ート絶縁膜１１０上に形成された内部ゲート電極１１２
と、を備えて構成されている。
〜図６に基づいて説明する。本発明に係る多結晶シリコ
ンＴＦＴは、図１に示すように、基板１００と、該基板
１００上に形成され、所定大きさの溝を有する絶縁膜１
０２と、該絶縁膜１０２上に形成された外部ゲート電極
１０４と、該外部ゲート電極１０４上に形成された第１
ゲート電極絶縁膜１０６と、該第１ゲート電極絶縁膜１
０６上の所定部位に形成された活性層１０８と、該活性
層１０８上及び第１ゲート電極絶縁膜１０６上の所定部
位に形成された第２ゲート電極絶縁膜１１０と、前記絶
縁膜（１０２）の溝の近傍であって、外部ゲート電極
（１０４）上の第１ゲート電極絶縁膜（１０６）及び第
２ゲート電極絶縁膜（１１０）を開孔して形成されたコ
ンタクトホールａと、該コンタクトホールａ及び第２ゲ
ート絶縁膜１１０上に形成された内部ゲート電極１１２
と、を備えて構成されている。
【００１９】また、図５は外部ゲート電極１０４及び内
部ゲート電極１１２の積層形態を表示する図であるが、
この図５において、Ａ−Ａ’断面、Ｂ−Ｂ’断面は、夫
々、図１、図６と対応する。これらの図に示すように、
伝導チャンネル用活性層１０８側方のコンタクトホール
ａで内部ゲート電極１１２と外部ゲート電極１０４とが
接続され、該伝導チャンネル用活性層１０８が絶縁膜１
０２溝内部に沿って延長積層されている。そして、第２
ゲート絶縁膜１１０及び第１ゲート絶縁膜１０６に挟ま
れた伝導チャンネル用活性層１０８がソース／ドレイン
電極１１４の間に介在している。
部ゲート電極１１２の積層形態を表示する図であるが、
この図５において、Ａ−Ａ’断面、Ｂ−Ｂ’断面は、夫
々、図１、図６と対応する。これらの図に示すように、
伝導チャンネル用活性層１０８側方のコンタクトホール
ａで内部ゲート電極１１２と外部ゲート電極１０４とが
接続され、該伝導チャンネル用活性層１０８が絶縁膜１
０２溝内部に沿って延長積層されている。そして、第２
ゲート絶縁膜１１０及び第１ゲート絶縁膜１０６に挟ま
れた伝導チャンネル用活性層１０８がソース／ドレイン
電極１１４の間に介在している。
【００２０】このように形成された多結晶シリコンＴＦ
Ｔは、通常のトランジスタと同様に動作し、外部ゲート
電極１０４及び内部ゲート電極１１２にしきい電圧以上
の電圧を印加すると、第１ゲート電極絶縁膜１０６と第
２ゲート電極絶縁膜１１０との間の伝導チャンネル用活
性層１０８の表面に反転層によるチャンネルが形成さ
れ、該チャンネルを経路にしてソース／ドレイン電極１
１４間に電流が流れる。
Ｔは、通常のトランジスタと同様に動作し、外部ゲート
電極１０４及び内部ゲート電極１１２にしきい電圧以上
の電圧を印加すると、第１ゲート電極絶縁膜１０６と第
２ゲート電極絶縁膜１１０との間の伝導チャンネル用活
性層１０８の表面に反転層によるチャンネルが形成さ
れ、該チャンネルを経路にしてソース／ドレイン電極１
１４間に電流が流れる。
【００２１】そして、従来よりもゲート電極が広がって
電極のキャパシタが増大し、電界が均一に分布するの
で、キャリヤの移動度が増大してターンオン時の駆動電
流が増加する。また、従来の素子では高集積化に伴っ
て、しきい電圧が高くなるが、本実施の形態の多結晶シ
リコンＴＦＴでは、しきい電圧は減少し、従って、ソフ
トエラーが抑制され、トランジスタの誤動作が防止され
る。
電極のキャパシタが増大し、電界が均一に分布するの
で、キャリヤの移動度が増大してターンオン時の駆動電
流が増加する。また、従来の素子では高集積化に伴っ
て、しきい電圧が高くなるが、本実施の形態の多結晶シ
リコンＴＦＴでは、しきい電圧は減少し、従って、ソフ
トエラーが抑制され、トランジスタの誤動作が防止され
る。
【００２２】次に、このように構成された本発明に係る
多結晶シリコンＴＦＴの製造工程について説明する。先
ず、図２に示すように、シリコン基板１００上に絶縁膜
の酸化膜１０２を形成し、マスクを用いて該酸化膜１０
２の所定部位を所定深さだけエッチングする。
多結晶シリコンＴＦＴの製造工程について説明する。先
ず、図２に示すように、シリコン基板１００上に絶縁膜
の酸化膜１０２を形成し、マスクを用いて該酸化膜１０
２の所定部位を所定深さだけエッチングする。
【００２３】次いで、図３に示すように、前記酸化膜１
０２上に伝導性物質のＤＯＰＯＳ(doped poly-silicon)
を薄い厚さに蒸着し、マスクを用いエッチング処理して
外部ゲート電極１０４を形成した後、該外部ゲート電極
１０４上面に酸化膜の第１ゲート電極絶縁膜１０６を薄
い厚さに蒸着する。次いで、図４に示すように、該第１
ゲート電極絶縁膜１０６上にシリコンの活性層１０８層
を蒸着し、マスクを用い所定部位をエッチングして電極
チャンネル（channel)を形成した後、該活性層１０８及
び前記第１ゲート電極絶縁膜１０６上に酸化膜の第２ゲ
ート電極絶縁膜１１０を蒸着し、前記外部ゲート電極１
０４の表面所定部位が露出するように前記第１ゲート絶
縁膜１０６及び第２ゲート電極絶縁膜１１０の所定部位
をエッチングしてコンタクトホール（contact hole）ａ
を形成する。
０２上に伝導性物質のＤＯＰＯＳ(doped poly-silicon)
を薄い厚さに蒸着し、マスクを用いエッチング処理して
外部ゲート電極１０４を形成した後、該外部ゲート電極
１０４上面に酸化膜の第１ゲート電極絶縁膜１０６を薄
い厚さに蒸着する。次いで、図４に示すように、該第１
ゲート電極絶縁膜１０６上にシリコンの活性層１０８層
を蒸着し、マスクを用い所定部位をエッチングして電極
チャンネル（channel)を形成した後、該活性層１０８及
び前記第１ゲート電極絶縁膜１０６上に酸化膜の第２ゲ
ート電極絶縁膜１１０を蒸着し、前記外部ゲート電極１
０４の表面所定部位が露出するように前記第１ゲート絶
縁膜１０６及び第２ゲート電極絶縁膜１１０の所定部位
をエッチングしてコンタクトホール（contact hole）ａ
を形成する。
【００２４】次いで、図１に示すように、表面が露出し
た前記外部ゲート電極１０４及び前記第２ゲート電極絶
縁膜１１０上に、該外部ゲート電極１０４よりも相対的
に厚い導電性物質のＤＯＰＯＳを蒸着し、その後、マス
クを用いて所定形状にエッチングして内部ゲート電極１
１２を形成する。その後、該内部ゲート電極１１２をマ
スクとして前記シリコン基板１００のソース／ドレイン
の形成領域に高濃度のｎ型又はｐ型不純物をイオン注入
し、該領域の電気的活性化（activation）を図り、且
つ、イオン注入時に発生した欠陥を避けるため熱処理を
し、図５に示すようなソース／ドレイン電極１１４を形
成する。これで本発明に係る多結晶シリコンＴＦＴの製
造工程が終了する。
た前記外部ゲート電極１０４及び前記第２ゲート電極絶
縁膜１１０上に、該外部ゲート電極１０４よりも相対的
に厚い導電性物質のＤＯＰＯＳを蒸着し、その後、マス
クを用いて所定形状にエッチングして内部ゲート電極１
１２を形成する。その後、該内部ゲート電極１１２をマ
スクとして前記シリコン基板１００のソース／ドレイン
の形成領域に高濃度のｎ型又はｐ型不純物をイオン注入
し、該領域の電気的活性化（activation）を図り、且
つ、イオン注入時に発生した欠陥を避けるため熱処理を
し、図５に示すようなソース／ドレイン電極１１４を形
成する。これで本発明に係る多結晶シリコンＴＦＴの製
造工程が終了する。
【００２５】このように多結晶シリコンＴＦＴを形成す
ることにより、伝導チャンネル用の活性層１０８の一方
側にコンタクトホールａを介して内部ゲート電極１１２
と外部ゲート電極１０４とが接続され、該伝導チャンネ
ル用の活性層１０８が絶縁膜１０２溝部内方側に沿って
延長形成され、前述したような効果が得られる。
ることにより、伝導チャンネル用の活性層１０８の一方
側にコンタクトホールａを介して内部ゲート電極１１２
と外部ゲート電極１０４とが接続され、該伝導チャンネ
ル用の活性層１０８が絶縁膜１０２溝部内方側に沿って
延長形成され、前述したような効果が得られる。
【００２６】
【発明の効果】以上説明したように、請求項１〜請求項
４の発明にかかるＴＦＴによれば、ゲート電極が広が
り、チャンネルの短狭現象による電界分布の不均一状態
が防止され、チャンネル内部の電界分布が均一になって
駆動電流が増大する。請求項５〜請求項８の発明にかか
るＴＦＴの製造方法によれば、上記効果を有するＴＦＴ
を製造することができる。
４の発明にかかるＴＦＴによれば、ゲート電極が広が
り、チャンネルの短狭現象による電界分布の不均一状態
が防止され、チャンネル内部の電界分布が均一になって
駆動電流が増大する。請求項５〜請求項８の発明にかか
るＴＦＴの製造方法によれば、上記効果を有するＴＦＴ
を製造することができる。
【図１】本発明に係るＴＦＴの実施の形態を示す断面
図。
図。
【図２】本発明に係るＴＦＴの製造方法を示す工程断面
図。
図。
【図３】同上工程断面図。
【図４】同上工程断面図。
【図５】図１の外部ゲート電極及び内部ゲート電極の積
層形態の説明図。
層形態の説明図。
【図６】図５のＢ−Ｂ’断面図。
【図７】従来のＴＦＴを示す構造図。
１００ 基板 １０２ 酸化膜 １０４ 外部ゲート電極 １０６ 第１ゲート電極絶縁膜 １０８ 活性層 １１０ 第２ゲート電極絶縁膜 １１２ 内部ゲート電極 １１４ ソース／ドレイン
Claims (8)
- 【請求項１】基板（１００）と、 該基板（１００）上に形成され、所定の大きさの溝を有
する絶縁膜（１０２）と、 該絶縁膜（１０２）上に形成された外部ゲート電極（１
０４）と、 該外部ゲート電極（１０４）上に形成された第１ゲート
電極絶縁膜（１０６）と、 該第１ゲート電極絶縁膜（１０６）上の前記溝の所定部
位に形成された活性層（１０８）と、 該活性層（１０８）及び第１ゲート電極絶縁膜（１０
６）上の所定部位に形成された第２ゲート電極絶縁膜
（１１０）と、 前記絶縁膜（１０２）の溝の近傍であって、外部ゲート
電極（１０４）上の第１ゲート電極絶縁膜（１０６）及
び第２ゲート電極絶縁膜（１１０）を開孔して形成され
たコンタクトホール（ａ）と、 該コンタクトホール（ａ）及び第２ゲート電極絶縁膜
（１１０）上に形成された内部ゲート電極（１１２）
と、を備えたことを特徴とする薄膜トランジスタ。 - 【請求項２】前記活性層は、シリコンによって形成され
たことを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項３】前記外部ゲート電極及び内部ゲート電極
は、伝導性物質によって形成されたことを特徴とする請
求項１又は請求項２記載の薄膜トランジスタ。 - 【請求項４】前記伝導性物質は、ＤＯＰＯＳによって形
成されたことを特徴とする請求項３記載の薄膜トランジ
スタ。 - 【請求項５】基板上に所定大きさの溝を有する絶縁膜を
形成する工程と、 該絶縁膜上に外部ゲート電極を形成する工程と、 該外部ゲート電極上に第１ゲート電極絶縁膜を形成する
工程と、 該第１ゲート電極絶縁膜上の前記溝の部位に活性層を形
成する工程と、 該活性層及び第１ゲート電極絶縁膜上に第２ゲート電極
絶縁膜を蒸着する工程と、 前記絶縁膜の溝の近傍の第１ゲート電極絶縁膜及び第２
ゲート電極絶縁膜をエッチングし、外部ゲート電極の表
面の所定部位を露出させてコンタクトホールを形成する
工程と、 該コンタクトホール及び第２ゲート電極絶縁膜上に内部
ゲート電極を形成する工程と、を順次行うことを特徴と
する薄膜トランジスタの製造方法。 - 【請求項６】前記活性層を形成する工程は、活性層をシ
リコンによって形成する工程であることを特徴とする請
求項５記載の薄膜トランジスタの製造方法。 - 【請求項７】前記外部ゲート電極及び内部ゲート電極を
形成する工程は、外部ゲート電極及び内部ゲート電極を
伝導性物質によって形成する工程であることを特徴とす
る請求項５又は請求項６記載の薄膜トランジスタの製造
方法。 - 【請求項８】前記外部ゲート電極及び内部ゲート電極を
形成する工程は、外部ゲート電極及び内部ゲート電極を
伝導性物質としてのＤＯＰＯＳで形成する工程であるこ
とを特徴とする請求項７記載の薄膜トランジスタの製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR62056/1995 | 1995-12-28 | ||
| KR1019950062056A KR100206877B1 (ko) | 1995-12-28 | 1995-12-28 | 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312405A true JPH09312405A (ja) | 1997-12-02 |
| JP2767413B2 JP2767413B2 (ja) | 1998-06-18 |
Family
ID=19446085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350687A Expired - Fee Related JP2767413B2 (ja) | 1995-12-28 | 1996-12-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5840601A (ja) |
| JP (1) | JP2767413B2 (ja) |
| KR (1) | KR100206877B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277323A (ja) * | 2004-03-26 | 2005-10-06 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、表示装置及びそれらの作製方法、並びにテレビジョン装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197629B1 (en) * | 1998-11-19 | 2001-03-06 | United Microelectronics Corp. | Method of fabricating a polysilicon-based load circuit for static random-access memory |
| KR100584719B1 (ko) * | 2004-11-18 | 2006-05-30 | 한국전자통신연구원 | 쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법 |
| KR101095722B1 (ko) * | 2009-12-29 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8871576B2 (en) * | 2011-02-28 | 2014-10-28 | International Business Machines Corporation | Silicon nanotube MOSFET |
| JP5933300B2 (ja) * | 2011-03-16 | 2016-06-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317432A (en) * | 1991-09-04 | 1994-05-31 | Sony Corporation | Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel |
| US5461250A (en) * | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
| US5348899A (en) * | 1993-05-12 | 1994-09-20 | Micron Semiconductor, Inc. | Method of fabricating a bottom and top gated thin film transistor |
| KR0139573B1 (ko) * | 1994-12-26 | 1998-06-15 | 김주용 | 이중 채널 박막트랜지스터 및 그 제조방법 |
| US5574294A (en) * | 1995-12-22 | 1996-11-12 | International Business Machines Corporation | Vertical dual gate thin film transistor with self-aligned gates / offset drain |
-
1995
- 1995-12-28 KR KR1019950062056A patent/KR100206877B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 JP JP8350687A patent/JP2767413B2/ja not_active Expired - Fee Related
- 1996-12-27 US US08/773,593 patent/US5840601A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277323A (ja) * | 2004-03-26 | 2005-10-06 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、表示装置及びそれらの作製方法、並びにテレビジョン装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767413B2 (ja) | 1998-06-18 |
| US5840601A (en) | 1998-11-24 |
| KR100206877B1 (ko) | 1999-07-01 |
| KR970054508A (ko) | 1997-07-31 |
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