KR100206877B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터(thin flim transistor) 및 그 제조방법에 관한 것으로, 기판 상에 임의의 영역에 홈이 형성되어 있는 절연막을 형성하는 공정과; 상기 절연막 상에 외부 게이트를 형성하는 공정과; 상기 외부 게이트 상에 제1 게이트 절연막을 형성하는 공정과; 상기 외부 게이트 상에 제1게이트 상에 활성층을 형성하는 공정과; 상기 활성층을 포함한 제1게이트 절연막 상에 활성층을 형성하는 공정과; 상기 활성층을 포함한 제1게이트 절연막 상에 제2게이트 절연막을 증착하는 공정과; 상기 외부 게이트의 표면이 소정 부분 드러나도록 상기 제1 및 제1게이트 절연막을 식각하여 콘택 홀을 형성하는 공정 및; 상기 콘택 홀을 포함한 제2게이트 절연막상에 내부 게이트를 형성하는 공정을 포함하여 소자 제조를 완료하므로써, 1)소자의 디자인 룰이 감소된 좁은 면적을 가지는 TFT에서의 짧은 채널 효과(short channel effect)와 좁은 채널 효과(narrow channel effect)를 방지할 수 있으며, 2)채널 내부의 전계 분포를 효과적으로 제어할 수 있어 구동전류를 증가시킬 수 있고, 3)α-선에 의한 소프트 에러를 억제할 수 있어 소자의 특성을 향상시킬 수 있으며, 4) 에스램(SRAM)에 응용할 경우 소자의 집적도를 높일 수 있도록 한 고신뢰성의 박막트랜지스터를 구현할 수 있게 된다.
Description
제1(A)도 및 제1(B)도는 종래 기술에 의해 제조된 박막트랜지스터의 구조를 도시한 것으로,
제1(A)도는 탑 게이트형 박막트랜지스터의 구조를 도시한 단면도.
제1(B)도는 바텀 게이트형 박막트랜지스터의 구조를 도시한 단면도.
제2(A)도 내지 제2(D)도는 본 발명에 의한 박막트랜지스터 제조방법을 도시한 공정수순도.
제3도는 제2(D)도에 도시된 박막트랜지스터의 외부 및 내부 게이트의 적층 형태를 개략적으로 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
100 ; 기판 102 ; 산화막
104 ; 외부 게이트 106 ; 제1게이트 절연막
108 ; 활성층 110 ; 제2게이트 절연막
112 ; 내부게이트 114 ; 소오스/드레인
본 발명은 박막트랜지스터(thin flim transistor:이하, TFT라 한다) 제조방법에 관한 것으로, 특히 고집적화 되어 가는 에스램(이하, SRAM이라 한다)의 부하소자에 적합하도록 만들어진 외부 게이트(outer gate)와 내부 게이트(inner gate)를 갖는 TFT제조방법에 관한 것이다.
제1(A)도 및 제1(B)도는 종래 일반적으로 사용되어 오던 다결정실리콘 TFT의 단면 구조를 나타낸 것으로, 제1(A)도에는 게이트를 실리콘층 상부에 형성하는 탑게이트(top gate)형 TFT가 도시되어 있으며, 제1(B)도에는 게이트를 실리콘층의 하부에 형성하는 바텀 게이트(bottom gate)형 TFT가 도시되어 있다.
먼저, 제1(A)도에 도시된 탑 게이트형 TFT의 제조방법을 살펴본다. SRAM에 사용되는 P-채널 모스 TFT또는 N-채널 모스 TFT를 제조하기 위하여 제1공정으로서, 기판(10) 상에 절연층인 제1산화막(12)을 형성하고 그 위에 화학적기상층착(CVD)법을 이용하여 폴리실리콘층(14)을 형성한 다음, 상기 폴리실콘층(14)위에 다시 절연층인 제2산화막(16)을 형성한다.
제2공정으로서, 마스크를 이용하여 소오스/드레인이 형성될 부분이 폴리실리콘층(14)표면이 소정 부분이 노출되도록 상기 제2산화막(16)을 선택적으로 식각한다.
제3공정으로서, 상기 제2산화막(16)상에 게이트 전극(18)을 형성한 뒤 표면이 노출된 폴리실리콘층(14)에 보론이나 인등의 불순물을 주입하여 소오스/드레인 영역(도면상에서 빗금친 부분)을 정의한다.
제4공정으로서, 상기 게이트전극(18)과 불순물이 주입된 소오스/드레인 영역 및 제2산화막(16)이 모두 덮히도록 전극 형성용 금속을 증착하고, 이를 선택적으로 식각하여 게이트 전극(18)양단에 소오스/드레인 전극(20)을 형성함으로써 TFT 제조를 완료한다.
다음으로, 제1(B)도에 도시된 바텀 게이트형 TFT 제조방법을 살펴본다. 상기 공정은 기 언급된 바와 같이 게이트 전극이 다결정실리콘층 하부에 형성되어 있다는 점을 빼고는 공정면에서, 기본적으로 탑 게이트형 TFT와 큰 차이점은 없다.
제1공정으로서, 기판(10)상에 절연층인 제1산화막(12)을 형성하고 그 위에 게이트 전극(18)을 형성한 뒤 상기 게이트 전극(18)을 포함한 제1산화막(12)전면에 얇은 두께의 폴리실리콘층(14)을 형성한다.
이어 제2공정으로서, 상기 폴리실리콘층(14)상에 다시 절연층인 제2산화막(16)을 증착하고 마스크를 이용하여 게이트 전극(18) 양단의 폴리실리콘층(14)표면이 소정 부분 노출되도록 상기 제2산화막(16)을 식각한다.
그후 제3공정으로서, 표면이 노출된 폴리실리콘층(14)에 보론이나 인등의 불순물을 주입하여 소오스/드레인 영역(도면상에서 빗금친 부분)을 정의한다.
마지막으로 제4공정으로서, 상기 제2산화막(16)과 불순물이 주입된 소오스/드레인 영역이 모두 덮히도록 전극 형성용 금속을 증착하고, 이를 선택적으로 식각하여 소오스/드레인 전극(20)을 형성함으로써 TFT 제조를 완료한다.
따라서, 상기 탑 게이트형 또는 바텀 게이트형의 TFT는 종래의 벌크 실리콘(bulk-Si)에 형성되는 트랜지스터와 같이, 게이트 전극에 문턱전압보다 높은 전압이 인가된 상태에서 드레인 전극 단자의 전압을 소오스 전극 단자의 전압보다 높게 인가해 주면, 소오스에서 전자가 채널영역을 거쳐 드레인으로 흘러 들어가 구동 전류(drive current)가 흐르도록 동작된다.
상기 TFT는 절연 기판 뿐만 아니라 기타 다른 기판 예컨데, 구동 트랜지스터 및 액세스 트랜지스터가 구비된 기판 위에서도 용이하게 형성될 수 있으므로, 3차원 구조로 적층하여 소자 제작이 가능하다는 장점을 가지며, 최근에는 LCD(liquid crystal display)의 구동소자 또는 SRAM 등의 메모리 소자에서 부하(load)로 이용되고 있다.
그러나, 이러한 일련의 공정을 통하여 제조된 폴리실리콘 TFT는 벌크 실리콘 트랜지스터와는 달리, 게이트에 전압을 인가하여 채널이 형성될 때 폴리실리콘 내부의 그레인 바운더리(grain boundary)에 의하여 형성된 전위장벽에 의해 캐리어(carrier)의 산란효과가 일어나 캐리어들의 이동도(mobility)가 저하되게 된다. 따라서, 턴-온(turn-on)시 상기 전위장벽에 의해 구동전류가 크게 감소하게 되고, 이 결함들로 인해 누설전류(leakage current)가 증가하여 소비전력이 커지는 단점을 가지게 된다.
또한, SRAM의 집적도가 증가함에 따라 TFT의 디자인 룰(design rule)도 감소하여, 채널 폭(channel width)이 감소하게 되므로 임계전압(threshold voltage)이 증가하게 될 뿐 아니라 전원 전압에 의해 실효 채널 폭이 변화하는 등의 불량 현상이 야기되기도 하며, 이 경우 소자의 용량이 작기 때문에 소프트 에러(soft error)내성(immunity)이 저하되어 트랜지스터의 오동작이 유발되는 단점이 발생되기도 한다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 채널 바깥쪽으로는 제1게이트 절연막을 사이에 두고 외부 게이트가 형성되고, 그 안쪽으로는 제2게이트 절연막을 사이에 두고 내부 게이트가 형성되도록 TFT를 제조함으로써, 고집적화 되어 가는 SRAM의 부하소자에 적합하도록 한 TFT 제조방법을 제공함에 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 TFT 제조방법은, 기판 상에 임의의 영역에 홈이 형성되어 있는 절연막을 형성하는 공정과; 상기 절연막 상에 외부 게이트를 형성하는 공정과; 상기 제1게이트 절연막 상에 활성층을 형성하고, 마스크를 이용한 식각 처리를 통해 채널을 형성하는 공정과; 상기 채널을 포함한 제1게이트 절연막 상에 제2게이트 절연막을 증착하는 공정과; 상기 외부 게이트의 표면이 소정 부분 드러나도록 상기 제1 및 제2게이트 절연막을 식각하여 콘택 홀을 형성하는 공정과; 상기 콘택 홀을 포함한 제2게이트 절연막상에 내부 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기 공정 결과 박막트랜지스터의 동작 특성을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 상세히 설명한다.
본 발명은 집적도가 높아지는 SRAM의 부하소자에 적합한 형태의 다결정실리콘 박막트랜지스터를 제공하는데 주안점을 두고, 이를 실현하기 위하여 제2(A)도 내지 제2(D)도에 도시된 공정수순도에 따라 TFT 제조 공정을 진행하였다.
먼저, 제2(a)도에 도시된 바와 같이 실리콘 기판(100) 상에 절연막인 산화막(102)을 형성한 뒤 마스크 패턴을 이용하여 상기 산화막(102)의 소정 부분을 임의 두께 만큼 식각처리한다.
그후, 제2(b)도에 도시된 바와 같이 상기 산화막(102) 전면에 전도성 물질 예컨대, 도프드(doped)폴리실리콘을 얇은 두께로 증착한 뒤 이를 마스크를 이용하여 원하는 형태로 식각처리하여 외부 게이트(104)를 형성하고, 상기 외부 게이트(104)를 포함한 기판(100)의 전면에 제1게이트 절연막(106) 예컨대, 산화막을 얇은 두께로 증착한다.
이어서, 제2(c)도에 도시된 바와 같이 상기 제1게이트 절연막(106)상에 활성층(108) 예컨대, 실리콘을 증착하고, 마스크를 이용하여 이를 소정 부분 식각처리하여 채널(channel)을 형성한 후, 채널용 활성층(108)이 형성되어 있는 제1게이트 절연막(106)상에 제2게이트 절연막(110)예컨대, 산화막을 증착하고, 이후 형성될 내부 게이트(112)와의 접속을 위하여 상기 외부 게이트(104)의 표면이 소정 부분 드러나도록 제1 및 제1게이트 절연막(106),(110)을 식각하여 콘택 홀(contact hole)(a)을 형성한다.
이와 같이 산화막(102)을 식각하여 채널 형성용 활성층(108)을 형성하게 되면, 동일한 디자인 롤로도 더 큰 채널 폭을 확보할 수 있게 되어 임계전압을 감소시킬 수 있게 된다.
그 다음, 제2(D)도에 도시된 바와 같이 표면이 노출된 외부 게이트(104)를 포함한 제2게이트 절연막(110)전면에 외부 게이트(104)에 비해 상대적으로 두꺼운 두께를 가지도록 전도성 물질 예컨대, 도프드 폴리실리콘을 증착한 뒤, 이를 마스크를 이용하여 원하는 형태로 식각처리하여 도시된 바와 같은 형태의 내부 게이트(112)를 형성한다.
이후, 상기 내부 게이트(112)를 마스크로 실리콘 기판(100)의 소오스/드레인 형성부에 고농도의 n형 또는 p형 불순물을 이온주입하고, 이 영역의 전기적 활성화(activation) 및 이온주입시 생긴 결함을 회복하기 위하여 열처리를 실시하여 소오스/드레인 전극을 형성함으로써 본 공정을 완료한다.
그 결과, 상기 TFT는 채널용 활성층(108)의 바깥쪽으로는 제1게이트 절연막(106)을 사이에 두고 외부 게이트(104)가 형성되고, 그 내부쪽으로는 제2게이트 절연막(110)을 사이에 두고 내부 게이트(112)가 형성되며, 상기 외부 게이트(104)와 내부 게이트(112)는 콘택 홀(a)을 통하여 서로 접속된 구조을 가지게 된다.
따라서, 게이트에 전압 인가시 상기 외부 게이트(104)와 내부 게이트(112)에 의해 채널 내부의 전계분포를 효과적으로 제어할 수 있게 되어, 채널 내부의 깊이 방향으로 균일한 자계를 얻을 수 있게 되므로 구동전류를 증가시킬 수 있게 되고, 또한 소자가 고집적화될 경우 야기되는 임계전압의 변화(swing)를 크게 감소시킬 수 있게 된다.
제3도에는 이러한 구조를 갖는 TFT의 외부 게이트와 내부 게이트의 적층 형태를 개략적으로 나타낸 평면도가 도시되어 있다. 상기 평면도에서, A-A'절단면은 제2(D)도에 도시된 TFT의 단면구조를 나타낸다. 여기서, 부재번호 104로 표시된 부분은 외부 게이트를 나타내고, 부재번호 112로 표시된 부분은 내부 게이트를 나타내며, 부재번호 114로 표시된 부분은 소오스/드레인 전극을 나타내며, 부재번호 116으로 표시된 부분은 상기 내부 게이트(112)와 외부 게이트(104)가 콘택 홀 a를 통하여 서로 연결되어 있는 부분을 나타낸다.
상기 소자의 경우, 제2(D)도에 도시된 바와 같이 외부 게이트(104)와 채널용 활성층(108) 사이, 그리고 내부 게이트(112)와 채널용 활성층(108)사이에 각각 제1 및 제2 게이트 산화막(106),(110)이 존재하므로 산화막 캐패시터(capacity)를 크게 늘려줄 수 있어 α-선에 의한 소프트 에러를 억제시킬 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 소자의 디자인 룰이 감소된 좁은 면적을 갖는 TFT에서의 짧은 채널 효과(short channel effect)-채널이 짧아짐으로 인해 야기되는 임계전압의 증가나 혹은 채널 길이 변화등의 현상-와, 좁은 채널 효과(narrow channel effect)- 공정 진행과정에서 불순물 도핑으로 인해 실요 채널 폭이 좁아지는 현상-를 방지할 수 있으며, 채널 내부의 전계분포를 효과적으로 제어할 수 있어 구동전류를 증가시킬 수 있고,α-선에 의한 소프트 에러를 억제할 수 있어 소자의 특성을 향상시킬 수 있으며, 에스램(SRAM)에 응용할 경우 소자의 집적도를 높일 수 있는 고신뢰성의 박막트랜지스터를 구현할 수 있게 된다.
Claims (4)
- 기판상에 임의의 영역에 홈이 형성되어 있는 절연막을 형성하는 공정과; 상기 절연막 상에 외부 게이트를 형성하는 공정과; 상기 외부 게이트 상에 제1게이트 절연막을 형성하는 공정과; 상기 제1게이트 절연막 상에 활성층을 형성하고, 마스크를 이용한 식각처리를 통해 채널을 형성하는 공정과; 상기 채널을 포함한 제1게이트 절연막 상에 제2게이트 절연막을 증착하는 공정과; 상기 외부게이트의 표면이 소정 부분 드러나도록 상기 제1 및 제2게이트 절연막을 식각하여 콘택 홀을 형성하는 공정과; 상기 콘택 홀을 포함한 제2게이트 절연막상에 내부 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 외부 게이트 및 내부 게이트는 전도성 물질로 형성되어 지는 것을특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 외부 게이트 및 내부 게이트는 도프드 폴리실리콘으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 활성층은 실리콘으로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
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