JPH09307439A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
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- JPH09307439A JPH09307439A JP8114530A JP11453096A JPH09307439A JP H09307439 A JPH09307439 A JP H09307439A JP 8114530 A JP8114530 A JP 8114530A JP 11453096 A JP11453096 A JP 11453096A JP H09307439 A JPH09307439 A JP H09307439A
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- divider
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する分野】本発明は高周波多チャンネル無線
機等に用いられ、高速周波数引き込みを特徴とする位相
同期（ＰＬＬ；フェーズ・ロックド・ループ）形の周波
数シンセサイザに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase-locked (PLL) type frequency synthesizer used for high-frequency multi-channel radios and the like and characterized by high-speed frequency pull-in.
【０００２】[0002]
【従来の技術】周波数シンセサイザは多チャンネル無線
機の重要な構成要素であり、各種無線機器・装置に広く
利用されている。近年の無線通信はアナログからデジタ
ルへ移行しつつあるが、その通信方式としては時分割多
元接続（ＴＤＭＡ；タイム・ディビジョン・マルティプ
ル・アクセス）方式が採用されており、周波数シンセサ
イザにおいてはチャンネル間引き込み特性の高速化が重
要な課題となる。2. Description of the Related Art A frequency synthesizer is an important component of a multi-channel radio, and is widely used in various radio apparatuses and devices. In recent years, wireless communication has been shifting from analog to digital, but a time division multiple access (TDMA) method has been adopted as a communication method thereof, and a frequency synthesizer has a characteristic of pulling in a channel. High speed is an important issue.
【０００３】以下、従来の周波数シンセサイザについて
説明する。図６は従来の周波数シンセサイザの構成を示
すものである。図６において、１は高精度の基準発振器
（通常温度補償水晶発振器が用いられる）、２は基準発
振器１の出力を分周する基準側分周器、３は制御電圧に
応じて発振周波数が変化する電圧制御発振器、４は電圧
制御発振器３の出力を分周する比較側分周器、５は基準
側分周器２と比較側分周器４の出力の位相誤差を検出す
る位相比較器、６は位相比較器５の出力を後述する積分
器の駆動信号に変換するチャージポンプ、７はチャージ
ポンプ６の出力の高域成分を除去して直流平滑化し、電
圧制御発振器３に制御電圧として帰還する積分器（ルー
プフィルタ）、８は当該周波数シンセサイザの高周波出
力端子である。以上のように構成された周波数シンセサ
イザについて、以下その動作について説明する。[0003] A conventional frequency synthesizer will be described below. FIG. 6 shows the configuration of a conventional frequency synthesizer. In FIG. 6, 1 is a high-precision reference oscillator (usually a temperature-compensated crystal oscillator is used), 2 is a reference-side frequency divider that divides the output of the reference oscillator 1, and 3 is an oscillation frequency that changes according to a control voltage. A voltage controlled oscillator, 4 is a comparison-side frequency divider that divides the output of the voltage-controlled oscillator 3, and 5 is a phase comparator that detects a phase error between the outputs of the reference-side frequency divider 2 and the comparison-side frequency divider 4. Reference numeral 6 denotes a charge pump that converts the output of the phase comparator 5 into a drive signal for an integrator, which will be described later. The integrator (loop filter) 8 is a high frequency output terminal of the frequency synthesizer. The operation of the frequency synthesizer configured as described above will be described below.
【０００４】まず、基準側分周器２は基準発振器１の出
力を分周して基準周波数ｆｒとし、比較側分周器４は電
圧制御発振器３の出力を分周して比較周波数ｆｖとす
る。位相比較器５はｆｒとｆｖ出力の誤差を検出し目標
周波数の近傍に引き込むように周波数補正の動作を行
い、チャージポンプ６を介してループフィルタ７の充放
電を行う（周波数引き込みモード）。さらに位相比較器
５は、目標周波数に引き込む様に位相補正の動作を行
い、チャージポンプ６を介してループフィルタ７の充放
電を行う（位相引き込みモード）。First, the reference side frequency divider 2 divides the output of the reference oscillator 1 to a reference frequency fr, and the comparison side frequency divider 4 divides the output of the voltage controlled oscillator 3 to a comparison frequency fv. . The phase comparator 5 detects an error between fr and fv outputs, performs a frequency correction operation so as to pull it near the target frequency, and charges and discharges the loop filter 7 via the charge pump 6 (frequency pull-in mode). Further, the phase comparator 5 performs a phase correction operation so as to pull in the target frequency, and charges and discharges the loop filter 7 via the charge pump 6 (phase pull-in mode).
【０００５】上記一連の動作は、ループ利得が高い、つ
まり電圧制御発振器３の感度が高い、分周数が小さい
（比較周波数が高い）、あるいはループフィルタ７の時
定数が小さい程高速であり、チャンネル切替は比較側分
周器４の分周比を切り替えることで行う。The above series of operations is faster as the loop gain is higher, that is, the sensitivity of the voltage controlled oscillator 3 is higher, the frequency division number is smaller (the comparison frequency is higher), or the time constant of the loop filter 7 is smaller, Channel switching is performed by switching the division ratio of the comparison-side frequency divider 4.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら通常基準
発振器はベースバンド系でも共通に使用されるため、そ
の周波数を自由に変更することはできず、ある特定の値
に固定されることになる。このため、例えば電圧制御発
振器３の周波数を２２３．２５ＭＨｚと固定とすると
き、基準発振器１の周波数を１２．８ＭＨｚとすれば位
相比較周波数を２５０ＫＨｚに設定できるところ、基準
発振器１の周波数が１９．２ＭＨｚで固定されているた
め、位相比較周波数を５０ＫＨｚに設定する必要が生
じ、その結果、ループ利得が低くなりチャンネル間引き
込み速度が劣化するという課題を有していた。However, since the standard oscillator is commonly used in the baseband system, its frequency cannot be freely changed and is fixed to a specific value. Therefore, for example, when the frequency of the voltage controlled oscillator 3 is fixed at 223.25 MHz and the frequency of the reference oscillator 1 is set to 12.8 MHz, the phase comparison frequency can be set to 250 KHz. Since the frequency is fixed at 2 MHz, it is necessary to set the phase comparison frequency to 50 KHz, and as a result, there is a problem that the loop gain becomes low and the inter-channel pull-in speed deteriorates.
【０００７】本発明は前記従来技術の課題を解決するも
ので、チャンネル間引き込み特性の高速化を実現した周
波数シンセサイザを提供することを目的とする。The present invention solves the above-mentioned problems of the prior art, and an object of the present invention is to provide a frequency synthesizer which realizes a high inter-channel pull-in characteristic.
【０００８】[0008]
【課題を解決するための手段】この目的を達成するため
に本発明は、多チャンネル周波数シンセサイザにおいて
複数パルス付加／除去形分数分周器を基準側または比較
側分周器に接続した構成を有している。To achieve this object, the present invention provides a multi-channel frequency synthesizer in which a multiple pulse addition / removal type fractional divider is connected to a reference side or comparison side divider. are doing.
【０００９】この構成により、チャンネル間引き込み特
性の高速化を実現できる。With this configuration, it is possible to realize high speed inter-channel pull-in characteristics.
【００１０】[0010]
【発明の実施の形態】本発明の請求項１に記載の発明
は、基準信号を発振する基準発振器と、前記基準発振器
の出力を分数分周する複数パルス付加／除去形分数分周
器と、前記複数パルス付加／除去形分数分周器の出力を
整数分周する基準側分周器と、制御電圧に応じて発振周
波数が変化する電圧制御発振器と、前記電圧制御発振器
の出力を外部へ出力する高周波出力端子と、前記電圧制
御発振器の出力を整数分周する比較側分周器と、前記基
準側分周器と比較側分周器の出力の位相誤差を検出する
位相比較器と、前記位相比較器の出力を変換し積分器の
駆動信号とするチャージポンプと、前記チャージポンプ
出力の高域成分を除去して前記電圧制御発振器に帰還す
る積分器とを具備し、前記基準側分周器と複数パルス付
加／除去形分数分周器の分周比を固定とし、前記比較側
分周器の分周数を可変することにより、前記電圧制御発
振器の出力周波数を可変するものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 of the present invention comprises a reference oscillator for oscillating a reference signal, and a multiple pulse addition / removal type fractional frequency divider for fractionally dividing the output of the reference oscillator, A reference side frequency divider that divides the output of the multiple pulse addition / removal type fractional frequency divider by an integer, a voltage controlled oscillator whose oscillation frequency changes according to a control voltage, and an output of the voltage controlled oscillator to the outside. A high-frequency output terminal, a comparison-side frequency divider that divides the output of the voltage-controlled oscillator by an integer, a phase comparator that detects a phase error between the outputs of the reference-side frequency divider and the comparison-side frequency divider, and A charge pump for converting the output of the phase comparator into a drive signal for the integrator, and an integrator for removing the high frequency component of the output of the charge pump and feeding back to the voltage controlled oscillator are provided. And multiple pulse addition / removal type fractional frequency division The division ratio is fixed and the, by varying the frequency division number of the comparison-side frequency divider, is to vary the output frequency of the voltage controlled oscillator.
【００１１】本発明の請求項２に記載の発明は、基準信
号を発振する基準発振器と、前記基準発振器の出力を整
数分周する基準側分周器と、制御電圧に応じて発振周波
数が変化する電圧制御発振器と、前記電圧制御発振器の
出力を外部へ出力する高周波出力端子と、前記電圧制御
発振器の出力を整数分周する比較側分周器と、前記比較
側分周器の出力を分数分周する複数パルス付加／除去形
分数分周器と、前記基準側分周器と複数パルス付加／除
去形分数分周器の出力の位相誤差を検出する位相比較器
と、前記位相比較器の出力を変換し積分器の駆動信号と
するチャージポンプと、前記チャージポンプ出力の高域
成分を除去して前記電圧制御発振器に帰還する積分器と
を具備し、前記複数パルス付加／除去形分数分周器の分
周比を固定とし、前記比較側分周器の分周数を可変する
ことにより、前記電圧制御発振器の出力周波数を可変す
るものである。According to a second aspect of the present invention, a reference oscillator that oscillates a reference signal, a reference-side frequency divider that divides the output of the reference oscillator by an integer, and an oscillation frequency changes according to a control voltage. Voltage-controlled oscillator, a high-frequency output terminal for outputting the output of the voltage-controlled oscillator to the outside, a divider for dividing the output of the voltage-controlled oscillator by an integer, and an output of the divider for comparison. A plurality of pulse addition / removal type fractional frequency dividers, a phase comparator for detecting a phase error in the output of the reference side frequency divider and a plurality of pulse addition / removal type fractional frequency dividers, and the phase comparator A charge pump for converting the output into a drive signal for the integrator; and an integrator for removing the high frequency component of the charge pump output and feeding back to the voltage controlled oscillator. With the frequency division ratio fixed, By varying the frequency division number of the serial comparison side frequency divider, it is to vary the output frequency of the voltage controlled oscillator.
【００１２】本発明の請求項３に記載の発明は、比較側
分周器として、ＦｒａｃｔｉｏｎａｌＮ形分数分周器を
用いたことを特徴とするものである。The invention according to claim 3 of the present invention is characterized in that a Fractional N-type fractional frequency divider is used as the comparison side frequency divider.
【００１３】本発明の請求項４に記載の発明は、基準側
分周器として、ダイレクトディジタルシンセサイザを用
いたことを特徴とするものである。According to a fourth aspect of the present invention, a direct digital synthesizer is used as the reference side frequency divider.
【００１４】本発明の請求項５に記載の発明は、請求項
１記載の複数パルス付加／除去形分数分周器と、請求項
１記載の基準側分周器との設けている位置を入れ替えた
ものである。According to a fifth aspect of the present invention, the positions of the multiple pulse addition / removal type fractional frequency divider according to the first aspect and the reference side frequency divider according to the first aspect are exchanged. It is a thing.
【００１５】本発明の請求項６に記載の発明は、請求項
２記載の複数パルス付加／除去形分数分周器と、請求項
２記載の比較側分周器との設けている位置を入れ替えた
ものである。According to a sixth aspect of the present invention, the positions of the multiple pulse addition / removal type fractional frequency divider according to the second aspect and the comparison side frequency divider according to the second aspect are exchanged. It is a thing.
【００１６】本発明は上記各構成によって、基準発振器
の周波数を分数分周を利用して任意の周波数に変換する
ことで位相比較周波数を高めてループ利得を上げること
ができ、チャンネル間周波数切り替え時間の短縮を実現
することができる。According to the present invention, with the above-described configurations, the frequency of the reference oscillator can be converted to an arbitrary frequency by using fractional frequency division, whereby the phase comparison frequency can be increased and the loop gain can be increased. Can be shortened.
【００１７】以下、本発明の実施の形態について図１か
ら図５を用いて説明する。 （実施の形態１）以下、本発明の実施の形態１につい
て、図面を参照しながら説明する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 5. (Embodiment 1) Hereinafter, Embodiment 1 of the present invention will be described with reference to the drawings.
【００１８】図１は本発明の実施の形態１における周波
数シンセサイザの構成のブロック結線図である。FIG. 1 is a block connection diagram of the configuration of the frequency synthesizer according to the first embodiment of the present invention.
【００１９】図１において、１は高精度の基準発振器
（通常温度補償水晶発振器が用いられる）、２は入力信
号を分周する基準側分周器、３は制御電圧に応じて発振
周波数が変化する電圧制御発振器、４は電圧制御発振器
３の出力を分周する比較側分周器、５は基準側分周器２
と比較側分周器４の出力の位相誤差を検出する位相比較
器、６は位相比較器５の出力を後述する積分器の駆動信
号に変換するチャージポンプ、７はチャージポンプ６の
出力の高域成分を除去して直流平滑化し、電圧制御発振
器３に制御電圧として帰還する積分器（ループフィル
タ）、８は当該周波数シンセサイザの高周波出力端子で
ある。以上の１〜８の番号を付している構成要素は図６
の構成と基本的に同一なものである。図６の構成と異な
る点は、基準発振器１と基準側分周器２との間に、基準
発振器１の出力を分数分周する複数パルス付加／除去形
分数分周器１０を新たに設けた点である。In FIG. 1, 1 is a high-precision reference oscillator (usually a temperature-compensated crystal oscillator is used), 2 is a reference-side frequency divider that divides an input signal, and 3 is an oscillation frequency that changes according to a control voltage. Voltage-controlled oscillator 4, reference-side frequency divider 2 for dividing the output of voltage-controlled oscillator 3, reference-side frequency divider 2
And a phase comparator for detecting a phase error in the output of the comparison-side frequency divider 4, 6 is a charge pump for converting the output of the phase comparator 5 into a drive signal for an integrator described later, and 7 is a high output of the charge pump 6. An integrator (loop filter) 8 that removes the band component to smooth the direct current and feed back to the voltage controlled oscillator 3 as a control voltage is a high frequency output terminal of the frequency synthesizer. The components numbered 1 to 8 above are shown in FIG.
The configuration is basically the same. A difference from the configuration of FIG. 6 is that a multiple pulse addition / removal type fractional frequency divider 10 for fractionally dividing the output of the reference oscillator 1 is newly provided between the reference oscillator 1 and the reference side frequency divider 2. It is a point.
【００２０】複数パルス付加／除去形分数分周器１０の
具体的な構成、例えば５段構成の例が”分周器切替方式
低消費電力・高速周波数シンセサイザの検討”（電子情
報通信学会１９９５年総合大会予稿集ＳＣ−２−８）に
掲載されており、入力周波数をｃｌｋｉｎ、出力周波数
をｃｌｋｏｕｔ、Ｍ１〜Ｍ５を２以上の整数、Ｎ１を２
≦Ｎ１≦Ｍ４／２の整数、Ｎ２を２≦Ｎ２≦Ｍ５／２ま
での整数としたとき、A specific configuration of the multiple pulse addition / removal type fractional frequency divider 10, for example, an example of a 5-stage configuration is "Study of frequency divider switching system low power consumption / high speed frequency synthesizer" (IEICE 1995). It is published in General Conference Proceedings SC-2-8), where the input frequency is clkin, the output frequency is clkout, M1 to M5 are integers of 2 or more, and N1 is 2
≤N1≤M4 / 2, where N2 is an integer up to 2≤N2≤M5 / 2,
【００２１】[0021]
【数１】 [Equation 1]
【００２２】の関係式を簡易な構成で実現できるもので
ある。以上のように構成された周波数シンセサイザの動
作を説明する。The relational expression of can be realized with a simple structure. The operation of the frequency synthesizer configured as above will be described.
【００２３】まず、基準発振器１の出力１９．２ＭＨｚ
が複数パルス付加／除去形分数分周器１０に入力され
る。複数パルス付加／除去形分数分周器１０がFirst, the output of the reference oscillator 1 is 19.2 MHz.
Is input to the multiple pulse addition / removal type fractional frequency divider 10. Multiple pulse addition / removal type fractional frequency divider 10
【００２４】[0024]
【数２】 [Equation 2]
【００２５】で表せる分数の分周比を持つように設定す
れば、その出力周波数は４ＭＨｚとなる。If it is set so as to have a division ratio of a fraction that can be expressed by, the output frequency will be 4 MHz.
【００２６】次に基準側分周器２が複数パルス付加／除
去形分数分周器１０の出力４ＭＨｚの１６分周を行うこ
とで、１９．２ＭＨｚを直接整数分周した場合には得る
ことができない基準周波数２５０ＫＨｚを得ることがで
きる。以下の動作は従来例と同様のため省略する。Next, the reference side frequency divider 2 divides the output of the multiple pulse addition / removal type fractional frequency divider 10 by 16 to divide it by 4 to obtain a value obtained by directly dividing 19.2 MHz. A reference frequency of 250 KHz, which cannot be obtained, can be obtained. The following operations are the same as in the conventional example, and will not be described.
【００２７】以上のように本実施例によれば、周波数シ
ンセサイザにおいて、基準側分周器と複数パルス付加／
除去形分数分周器１０を新たに接続することにより、基
準発振器１の周波数が固定されていることにより生じる
位相比較周波数に関する制限を取り除き、高速な周波数
引き込みを行う周波数シンセサイザが実現できる。な
お、図１において複数パルス付加／除去形分数分周器１
０は基準側分周器２の前段に接続されているが後段、す
なわち基準側分周器２と位相比較器５との間の接続して
もよいことはいうまでもない。As described above, according to this embodiment, in the frequency synthesizer, the reference side frequency divider and a plurality of pulses are added / added.
By newly connecting the subtraction-type fractional frequency divider 10, it is possible to realize a frequency synthesizer that removes the limitation on the phase comparison frequency caused by the fixed frequency of the reference oscillator 1 and performs high-speed frequency acquisition. In FIG. 1, a multiple pulse addition / removal type fractional frequency divider 1
Although 0 is connected to the front stage of the reference side frequency divider 2, it goes without saying that it may be connected to the rear stage, that is, between the reference side frequency divider 2 and the phase comparator 5.
【００２８】（実施の形態２）以下、本発明の実施の形
態２について、図面を参照しながら説明する。(Second Embodiment) A second embodiment of the present invention will be described below with reference to the drawings.
【００２９】図２は本発明の実施の形態２における周波
数シンセサイザの構成のブロック結線図である。図２に
おいて、１は高精度の基準発振器（通常温度補償水晶発
振器が用いられる）、２は基準発振器１の出力を分周す
る基準側分周器、３は制御電圧に応じて発振周波数が変
化する電圧制御発振器、４は電圧制御発振器３の出力を
分周する比較側分周器、５は基準側分周器２と比較側分
周器４側の出力の位相誤差を検出する位相比較器、６は
位相比較器５の出力を後述する積分器の駆動信号に変換
するチャージポンプ、７はチャージポンプ６の出力の高
域成分を除去して直流平滑化し、電圧制御発振器３に制
御電圧として帰還する積分器（ループフィルタ）、８は
当該周波数シンセサイザの高周波出力端子である。以上
の１〜８の番号を付している構成要素は図６の構成と基
本的に同一なものである。図６の構成と異なる点は、比
較側分周器４と位相比較器５との間に、比較側分周器４
の出力を分数分周する複数パルス付加／除去形分数分周
器１１を新たに設けた点である。FIG. 2 is a block connection diagram of the configuration of the frequency synthesizer according to the second embodiment of the present invention. In FIG. 2, 1 is a high-precision reference oscillator (usually a temperature-compensated crystal oscillator is used), 2 is a reference-side frequency divider that divides the output of the reference oscillator 1, and 3 is an oscillation frequency that changes according to a control voltage. A voltage-controlled oscillator, 4 is a comparison-side frequency divider that divides the output of the voltage-controlled oscillator 3, and 5 is a phase comparator that detects a phase error between the outputs of the reference-side frequency divider 2 and the comparison-side frequency divider 4. , 6 is a charge pump that converts the output of the phase comparator 5 into a drive signal of an integrator described later, 7 is a high-frequency component of the output of the charge pump 6 that is smoothed to direct current, and is supplied to the voltage controlled oscillator 3 as a control voltage. An integrator (loop filter) 8 for feeding back is a high frequency output terminal of the frequency synthesizer. The components numbered 1 to 8 are basically the same as the configuration of FIG. The difference from the configuration of FIG. 6 is that the comparison-side frequency divider 4 is provided between the comparison-side frequency divider 4 and the phase comparator 5.
This is the point that a multiple pulse addition / removal type fractional frequency divider 11 for frequency-dividing the output of 1 is newly provided.
【００３０】以上のように構成された周波数シンセサイ
ザの動作を図２を用いて説明する。まず、基準側分周器
２は基準発振器１の出力１９．２ＭＨｚを６４分周して
基準周波数ｆｒ＝３００ＫＨｚとし、比較側分周器４は
電圧制御発振器３の出力２２３．２５ＭＨｚを４７分周
して４．７５ＭＨｚとする。複数パルス付加／除去形分
数分周器１１がThe operation of the frequency synthesizer configured as described above will be described with reference to FIG. First, the reference frequency divider 2 divides the output of the reference oscillator 1 of 19.2 MHz by 64 to set the reference frequency fr = 300 KHz, and the comparison frequency divider 4 divides the output of 223.25 MHz of the voltage controlled oscillator 3 by 47. To 4.75 MHz. Multiple pulse addition / removal type fractional frequency divider 11
【００３１】[0031]
【数３】 (Equation 3)
【００３２】で表せる分数の分周比を持つように設定す
れば、その出力周波数は３００ＫＨｚとなって基準周波
数ｆｒ＝３００ＫＨｚと等しくなり、従来実現できない
基準周波数ｆｒ＝３００ＫＨｚを実現できる。以下の動
作は従来のものと同様のため省略する。If the output frequency is set to 300 KHz and equal to the reference frequency fr = 300 KHz, it is possible to realize the reference frequency fr = 300 KHz which cannot be realized conventionally by setting it so as to have a fractional frequency division ratio. The following operation is similar to that of the conventional one, and will be omitted.
【００３３】以上のように本実施例によれば、周波数シ
ンセサイザにおいて、比較側分周器４と複数パルス付加
／除去形分数分周器１１を接続することにより、基準発
振器１の周波数が固定されていることにより生じる位相
比較周波数に関する制限を取り除き、高速な周波数引き
込みを行う周波数シンセサイザが実現できる。なお、図
２において複数パルス付加／除去形分数分周器１１は比
較側分周器４の後段に接続されているが、前段である電
圧制御発振器３と比較側分周器４との間に接続してもよ
いことはいうまでもない。As described above, according to this embodiment, in the frequency synthesizer, the frequency of the reference oscillator 1 is fixed by connecting the comparison side frequency divider 4 and the plural pulse addition / removal type fractional frequency divider 11. It is possible to realize a frequency synthesizer that removes the limitation on the phase comparison frequency caused by the above-mentioned operation, and performs high-speed frequency acquisition. In FIG. 2, the plural-pulse addition / removal type fractional frequency divider 11 is connected to the latter stage of the comparison side frequency divider 4, but between the voltage controlled oscillator 3 and the comparison side frequency divider 4 which are the front stage. It goes without saying that you may connect them.
【００３４】（実施の形態３）以下、本発明の実施の形
態３について、図面を参照しながら説明する。(Third Embodiment) A third embodiment of the present invention will be described below with reference to the drawings.
【００３５】図３は本発明の実施の形態３における周波
数シンセサイザの構成のブロック結線図である。FIG. 3 is a block connection diagram of the configuration of the frequency synthesizer according to the third embodiment of the present invention.
【００３６】図３において、１は高精度の基準発振器
（通常温度補償水晶発振器が用いられる）、１０は基準
発振器１の出力を分数分周する複数パルス付加／除去形
分数分周器、２は複数パルス付加／除去形分数分周器１
０の出力を分周する基準側分周器、３は制御電圧に応じ
て発振周波数が変化する電圧制御発振器、５は基準側分
周器２と電圧制御発振器３側の出力の位相誤差を検出す
る位相比較器、６は位相比較器５の出力を後述する積分
器の駆動信号に変換するチャージポンプ、７はチャージ
ポンプ６の出力の高域成分を除去して直流平滑化し、電
圧制御発振器３に制御電圧として帰還する積分器（ルー
プフィルタ）、８は当該周波数シンセサイザの高周波出
力端子である。In FIG. 3, reference numeral 1 is a high-precision reference oscillator (usually a temperature-compensated crystal oscillator is used), 10 is a multiple pulse addition / removal type fractional frequency divider for fractionally dividing the output of the reference oscillator 1. Multiple pulse addition / removal type fractional frequency divider 1
Reference-side frequency divider that divides the output of 0, 3 is a voltage-controlled oscillator whose oscillation frequency changes according to the control voltage, and 5 is a phase error between the outputs of the reference-side frequency divider 2 and the voltage-controlled oscillator 3. The phase comparator 6 is a charge pump that converts the output of the phase comparator 5 into a drive signal for an integrator, which will be described later. Reference numeral 7 is a voltage-controlled oscillator 3 that removes a high frequency component of the output of the charge pump 6 to smooth the direct current. An integrator (loop filter) 8 which is fed back as a control voltage to the high frequency output terminal of the frequency synthesizer.
【００３７】以上の１、２、３、５、６、７、８の番号
を付している構成要素は図１の構成と基本的に同一なも
のである。The above-mentioned components having the numbers 1, 2, 3, 5, 6, 7, 8 are basically the same as those in FIG.
【００３８】図１の構成と異なる点は、図１の比較側分
周器４の代わりに、あるいは比較側分周器４として、電
圧制御発振器３の出力を分数分周するＦｒａｃｔｉｏｎ
ａｌＮ形分数分周器１２を設けた点である。The difference from the configuration of FIG. 1 is that the output of the voltage controlled oscillator 3 is fractionally divided instead of the comparison side frequency divider 4 of FIG. 1 or as the comparison side frequency divider 4.
The point is that an alN-type fractional frequency divider 12 is provided.
【００３９】このＦｒａｃｔｉｏｎａｌＮ形分数分周器
１２は、例えば”Ａ ＳＨＯＲＴＳＵＲＶＥＹ ＯＦ
ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＳＩＺＥＲ ＴＥＣ
ＨＮＩＱＵＥＳ”、Ｖ．Ｒｅｉｎｈａｒｄｔ，ｅｔｃ：
４０ｔｈ ＡｎｎｕａｌＦｒｅｑｕｎｅｃｙ Ｃｏｎｔ
ｒｏｌ Ｓｙｍｐｏｓｉｕｍ −１９８６ で紹介され
ているものであり、入力周波数をｃｌｋｉｎ、出力周波
数をｃｌｋｏｕｔ、使用するアキュムレータのビット数
をＫビット、整数分周器の分周数をＮ、周波数指定ワー
ドをＦとしたときThis Fractional N-type fractional frequency divider 12 is provided, for example, with "A SHORTSURVEY OF.
FREEQUEN SYNTHESIZER TEC
HNIQUES ", V. Reinhardt, etc:
40th Annual Frequency Cont
Introduced in Rol Symposium-1986, the input frequency is clkin, the output frequency is clkout, the number of accumulator bits used is K bits, the frequency division word is N, and the frequency designation word is F. When
【００４０】[0040]
【数４】 (Equation 4)
【００４１】の関係式を実現し、位相同期ループ（ＰＬ
Ｌ）の比較周波数をチャネルステップの２N 倍に設定で
きるものである。By implementing the relational expression of, the phase-locked loop (PL
The comparison frequency of L) can be set to 2 N times the channel step.
【００４２】以上のように構成された周波数シンセサイ
ザの動作を図３を用いて説明する。チャネルステップが
２５ＫＨｚのシステムを考える。Ｆｒａｃｔｉｏｎａｌ
Ｎ形分数分周器１２により、ＰＬＬの比較周波数はアキ
ュムレータのビット数を５ビットとして、２５ＫＨｚ×
２5 ＝８００ＫＨｚに設定できる。基準発振器１の周波
数が１２．６ＭＨｚであるとすると、整数分周形の基準
側分周器２だけでは８００ＫＨｚを出力することができ
ないが、複数パルス付加／除去形分数分周器１０がThe operation of the frequency synthesizer configured as above will be described with reference to FIG. Consider a system with a channel step of 25 KHz. Fractional
With the N-type fractional frequency divider 12, the comparison frequency of the PLL is 25 KHz x with the accumulator having 5 bits.
It can be set to 2 5 = 800 KHz. If the frequency of the reference oscillator 1 is 12.6 MHz, 800 KHz cannot be output only by the reference frequency divider 2 of the integer frequency dividing type, but the multiple pulse addition / removal type fractional frequency divider 10
【００４３】[0043]
【数５】 (Equation 5)
【００４４】で表せる分周比を持つように設定すること
で、基準側分周器２の出力を１．６ＭＨｚとすることが
でき、基準側分周器２が更に２分周を行うことで比較周
波数８００ＫＨｚが実現できる。以下の動作は従来例と
同様であるため省略する。The output of the reference side frequency divider 2 can be set to 1.6 MHz by setting it so that it has a frequency division ratio that can be expressed by, and the reference side frequency divider 2 further divides the frequency by two. A comparison frequency of 800 KHz can be realized. The following operation is the same as that of the conventional example, and therefore will be omitted.
【００４５】また、チャンネル指定は、Ｆｒａｃｔｉｏ
ｎａｌＮ形分数分周器１２の分周比Ｎ，Ｆを変化させる
ことで行い、複数パルス付加／除去形分数分周器１０の
分周比は固定である。The channel designation is Fractio.
This is performed by changing the frequency division ratios N and F of the nalN type fractional frequency divider 12, and the frequency division ratio of the multiple pulse addition / removal type fractional frequency divider 10 is fixed.
【００４６】以上のように本実施例によれば、Ｆｒａｃ
ｔｉｏｎａｌＮ形分数分周器１２を用いて比較周波数を
高める形式の周波数シンセサイザにおいて、基準側分周
器１と複数パルス付加／除去形分数分周器１０を接続す
ることにより、基準発振器１の周波数が固定されている
ことにより生じる位相比較周波数に関する制限を取り除
き、高速な周波数引き込みを行う周波数シンセサイザが
実現できる。なお、図３において複数パルス付加／除去
形分数分周器１０は基準側分周器２の前段に接続されて
いるが後段、すなわち基準側分周器２と位相比較器５と
の間の接続してもよいことはいうまでもない。As described above, according to this embodiment, the Frac
In the frequency synthesizer of the type in which the comparison frequency is increased by using the partial N-type fractional frequency divider 12, the frequency of the reference oscillator 1 is increased by connecting the reference-side frequency divider 1 and the plural pulse addition / removal type fractional frequency divider 10. It is possible to realize a frequency synthesizer that removes the restriction on the phase comparison frequency caused by being fixed and performs high-speed frequency pull-in. In FIG. 3, the multiple pulse addition / removal type fractional frequency divider 10 is connected to the front stage of the reference side frequency divider 2, but is connected to the rear stage, that is, between the reference side frequency divider 2 and the phase comparator 5. It goes without saying that you may do so.
【００４７】（実施の形態４）以下、本発明の実施の形
態４について、図面を参照しながら説明する。(Fourth Embodiment) Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings.
【００４８】図４は本発明の実施の形態４における周波
数シンセサイザの構成のブロック結線図である。図４に
おいて、図３の構成と異なる点は、基準発振器１と基準
側分周器２との間に設けていた複数パルス付加／除去形
分数分周器１０を、ＦｒａｃｔｉｏｎａｌＮ形分数分周
器１２の後段、すなわちＦｒａｃｔｉｏｎａｌＮ形分数
分周器１２と位相比較器５との間に設けた点である。FIG. 4 is a block connection diagram showing the structure of the frequency synthesizer according to the fourth embodiment of the present invention. 4 is different from the configuration of FIG. 3 in that the multiple pulse addition / removal type fractional frequency divider 10 provided between the reference oscillator 1 and the reference side frequency divider 2 is replaced by the Fractional N type fractional frequency divider 12 This is a point provided in the latter stage, that is, between the Fractional N-type fractional frequency divider 12 and the phase comparator 5.
【００４９】以上のように構成された周波数シンセサイ
ザの動作を説明する。まず、チャネルステップが２５Ｋ
Ｈｚのシステムを考える。ＦｒａｃｔｉｏｎａｌＮ形分
数分周器１２により、ＰＬＬの比較周波数はアキュムレ
ータのビット数を８ビットとして、２５ＫＨｚ×２8 ＝
６．４ＭＨｚに設定できる。しかし、基準発振器１の周
波数が１２．６ＭＨｚであるとすると、整数分周形の基
準側分周器２だけでは６．４ＭＨｚを出力することがで
きない。そこで複数パルス付加／除去形分数分周器１０
がThe operation of the frequency synthesizer configured as above will be described. First, the channel step is 25K
Consider a Hz system. With the Fractional N-type fractional frequency divider 12, the comparison frequency of the PLL is 25 KHz × 2 8 = 8 when the number of bits of the accumulator is 8 bits.
Can be set to 6.4 MHz. However, if the frequency of the reference oscillator 1 is 12.6 MHz, 6.4 MHz cannot be output only by the reference frequency divider 2 of the integer frequency dividing type. Therefore, multiple pulse addition / removal type fractional frequency divider 10
But
【００５０】[0050]
【数６】 (Equation 6)
【００５１】で表せる分周比を持つように設定すること
で、６．４ＭＨｚから１．５７５ＭＨｚへの変換を行
う。１．５７５ＭＨｚは基準側分周器２で基準発振器１
の出力１２．６ＭＨｚの８分周を行うことで容易に得る
ことができる。以下の動作は従来例と同様のため省略す
る。また、チャンネル指定は、ｆｒａｃｔｉｏｎａｌＮ
形分数分周器１２の分周比Ｎ，Ｆを変化させることで行
い、複数パルス付加／除去形分数分周器１０の分周比は
固定である。Conversion from 6.4 MHz to 1.575 MHz is performed by setting so that the frequency division ratio can be represented by. 1.575MHz is the reference side frequency divider 2 and the reference oscillator 1
The output can be easily obtained by dividing the output of 12.6 MHz by 8. The following operations are the same as in the conventional example, and will not be described. Also, the channel designation is fractionalN.
This is performed by changing the frequency division ratios N and F of the form fractional frequency divider 12, and the frequency division ratio of the multiple pulse addition / removal type fractional frequency divider 10 is fixed.
【００５２】以上のように本実施例によれば、Ｆｒａｃ
ｔｉｏｎａｌＮ形分数分周器１２を用いて比較周波数を
高める形式の周波数シンセサイザにおいて、Ｆｒａｃｔ
ｉｏｎａｌＮ形分数分周器１２と複数パルス付加／除去
形分数分周器１０を接続することにより、基準発振器１
の周波数が固定されていることにより生じる位相比較周
波数に関する制限を取り除き、高速な周波数引き込みを
行う周波数シンセサイザが実現できる。As described above, according to this embodiment, the Frac
In a frequency synthesizer of the type in which the comparison frequency is increased by using the partial N-type fractional frequency divider 12, Fract
By connecting the ional N type fractional frequency divider 12 and the multiple pulse addition / removal type fractional frequency divider 10 to the reference oscillator 1
It is possible to realize a frequency synthesizer that removes the restriction on the phase comparison frequency caused by the fixed frequency of the above, and performs high-speed frequency pull-in.
【００５３】なお、図４において複数パルス付加／除去
形分数分周器１０はＦｒａｃｔｉｏｎａｌＮ形分数分周
器１２の後段に接続されているが前段、すなわち電圧制
御発振器３とＦｒａｃｔｉｏｎａｌＮ形分数分周器１２
との間に接続してもよいことはいうまでもない。In FIG. 4, the plural pulse addition / removal type fractional frequency divider 10 is connected to the subsequent stage of the Fractional N type fractional frequency divider 12, but the preceding stage, that is, the voltage controlled oscillator 3 and the Fractional N type fractional frequency divider 12 is connected.
Needless to say, it may be connected between and.
【００５４】（実施の形態５）以下、本発明の実施の形
態５について、図面を参照しながら説明する。(Fifth Embodiment) Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings.
【００５５】図５は本発明の実施の形態５における周波
数シンセサイザの構成のブロック結線図である。FIG. 5 is a block connection diagram showing the structure of the frequency synthesizer according to the fifth embodiment of the present invention.
【００５６】図５において、図１の構成と異なる点は、
基準側分周器２の代わりに、あるいは基準側分周器２と
して、新たにダイレクトディジタルシンセサイザ１３を
設けた点である。このダイレクトディジタルシンセサイ
ザ１３は、例えば”Ａ ＳＨＯＲＴ ＳＵＲＶＥＹ Ｏ
Ｆ ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＳＩＺＥＲＴＥ
ＣＨＮＩＱＵＥＳ”、Ｖ．Ｒｅｉｎｈａｒｄｔ，ｅｔ
ｃ：４０ｔｈ Ａｎｎｕａｌ Ｆｒｅｑｕｎｅｃｙ Ｃ
ｏｎｔｒｏｌ Ｓｙｍｐｏｓｉｕｍ −１９８６ で紹
介されているものであり、入力周波数をｃｌｋｉｎ、出
力周波数をｃｌｋｏｕｔ、使用するアキュムレータのビ
ット数がＫビット、周波数指定ワードＦとしたとき5 is different from the configuration of FIG. 1 in that
Instead of the reference-side frequency divider 2, or as the reference-side frequency divider 2, a direct digital synthesizer 13 is newly provided. This direct digital synthesizer 13 is, for example, an "A SHORT SURVEY O"
F FREQUENCY SYNTHESIZERTE
CHNIQUES ", V. Reinhardt, et.
c: 40th Annual Frequency C
Intro Symposium-1986, where the input frequency is clkin, the output frequency is clkout, the number of accumulator bits used is K bits, and the frequency designation word F is used.
【００５７】[0057]
【数７】 (Equation 7)
【００５８】の関係式を実現するもので、周波数指定ワ
ードＦを１ずつ変化させることで、出力周波数ｃｌｋｏ
ｕｔを入力周波数ｃｌｋｉｎ／２K のステップで可変で
きる。In order to realize the relational expression of, the output frequency clko is changed by changing the frequency designation word F by one.
ut can be changed in steps of the input frequency clkin / 2 K.
【００５９】以上のように構成された周波数シンセサイ
ザの動作を説明する。例えば比較側分周器４の分周比を
１０００に設定し、ダイレクトディジタルシンセサイザ
１３の出力を△ｆだけ変化させると、位相同期ループに
より電圧制御発振器３の出力は１０００×△ｆだけ変化
する。すなわち、電圧制御発振器３の出力を２５ＫＨｚ
ステップで変化させるにはＤＤＳの出力を２５Ｈｚステ
ップで変化させる必要がある。The operation of the frequency synthesizer configured as above will be described. For example, if the frequency division ratio of the comparison side frequency divider 4 is set to 1000 and the output of the direct digital synthesizer 13 is changed by Δf, the output of the voltage controlled oscillator 3 is changed by 1000 × Δf by the phase locked loop. That is, the output of the voltage controlled oscillator 3 is 25 kHz.
In order to change it in steps, it is necessary to change the output of the DDS in 25 Hz steps.
【００６０】ここで基準発振器１の出力が１２．８ＭＨ
ｚであったとするとダイレクトディジタルシンセサイザ
１３だけでは、２５Ｈｚステップを実現することができ
ないが、パルス付加／除去形分数分周器１０がHere, the output of the reference oscillator 1 is 12.8 MHz.
If it is z, the direct digital synthesizer 13 cannot realize the 25 Hz step, but the pulse addition / removal type fractional frequency divider 10
【００６１】[0061]
【数８】 (Equation 8)
【００６２】で表せる分周数を持つように設定すること
で、基準発振器１の出力周波数１２．８ＭＨｚを３．２
７６８ＭＨｚに変換できるため、ダイレクトディジタル
シンセサイザ１３のアキュムレータ長を１７ビットとし
て、ダイレクトディジタルシンセサイザ５００の周波数
ステップを３．２７６９ＭＨｚ／２17＝２５Ｈｚ、すな
わち電圧制御発振器３の出力を２５ＫＨｚステップに設
定できる。このときの位相同期ループの比較周波数は周
波数ステップ２５ＫＨｚより高い約１ＭＨｚとなる。The output frequency of the reference oscillator 1 of 12.8 MHz is set to 3.2 by setting the frequency division number represented by
Since it can be converted to 768 MHz, the frequency step of the direct digital synthesizer 500 can be set to 3.2769 MHz / 2 17 = 25 Hz, that is, the output of the voltage controlled oscillator 3 can be set to 25 KHz step, with the accumulator length of the direct digital synthesizer 13 being 17 bits. The comparison frequency of the phase locked loop at this time is about 1 MHz, which is higher than the frequency step 25 KHz.
【００６３】なお、チャンネル切替はダイレクトディジ
タルシンセサイザ１３の周波数指定ワードＦにより行
い、複数パルス付加／除去形分数分周器１０の分周比は
固定である。The channel switching is performed by the frequency designation word F of the direct digital synthesizer 13, and the division ratio of the plural pulse addition / removal type fractional frequency divider 10 is fixed.
【００６４】以上のように本実施例によれば、ダイレク
トディジタルシンセサイザ１３を用いて比較周波数を高
める形式の周波数シンセサイザにおいて、ダイレクトデ
ィジタルシンセサイザ１３と複数パルス付加／除去形分
数分周器１０を接続することにより、基準発振器１の周
波数が固定されていることにより生じる位相比較周波数
に関する制限を取り除き、高速な周波数引き込みを行う
周波数シンセサイザが実現できる。As described above, according to this embodiment, the direct digital synthesizer 13 and the multiple pulse addition / removal type fractional frequency divider 10 are connected to each other in the frequency synthesizer in which the comparison frequency is increased by using the direct digital synthesizer 13. As a result, it is possible to realize a frequency synthesizer that removes the limitation on the phase comparison frequency caused by the fixed frequency of the reference oscillator 1 and performs high-speed frequency pull-in.
【００６５】なお、図５において複数パルス付加／除去
形分数分周器１０とダイレクトディジタルシンセサイザ
１３の位置は互いに入れ替えても良い。The positions of the multiple pulse addition / removal type fractional frequency divider 10 and the direct digital synthesizer 13 in FIG. 5 may be replaced with each other.
【００６６】[0066]
【発明の効果】以上のように本発明によれば、周波数シ
ンセサイザにおいて、基準側分周器あるいは比較側分周
器に複数パルス付加／除去形分数分周器を接続すること
でチャネル間周波数切り替え時間の高速化を可能とする
優れた周波数シンセサイザを実現できるものである。As described above, according to the present invention, in the frequency synthesizer, the frequency switching between channels can be performed by connecting the fractional frequency dividers with a plurality of pulses to the reference frequency divider or the comparison frequency divider. It is possible to realize an excellent frequency synthesizer capable of speeding up time.
【図１】本発明の実施の形態１における周波数シンセサ
イザのブロック結線図FIG. 1 is a block connection diagram of a frequency synthesizer according to a first embodiment of the present invention.
【図２】本発明の実施の形態２における周波数シンセサ
イザのブロック結線図FIG. 2 is a block connection diagram of a frequency synthesizer according to a second embodiment of the present invention.
【図３】本発明の実施の形態３における周波数シンセサ
イザのブロック結線図FIG. 3 is a block connection diagram of a frequency synthesizer according to a third embodiment of the present invention.
【図４】本発明の実施の形態４における周波数シンセサ
イザのブロック結線図FIG. 4 is a block connection diagram of a frequency synthesizer according to a fourth embodiment of the present invention.
【図５】本発明の実施の形態５における周波数シンセサ
イザのブロック結線図FIG. 5 is a block connection diagram of a frequency synthesizer according to a fifth embodiment of the present invention.
【図６】従来の周波数シンセサイザのブロック結線図FIG. 6 is a block connection diagram of a conventional frequency synthesizer.
１ 基準発振器 ２ 基準側分周器 ３ 電圧制御発振器 ４ 比較側分周器 ５ 位相比較器 ６ チャージポンプ ７ 積分器 ８ 高周波出力端子 ９ 位相同期ループ（ＰＬＬ） １０ 複数パルス付加／除去形分数分周器 １２ ＦｒａｃｔｉｏｎａｌＮ形分数分周器 １３ ダイレクトディジタルシンセサイザ 1 Reference Oscillator 2 Reference Side Divider 3 Voltage Controlled Oscillator 4 Comparison Side Divider 5 Phase Comparator 6 Charge Pump 7 Integrator 8 High Frequency Output Terminal 9 Phase Lock Loop (PLL) 10 Multiple Pulse Addition / Removal Fractional Division Unit 12 Fractional N-type fractional frequency divider 13 Direct digital synthesizer
Claims (6)
基準発振器の出力を分数分周する複数パルス付加／除去
形分数分周器と、前記複数パルス付加／除去形分数分周
器の出力を整数分周する基準側分周器と、制御電圧に応
じて発振周波数が変化する電圧制御発振器と、前記電圧
制御発振器の出力を外部へ出力する高周波出力端子と、
前記電圧制御発振器の出力を整数分周する比較側分周器
と、前記基準側分周器と比較側分周器の出力の位相誤差
を検出する位相比較器と、前記位相比較器の出力を変換
し積分器の駆動信号とするチャージポンプと、前記チャ
ージポンプ出力の高域成分を除去して前記電圧制御発振
器に帰還する積分器とを具備し、前記基準側分周器と複
数パルス付加／除去形分数分周器の分周比を固定とし、
前記比較側分周器の分周数を可変することにより、前記
電圧制御発振器の出力周波数を可変する周波数シンセサ
イザ。1. A reference oscillator that oscillates a reference signal, a plurality of pulse addition / removal type fractional frequency dividers that fractionally divide the output of the reference oscillator, and an output of the plurality of pulse addition / removal type fractional frequency divider. A reference side frequency divider that divides by an integer, a voltage controlled oscillator whose oscillation frequency changes according to a control voltage, and a high frequency output terminal that outputs the output of the voltage controlled oscillator to the outside,
A comparison side frequency divider that divides the output of the voltage controlled oscillator by an integer, a phase comparator that detects a phase error between the reference side frequency divider and the output of the comparison side frequency divider, and an output of the phase comparator. A charge pump for converting the charge pump into a drive signal for the integrator; and an integrator for removing a high-frequency component of the charge pump output and feeding back to the voltage controlled oscillator. The division ratio of the elimination type fractional divider is fixed,
A frequency synthesizer for varying the output frequency of the voltage controlled oscillator by varying the frequency division number of the comparison side frequency divider.
基準発振器の出力を整数分周する基準側分周器と、制御
電圧に応じて発振周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力を外部へ出力する高周波出力
端子と、前記電圧制御発振器の出力を整数分周する比較
側分周器と、前記比較側分周器の出力を分数分周する複
数パルス付加／除去形分数分周器と、前記基準側分周器
と複数パルス付加／除去形分数分周器の出力の位相誤差
を検出する位相比較器と、前記位相比較器の出力を変換
し積分器の駆動信号とするチャージポンプと、前記チャ
ージポンプ出力の高域成分を除去して前記電圧制御発振
器に帰還する積分器とを具備し、前記複数パルス付加／
除去形分数分周器の分周比を固定とし、前記比較側分周
器の分周数を可変することにより、前記電圧制御発振器
の出力周波数を可変する周波数シンセサイザ。2. A reference oscillator that oscillates a reference signal, a reference-side frequency divider that divides the output of the reference oscillator by an integer, and a voltage-controlled oscillator whose oscillation frequency changes according to a control voltage.
A high-frequency output terminal for outputting the output of the voltage controlled oscillator to the outside, a comparison side frequency divider for dividing the output of the voltage controlled oscillator by an integer, and a plurality of pulses added for dividing the output of the comparison side frequency divider by a fraction / Removal type fractional frequency divider, phase comparator for detecting phase error of the output of the reference side frequency divider and multiple pulse addition / removal type fractional frequency divider, and integrator for converting the output of the phase comparator And a plurality of pulses added to the voltage controlled oscillator by removing a high frequency component of the charge pump output and feeding back the charge pump to the voltage controlled oscillator.
A frequency synthesizer for varying the output frequency of the voltage controlled oscillator by fixing the frequency division ratio of the elimination type fractional frequency divider and varying the frequency division number of the comparison side frequency divider.
ａｌＮ形分数分周器を用いたことを特徴とする請求項１
又は２記載の周波数シンセサイザ。3. A fraction as a comparison-side frequency divider
An alN-type fractional divider is used.
Alternatively, the frequency synthesizer according to item 2.
タルシンセサイザを用いたことを特徴とする請求項１記
載の周波数シンセサイザ。4. The frequency synthesizer according to claim 1, wherein a direct digital synthesizer is used as the reference side frequency divider.
分数分周器と、請求項１記載の基準側分周器との設けて
いる位置を入れ替えた周波数シンセサイザ。5. A frequency synthesizer in which the positions of the multiple pulse addition / removal type fractional frequency divider according to claim 1 and the reference side frequency divider according to claim 1 are interchanged.
分数分周器と、請求項２記載の比較側分周器との設けて
いる位置を入れ替えた周波数シンセサイザ。6. A frequency synthesizer in which the positions of the multiple pulse addition / removal type fractional frequency divider according to claim 2 and the comparison side frequency divider according to claim 2 are interchanged.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8114530A JPH09307439A (en) | 1996-05-09 | 1996-05-09 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8114530A JPH09307439A (en) | 1996-05-09 | 1996-05-09 | Frequency synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307439A true JPH09307439A (en) | 1997-11-28 |
Family
ID=14640067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8114530A Pending JPH09307439A (en) | 1996-05-09 | 1996-05-09 | Frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307439A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185320A (en) * | 2000-09-29 | 2002-06-28 | Koninkl Philips Electronics Nv | Frequency synthesizer and method of synthesizing frequency with low noise |
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| JP2012129643A (en) * | 2010-12-13 | 2012-07-05 | Nippon Telegr & Teleph Corp <Ntt> | Clock frequency control circuit and clock frequency control method |
-
1996
- 1996-05-09 JP JP8114530A patent/JPH09307439A/en active Pending
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