JPH09306175A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH09306175A JPH09306175A JP8119095A JP11909596A JPH09306175A JP H09306175 A JPH09306175 A JP H09306175A JP 8119095 A JP8119095 A JP 8119095A JP 11909596 A JP11909596 A JP 11909596A JP H09306175 A JPH09306175 A JP H09306175A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- clk
- address register
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000001360 synchronised effect Effects 0.000 claims description 27
- 230000000630 rising effect Effects 0.000 abstract description 5
- 239000000872 buffer Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路装置
に係り、特にクロック入力に同期して高速なクロックサ
イクルで動作可能な同期型ＳＲＡＭ（Static Random Ac
cess Memory)に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a synchronous SRAM (Static Random Ac) which can operate at a high speed clock cycle in synchronization with a clock input.
cess Memory).
【０００２】[0002]
【従来の技術】クロック（ＣＬＫ）入力端子を備え、入
力されるＣＬＫ信号に同期して動作する従来の同期型Ｓ
ＲＡＭチップのレイアウト構成の一例、例えば３２ｋワ
ード×３２ビット構成のいわゆる１Ｍビットの同期型Ｓ
ＲＡＭの例を図５に示す。2. Description of the Related Art A conventional synchronous S having a clock (CLK) input terminal and operating in synchronization with an input CLK signal.
An example of the layout configuration of a RAM chip, for example, a so-called 1M-bit synchronous type S having a configuration of 32 k words × 32 bits
An example of the RAM is shown in FIG.
【０００３】図５において、参照符号４は同期型ＳＲＡ
Ｍのチップを示し、このチップ４の周辺部にはＣＬＫパ
ッド２、アドレスＡｉパッド１、アドレスＡｊパッド３
および３２個のデータ入出力パッド１４1〜１４32が配
置されている。なお、図５ではその他の信号パッドと電
源パッドは説明に関係ないので省略してある。また、デ
ータ入出力パッド１４1〜１４32の近傍には、データ入
出力パッドに対応して３２個の出力レジスタ１５1〜１
５32がそれぞれ配置されている。更にチップ４の左端
に、アドレスレジスタ８を含む制御部７が配置されてい
る。アドレスレジスタ８には、ＣＬＫ信号とアドレス信
号Ａｉ，Ａｊが入力される。制御部７に隣接して、アド
レスレジスタ８の出力信号、つまり、ラッチされたアド
レス信号をデコードするＸデコーダ６ｅ，６ｆが配置さ
れている。Ｘデコーダ６ｅ，６ｆの出力線、即ちメイン
ワード線１２ｅ，１２ｆが、メモリセルを選択するため
にメモリセルマット５ｅ，５ｆ上に配線されている。ま
た、メモリセルマット５ｅ，５ｆのチップ周辺部側に
は、メモリセルのデータを増幅するセンスアンプ群１６
ｅ，１６ｆが配置されている。In FIG. 5, reference numeral 4 is a synchronous SRA.
A chip of M is shown, and a CLK pad 2, an address Ai pad 1, an address Aj pad 3 are provided around the chip 4.
And 32 data input / output pads 14 1 to 14 32 are arranged. Note that the other signal pads and power supply pads are omitted in FIG. 5 because they are not related to the description. In the vicinity of the data input / output pads 14 1 to 14 32 , 32 output registers 15 1 to 1 corresponding to the data input / output pads are provided.
5 32 are arranged respectively. Further, a control unit 7 including an address register 8 is arranged at the left end of the chip 4. The address register 8 receives the CLK signal and the address signals Ai and Aj. Adjacent to the control unit 7, X decoders 6e and 6f for decoding the output signal of the address register 8, that is, the latched address signal are arranged. The output lines of the X decoders 6e and 6f, that is, the main word lines 12e and 12f are wired on the memory cell mats 5e and 5f for selecting the memory cells. In addition, on the chip peripheral side of the memory cell mats 5e and 5f, a sense amplifier group 16 for amplifying data of the memory cells is provided.
e, 16f are arranged.
【０００４】次に、このように構成される同期型ＳＲＡ
Ｍのクロックサイクル時間ｔcycleを、図２及び図３を
用いて説明する。図２は、同期型ＳＲＡＭの構成ブロッ
ク図である。同図中には、クロックサイクル時間ｔcycl
eを決定する各部の遅延時間も示してある。Next, the synchronous SRA having the above structure
The clock cycle time tcycle of M will be described with reference to FIGS. 2 and 3. FIG. 2 is a configuration block diagram of the synchronous SRAM. In the figure, clock cycle time tcycl
The delay time of each part that determines e is also shown.
【０００５】まず、アドレス信号と最初のＣＬＫ（１st
ＣＬＫ）信号とが、それぞれ入力バッファ２１，２６
を介してアドレスレジスタ８に入力される。アドレスレ
ジスタ８では、アドレス信号を１st ＣＬＫ信号でラッ
チする。ラッチされたアドレス信号はデコーダ６でデコ
ードされ、選択されたワード線が立ち上がり、メモリセ
ルマット５ｅ，５ｆ中の所望のメモリセル（以下、メモ
リセル５と称する）が選択される。選択されたメモリセ
ル５からはデータが読み出され、対応するセンスアンプ
群１６ｅ，１６ｆ中のセンスアンプ（以下、センスアン
プ１６と称する）を介して出力レジスタ１５1〜１５32
の対応する隣接の出力レジスタ（以下、出力レジスタ１
５と称する）にデータが入力される。この入力データ
を、入力バッファ２６とバッファ２７を経てきた２番目
のＣＬＫ（２nd ＣＬＫ）信号でラッチする。ラッチさ
れたデータが、出力バッファ２５を介してＬＳＩすなわ
ち同期型ＳＲＡＭチップ４から出力される。ここで、１
st ＣＬＫ信号が入力バッファ２６を介してアドレスレ
ジスタ８をたたくまでの時間をｔ１とし、アドレスレジ
スタ８が１st ＣＬＫ信号でたたかれてから、ラッチさ
れたアドレス信号を出力し、そのアドレス信号がデコー
ダ６でデコードされ、選択されたワード線の遠端が立ち
上がるまでの時間をｔ２とし、選択されたワード線の遠
端が立ち上がりメモリセル５からデータが読み出され、
センスアンプ１６を経て出力レジスタ１５の入力部にデ
ータが確定するまでの時間をｔ３とし、２nd ＣＬＫ信
号が入力バッファ２６とバッファ２７を介して、出力レ
ジスタ１５をたたくまでの時間をｔ４とした時、クロッ
クサイクル時間ｔcycleは、ｔcycle＝ｔ１＋ｔ２＋ｔ３
−ｔ４と表せる。図３を参照すれば、このように表せる
ことは明らかであろう。図３は、この従来構成の同期型
ＳＲＡＭの動作波形図である。ＣＬＫパッド２に入力さ
れた１st ＣＬＫ信号を基準にして２nd ＣＬＫ信号が入
力されるまでの各信号の関係、すなわちアドレスパッド
１，３におけるアドレス信号、アドレスレジスタ８にお
けるＣＬＫ信号、アドレスレジスタ８におけるアドレス
信号、ワード線の信号、出力レジスタ１５における入力
データおよび出力レジスタ１５における入力ＣＬＫ信号
の関係が示されている。First, the address signal and the first CLK (1st
CLK) signal and the input buffers 21 and 26, respectively.
Is input to the address register 8 via. The address register 8 latches the address signal with the 1st CLK signal. The latched address signal is decoded by the decoder 6, the selected word line rises, and the desired memory cell in the memory cell mats 5e and 5f (hereinafter referred to as memory cell 5) is selected. Data is read from the selected memory cell 5, and output registers 15 1 to 15 32 are output via the sense amplifiers (hereinafter referred to as sense amplifiers 16) in the corresponding sense amplifier groups 16e and 16f.
The corresponding adjacent output register (hereinafter, output register 1
The data is input to (5). This input data is latched by the second CLK (2nd CLK) signal that has passed through the input buffer 26 and the buffer 27. The latched data is output from the LSI, that is, the synchronous SRAM chip 4 via the output buffer 25. Where 1
The time until the st CLK signal strikes the address register 8 via the input buffer 26 is t1, and after the address register 8 is beaten with the 1 st CLK signal, the latched address signal is output, and the address signal is decoded by the decoder. The time until the far end of the selected word line is decoded at 6 is set to t2, the far end of the selected word line rises, and data is read from the memory cell 5,
When the time until the data is fixed to the input part of the output register 15 via the sense amplifier 16 is t3, and the time until the 2nd CLK signal strikes the output register 15 via the input buffer 26 and the buffer 27 is t4. , Clock cycle time tcycle is tcycle = t1 + t2 + t3
It can be expressed as -t4. It will be apparent with reference to FIG. 3 that this can be done. FIG. 3 is an operation waveform diagram of this conventional synchronous SRAM. The relationship of each signal until the 2nd CLK signal is input based on the 1st CLK signal input to the CLK pad 2, that is, the address signal at the address pads 1 and 3, the CLK signal at the address register 8 and the address at the address register 8. The relationships among signals, word line signals, input data in the output register 15 and input CLK signal in the output register 15 are shown.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら前述した
従来の同期型ＳＲＡＭの構成では、クロックサイクル時
間ｔcycleの高速化が難しい。以下、このことについて
図２および図３を用いて説明する。However, in the structure of the conventional synchronous SRAM described above, it is difficult to increase the clock cycle time tcycle. This will be described below with reference to FIGS. 2 and 3.
【０００７】同期型ＳＲＡＭのレイアウトを図５に示し
たように配置した場合、メインワード線１２ｅ，１２ｆ
と交差するように垂直に走るメモリセルマット５ｅ，５
ｆ上のビット線（不図示）を通るメモリセルデータ信号
がそれぞれ隣接したセンスアンプ群１６ｅ，１６ｆ中の
センスアンプ１６に入力されると共に、センスアンプ１
６で増幅された信号がそれぞれ近くに配置された出力レ
ジスタ１５1〜１５16と１５17〜１５32に入力されるの
で信号経路が短い。このため、メモリセルからデータが
読み出されて出力レジスタの入力部にデータが確定する
までの時間ｔ３は小さくできる。しかし、メインワード
線１２ｅ，１２ｆの長さがチップ４の長辺長程度に長く
なるので、ワード線の立ち上がりが遅くなる。このた
め、アドレスレジスタ８が１st ＣＬＫ信号でたたかれ
てからデコーダ６により選択されたワード線の遠端が立
ち上がるまでの時間ｔ２が大きくなる。また、ＣＬＫ信
号に対するアドレス信号のセットアップ時間ｔsminとホ
ールド時間ｔhminのそれぞれのマージンを確保するため
に、アドレスレジスタ８におけるアドレス信号とＣＬＫ
信号の位相関係を図３に示すように、アドレス信号の真
ん中より若干後ろすなわちアドレスレジスタのセットア
ップ時間程度遅らした位置に、ＣＬＫ信号の立ち上がり
エッジが来るようにすれば良いことが分かっている（こ
のことに関しては、先に出願した特願平７−３３１４７
３号に開示している）。しかし、図５に示した従来例で
は、アドレスＡｊパッド３とアドレスレジスタ８との距
離が長いため、信号経路１１が長くなってしまう。その
ため、アドレス信号Ａｊが大きく遅れ、ＣＬＫパッド２
とアドレスレジスタ８との距離すなわち信号経路１０が
短いにもかかわらず、アドレスレジスタ８におけるアド
レス信号とＣＬＫ信号との望ましい位相関係を得るため
に、アドレスレジスタ８に達するまでのＣＬＫ信号の遅
延時間ｔ１を小さくすることができない。アドレス信号
パッドを全部左側に配置できれば、信号経路９のように
短くできるので、遅延時間ｔ１を小さくできるが、チッ
プ４の上下の辺には３２個のデータ入出力パッド１４1
〜１４32でいっぱいであり、更にアドレス信号数が多い
ため、右側にも配置せざるをえない。図５では模式的に
アドレス信号線を３本しか示していないが、実際には例
えば３２ｋワード×３２ビット構成の同期型ＳＲＡＭで
は、アドレス信号線の数はＸ系とＹ系を合計して１５本
の多数の信号線が必要となる。従って、上記時間ｔ１と
ｔ２を小さくできないため、クロックサイクル時間ｔcy
cleを高速化できず、せいぜい６６ＭＨｚ程度のサイク
ル周波数にとどまり、１００ＭＨｚ以上の高速動作を実
現することができないという問題点があった。When the layout of the synchronous SRAM is arranged as shown in FIG. 5, the main word lines 12e and 12f are arranged.
Memory cell mats 5e, 5 running vertically to intersect with
The memory cell data signal passing through the bit line (not shown) on f is input to the sense amplifiers 16 in the adjacent sense amplifier groups 16e and 16f, and at the same time, the sense amplifier 1
Since the signals amplified by 6 are input to the output registers 15 1 to 15 16 and 15 17 to 15 32 , which are arranged close to each other, the signal path is short. Therefore, the time t3 from the time when the data is read from the memory cell to the time when the data is fixed in the input section of the output register can be reduced. However, since the lengths of the main word lines 12e and 12f are as long as the long side length of the chip 4, the rising of the word lines is delayed. Therefore, the time t2 from when the address register 8 is hit by the 1st CLK signal to when the far end of the word line selected by the decoder 6 rises increases. Further, in order to secure a margin for each of the setup time tsmin and the hold time thmin of the address signal with respect to the CLK signal, the address signal and the CLK
It is known that the rising edge of the CLK signal should come at a position slightly behind the center of the address signal, that is, at a position delayed by about the setup time of the address register, as shown in FIG. Regarding this, Japanese Patent Application No. 7-33147 filed earlier
No. 3). However, in the conventional example shown in FIG. 5, since the distance between the address Aj pad 3 and the address register 8 is long, the signal path 11 becomes long. Therefore, the address signal Aj is greatly delayed and the CLK pad 2
In order to obtain the desired phase relationship between the address signal and the CLK signal in the address register 8, the delay time t1 of the CLK signal until reaching the address register 8 is short, although the distance between the address register 8 and the address register 8 is short. Cannot be made smaller. If all the address signal pads can be arranged on the left side, the delay time t1 can be reduced because the signal path 9 can be shortened like the signal path 9. However, 32 data input / output pads 14 1 are provided on the upper and lower sides of the chip 4.
It is full of to 14 32, for further often address signal number, not help also placed on the right side. Although only three address signal lines are schematically shown in FIG. 5, actually, for example, in a synchronous SRAM having a structure of 32 k words × 32 bits, the total number of address signal lines is 15 for the X system and the Y system. Many signal lines in a book are required. Therefore, since the above times t1 and t2 cannot be reduced, the clock cycle time tcy
There is a problem that the cle cannot be speeded up, the cycle frequency is at most about 66 MHz, and a high speed operation of 100 MHz or more cannot be realized.
【０００８】そこで、本発明の目的は、１００ＭＨｚ以
上の高速周波数で動作可能な高速なクロックサイクル時
間ｔcycleを有する同期型ＳＲＡＭを構成できる半導体
集積回路装置を提供することである。Therefore, an object of the present invention is to provide a semiconductor integrated circuit device capable of forming a synchronous SRAM having a high-speed clock cycle time tcycle capable of operating at a high-speed frequency of 100 MHz or more.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体集積回路装置は、クロック信号
の入力パッド、アドレス信号の入力パッド、およびクロ
ック信号に同期して動作するアドレスレジスタと出力レ
ジスタを少なくとも有し、同期型ＳＲＡＭを構成する半
導体集積回路装置において、クロック信号に対するアド
レス信号のセットアップ時間がホールド時間より大き
く、かつ、アドレス信号をクロック信号でラッチする前
記アドレスレジスタをチップ中央部に配置したことを特
徴とするものである。In order to achieve the above object, a semiconductor integrated circuit device according to the present invention is provided with a clock signal input pad, an address signal input pad, and an address register that operates in synchronization with the clock signal. In a semiconductor integrated circuit device having at least an output register and an output register, the setup time of the address signal with respect to the clock signal is longer than the hold time, and the address register for latching the address signal with the clock signal is provided at the center of the chip. It is characterized in that it is placed in the section.
【００１０】また、上記アドレス信号のパッドから上記
アドレスレジスタまでの距離と上記クロック信号のパッ
ドから上記アドレスレジスタまでの距離がほぼ等しくな
るように配置すれば好適である。Further, it is preferable that the distance from the address signal pad to the address register be substantially equal to the distance from the clock signal pad to the address register.
【００１１】[0011]
【発明の実施の形態】本発明に係る半導体集積回路装置
の好適な実施の形態は、クロック信号の入力パッド、ア
ドレス信号の入力パッド、およびクロック信号に同期し
て動作するアドレスレジスタと出力レジスタを少なくと
も有し、同期型ＳＲＡＭを構成する半導体集積回路装置
において、クロック信号に対するアドレス信号のセット
アップ時間ｔsminがホールド時間ｔhminより大きく、か
つ、アドレス信号をクロック信号でラッチする前記アド
レスレジスタをチップ中央部に配置した同期型キャッシ
ュＳＲＡＭである。この場合、上記アドレス信号のパッ
ドから上記アドレスレジスタまでの距離と上記クロック
信号のパッドから上記アドレスレジスタまでの距離をほ
ぼ等しく、即ち、５０％以内程度に等しく、好ましくは
３０％以内で等しくなるように配置する。A preferred embodiment of a semiconductor integrated circuit device according to the present invention includes an input pad for a clock signal, an input pad for an address signal, and an address register and an output register that operate in synchronization with the clock signal. In a semiconductor integrated circuit device having at least the synchronous SRAM, the setup time tsmin of the address signal with respect to the clock signal is longer than the hold time thmin, and the address register for latching the address signal with the clock signal is provided in the central portion of the chip. It is a synchronous cache SRAM arranged. In this case, the distance from the address signal pad to the address register and the distance from the clock signal pad to the address register are substantially equal, that is, equal to within 50%, preferably within 30%. To place.
【００１２】このようにアドレスレジスタを配置するこ
とによって、メインワード線の長さを半減でき、アドレ
スレジスタが１st ＣＬＫ信号でたたかれてから選択さ
れたワード線の遠端が立ち上がるまでの時間ｔ２を減少
できる。更に、ＣＬＫ信号に対するアドレス信号のセッ
トアップ時間ｔsminがホールド時間ｔhminより大きいこ
とにより、パッドにおけるＣＬＫ信号の立ち上がりエッ
ジがアドレス信号の後半部に来ているので、アドレスレ
ジスタにおけるアドレス信号とＣＬＫ信号の望ましい位
相関係を得るためにＣＬＫ信号を無理に遅らす必要がな
く、１st ＣＬＫ信号が入力バッファを介してアドレス
レジスタをたたくまでの時間ｔ１をより減少できる。By arranging the address registers in this way, the length of the main word line can be reduced by half, and the time t2 from when the address register is hit by the 1st CLK signal to when the far end of the selected word line rises. Can be reduced. Further, since the setup time tsmin of the address signal with respect to the CLK signal is longer than the hold time thmin, the rising edge of the CLK signal at the pad comes to the latter half of the address signal, and therefore the desired phase of the address signal and the CLK signal at the address register It is not necessary to forcibly delay the CLK signal to obtain the relationship, and the time t1 until the 1st CLK signal strikes the address register via the input buffer can be further reduced.
【００１３】また、アドレス信号のパッドから上記アド
レスレジスタまでの距離と上記クロック信号のパッドか
ら上記アドレスレジスタまでの距離をほぼ等しく配置す
ることにより、アドレスレジスタまでのアドレス信号が
ＣＬＫ信号に対して極端に遅れることがないので、アド
レスレジスタにおけるアドレス信号とＣＬＫ信号の望ま
しい位相関係を得るために、アドレス信号の速くなった
分、ＣＬＫ信号を高速化できる。即ち、上記時間ｔ１を
減少できる。Further, by arranging the distance from the address signal pad to the address register and the distance from the clock signal pad to the address register to be substantially equal, the address signal to the address register can be extremely different from the CLK signal. In order to obtain the desired phase relationship between the address signal and the CLK signal in the address register, the CLK signal can be sped up by the speed of the address signal. That is, the time t1 can be reduced.
【００１４】従って、選択されたワード線の遠端が立上
り、出力レジスタの入力部にデータが確定するまでの時
間をｔ３とし、２nd ＣＬＫ信号が出力レジスタをたた
くまでの時間ｔ４としたときに、本実施の形態の同期型
キャッシュＳＲＡＭは、ｔ１＋ｔ２＋ｔ３−ｔ４で表せ
るサイクル時間ｔcycleを減少、即ち高速化することが
できる。Therefore, when the time until the far end of the selected word line rises and the data is fixed in the input portion of the output register is t3, and the time until the 2nd CLK signal strikes the output register is t4, The synchronous cache SRAM of this embodiment can reduce the cycle time tcycle represented by t1 + t2 + t3-t4, that is, speed up.
【００１５】[0015]
【実施例】次に、本発明に係る半導体集積回路装置の更
に具体的な実施例につき、添付図面を参照しながら以下
詳細に説明する。Next, more specific embodiments of the semiconductor integrated circuit device according to the present invention will be described in detail below with reference to the accompanying drawings.
【００１６】図１は、本発明に係る半導体集積回路装置
の一実施例を示すブロックレイアウト図であり、１００
ＭＨｚ以上のサイクル周波数で動作可能な同期型キャッ
シュＳＲＡＭを構成した場合の実施例である。図１にお
いて、参照符号４は同期型キャッシュＳＲＡＭチップを
示し、このチップ４の周辺部には、ＣＬＫパッド２、ア
ドレスＡｉパッド１、アドレスＡｊパッド３およびデー
タ入出力パッド１４１〜１４３２が配置されている。な
お、図１において、その他の信号パッドは説明に関係な
いので省略してある。キャッシュメモリの場合、入出力
ビット数が３２ビット以上と幅広であるため、チップの
長辺側は本実施例のようにデータ入出力パッドと電源パ
ッド（不図示）を配置し、アドレスパッドや制御信号パ
ッドは空いている短辺側に配置すると、以下に説明する
ように、スピード等の点で効果的である。データ入出力
パッド１４1〜１４32の近傍には、出力レジスタ１５1〜
１５32がそれぞれ配置されている。チップ４の中央部
に、アドレスレジスタ８を含む制御部７が配置されてい
る。アドレスレジスタ８には、ＣＬＫ信号、アドレス信
号ＡｉとＡｊが各々信号経路１０，９，１１を伝搬して
入力される。制御部７の両側に隣接して、アドレスレジ
スタ８の出力信号、つまり、ラッチされたアドレス信号
をデコードするＸデコーダ６ａ，６ｂ，６ｃ，６ｄが配
置されている。Ｘデコーダ６ａ，６ｂ，６ｃ，６ｄの出
力線、即ち、メインワード線１２ａ，１２ｂ，１２ｃ，
１２ｄが、メモリセルを選択するために、メモリセルマ
ット５ａ，５ｂ，５ｃ，５ｄ上を配線されている。ま
た、メモリセルマット５ａ，５ｂ，５ｃ，５ｄのチップ
の周辺部側には、メモリセルのデータをそれぞれ増幅す
るセンスアンプからなるセンスアンプ群１６ａ，１６
ｂ，１６ｃ，１６ｄが配置されている。FIG. 1 is a block layout diagram showing an embodiment of a semiconductor integrated circuit device according to the present invention.
This is an embodiment in the case where a synchronous cache SRAM that can operate at a cycle frequency of MHz or higher is configured. In FIG. 1, reference numeral 4 indicates a synchronous cache SRAM chip, and a CLK pad 2, an address Ai pad 1, an address Aj pad 3 and data input / output pads 14 1 to 14 32 are arranged in the peripheral portion of the chip 4. Has been done. Note that, in FIG. 1, other signal pads are omitted because they are not related to the description. In the case of a cache memory, since the number of input / output bits is as wide as 32 bits or more, data input / output pads and power supply pads (not shown) are arranged on the long side of the chip as in the present embodiment to provide address pads and control. Placing the signal pad on the short side that is open is effective in terms of speed and the like, as described below. In the vicinity of the data input / output pads 14 1 to 14 32 , output registers 15 1 to
15 32 are arranged respectively. A control unit 7 including an address register 8 is arranged in the center of the chip 4. The CLK signal and the address signals Ai and Aj are input to the address register 8 after propagating through the signal paths 10, 9 and 11, respectively. Adjacent to both sides of the control unit 7, X decoders 6a, 6b, 6c, 6d for decoding the output signal of the address register 8, that is, the latched address signal are arranged. Output lines of the X decoders 6a, 6b, 6c, 6d, that is, main word lines 12a, 12b, 12c,
12d is wired on the memory cell mats 5a, 5b, 5c and 5d for selecting the memory cell. Further, on the peripheral side of the chip of the memory cell mats 5a, 5b, 5c, 5d, sense amplifier groups 16a, 16 including sense amplifiers for amplifying the data of the memory cells, respectively.
b, 16c, 16d are arranged.
【００１７】このようにレイアウトされる同期型ＳＲＡ
Ｍの動作は、図２及び図３で説明した従来のものと基本
的に同様である。以下、図２及び図４を用いて動作を説
明する。Synchronous SRA laid out in this way
The operation of M is basically the same as the conventional one described with reference to FIGS. The operation will be described below with reference to FIGS. 2 and 4.
【００１８】図２において、まず、アドレス信号と１st
ＣＬＫ信号がそれぞれ、入力バッファ２１，２６を介
して、アドレスレジスタ８に入力される。アドレスレジ
スタ８では、アドレス信号を１st ＣＬＫ信号でラッチ
する。ラッチされたアドレス信号は、デコーダ６でデコ
ードされ、選択されたワード線が立ち上がり、所望のメ
モリセル５を選択する。選択されたメモリセル５から
は、データが読み出され、センスアンプ１６を介して、
出力レジスタ１５にデータが入力される。この入力デー
タを、入力バッファ２６とバッファ２７を経てきた２nd
ＣＬＫ信号でラッチする。ラッチされたデータが、出
力バッファ２５を介して、ＬＳＩすなわち同期型ＳＲＡ
Ｍチップ４から出力される。ここで、１st ＣＬＫ信号
が入力バッファ２６を介してアドレスレジスタ８をたた
くまでの時間をｔ１とし、アドレスレジスタ８が１st
ＣＬＫ信号でたたかれてから、ラッチされたアドレス信
号を出力し、そのアドレス信号がデコーダ６でデコード
され、選択されたワード線の遠端が立ち上がるまでの時
間をｔ２とし、選択されたワード線の遠端が立ち上がり
メモリセル５からデータが読み出され、センスアンプ１
６を経て出力レジスタ１５の入力部にデータが確定する
までの時間をｔ３とし、２nd ＣＬＫが入力バッファ２
６とバッファ２７を介して、出力レジスタ１５をたたく
までの時間をｔ４とした時、クロックサイクル時間ｔcy
cleは、図４に示すように、ｔcycle＝ｔ１＋ｔ２＋ｔ３
−ｔ４と表せる。In FIG. 2, first, the address signal and the 1st
The CLK signal is input to the address register 8 via the input buffers 21 and 26, respectively. The address register 8 latches the address signal with the 1st CLK signal. The latched address signal is decoded by the decoder 6, the selected word line rises, and the desired memory cell 5 is selected. Data is read from the selected memory cell 5, and is read via the sense amplifier 16.
Data is input to the output register 15. This input data is passed through input buffer 26 and buffer 27
Latch with CLK signal. The latched data is transferred via the output buffer 25 to the LSI, that is, the synchronous SRA.
It is output from the M chip 4. Here, the time until the 1st CLK signal hits the address register 8 via the input buffer 26 is t1, and the address register 8 is
The time from when the latched address signal is output after being hit by the CLK signal, the address signal is decoded by the decoder 6 and the far end of the selected word line rises is t2, and the selected word line is selected. Of data from the memory cell 5 rises at the far end of the sense amplifier 1
The time until the data is fixed in the input part of the output register 15 through 6 is t3, and the 2nd CLK is the input buffer 2
6 and the buffer 27, the time until the output register 15 is tapped is t4, and the clock cycle time tcy
cle is tcycle = t1 + t2 + t3 as shown in FIG.
It can be expressed as -t4.
【００１９】本実施例によれば、Ｘデコーダ６ａ，６
ｂ，６ｃ，６ｄの出力、即ち、メインワード線１２ａ，
１２ｂ，１２ｃ，１２ｄの長さを従来の１／２に低減で
きるので、選択されたワード線が立ち上がるまでの時間
を短縮できる。このため、時間ｔ２を低減できる。ま
た、アドレス信号パッド１，３とクロック信号パッド２
から、アドレスレジスタ８までの信号経路９，１１，１
０の長さがほぼ等しい。例えば、０．４μｍＣＭＯＳプ
ロセスを用いた場合、１Ｍビットの同期型ＳＲＡＭのチ
ップサイズは４ｍｍ×７ｍｍ程度となり、最短のクロッ
ク信号パッド２の信号経路１０が３．５ｍｍに対して、
アドレスパッド１，３の信号経路９，１１はそれぞれ
４．５ｍｍ程度、すなわち長さの違いは３０％程度以内
に抑えられる。これに対し、図５に示した従来の構成で
は、最短の信号経路９，１０の長さ１ｍｍ程度に対して
信号経路１１は６ｍｍと６倍も長くなる。従って、本実
施例の構成では、従来例のように極端に遅いアドレス信
号がない。このため、ＣＬＫ信号に対するアドレス信号
のセットアップ時間ｔsminとホールド時間ｔhminのそれ
ぞれのマージンを確保するためのアドレスレジスタ８に
おけるアドレス信号とＣＬＫ信号の望ましい位相関係を
得るために、従来例のようにＣＬＫ信号を遅くする必要
がない。即ち、図４に示すように、セットアップ時間ｔ
sminが２．０ｎｓ、ホールド時間ｔhminが０．５ｎｓの
時、アドレスレジスタ８のセットアップ時間を０．２ｎ
ｓとすると、アドレスレジスタ８におけるアドレス信号
とＣＬＫ信号の望ましい位相関係を得るためには、ＣＬ
Ｋ信号を入力バッファの高速化等によってアドレス信号
より約０．５５ｎｓ高速化すれば良い。ここで、上記し
たように極端に遅いアドレス信号がないので、時間ｔ１
を低減することができる。更に、ＣＬＫ信号に対するア
ドレス信号のセットアップ時間ｔsminがホールド時間ｔ
hminより大きく、パッドにおけるＣＬＫ信号の立ち上が
りエッジが、アドレス信号の後半部に来ているので、ア
ドレスレジスタ８におけるアドレス信号とＣＬＫ信号の
望ましい位相関係を得るために、ＣＬＫ信号を無理に遅
らす必要がなく、時間ｔ１をより減少することができ
る。According to this embodiment, the X decoders 6a, 6a
b, 6c, 6d outputs, that is, main word lines 12a,
Since the lengths of 12b, 12c and 12d can be reduced to 1/2 of the conventional one, the time until the selected word line rises can be shortened. Therefore, the time t2 can be reduced. Also, address signal pads 1 and 3 and clock signal pad 2
To the address register 8 through signal paths 9, 11, 1
The lengths of 0 are almost equal. For example, when the 0.4 μm CMOS process is used, the chip size of the 1 Mbit synchronous SRAM is about 4 mm × 7 mm, and the shortest signal path 10 of the clock signal pad 2 is 3.5 mm.
The signal paths 9 and 11 of the address pads 1 and 3 are suppressed to about 4.5 mm, that is, the difference in length is suppressed to within about 30%. On the other hand, in the conventional configuration shown in FIG. 5, the signal path 11 is 6 mm, which is six times longer than the shortest signal path 9 or 10 having a length of about 1 mm. Therefore, in the configuration of this embodiment, there is no extremely slow address signal as in the conventional example. Therefore, in order to obtain a desired phase relationship between the address signal and the CLK signal in the address register 8 for ensuring the respective margins of the setup time tsmin and the hold time thmin of the address signal with respect to the CLK signal, the CLK signal is different from the conventional example. You don't have to slow down. That is, as shown in FIG.
When smin is 2.0 ns and hold time thmin is 0.5 ns, the setup time of address register 8 is 0.2 n
If s is set, CL is required to obtain a desired phase relationship between the address signal and the CLK signal in the address register 8.
The K signal may be faster than the address signal by about 0.55 ns by increasing the speed of the input buffer. Since there is no extremely slow address signal as described above, the time t1
Can be reduced. Further, the setup time tsmin of the address signal with respect to the CLK signal is the hold time t
Since the rising edge of the CLK signal at the pad is larger than hmin and comes to the latter half of the address signal, it is necessary to forcefully delay the CLK signal in order to obtain the desired phase relationship between the address signal and the CLK signal in the address register 8. Without, the time t1 can be further reduced.
【００２０】また、メインワード線１２ａ，１２ｂ，１
２ｃ，１２ｄと交差するように垂直に走る、メモリセル
マット５ａ，５ｂ，５ｃ，５ｄ上のビット線（不図示）
を通るメモリセルデータ信号がそれぞれ隣接したセンス
アンプ群１６ａ，１６ｂ，１６ｃ，１６ｄ中のセンスア
ンプ１６に入力され、しかもセンスアンプ１６で増幅さ
れた信号がそれぞれ近くに配置された出力レジスタ１５
1〜１５8，１５9〜１５16，１５17〜１５24および１５
25〜１５32に入力されるので、メモリセル５からの読み
だし信号が短い経路で出力レジスタに入力でき、時間ｔ
３を小さくすることができる。従って、ｔ１＋ｔ２＋ｔ
３−ｔ４で表せるサイクル時間ｔcycleを従来例よりも
高速化することができる。The main word lines 12a, 12b, 1
Bit lines (not shown) on the memory cell mats 5a, 5b, 5c, 5d that run vertically so as to intersect with 2c, 12d.
The memory cell data signal passing through is input to the sense amplifiers 16 in the adjacent sense amplifier groups 16a, 16b, 16c, 16d, and the signals amplified by the sense amplifiers 16 are arranged close to each other.
1 to 15 8 , 15 9 to 15 16 , 15 17 to 15 24 and 15
Since it is input to 25 to 15 32 , the read signal from the memory cell 5 can be input to the output register through a short path, and the time t
3 can be reduced. Therefore, t1 + t2 + t
The cycle time tcycle represented by 3-t4 can be made faster than the conventional example.
【００２１】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above embodiments, and various design changes can be made without departing from the spirit of the present invention. Is.
【００２２】[0022]
【発明の効果】前述した実施例から明らかなように、本
発明によれば、アドレスレジスタをチップ中央部に配置
し、ワード線の立ち上がり時間を速め、また、ＣＬＫ信
号を高速化できたので、サイクル時間を約１０％高速化
でき、１００ＭＨｚ以上の高速周波数を有する同期型キ
ャッシュＳＲＡＭを得ることができる。As is apparent from the above-described embodiments, according to the present invention, the address register is arranged in the central portion of the chip, the rise time of the word line can be shortened, and the CLK signal can be speeded up. The cycle time can be increased by about 10%, and a synchronous cache SRAM having a high frequency of 100 MHz or more can be obtained.
【図１】本発明に係る半導体集積回路装置の一実施例を
示す同期型ＳＲＡＭチップのブロックレイアウト図であ
る。FIG. 1 is a block layout diagram of a synchronous SRAM chip showing an embodiment of a semiconductor integrated circuit device according to the present invention.
【図２】同期型ＳＲＡＭの構成ブロック図と各部の遅延
時間を示す説明図である。FIG. 2 is a configuration block diagram of a synchronous SRAM and an explanatory diagram showing a delay time of each unit.
【図３】従来の同期型ＳＲＡＭの動作波形図である。FIG. 3 is an operation waveform diagram of a conventional synchronous SRAM.
【図４】図１に示した同期型ＳＲＡＭの動作波形図であ
る。FIG. 4 is an operation waveform diagram of the synchronous SRAM shown in FIG.
【図５】従来の同期型ＳＲＡＭチップのブロックレイア
ウト図である。FIG. 5 is a block layout diagram of a conventional synchronous SRAM chip.
１…アドレス信号Ａｉパッド、２…ＣＬＫ信号パッド、
３…アドレス信号Ａｊパッド、４…ＳＲＡＭチップ、５
…メモリセル、５ａ〜５ｄ…メモリセルマット、６，６
ａ〜６ｄ…Ｘデコーダ、７…制御部、８…アドレスレジ
スタ、９〜１１…信号経路、１２ａ〜１２ｄ…メインワ
ード線、１４1〜１４32…データ入出力パッド、１５1〜
１５32…出力レジスタ、１６…センスアンプ、１６ａ〜
１６ｄ…センスアンプ群、２１…入力バッファ、２５…
出力バッファ、２６…入力バッファ、２７…バッファ。1 ... Address signal Ai pad, 2 ... CLK signal pad,
3 ... Address signal Aj pad, 4 ... SRAM chip, 5
... memory cells, 5a to 5d ... memory cell mats, 6, 6
A～6d ... X decoder 7 ... control unit, 8 ... address register, 9-11 ... signal path, 12 a to 12 d ... main word line, 14 1 to 14 32 ... data output pad, 15 1 ~
15 32 ... Output register, 16 ... Sense amplifier, 16a ...
16d ... Sense amplifier group, 21 ... Input buffer, 25 ...
Output buffer, 26 ... Input buffer, 27 ... Buffer.
フロントページの続き (72)発明者 平石 厚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 矢幡 秀治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小宮路 邦広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内Front Page Continuation (72) Inventor Atsushi Hiraishi 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside the Semiconductor Business Division, Hitachi, Ltd. (72) Hideji Yahata 5-chome, Kamisuihoncho, Kodaira, Tokyo No. 1 Incorporated company Hitachi, Ltd. Semiconductor Division (72) Inventor Kunihiro Komiji 5-20-1, Kamimizuhonmachi, Kodaira-shi, Tokyo Incorporated Hitachi Ltd. Semiconductor Division (72) Hiroshi Toyoshima Kodaira, Tokyo 5-20-1, Mizumizuhonmachi Hitate Cho El SII Engineering Co., Ltd.
Claims (2)
の入力パッド、およびクロック信号に同期して動作する
アドレスレジスタと出力レジスタを少なくとも有し、同
期型ＳＲＡＭを構成する半導体集積回路装置において、
クロック信号に対するアドレス信号のセットアップ時間
がホールド時間より大きく、かつ、アドレス信号をクロ
ック信号でラッチする前記アドレスレジスタをチップ中
央部に配置したことを特徴とする半導体集積回路装置。1. A semiconductor integrated circuit device forming a synchronous SRAM, which has at least an input pad for a clock signal, an input pad for an address signal, and an address register and an output register that operate in synchronization with a clock signal.
A semiconductor integrated circuit device characterized in that a setup time of an address signal with respect to a clock signal is longer than a hold time, and the address register for latching the address signal with the clock signal is arranged in a central portion of the chip.
スレジスタまでの距離と上記クロック信号のパッドから
上記アドレスレジスタまでの距離がほぼ等しいことを特
徴とする請求項１記載の半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein a distance from the address signal pad to the address register is substantially equal to a distance from the clock signal pad to the address register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119095A JPH09306175A (en) | 1996-05-14 | 1996-05-14 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119095A JPH09306175A (en) | 1996-05-14 | 1996-05-14 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306175A true JPH09306175A (en) | 1997-11-28 |
Family
ID=14752785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119095A Pending JPH09306175A (en) | 1996-05-14 | 1996-05-14 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306175A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001283590A (en) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | Semiconductor integrated circuit |
| JP2002237188A (en) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | Semiconductor memory |
| JP2006286169A (en) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | Memory chip architecture for high speed operation |
-
1996
- 1996-05-14 JP JP8119095A patent/JPH09306175A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001283590A (en) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | Semiconductor integrated circuit |
| JP2002237188A (en) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | Semiconductor memory |
| JP2006286169A (en) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | Memory chip architecture for high speed operation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4018159B2 (en) | Semiconductor integrated circuit | |
| US8601231B2 (en) | Semiconductor memory asynchronous pipeline | |
| JP2697634B2 (en) | Synchronous semiconductor memory device | |
| JP2697633B2 (en) | Synchronous semiconductor memory device | |
| US6292403B1 (en) | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method | |
| TWI523032B (en) | Address control circuit and semiconductor memory device | |
| JP2001167580A (en) | Semiconductor memory | |
| US20240137011A1 (en) | Pulse width clock topology structure circuit | |
| JP4035923B2 (en) | Latch circuit | |
| JPH06203553A (en) | Semiconductor integrated circuit device | |
| JP2003007056A (en) | Semiconductor memory | |
| JPH09306175A (en) | Semiconductor integrated circuit device | |
| KR100360409B1 (en) | Semiconductor memory device using dedicated command and address strobe signal and method for inputting command and address thereof | |
| JP2000030460A (en) | Pipelined dual port integrated circuit memory | |
| Ayukawa et al. | An access-sequence control scheme to enhance random-access performance of embedded DRAM's | |
| US6714475B2 (en) | Fast accessing of a memory device using decoded address during setup time | |
| JP2002093197A (en) | Test circuit for semiconductor integrated circuit | |
| JP5563183B2 (en) | Semiconductor memory integrated circuit | |
| JPH10144071A (en) | Semiconductor memory | |
| JPH09251774A (en) | Semiconductor storage device | |
| KR100200923B1 (en) | Synchronous memory device with narrow data skew | |
| JP3136904B2 (en) | Semiconductor storage device | |
| US7031204B2 (en) | Low power register apparatus having a two-way gating structure and method thereof | |
| JP3625240B2 (en) | Semiconductor memory device | |
| JP3855002B2 (en) | Counter, synchronized memory device and semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030513 |