JP2000030460A - Pipelined dual port integrated circuit memory - Google Patents
Pipelined dual port integrated circuit memoryInfo
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- port
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Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、一般に、メモリに関
し、さらに詳しくは、デュアル・ポート・メモリに関す
る。FIELD OF THE INVENTION The present invention relates generally to memories, and more particularly, to dual port memories.
【０００２】[0002]
【従来の技術】デュアル・ポート・メモリは、さまざま
な用途で有用である。デュアル・ポート・メモリは、通
信およびマルチプロセッサ・システムの分野において特
に有用である。マルチプロセッサ・システムでは、一方
のプロセッサがアレイにデータを書き込み、他方のプロ
セッサがデータを読み出すことができる。特に、デュア
ル・ポートＲＡＭは、非同期転送モード（ＡＴＭ：Asyn
chronous Transfer Mode）という通信用途に特に適して
いる。ＡＴＭスイッチでは、大量のデータを２つの処理
装置間で転送しなければならない。別の通信用途には、
標準ＩＥＥＥ８０２．３（Digital Equipment Corporat
ion社製の商標「Ethernet」として一般に知られる）通
信ルータがある。これらの種類の用途では、安価である
が大きなアレイを内蔵するデュアル・ポート・メモリが
必要となる。2. Description of the Related Art Dual port memories are useful in a variety of applications. Dual port memories are particularly useful in the fields of communications and multiprocessor systems. In a multiprocessor system, one processor can write data to the array and the other processor can read data. In particular, the dual port RAM has an asynchronous transfer mode (ATM: Asynchronous Transfer Mode).
It is particularly suitable for communication applications such as chronous transfer mode. In an ATM switch, large amounts of data must be transferred between two processing units. For another communication use,
Standard IEEE 802.3 (Digital Equipment Corporat
(Commonly known as the "Ethernet" trademark of Ion Corporation). These types of applications require dual port memories that are inexpensive but contain large arrays.
【０００３】[0003]
【発明が解決しようとする課題】従来、デュアル・ポー
ト・ランダム・アクセス・メモリ（ＲＡＭ）は、２つの
方法のうちの一方を利用して構成された。第１の方法で
は、各メモリ・セルが真のデュアル・ポートであり、そ
のため８つのトランジスタを必要とした。大きなデュア
ル・ポート・メモリ・セルはアレイ自体を非常に大きく
するので、この方法に基づく集積回路メモリは高価であ
る。第２の方法は、標準的なシングル・ポート・スタテ
ィックＲＡＭセルをパーティッション化アレイ(partiti
oned array)で利用する。両方のポートが同一パーティ
ッションをアクセスすることを試みる場合、これらのア
クセスのうち一方を遅延しなければならない。パーティ
ッションの数が増えると、衝突が発生する可能性は減少
するが、余分なデコーディングおよび衝突検出回路のた
めにコストが増加する。従って、必要なのは、従来のシ
ングル・ポートＳＲＡＭセルを利用するが、安価で高速
な大型デュアル・ポートＲＡＭである。これらの必要性
は、本発明により満たされ、その特徴および利点につい
ては、図面および以下の説明を参照してさらに説明す
る。Heretofore, dual port random access memories (RAMs) have been constructed using one of two methods. In the first method, each memory cell was a true dual port, thus requiring eight transistors. Integrated circuit memories based on this method are expensive because large dual-port memory cells make the array itself very large. The second method is to use standard single-port static RAM cells in a partitioned array (partiti
oned array). If both ports attempt to access the same partition, one of these accesses must be delayed. Increasing the number of partitions reduces the likelihood of collisions, but increases costs due to extra decoding and collision detection circuitry. Therefore, what is needed is an inexpensive, high speed, large dual port RAM that utilizes conventional single port SRAM cells. These needs are met by the present invention, and its features and advantages are further described with reference to the drawings and the following description.
【０００４】[0004]
【実施例】図１は、本発明によるメモリ２０を部分的な
ブロック図および部分的な論理図の形式で示す。メモリ
２０は、集積回路デュアル・ポート・スタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）であり、シング
ル・ポートＳＲＡＭアレイ２１，アービトレーション回
路(arbitration circuit)２４，ボンディング・パッド
２６，２８，入力部３０および出力部５０を一般に含
む。アレイ２１は、Ｎビット・アドレスを受ける入力端
子と、信号反転Ｗを受ける制御入力端子と、「ＣＬＫ
Ｘ」および「ＣＬＫＹ」と記されたクロック信号を受け
るクロック入力端子と、「ＤIN］と記されたＭビット・
データ値を受けるデータ入力端子と、「Ｄ OUT］と記さ
れたＮビット・データ値を与える出力端子とを有する。
また、アレイ２１は、デコーダ・ブロック２２およびラ
イト制御回路２３も含む。FIG. 1 is a block diagram of a memory 20 according to the present invention.
Shown in block diagram and partial logic diagram form. memory
20 is an integrated circuit dual port static line
Random access memory (SRAM)
Port SRAM array 21, arbitration times
Arbitration circuit 24, bonding pad
26, 28, an input section 30 and an output section 50 in general.
No. Array 21 has an input terminal for receiving an N-bit address.
And a control input terminal for receiving the signal W, and "CLK
Receive clock signals labeled "X" and "CLKY".
Clock input terminalINM-bit
A data input terminal for receiving a data value; OUT]
An output terminal for providing an output N-bit data value.
Array 21 also includes a decoder block 22 and a
It also includes a site control circuit 23.
【０００５】メモリ２０は、ボンディング・パッド２
６，２８上でそれぞれ受信される「ＣＬＯＣＫ（Ｘ）」
および「ＣＬＯＣＫ（Ｙ）」と記された２つのクロック
信号に応答する。アービトレーション回路２４は、ＣＬ
ＯＣＫ（Ｘ）を受けるためにボンディング・パッド２６
に接続された第１入力端子と、ＣＬＯＣＫ（Ｙ）を受け
るためにボンディング・パッド２８に接続された第２入
力端子と、信号ＣＬＫＸおよびＣＬＫＹをアレイ２１に
与える出力端子と、「ＸＹＳＥＬ」と記された制御信号
を与える出力端子と、「ＱＣＬＫＸ」と記された信号を
与える出力端子と、「ＱＣＬＫＹ」と記された信号を与
える出力端子とを有する。The memory 20 includes a bonding pad 2
"CLOCK (X)" received on 6 and 28 respectively
And two clock signals labeled "CLOCK (Y)". The arbitration circuit 24 has a CL
Bonding pad 26 to receive OCK (X)
XYSEL, a second input terminal connected to the bonding pad 28 for receiving CLOCK (Y), an output terminal for providing signals CLKX and CLKY to the array 21. An output terminal for providing a control signal, an output terminal for providing a signal described as “QCLKX”, and an output terminal for providing a signal described as “QCLKY”.
【０００６】入力部３０は、ボンディング・パッド３１
〜３６，Ｄ型フリップフロップ４０〜４５およびマルチ
プレクサ（ＭＵＸ）４６〜４８を一般に含む。ボンディ
ング・パッド３１は、「ＡＤＤ（Ｘ）」と記されたＮビ
ット・アドレス信号を受ける。ボンディング・パッド３
２は、「ＡＤＤ（Ｙ）」と記されたＮビット・アドレス
信号を受ける。ボンディング・パッド３３は、「反転Ｗ
（Ｘ）」と記されたライト制御信号を受ける。ボンディ
ング・パッド３４は、「反転Ｗ（Ｙ）」と記されたライ
ト制御信号を受ける。ボンディング・パッド３５は、
「ＤIN（Ｘ）」と記されたＭビット入力データ信号を受
ける。ボンディング・パッド３６は、「Ｄ IN（Ｙ）」と
記されたＭビット・データ入力信号を受ける。明白なよ
うに、ボンディング・パッド３１，３２のそれぞれは、
それぞれアドレス信号を受けるためのＮ個のボンディン
グ・パッドを表し、ボンディング・パッド３５，３６の
それぞれは、それぞれＤIN信号を受けるためのＭ個のボ
ンディング・パッドを表すが、図１ではわかりやすいよ
うに単一のボンディング・パッドとして図示されてい
る。The input unit 30 includes a bonding pad 31
~ 36, D-type flip-flops 40 ~ 45 and multi
Plexers (MUX) 46-48 generally are included. Bondi
Pad 31 has an N-bit marked “ADD (X)”.
Receive the reset address signal. Bonding pad 3
2 is an N-bit address marked “ADD (Y)”
Receive a signal. The bonding pad 33 is “inverted W
(X) ". Bondi
Pad 34 has a line marked “Reverse W (Y)”.
Receiving the control signal. The bonding pad 35
"DIN(X) ”.
I can. The bonding pad 36 has a “D IN(Y) "
Receive the noted M-bit data input signal. Obvious
Thus, each of the bonding pads 31 and 32
N bondins to receive each address signal
And bonding pads 35 and 36
Each is DINM buttons for receiving signals
It is easy to understand in Figure 1
Shown as a single bond pad
You.
【０００７】フリップフロップ４０は、ボンディング・
パッド３１に接続されたＤ入力端子と、信号ＣＬＯＣＫ
（Ｘ）を受けるクロック入力端子と、Ｑ出力端子とを有
し、ＡＤＤ（Ｘ）のそれぞれのアドレス信号を受け、か
つそれぞれラッチされたアドレス信号を与えるＮ個のＤ
型フリップフロップのうちの一つを表す。フリップフロ
ップ４１は、ボンディング・パッド３２に接続されたＤ
入力端子と、信号ＣＬＯＣＫ（Ｙ）を受けるクロック入
力端子と、Ｑ出力端子とを有し、ＡＤＤ（Ｙ）のそれぞ
れのアドレス信号を受け、かつラッチされたアドレス信
号を与えるＮ個のフリップフロップのうちの一つを表
す。フリップフロップ４２は、ボンディング・パッド３
３に接続されたＤ入力端子と、信号ＣＬＯＣＫ（Ｘ）を
受けるクロック入力端子と、Ｑ出力端子とを有する。フ
リップフロップ４３は、ボンディング・パッド３４に接
続されたＤ入力端子と、信号ＣＬＯＣＫ（Ｙ）を受ける
クロック入力端子と、Ｑ出力端子とを有する。フリップ
フロップ４４は、ボンディング・パッド３５に接続され
たＤ入力端子と、ＣＬＯＣＫ（Ｘ）を受けるクロック入
力端子と、Ｑ出力端子とを有し、信号ＤIN（Ｘ）のそれ
ぞれ受けるＭ個のフリップフロップのうちの一つを表
す。フリップフロップ４５は、ボンディング・パッド３
６に接続されたＤ入力端子と、信号ＣＬＯＣＫ（Ｙ）を
受けるクロック入力端子と、Ｑ出力端子とを有し、信号
ＤIN（Ｙ）の対応する信号を受けるＭ個のフリップフロ
ップのうちの一つを表す。The flip-flop 40 has a bonding
A D input terminal connected to the pad 31 and a signal CLOCK
(X) having a clock input terminal and a Q output terminal for receiving respective address signals of ADD (X) and providing latched address signals.
Represents one of the type flip-flops. The flip-flop 41 is connected to the D pad connected to the bonding pad 32.
N flip-flops having an input terminal, a clock input terminal for receiving signal CLOCK (Y), and a Q output terminal for receiving respective address signals of ADD (Y) and providing a latched address signal. Represent one of them. The flip-flop 42 is connected to the bonding pad 3
3 has a D input terminal, a clock input terminal for receiving the signal CLOCK (X), and a Q output terminal. Flip-flop 43 has a D input terminal connected to bonding pad 34, a clock input terminal for receiving signal CLOCK (Y), and a Q output terminal. Flip-flop 44 has a D input terminal connected to bonding pad 35, a clock input terminal for receiving CLOCK (X), and a Q output terminal, and has M flip-flops each for receiving signal D IN (X). Represents one of the groups. The flip-flop 45 is connected to the bonding pad 3
6, a clock input terminal for receiving the signal CLOCK (Y), and a Q output terminal, and among M flip-flops for receiving the corresponding signal of the signal D IN (Y). Represent one.
【０００８】ＭＵＸ４６は、フリップフロップ４０のＱ
出力端子に接続された第１入力端子と、フリップフロッ
プ４１のＱ出力端子に接続された第２入力端子と、信号
ＸＹＳＥＬを受ける制御入力端子と、出力端子とを有
し、ＡＤＤ（Ｘ）およびＡＤＤ（Ｙ）のそれぞれアドレ
ス信号を受け、かつ信号ＡＤＤとして対応する出力をア
レイ２１に与えるＮ個のＭＵＸのうちの一つを表す。Ｍ
ＵＸ４７は、フリップフロップ４２のＱ出力端子に接続
された第１入力端子と、フリップフロップ４３のＱ出力
端子に接続された第２入力端子と、信号ＸＹＳＥＬを受
ける制御入力端子と、信号反転Ｗをアレイ２１に与える
出力端子とを有する。ＭＵＸ４８は、フリップフロップ
４４のＱ出力端子に接続された第１入力端子と、フリッ
プフロップ４５のＱ出力端子に接続された第２入力端子
と、信号ＸＹＳＥＬをける制御入力端子と、信号ＤINを
アレイ２１に与える出力端子とを有し、信号ＤIN（Ｘ）
およびＤIN（Ｙ）のそれぞれの信号を受け、かつ信号Ｄ
INとして対応する出力をアレイ２１に与えるＭ個のＭＵ
Ｘのうちの一つを表す。[0008] The MUX 46 is the Q of the flip-flop 40.
ADD (X) includes a first input terminal connected to the output terminal, a second input terminal connected to the Q output terminal of flip-flop 41, a control input terminal for receiving signal XYSEL, and an output terminal. ADD (Y) represents one of N MUXs that receive the address signal and provide a corresponding output to the array 21 as a signal ADD. M
The UX 47 has a first input terminal connected to the Q output terminal of the flip-flop 42, a second input terminal connected to the Q output terminal of the flip-flop 43, a control input terminal for receiving the signal XYSEL, and a signal inversion W. And an output terminal provided to the array 21. The MUX 48 has a first input terminal connected to the Q output terminal of the flip-flop 44, a second input terminal connected to the Q output terminal of the flip-flop 45, a control input terminal for receiving the signal XYSEL, and a signal D IN . An output terminal to be provided to the array 21, and a signal D IN (X)
And D IN (Y), respectively, and the signal D
M MUs that provide the corresponding output as IN to array 21
Represents one of X.
【０００９】出力部５０は、Ｄ型フリップフロップ５１
〜５４，３状態バッファ５５，５６およびボンディング
・パッド６０〜６４を一般に含む。フリップフロップ５
１は、アレイ２１の出力端子に接続されたＤ入力端子
と、ＱＣＬＫＸを受けるクロック入力端子と、出力端子
とを有し、信号ＤOUTのそれぞれを受け、かつ対応する
出力を与えるＭ個のフリップフロップのうちの一つを表
す。フリップフロップ５２は、フリップフロップ５１の
Ｑ出力端子に接続されたＤ入力端子と、信号ＣＬＯＣＫ
（Ｘ）を受けるクロック入力端子と、出力端子とを有
し、フリップフロップ５１によって表される前段のフリ
ップフロップのうちの一つに対応するＭ個のフリップフ
ロップのうちの一つを表す。フリップフロップ５３は、
アレイ２１のＤ出力端子に接続されたＤ入力端子と、信
号ＱＣＬＫＹを受けるクロック入力端子と、出力端子と
を有し、信号ＤOUTのそれぞれを受け、かつ対応する出
力を与えるＭ個のフリップフロップのうちの一つを表
す。フリップフロップ５４は、フリップフロップ５３の
Ｑ出力端子に接続されたＤ入力端子と、信号ＣＬＯＣＫ
（Ｙ）を受けるクロック入力端子と、出力端子とを有
し、フリップフロップ５３によって表される前段のフリ
ップフロップのうちの一つに対応するＭ個のフリップフ
ロップのうちの一つを表す。バッファ５５は、フリップ
フロップ５２のＱ出力端子に接続されたデータ入力端子
と、データ出力端子と、ボンディング・パッド６０に接
続された制御端子とを有し、フリップフロップ５２の対
応するものに接続されたＭ個のバッファのうちの一つを
表す。バッファ５６は、フリップフロップ５４のＱ出力
端子に接続されたデータ入力端子と、出力端子と、ボン
ディング・パッド６３に接続された制御入力端子とを有
し、フリップフロップ５４のそれぞれに対応するＭ個の
バッファのうちの一つを表す。ボンディング・パッド６
０は、バッファ５５の制御入力端子に接続される、「反
転ＯＥ（Ｘ）」と記された出力イネーブル信号を受け
る。ボンディング・パッド６１は、「ＤＡＴＡ
OUT（Ｘ）」と記された出力信号を与えるためバッファ
５５の出力端子に接続され、バッファ５５などの各バッ
ファに対応するＭ個のボンディング・パッドのうちの一
つを表す。ボンディング・パッド６２は、「ＤＡＴＡ
OUT（Ｙ）」と記された信号を与えるためバッファ５６
の出力端子に接続され、バッファ５６の対応する出力に
接続されたＭ個のボンディング・パッドのうちの一つを
表す。ボンディング・パッド６３は、「反転ＯＥ
（Ｙ）」と記された出力イネーブル信号を受け、バッフ
ァ５６の制御端子に接続される。The output unit 50 has a D-type flip-flop 51.
.About.54,3-state buffers 55,56 and bonding pads 60-64. Flip-flop 5
Reference numeral 1 denotes M flip-flops each having a D input terminal connected to the output terminal of the array 21, a clock input terminal receiving QCLKX, and an output terminal, receiving each of the signals D OUT and providing a corresponding output. Represents one of the groups. The flip-flop 52 has a D input terminal connected to the Q output terminal of the flip-flop 51, and a signal CLOCK.
(X) has a clock input terminal and an output terminal, and represents one of M flip-flops corresponding to one of the preceding flip-flops represented by the flip-flop 51. The flip-flop 53 is
M flip-flops each having a D input terminal connected to the D output terminal of the array 21, a clock input terminal for receiving the signal QCLKY, and an output terminal, receiving each of the signals D OUT and providing a corresponding output Represents one of The flip-flop 54 has a D input terminal connected to the Q output terminal of the flip-flop 53, and a signal CLOCK.
(Y) has a clock input terminal and an output terminal, and represents one of M flip-flops corresponding to one of the preceding flip-flops represented by the flip-flop 53. Buffer 55 has a data input terminal connected to the Q output terminal of flip-flop 52, a data output terminal, and a control terminal connected to bonding pad 60, and is connected to a corresponding one of flip-flops 52. Represents one of the M buffers. The buffer 56 has a data input terminal connected to the Q output terminal of the flip-flop 54, an output terminal, and a control input terminal connected to the bonding pad 63, and M buffers corresponding to each of the flip-flops 54 are provided. Represents one of the buffers. Bonding pad 6
0 receives an output enable signal labeled "OE (X)" connected to the control input terminal of buffer 55. The bonding pad 61 has a “DATA
OUT (X) "is connected to the output terminal of buffer 55 to provide an output signal labeled" OUT (X) "and represents one of the M bonding pads corresponding to each buffer, such as buffer 55. The bonding pad 62 has a “DATA
OUT (Y) "buffer 56
And one of the M bonding pads connected to the corresponding output of buffer 56. The bonding pad 63 is “inverted OE”
(Y) ", and is connected to the control terminal of the buffer 56.
【００１０】動作時に、メモリ２０はフル・デュアル・
ポートのスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）として機能する。メモリ２０において、各
クロック信号の単一サイクル内でアクセスができない状
況はない。さらに、メモリ２０は標準的な６トランジス
タＳＲＡＭセルを利用し、そのため他のデュアル・ポー
ト方式に伴う特殊なデュアル・ポート・セルの必要がな
い。In operation, memory 20 is full dual
It functions as a port static random access memory (SRAM). There is no situation in memory 20 where access is not possible within a single cycle of each clock signal. Further, memory 20 utilizes a standard 6-transistor SRAM cell, thus eliminating the need for special dual-port cells associated with other dual-port schemes.
【００１１】メモリ２０は、アレイ２１へのアクセスを
各ポート上で非同期的に行うことを可能にすることによ
りこれらの効果を達成し、ここで各アクセスは各クロッ
ク信号の低(low)から高(high)への遷移で開始する。従
って、信号ＣＬＯＣＫ（Ｘ）およびＣＬＯＣＫ（Ｙ）が
規定の最大周波数よりも低い周波数を有している限り、
メモリ２０は両方のアクセスがそれぞれクロック・サイ
クルの一つサイクル内で完了することを保証する。特
に、デュアル・ポートＳＲＡＭ２０は、ＣＬＯＣＫ
（Ｘ）およびＣＬＯＣＫ（Ｙ）がほぼ同時に生じる低か
ら高への遷移を有する場合に、Ｘポート上のアクセスに
優先権が与えられることを保証するように、アービトレ
ーション回路２４を利用する。さらに、アービトレーシ
ョン回路２４は、ＣＬＯＣＫ（Ｘ）とＣＬＯＣＫ（Ｙ）
との間に微量のスキュー(skew)がある場合に、準安定(m
etastability)の問題が生じないことを保証する。The memory 20 achieves these effects by allowing access to the array 21 to occur asynchronously on each port, where each access is from a low to a high of each clock signal. Start at the transition to (high). Therefore, as long as the signals CLOCK (X) and CLOCK (Y) have a frequency lower than the specified maximum frequency,
Memory 20 ensures that both accesses are completed within one of each clock cycle. In particular, the dual port SRAM 20 has a CLOCK
The arbitration circuit 24 is utilized to ensure that access on the X port is given priority when (X) and CLOCK (Y) have low-to-high transitions occurring at approximately the same time. Further, the arbitration circuit 24 includes CLOCK (X) and CLOCK (Y)
Metastable (m
(Eastability) issues.
【００１２】アレイ２１は、信号ＣＬＯＣＫ（Ｘ）また
はＣＬＯＣＫ（Ｙ）のいずれかのスピードの２倍でアク
セスできるシングル・ポート・メモリ・コアである。一
般に、メモリ２０は、外部アクセス要求に応答して、ア
レイ２１へのアクセス要求を生成する。アービトレーシ
ョン回路２４は、２つのアクセス要求が実質的に同時に
受信される場合を除いて、２つのアクセス要求のうち早
いほうがアレイ２１に与えられることを保証する。アク
セス要求が同時に受信される場合、アービトレーション
回路２４はＸポートを優先する。Array 21 is a single-port memory core that can be accessed at twice the speed of either signal CLOCK (X) or CLOCK (Y). Generally, memory 20 generates an access request to array 21 in response to an external access request. The arbitration circuit 24 ensures that the earlier of the two access requests is provided to the array 21, except when two access requests are received substantially simultaneously. If access requests are received simultaneously, the arbitration circuit 24 gives priority to the X port.
【００１３】さらに具体的には、アービトレーション回
路２４は、アレイ２１へのアクセスがＸポートまたはＹ
ポートに与えられたのかを示すために、信号ＸＹＳＥＬ
を出力する。この特定の実施例では、論理高レベルはＸ
ポート上のアクセスを表し、一方、論理低レベルはＹポ
ート上のアクセスを表す。従って、信号ＸＹＳＥＬが論
理高の場合、ＭＵＸ４６は第１入力を選択し、Ｎビット
信号ＡＤＤとして信号ＡＤＤ（Ｘ）をアレイ２１に与え
る。次に、アレイ２１は、デコーダ２２を利用して従来
の行列デコーディングを行い、信号ＤOUT（アクセスが
リード・サイクルであることを想定）を与える。同様
に、アービトレーション回路２４が論理低のＸＹＳＥＬ
信号を与える場合、ＭＵＸ４６は第２入力を選択する。
信号ＸＹＳＥＬは、アービトレーション回路２４が優先
権を与えたポートに対応するＭＵＸ４７，４８の入力を
選択する。さらに、アービトレーション回路２４は、ク
ロック信号ＣＬＫＸおよびＸＬＫＹをアレイ２１のライ
ト制御回路２３に与える。なお、別の実施例では、クロ
ック信号ＣＬＫＸ，ＣＬＫＹは単一のクロック信号に置
き換えてもよいことに留意されたい。More specifically, the arbitration circuit 24 determines whether the access to the array 21 is an X port or a Y port.
The signal XYSEL is used to indicate whether the
Is output. In this particular embodiment, the logic high level is X
A logic low level represents an access on the Y port while a logic low level represents an access on the Y port. Thus, when signal XYSEL is a logic high, MUX 46 selects the first input and provides signal ADD (X) to array 21 as an N-bit signal ADD. Array 21 then performs conventional matrix decoding using decoder 22, and provides signal D OUT (assuming that the access is a read cycle). Similarly, the arbitration circuit 24 outputs a logic low XYSEL.
When providing a signal, MUX 46 selects the second input.
The signal XYSEL selects the input of the MUXs 47 and 48 corresponding to the ports to which the arbitration circuit 24 has given priority. Further, the arbitration circuit 24 supplies the clock signals CLKX and XLKY to the write control circuit 23 of the array 21. Note that in another embodiment, the clock signals CLKX and CLKY may be replaced by a single clock signal.
【００１４】信号ＱＣＫＸおよびＱＣＬＫＹは、それぞ
れＸおよびＹポートのリード・データ経路を制御する。
信号ＱＣＬＫＸは、フリップフロップ５１のクロック入
力端子に入力され、信号ＱＣＬＫＹは、フリップフロッ
プ５３のクロック入力端子に入力される。なお、データ
出力経路も、着信データをそれぞれ信号ＣＬＯＣＫ
（Ｘ）およびＣＬＯＣＫ（Ｙ）の次の立ち上がりエッジ
と同期するために、追加のフリップフロップ５２，５４
を含むことに留意されたい。バッファ５５，５６は、信
号ＤＡＴＡOUT（Ｘ）およびＤＡＴＡOUT（Ｙ）に対して
従来の３状態制御を行う。Signals QCKX and QCLKY control the read data paths of the X and Y ports, respectively.
The signal QCLKX is input to a clock input terminal of the flip-flop 51, and the signal QCLKY is input to a clock input terminal of the flip-flop 53. It should be noted that the data output path also uses the incoming
(X) and the next flip-flop 52, 54 to synchronize with the next rising edge of CLOCK (Y).
Note that Buffers 55 and 56 perform conventional three-state control on signals DATA OUT (X) and DATA OUT (Y).
【００１５】図２は、シングル・ポート・メモリ・セル
８０を含む図１のアレイ２１の一部７０を部分的な外略
図および部分的なブロック図の形式で示す。メモリ・セ
ル８０は、ワード・ライン７２上で導通する「ＷＬ」と
記された信号の活性化によってアクセスされるスタティ
ックＲＡＭセルであり、それぞれビットライン７４，７
６の相補対(complementary pair)上で「ＢＬ」および
「反転ＢＬ」と記された差動データ信号を導通する。メ
モリ・セル８０は、ＮチャネルＭＯＳ(metal oxide sem
iconductor)トランジスタ８２，８４およびインバータ
８６，８８を含む。トランジスタ８２は、ビット・ライ
ン７４に接続された第１電流電極と、ワード・ライン７
２に接続されたゲートと、第２電流電極とを有する。ト
ランジスタ８４は、ビット・ライン７６に接続された第
１電流電極と、ワード・ライン７２に接続されたゲート
と、第２電流電極とを有する。インバータ８６は、トラ
ンジスタ８２の第２電流電極に接続された入力端子と、
トランジスタ８４の第２電流電極に接続された出力端子
とを有する。インバータ８８は、インバータ８６の出力
端子に接続された入力端子と、インバータ８６の入力端
子に接続された出力端子とを有する。FIG. 2 shows, in partial schematic and partial block diagram form, a portion 70 of the array 21 of FIG. 1 including a single port memory cell 80. Memory cell 80 is a static RAM cell accessed by activation of a signal labeled "WL" that conducts on word line 72, with bit lines 74 and 7, respectively.
Conduct the differential data signals labeled "BL" and "BL" on the 6 complementary pairs. The memory cell 80 includes an N-channel MOS (metal oxide sem).
i) transistors 82 and 84 and inverters 86 and 88. Transistor 82 includes a first current electrode connected to bit line 74 and a word line 7.
2 and a second current electrode. Transistor 84 has a first current electrode connected to bit line 76, a gate connected to word line 72, and a second current electrode. Inverter 86 has an input terminal connected to the second current electrode of transistor 82,
And an output terminal connected to the second current electrode of the transistor 84. Inverter 88 has an input terminal connected to the output terminal of inverter 86, and an output terminal connected to the input terminal of inverter 86.
【００１６】動作時に、メモリ・セル８０は、その論理
状態が背面結合(back-to-back)インバータ８６，８８の
動作によって格納される、標準的なシングル・ポートの
６トランジスタ・メモリ・セルである。なお、本明細書
で説明するように、メモリ・セルにおけるトランジスタ
の数は、格納を行うトランジスタに加えて、アクセス・
トランジスタを含むことに留意されたい。メモリ・セル
８０は、ワード・ライン７２の活性化によって従来のよ
うにアクセスされる。ワード・ライン７２がアクティブ
のとき、トランジスタ８２，８４は導通状態となり、メ
モリ・セルの内容を比較的小さな差動電圧としてビット
・ライン７４，７６に結合する。この電圧は、その後検
出され、出力される。ライト・サイクル中に、外部回路
は、ＢＬと反転ＢＬとの間で比較的大きな差動電圧を与
えて、メモリ８０に格納された内容を上書きする。In operation, memory cell 80 is a standard single-port six-transistor memory cell whose logic state is stored by the operation of back-to-back inverters 86,88. is there. Note that as described in this specification, the number of transistors in a memory cell is determined by the number of access
Note that it includes transistors. Memory cell 80 is accessed conventionally by activation of word line 72. When word line 72 is active, transistors 82 and 84 are conductive, coupling the contents of the memory cell to bit lines 74 and 76 as a relatively small differential voltage. This voltage is then detected and output. During a write cycle, the external circuit applies a relatively large differential voltage between BL and BL to overwrite the contents stored in memory 80.
【００１７】メモリ・セル８０は、標準的な８トランジ
スタのデュアル・ポート・メモリ・セルとは異なる。ま
ず第１に、このメモリ・セル８０は、８つのトランジス
タではなく、６つのトランジスタしかない。第２に、メ
モリ・セル８０は、ビットラインの２つの個別の対では
なく、ビット・ラインの一つの相補対にのみ接続され、
２つの余分なアクセス・トランジスタを節約する。さら
に、デュアル・ポート・メモリ・セルの場合の２つのワ
ード・ラインに比べ、メモリ・セル８０にアクセスでき
る一つのワード・ラインしかない。２つのトランジスタ
を節約するだけでなく、一つのワード・ラインおよび一
つのビット・ライン対だけの接続により、メモリ・セル
８０に対する金属配線の量が低減される。これらの効果
により、アレイ２１は比較的安価な従来のＳＲＡＭセル
を利用して構成できる。なお、メモリ・セル８０などの
シングル・ポート・メモリ・セルを利用して構成された
アレイは、対応する８トランジスタ型の真のデュアル・
ポート・メモリ・セルに基づくアレイのサイズの約２５
％である。The memory cell 80 differs from a standard eight transistor dual port memory cell. First of all, this memory cell 80 has only six transistors instead of eight transistors. Second, memory cell 80 is connected to only one complementary pair of bit lines, rather than two separate pairs of bit lines,
Saves two extra access transistors. Further, there is only one word line that can access the memory cell 80 as compared to two word lines for a dual port memory cell. In addition to saving two transistors, the connection of only one word line and one bit line pair reduces the amount of metal wiring to memory cells 80. Due to these effects, the array 21 can be configured using relatively inexpensive conventional SRAM cells. Note that an array configured using a single-port memory cell, such as memory cell 80, has a corresponding 8-transistor true dual
Approximately 25 of the size of the array based on port memory cells
%.
【００１８】図３は、図１のアービトレーション回路２
４を部分的なブロック図および部分的な論理図の形式で
示す。アービトレーション回路２４は、ワンショット１
００，１０１，ＳＲ型フリップフロップ１０２，１０
３、インバータ１０４，１０５，ＮＯＲラッチ１１０，
ＮＡＮＤラッチ１２０，インバータ１３０，１３１，ワ
ンショット１３２，１３３，インバータ１３４，１３５
およびＳＲ型フリップフロップ１３６を含む。ワンショ
ット１００は、信号ＣＬＯＣＫ（Ｘ）を受けるためボン
ディング・パッド２６に接続された入力端子と、出力端
子とを有する。ワンショット１０１は、信号ＣＬＯＣＫ
（Ｙ）を受けるためボンディング・パッド２８に接続さ
れた入力端子と、出力端子とを有する。フリップフロッ
プ１０２は、ワンショット１００の出力端子に接続され
たＳ入力端子と、Ｒ入力端子と、Ｑ出力端子とを有す
る。フリップフロップ１０３は、ワンショット１０１の
出力端子に接続されたＳ入力端子と、Ｒ入力端子と、Ｑ
出力端子とを有する。インバータ１０４は、フリップフ
ロップ１０２のＱ出力端子に接続された入力端子と、出
力端子とを有する。インバータ１０５は、フリップフロ
ップ１０３のＱ出力端子に接続された入力端子と、出力
端子とを有する。FIG. 3 shows the arbitration circuit 2 of FIG.
4 is shown in the form of a partial block diagram and a partial logic diagram. The arbitration circuit 24 performs one-shot 1
00, 101, SR type flip-flops 102, 10
3, inverters 104 and 105, NOR latch 110,
NAND latch 120, inverters 130 and 131, one shots 132 and 133, inverters 134 and 135
And an SR flip-flop 136. One shot 100 has an input terminal connected to bonding pad 26 for receiving signal CLOCK (X), and an output terminal. One shot 101 is signal CLOCK.
It has an input terminal connected to the bonding pad 28 for receiving (Y), and an output terminal. Flip-flop 102 has an S input terminal connected to the output terminal of one shot 100, an R input terminal, and a Q output terminal. The flip-flop 103 has an S input terminal connected to the output terminal of the one-shot 101, an R input terminal,
An output terminal. Inverter 104 has an input terminal connected to the Q output terminal of flip-flop 102, and an output terminal. Inverter 105 has an input terminal connected to the Q output terminal of flip-flop 103, and an output terminal.
【００１９】ＮＯＲラッチ１１０は、ＮＯＲゲート１１
１，１１２を含む。ＮＯＲゲート１１１は、インバータ
１０４の出力端子に接続された第１入力端子と、第２入
力端子と、出力端子とを有する。ＮＯＲゲート１１２
は、ＮＯＲゲート１１１の出力端子に接続された第１入
力端子と、インバータ１０５の出力端子に接続された第
２入力端子と、ＮＯＲゲート１１１の第２入力端子に接
続された出力端子とを有する。The NOR latch 110 is connected to the NOR gate 11
1,112. NOR gate 111 has a first input terminal connected to the output terminal of inverter 104, a second input terminal, and an output terminal. NOR gate 112
Has a first input terminal connected to the output terminal of the NOR gate 111, a second input terminal connected to the output terminal of the inverter 105, and an output terminal connected to the second input terminal of the NOR gate 111. .
【００２０】ＮＡＮＤラッチ１２０は、ＮＡＮＤゲート
１２１，１２２を含む。ＮＡＮＤゲート１２１は、ＮＯ
Ｒゲート１１１の出力端子に接続された第１入力端子
と、第２入力端子と、出力端子とを有する。ＮＡＮＤゲ
ート１２２は、ＮＡＮＤゲート１２１の出力端子に接続
された第１入力端子と、ＮＯＲゲート１１２の出力端子
に接続された第２入力端子と、ＮＡＮＤゲート１２１の
第２入力端子に接続された出力端子とを有する。インバ
ータ１３０は、ＮＡＮＤゲート１２１の出力端子に接続
された入力端子と、出力端子とを有する。インバータ１
３１は、ＮＡＮＤゲート１２２の出力端子に接続された
入力端子と、出力端子とを有する。ワンショット１３２
は、インバータ１３０の出力端子に接続された入力端子
と、信号ＣＬＫＸを与える出力端子とを有する。ワンシ
ョット１３３は、インバータ１３１の出力端子に接続さ
れた入力端子と、信号ＣＬＫＹを与える出力端子とを有
する。インバータ１３４は、ワンショット１３２の出力
端子に接続された入力端子と、信号ＱＣＬＫＸを与える
ためフリップフロップ１０２のＲ入力端子に接続された
出力端子とを有する。インバータ１３５は、ワンショッ
ト１３３の出力端子に接続された入力端子と、信号ＱＣ
ＬＫＹを与えるためフリップフロップ１０３のＲ入力端
子に接続された出力端子とを有する。フリップフロップ
１３６は、ワンショット１３２の出力端子に接続された
Ｓ入力端子と、ワンショット１３３の出力端子に接続さ
れたＲ入力端子と、信号ＸＹＳＥＬを与えるＱ出力端子
とを有する。The NAND latch 120 includes NAND gates 121 and 122. NAND gate 121
It has a first input terminal connected to the output terminal of the R gate 111, a second input terminal, and an output terminal. The NAND gate 122 has a first input terminal connected to the output terminal of the NAND gate 121, a second input terminal connected to the output terminal of the NOR gate 112, and an output connected to the second input terminal of the NAND gate 121. And a terminal. Inverter 130 has an input terminal connected to the output terminal of NAND gate 121, and an output terminal. Inverter 1
Reference numeral 31 has an input terminal connected to the output terminal of the NAND gate 122, and an output terminal. One Shot 132
Has an input terminal connected to the output terminal of inverter 130, and an output terminal for providing signal CLKX. One shot 133 has an input terminal connected to the output terminal of inverter 131, and an output terminal for providing signal CLKY. Inverter 134 has an input terminal connected to the output terminal of one shot 132, and an output terminal connected to the R input terminal of flip-flop 102 for providing signal QCLKX. Inverter 135 has an input terminal connected to the output terminal of one shot 133, and signal QC
And an output terminal connected to the R input terminal of flip-flop 103 for providing LKY. Flip-flop 136 has an S input terminal connected to the output terminal of one shot 132, an R input terminal connected to the output terminal of one shot 133, and a Q output terminal for providing signal XYSEL.
【００２１】アービトレーション回路２４は、信号ＣＬ
ＯＣＫ（Ｘ）およびＣＬＯＣＫ（Ｙ）における雑音性の
遷移を解決するために、短期間のパルスを与える２つの
ワンショット１００，１０１を含む。ワンショット１０
０，１０１のパルス幅は、ＣＬＯＣＫ（Ｘ）またはＣＬ
ＯＣＫ（Ｙ）が比較的低い周波数を有するときに、セッ
ト入力が無効になる前にフリップフロップ１０２，１０
３のリセット入力が生じないように、十分短い。フリッ
プフロップ１０２，１０３のＱ出力は反転され、ＮＯＲ
ラッチ１１０の入力に与えられる。The arbitration circuit 24 outputs the signal CL
To resolve the noisy transitions in OCK (X) and CLOCK (Y), it includes two one-shots 100, 101 that provide short duration pulses. One shot 10
The pulse width of 0,101 is CLOCK (X) or CL
When OCK (Y) has a relatively low frequency, flip-flops 102, 10 before the set input becomes invalid.
3 short enough not to cause a reset input. The Q outputs of flip-flops 102 and 103 are inverted and NOR
It is provided to the input of latch 110.
【００２２】なお、ある状態では、ＮＯＲラッチ１１０
は準安定(metastable)になることがある。これらの状態
では、ＮＯＲゲート１１１，１１２の出力は中間レベル
で固定する傾向がある。しかし、アービトレーション回
路２４は、ＮＡＮＤラッチ１２０によりこの準安定の問
題を解決する。ＮＡＮＤラッチ１２０の閾値は、ＮＯＲ
ラッチ１１０が準安定になっても、ＮＡＮＤラッチ１２
０が解決するように設定される。ＮＡＮＤラッチ１２０
の出力は、さらに反転され、ワンショット１３２，１３
３に入力される。ワンショット１３２，１３３は、遅い
あるいは不安定なクロック信号を変換し、応答の期間が
限られた急峻なパルスを生成する。ワンショット１３
２，１３３の出力は反転され、信号ＱＣＬＫＸおよびＱ
ＣＬＫＹを与え、これらの信号はフリップフロップ１０
２，１０３のＲ入力にフィードバックされる。このフィ
ードバック動作は、ＮＯＲラッチ１１０における準安定
を解決する。In some cases, the NOR latch 110
Can be metastable. Under these conditions, the outputs of the NOR gates 111 and 112 tend to be fixed at an intermediate level. However, arbitration circuit 24 solves this metastability problem with NAND latch 120. The threshold value of the NAND latch 120 is NOR
Even if the latch 110 becomes metastable, the NAND latch 12
0 is set to resolve. NAND latch 120
Are further inverted, and the one shots 132, 13
3 is input. The one-shots 132 and 133 convert a slow or unstable clock signal and generate a steep pulse with a limited response period. One shot 13
2 133 are inverted and the signals QCLKX and QCLK
CLKY, and these signals are applied to flip-flop 10
2,103 R inputs are fed back. This feedback action resolves metastability in NOR latch 110.
【００２３】本発明について特定の実施例を参照して説
明してきたが、更なる修正および改善は当業者に想起さ
れる。従って、本発明は特許請求の範囲に定める発明の
範囲から逸脱しないかかる一切の修正を網羅するものと
する。Although the present invention has been described with reference to particular embodiments, further modifications and improvements will occur to those skilled in the art. Accordingly, the present invention is intended to cover all such modifications without departing from the scope of the invention as set forth in the appended claims.
【００２４】第１または第２クロック信号のうちどちら
が最初に遷移するかを判定することに応答して、第１ま
たは第２アドレス信号のうちどちらが複数のメモリ・セ
ルに与えられるかを選択するための選択信号をアービト
レーション回路が与えることは、本発明の一態様であ
る。In order to select which of the first or second address signals is to be provided to the plurality of memory cells in response to determining which of the first or second clock signals transitions first. Is provided by the arbitration circuit in one embodiment of the present invention.
【００２５】また、アービトレーション回路が第１，第
２および第３フリップフロップと、相互結合論理ゲート
の第１対とによって構成されることは、本発明の別の態
様である。第１フリップフロップは、第１クロック信号
を受ける第１入力端子と、第１ラッチ済みクロック信号
を与える出力端子とを有する。第２フリップフロップ
は、第２クロック信号を受ける第１入力端子と、第２ラ
ッチ済みクロック信号を与える出力端子とを有する。相
互結合論理ゲートの第１対は、第１および第２フリップ
フロップの出力端子にそれぞれ結合された第１および第
２入力端子を有し、また第１および第２出力端子を有す
る。第３フリップフロップは、相互結合論理ゲートの第
１対の第１出力端子に結合された第１入力端子と、相互
結合論理ゲートの第１対の第２出力端子に結合された第
２入力端子と、選択信号を与える出力端子とを有する。It is another aspect of the present invention that the arbitration circuit includes first, second, and third flip-flops and a first pair of interconnected logic gates. The first flip-flop has a first input terminal for receiving a first clock signal, and an output terminal for providing a first latched clock signal. The second flip-flop has a first input terminal for receiving a second clock signal, and an output terminal for providing a second latched clock signal. A first pair of interconnected logic gates has first and second input terminals coupled to output terminals of the first and second flip-flops, respectively, and has first and second output terminals. The third flip-flop has a first input terminal coupled to the first pair of first output terminals of the interconnected logic gate, and a second input terminal coupled to the first pair of second output terminals of the interconnected logic gate. And an output terminal for providing a selection signal.
【００２６】また、アービトレーション回路は、相互結
合論理ゲートの第１対の第１および第２出力端子に結合
された第１および第２入力端子と、第３フリップフロッ
プの第１入力端子に結合された第１出力端子と、第３フ
リップフロップの第２入力端子に結合された第２出力端
子とを有する相互結合論理ゲートの第２対によって構成
されることは、本発明のさらに別の態様である。The arbitration circuit is also coupled to first and second input terminals coupled to a first pair of first and second output terminals of the interconnected logic gate, and to a first input terminal of a third flip-flop. And a second pair of interconnected logic gates having a first output terminal and a second output terminal coupled to the second input terminal of the third flip-flop. is there.
【００２７】また、アービトレーション回路は、第１お
よび第２パルス発生器をさらに含んで構成されること
は、本発明のさらに別の態様である。第１パルス発生器
は、相互結合論理ゲートの第２対の第１出力端子に結合
された入力端子と、第３フリップフロップの第１入力端
子に結合された出力端子とを有する。第２パルス発生器
は、相互結合論理ゲートの第２対の第２出力端子に結合
された第１入力端子と、第３フリップフロップの第２入
力端子に結合された出力端子とを有する。[0027] It is still another aspect of the present invention that the arbitration circuit further includes first and second pulse generators. The first pulse generator has an input terminal coupled to the second pair of first output terminals of the interconnected logic gate, and an output terminal coupled to the first input terminal of the third flip-flop. The second pulse generator has a first input terminal coupled to the second pair of second output terminals of the interconnected logic gate, and an output terminal coupled to the second input terminal of the third flip-flop.
【００２８】また、第１フリップフロップは、第１パル
ス発生器の出力端子に結合された第２入力端子を有し、
また第２フリップフロップは、第２パルス発生器の出力
端子に結合された第２入力端子を有することは、本発明
のさらに別の態様である。The first flip-flop has a second input terminal coupled to the output terminal of the first pulse generator,
It is yet another aspect of the present invention that the second flip-flop has a second input terminal coupled to the output terminal of the second pulse generator.
【図１】本発明によるパイプラインド・デュアル・ポー
ト集積回路メモリを示す部分的なブロック図および部分
的な論理図である。FIG. 1 is a partial block diagram and a partial logic diagram illustrating a pipelined dual port integrated circuit memory according to the present invention.
【図２】シングル・ポート・スタティックＲＡＭセルを
含む、図１のアレイの一部を示す部分的な外略図および
部分的なブロック図である。FIG. 2 is a partial schematic and partial block diagram showing a portion of the array of FIG. 1 including a single-port static RAM cell.
【図３】図１のアービトレーション回路を示す部分的な
ブロック図および部分的な論理図である。FIG. 3 is a partial block diagram and a partial logic diagram illustrating the arbitration circuit of FIG. 1;
２０ メモリ ２１ シングル・ポートＳＲＡＭアレイ ２２ デコーダ・ブロック ２３ ライト制御回路 ２４ アービトレーション回路 ２６，２８ ボンディング・パッド ３０ 入力部 ３１〜３６ ボンディング・パッド ４０〜４５ Ｄ型フリップフロップ ４６〜４８ マルチプレクサ（ＭＵＸ） ５０ 出力部 ５１〜５４ Ｄ型フリップフロップ ５５，５６ ３状態バッファ ６０〜６４ ボンディング・パッド ７２ ワード・ライン ７４，７６ ビット・ライン ８０ シングル・ポート・メモリ・セル ８２，８４ ＮチャネルＭＯＳトランジスタ ８６，８８ インバータ １００，１０１，１３２，１３３ ワンショット １０２，１０３，１３６ ＳＲ型フリップフロップ １０４，１０５，１３０，１３１，１３４，１３５ イ
ンバータ １１０ ＮＯＲラッチ １１１，１１２ ＮＯＲゲート １２０ ＮＡＮＤラッチ １２１，１２２ ＮＡＮＤゲート １３０，１３１ インバータReference Signs List 20 memory 21 single-port SRAM array 22 decoder block 23 write control circuit 24 arbitration circuit 26, 28 bonding pad 30 input unit 31-36 bonding pad 40-45 D-type flip-flop 46-48 multiplexer (MUX) 50 output Unit 51-54 D-type flip-flop 55,56 3-state buffer 60-64 Bonding pad 72 Word line 74,76 bit line 80 Single port memory cell 82,84 N-channel MOS transistor 86,88 Inverter 100 , 101, 132, 133 One shot 102, 103, 136 SR type flip-flop 104, 105, 130, 131, 134, 135 Inverter 110 NOR latch 11 1,112 NOR gate 120 NAND latch 121,122 NAND gate 130,131 Inverter
Claims (5)
のメモリ・セル（２１）であって、前記複数のメモリ・
セル（２１）のそれぞれは、一つのワード・ラインと、
一つのビット・ライン対とに結合される、複数のメモリ
・セル（２１）；アドレスを受信することに応答して、
前記複数のメモリ・セル（２１）のうちのメモリ・セル
を選択するため、前記複数のメモリ・セル（２１）に結
合されたアドレス・デコーダ（２２）；前記複数のメモ
リ・セル（２１）にアクセスするために第１アドレスを
前記アドレス・デコーダ（２２）に与えるため、前記ア
ドレス・デコーダに結合された第１アドレス・ポート
（３１）；前記複数のメモリ・セル（２１）にアクセス
するために第２アドレスを前記アドレス・デコーダに与
えるため、前記アドレス・デコーダ（２２）に結合され
た第２アドレス・ポート（３２）；前記第１または第２
アドレスのいずれかに応答して、前記複数のメモリ・セ
ル（２１）からデータを読み出すため、前記複数のメモ
リ・セルに結合されたリード・データ・ポート；前記第
１または第２アドレスのいずれかに応答して、前記複数
のメモリ・セルにデータを書き込むため、前記複数のメ
モリ・セル（２１）に結合されたライト・データ・ポー
ト；および第１クロック信号および第２クロック信号を
受信するため、前記第１および第２アドレス・ポートに
結合されたアービトレーション回路（２４）であって、
前記第１および第２クロック信号は互いに非同期であ
り、前記アービトレーション回路（２４）は、前記集積
回路メモリ（２０）のアクセス中に、前記第１または第
２アドレスのうちどちらが前記複数のメモリ・セルに与
えられるのかを判定する、アービトレーション回路（２
４）；によって構成されることを特徴とする集積回路メ
モリ（２０）。1. An integrated circuit memory (20) comprising: a plurality of memory cells (21);
Each of the cells (21) has one word line,
A plurality of memory cells (21) coupled to one bit line pair; responsive to receiving the address,
An address decoder (22) coupled to the plurality of memory cells (21) for selecting a memory cell of the plurality of memory cells (21); A first address port (31) coupled to the address decoder for providing a first address to the address decoder (22) for access; and for accessing the plurality of memory cells (21). A second address port (32) coupled to the address decoder (22) for providing a second address to the address decoder;
A read data port coupled to the plurality of memory cells for reading data from the plurality of memory cells in response to any of the addresses; any of the first or second addresses; A write data port coupled to the plurality of memory cells (21) for writing data to the plurality of memory cells; and receiving a first clock signal and a second clock signal. Arbitration circuit (24) coupled to said first and second address ports,
The first and second clock signals are asynchronous with respect to each other, and the arbitration circuit (24) determines whether the first or second address is the plurality of memory cells during access to the integrated circuit memory (20). Arbitration circuit (2)
4) An integrated circuit memory (20), characterized by:
は、前記第１または第２クロック信号のうち所定の一方
の単一クロック・サイクル内で、実質的に同時の要求が
順次処理されることを保証することを特徴とする請求項
１記載の集積回路メモリ（２０）。2. The arbitration circuit (24).
2. The integrated circuit of claim 1, wherein substantially guarantees that substantially simultaneous requests are processed sequentially within a single clock cycle of a predetermined one of said first or second clock signals. Circuit memory (20).
記アドレス・デコーダ（２２），前記リード・データ・
ポートおよび前記ライト・データ・ポートに与えられ、
また前記アービトレーション回路（２４）が第１クロッ
ク信号が最初に遷移したと判定したことに応答して、前
記複数のメモリ・セル（２１）は、アクセス・タイミン
グのために第１クロック信号を利用してアクセスされ、
また前記アービトレーション回路（２４）が第２クロッ
ク信号が最初に遷移したと判定したことに応答して、前
記複数のメモリ・セル（２１）は、アクセス・タイミン
グのために第２クロック信号を利用してアクセスされる
ことを特徴とする請求項１記載の集積回路メモリ（２
０）。3. The first and second clock signals are supplied to the address decoder (22) and the read data signal.
Port and said write data port,
Also, in response to the arbitration circuit (24) determining that the first clock signal has transitioned first, the plurality of memory cells (21) utilize the first clock signal for access timing. Accessed
Also, in response to the arbitration circuit (24) determining that the second clock signal has transitioned first, the plurality of memory cells (21) utilize the second clock signal for access timing. 2. The integrated circuit memory according to claim 1, wherein
0).
タティック・ランダム・アクセス・メモリ（２０）であ
って：複数のスタティック・ランダム・アクセス・メモ
リ・セル（２１）であって、前記複数のスタティック・
ランダム・アクセス・メモリ・セル（２１）のそれぞれ
は、一つのワード・ラインと、一つのビット・ライン対
とに結合される、複数の複数のスタティック・ランダム
・アクセス・メモリ・セル（２１）；第１クロック信号
および第２クロック信号を受けるアービトレーション回
路（２４）であって、前記第１および第２クロック信号
は互いに非同期であり、前記アービトレーション回路
（２４）は、前記第１および第２クロック信号のうちど
ちらが最初に遷移するかを判定し、それに応答して選択
信号を与える、アービトレーション回路（２４）；アド
レスを受信することに応答して、前記複数のスタティッ
ク・ランダム・アクセス・メモリ・セル（２１）のうち
メモリ・セルを選択するため、前記複数のスタティック
・ランダム・アクセス・メモリ・セル（２１）に結合さ
れたアドレス・デコーダ（２２）；前記選択信号が第１
論理状態であることに応答して、前記複数のスタティッ
ク・ランダム・アクセス・メモリ・セル（２１）にアク
セスするために第１アドレスを前記アドレス・デコーダ
（２２）に与えるため、前記アドレス・デコーダ（２
２）に結合された第１アドレス・ポート（３１）；前記
選択信号が第２論理状態であることに応答して、前記複
数のスタティック・ランダム・アクセス・メモリ・セル
（２１）にアクセスするために第２アドレスを前記アド
レス・デコーダ（２２）に与えるため、前記アドレス・
デコーダ（２２）に結合された第２アドレス・ポート
（３２）；前記第１アドレスを受けることに応答して、
前記複数のスタティック・ランダム・アクセス・メモリ
・セル（２１）に対してデータを読み出し、あるいはデ
ータを書き込むため、前記複数のスタティック・ランダ
ム・アクセス・メモリ・セル（２１）に結合された第１
データ・ポートであって、前記第１データ・ポートは、
前記第１クロック信号を利用してクロックされる、第１
データ・ポート；および前記第２アドレスに応答して、
複数のスタティック・ランダム・アクセス・メモリ・セ
ル（２１）に対してデータを読み出し、あるいはデータ
を書き込むため、前記複数のスタティック・ランダム・
アクセス・メモリ・セル（２１）に結合された第２デー
タ・ポートであって、前記第２データ・ポートは、前記
第２クロック信号を利用してクロックされる、第２デー
タ・ポート；によって構成されることを特徴とするパイ
プラインド・デュアル・ポート・スタティック・ランダ
ム・アクセス・メモリ（２０）。4. A pipelined dual-port static random access memory (20) comprising: a plurality of static random access memory cells (21);
A plurality of static random access memory cells (21), each of the random access memory cells (21) being coupled to one word line and one bit line pair; An arbitration circuit (24) for receiving a first clock signal and a second clock signal, wherein the first and second clock signals are asynchronous with each other, and wherein the arbitration circuit (24) includes the first and second clock signals. Arbitration circuit (24) for determining which of the first transitions and providing a selection signal in response thereto; in response to receiving an address, the plurality of static random access memory cells (24). 21) In order to select a memory cell, the plurality of static random access Memory cells (21) coupled to the address decoder (22); said selection signal is first
Responsive to being in a logic state, the address decoder (22) provides a first address to the address decoder (22) to access the plurality of static random access memory cells (21). 2
A first address port (31) coupled to 2) for accessing said plurality of static random access memory cells (21) in response to said select signal being in a second logic state; To provide the second address to the address decoder (22).
A second address port (32) coupled to a decoder (22); in response to receiving said first address,
A first coupled to the plurality of static random access memory cells (21) for reading data from or writing data to the plurality of static random access memory cells (21).
A data port, wherein the first data port comprises:
A first clocked using the first clock signal;
A data port; and in response to said second address,
In order to read data from or write data to a plurality of static random access memory cells (21), the plurality of static random access memory cells (21) are read.
A second data port coupled to the access memory cell (21), the second data port being clocked using the second clock signal. Pipelined dual port static random access memory (20).
は、前記第１または第２クロック信号のうち所定の一方
の単一クロック・サイクル内で、実質的に同時のアクセ
ス要求が順次処理されることを保証することを特徴とす
る請求項４記載のパイプラインド・デュアル・ポート・
スタティック・ランダム・アクセス・メモリ（２０）。5. The arbitration circuit (24).
5. The method of claim 4, wherein within a single clock cycle of a predetermined one of the first or second clock signals, substantially simultaneous access requests are processed sequentially. Pipelined dual port
Static random access memory (20).
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