JPH09306168A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力ノイズの影響を受けることなく正確にデ
ータを出力することのできる半導体記憶装置を提供す
る。 【解決手段】 出力バッファからのデータ出力タイミン
グに合わせて、ＣＡＳバッファ（１０ａ）から出力され
る内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳが
所定期間ＨレベルからＬレベルとなるのを禁止するため
の禁止信号ＣＡＩＨＴを発生してＣＡＳバッファ（１０
ａ）へ与える。データ出力時、所定期間内部コラムアド
レスストローブ信号ｉｎｔ／ＣＡＳは活性状態となるの
が禁止されるため、出力バッファへこの禁止期間中に新
たなデータが転送されるのを防止することができ、出力
ノイズによる誤ったデータが出力されるのが防止され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にＥＤＯ（拡張データ出力）モードで動作す
るダイナミック型半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置は、年々その記憶容量が
増大しており、またデータのビット数を示す語構成は多
岐にわたっている。たとえば、１６ＭビットＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）を例に
とると、１６Ｍワード×１ビット、４Ｍワード×４ビッ
ト、２Ｍワード×８ビット、および１Ｍワード×１６ビ
ットと一度に入出力されるデータのビット数（１ワード
のビット数）が種々存在する。一度に出力されるデータ
のビット数が多い場合は、１ワードのビット数が少ない
場合に比べて、数多くの出力バッファ回路が同時に動作
し、この出力バッファにおいて流れる電流量が多くな
り、半導体記憶装置（チップ）に供給されている電源電
圧および接地電位がこの出力バッファ回路における電流
消費により経時的に変動する現象が生じやすくなる。こ
の出力バッファ回路動作時における電流により電源電位
または接地電位が変動する現象を「出力ノイズ」と呼ぶ
ことにする。この出力ノイズは、以下に説明するよう
に、半導体記憶装置の安定動作に対し悪影響を及ぼす。

【０００３】図１５は、外部からの入力信号の電位レベ
ルと論理レベルの関係を示す図である。図１５におい
て、外部から、この半導体集積回路装置（半導体記憶装
置）に対し、電源電圧Ｖｃｃおよび接地電位ＧＮＤが与
えられる。この半導体集積回路装置へ与えられる外部か
らの信号はＨレベルまたはＬレベルである。Ｈレベルの
信号電位は、ＶｉＨｍｉｎの一定電位よりも高い電位レ
ベルとして定義される。Ｌレベルの電位は、ＶｉＬｍａ
ｘと呼ばれる一定電位よりも低い電位として定義され
る。

【０００４】これらの一定電位ＶｉＨｍｉｎおよびＶｉ
Ｌｍａｘは、接地電位ＧＮＤに対して相対的に決められ
ており、以下の関係が満たされる。

【０００５】 ＧＮＤ＜ＶｉＬｍａｘ＜ＶｉＨｍｉｎ＜Ｖｃｃ 一方、半導体集積回路装置においては、図１６（Ａ）に
示すように、外部信号を受けてバッファ処理して内部信
号を生成する入力バッファが設けられる。図１６（Ａ）
においては、ｐチャネルＭＯＳトランジスタＰＱとｎチ
ャネルＭＯＳトランジスタＮＱとで構成されるＣＭＯＳ
インバータが入力バッファとして示される。この入力バ
ッファは外部信号ＥｘｔＳｉｇを受けてバッファ処理し
て反転して内部信号ＩｎｔＳｉｇを生成している。

【０００６】この入力バッファ（ＣＭＯＳインバータ）
は図１６（Ｂ）に示すように、信号のＨレベルおよびＬ
レベルの判定基準となる論理しきい値ＶＴＨを備えてい
る。外部信号ＥｘｔＳｉｇがこの論理しきい値ＶＴＨよ
りも高い場合には、この入力バッファ（ＣＭＯＳインバ
ータ）は、外部信号ＥｘｔＳｉｇをＨレベルの信号とし
て判定する。一方、この外部信号ＥｘｔＳｉｇの電位レ
ベルが論理しきい値ＶＴＨよりも低い場合には、この入
力バッファ（ＣＭＯＳインバータ）は外部信号ＥｘｔＳ
ｉｇをＬレベルの信号と判定する。電位ＶｉＨｍｉｎお
よびＶｉＬｍａｘは、外部仕様により定められている。
したがって、この論理しきい値ＶＴＨを、一定電位Ｖｉ
ＨｍｉｎおよびＶｉＬｍａｘの間の電位レベルに設定す
れば、この半導体集積回路装置は、外部規格を満たし、
外部信号ＥｘｔＳｉｇの論理レベルを正確に判定し、そ
の判定結果に従って内部信号ＩｎｔＳｉｇを生成するこ
とができる。

【０００７】

【発明が解決しようとする課題】図１７（Ａ）は、半導
体集積回路装置の信号入出力部の構成を概略的に示す図
である。図１７（Ａ）において、この半導体集積回路装
置は、信号（データ）を出力する出力バッファ９００
と、外部信号ＥｘｔＳｉｇをバッファ処理して内部信号
を生成する入力バッファ９０２を含む。出力バッファ９
００および入力バッファ９０２はともに、内部電源線９
０３上の電源電圧Ｖｃｃ′および内部接地線９０５上の
接地電位ＧＮＤ′を動作電源電位として動作する。この
内部電源線９０３は電源ノードＶｃｃに接続され、また
内部接地線９０５は接地ノードＧＮＤに接続される。こ
れらの内部電源線９０３と電源ノードＶｃｃの間には浮
遊インダクタンス（Ｌ）９０４ａおよび浮遊抵抗（Ｒ）
９０６ａが存在し、また内部接地線９０５と接地ノード
ＧＮＤの間には、浮遊インダクタンス（Ｌ）９０４ｂお
よび浮遊抵抗（Ｒ）９０６ｂが存在する。次に、この図
１７（Ａ）に示す半導体集積回路装置の信号出力時の動
作をその動作波形図である図１７（Ｂ）を参照して説明
する。

【０００８】出力バッファ９００からの出力信号ＱがＬ
レベルからＨレベルへ立上がるとき、この出力バッファ
９００は、内部電源線９０３、浮遊抵抗９０６ａおよび
浮遊インダクタンス９０４ａを介して電源ノードＶｃｃ
から電流を出力ノードへ供給する。したがって、この場
合、浮遊インダクタンス９０４ａおよび浮遊抵抗９０６
ａを介して、電源電流Ｉｃｃが流れ、浮遊抵抗９０６ａ
および浮遊インダクタンス９０４ａによるインピーダン
スにより、内部電源線９０３上の電圧Ｖｃｃ′の電位レ
ベルが低下する。

【０００９】また出力バッファ９００からの出力信号Ｑ
が、ＨレベルからＬレベルへ立下がるときには、出力バ
ッファ９００は、内部接地線９０５、浮遊インダクタン
ス９０４ｂおよび浮遊抵抗９０６ｂを介して接地ノード
ＧＮＤへ電流を放電する。この接地電流ＩＧＮＤによ
り、内部接地線９０５上の接地電位ＧＮＤ′の電位レベ
ルが上昇する。

【００１０】この内部電源線９０３上の電圧Ｖｃｃ′お
よび内部接地線９０５上の接地電位ＧＮＤ′は入力バッ
ファ９０２にも与えられている。したがって、この電圧
Ｖｃｃ′およびＧＮＤ′の変動により、入力バッファ９
０２は、その入力論理しきい値ＶＴＨの値が変化する。
通常、入力論理しきい値ＶＴＨは、電源電圧Ｖｃｃ′と
接地電位ＧＮＤ′の値により決定されている（通常Ｖｃ
ｃ′−ＧＮＤ′の１／２）。したがって、図１７（Ｂ）
に示すように、電源電流Ｉｃｃが流れ、動作電源電圧Ｖ
ｃｃ′の電位レベルが低下するとき、この入力バッファ
９０２の入力論理しきい値ＶＴＨのレベルも低下する。
この論理しきい値ＶＴＨが図１７（Ｂ）の（イ）におい
て示すように、外部規格である電位ＶｉＬｍａｘよりも
低くなると、この入力バッファ９０２は、外部信号Ｅｘ
ｔＳｉｇのＬレベルをＨレベルと判定し、正確にレベル
を判定することができない。

【００１１】また接地電流ＩＧＮＤが流れ、接地電位Ｇ
ＮＤ′が上昇した場合、入力バッファ９０２の論理しき
い値ＶＴＨは上昇する（図１７（Ｂ）の（ロ））。この
場合、論理しきい値ＶＴＨが外部規格である電位ＶｉＨ
ｍｉｎよりも高くなると、入力バッファ９０２は外部信
号ＥｘｔＳｉｇのＨレベルをＬレベルと判定するため、
正確に信号レベルを判定することができない。

【００１２】すなわち、出力バッファ９００が動作し、
出力ノイズが発生すると、入力バッファ９０２の論理し
きい値ＶＴＨが変動し、外部信号ＥｘｔＳｉｇの論理レ
ベルを正確に判定することができず、応じて、この外部
信号ＥｘｔＳｉｇの論理レベルに応じた内部信号を生成
することができず、この半導体集積回路装置の誤動作が
生じる。次に、この出力ノイズによって生じるＤＲＡＭ
特有の問題点について以下に説明する。

【００１３】図１８は、ＤＲＡＭのＥＤＯ（エクステン
ディット・データ・アウト）モードの動作を示すタイミ
ングチャート図である。以下、この図１８を参照してＥ
ＤＯモードでのデータ出力動作について説明する。

【００１４】メモリサイクル開始指示信号としてのロウ
アドレスストローブ信号／ＲＡＳがＨレベルからＬレベ
ルに立下がるとメモリサイクルが始まる。このロウアド
レスストローブ信号／ＲＡＳの立下がりに応答して、外
部からのアドレスがロウアドレス（Ｘアドレス）として
取込まれ、内部でメモリセルの行選択動作が開始され
る。次いで、コラムアドレスストローブ信号／ＣＡＳを
ＨレベルからＬレベルに立下げる。このコラムアドレス
ストローブ信号／ＣＡＳの立下がりに同期して、列アド
レス（Ｙアドレス）が取込まれ、対応のメモリセルの選
択が行なわれる。またこのコラムアドレスストローブ信
号／ＣＡＳにより出力バッファからのデータの出力の制
御を行なう。すなわち、このコラムアドレスストローブ
信号／ＣＡＳの立下がりにより新たな出力データが出力
可能とされる。すなわち、図１８において、コラムアド
レスストローブ信号／ＣＡＳの立下がりにより、列アド
レスＹ１に対応するメモリセルのデータＱ１が出力され
る。コラムアドレスストローブ信号／ＣＡＳが立上がっ
ても、この出力データＱ１は持続的に出力される。この
間アドレスＹ２が与えられても、このアドレスＹ２に対
応するデータの出力は行なわれない。

【００１５】次に、コラムアドレスストローブ信号／Ｃ
ＡＳがＬレベルに立下がると、このアドレスＹ３に対応
するメモリセルのデータＱ３が出力される。

【００１６】すなわち、ＥＤＯモードにおいては、デー
タは、コラムアドレスストローブ信号／ＣＡＳがＬレベ
ルに立下がるまで、持続的に装置外部へ出力される。し
たがって通常の読出時のように、コラムアドレスストロ
ーブ信号／ＣＡＳの立上がりで出力データがリセットさ
れる構成に比べて、データ出力期間を長くすることがで
き、コラムアドレスストローブ信号／ＣＡＳのサイクル
時間が短くなっても、十分な時間データを出力すること
ができ、応じて高速動作が可能となる（ＣＡＳサイクル
タイムが短くなるため）。出力データのリセットは、コ
ラムアドレスストローブ信号／ＣＡＳおよびロウアドレ
スストローブ信号／ＲＡＳのＨレベルへの立上がりによ
り行なわれる。

【００１７】図１９は、このＥＤＯモードにおける出力
ノイズが生じたときのデータ出力動作を示すタイミング
チャート図である。図１９において、コラムアドレスス
トローブ信号／ＣＡＳの立下がりに従って、アドレスＹ
１に対応するデータＱ１が出力される。このデータＱ１
の出力に従って生じる接地電流により、接地電位が上昇
したとき、このコラムアドレスストローブ信号／ＣＡＳ
から内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳ
を生成するバッファの論理しきい値が上昇し、Ｈレベル
に保持されている外部コラムアドレスストローブ信号／
ＣＡＳがＬレベルと判定され、内部コラムアドレススト
ローブ信号ｉｎｔ／ＣＡＳがＬレベルに立下がる。半導
体記憶装置においては、内部読出動作は、この内部コラ
ムアドレスストローブ信号ｉｎｔ／ＣＡＳに従って行な
われている。したがって、この内部コラムアドレスアド
レスストローブ信号ｉｎｔ／ＣＡＳの立下がりに従っ
て、データＱ１に代わって、そのときに与えられている
アドレスＹ２が指定するメモリセルのデータＱ２が出力
される。このデータＱ２は本来出力されるべきデータで
はない。したがって、この出力ノイズの影響により、半
導体記憶装置は誤ったデータを出力し、誤動作するとい
う問題が生じる。

【００１８】それゆえ、この発明の目的は、出力ノイズ
の影響を受けることなく正確にデータを出力することの
できる半導体記憶装置を提供することである。

【００１９】この発明の他の目的は、出力ノイズによる
内部コラムアドレスストローブ信号の活性化による誤動
作を防止することのできるＥＤＯモードを有する半導体
記憶装置を提供することである。

【００２０】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、要約すれば、データ出力タイミングから所定
期間、内部コラムアドレスストローブ信号（内部読出動
作開始指示信号）の活性化への移行を禁止するようにし
たものである。

【００２１】すなわち、請求項１に係る半導体記憶装置
は、外部から与えられる読出動作開始指示信号を受けて
内部読出動作開始指示信号を生成する制御入力バッファ
と、列アドレス信号に従って複数のメモリセルのうちの
アドレス指定されたメモリセルのデータを読出すための
読出手段と、列アドレス信号の変化に応答してこの読出
手段を活性化しかつデータ読出完了指示信号を発生する
読出制御手段と、内部読出動作開始指示信号とデータ読
出完了指示信号とに応答して読出手段が読出したデータ
を外部へ出力するためのデータ出力手段と、データ出力
手段のデータ出力に応答して内部読出動作指示信号の非
活性状態から活性状態への変化を禁止するための禁止手
段を備える。

【００２２】請求項２に係る半導体記憶装置は、請求項
１のデータ出力手段が、活性化時データ読出手段の出力
を通過させかつラッチし、非活性化時その与えられたデ
ータの状態にかかわらず出力状態を一定に保持するラッ
チ状態とされるデータ転送手段と、活性化時このデータ
転送手段からのデータを装置外部へ出力する出力バッフ
ァと、内部読出動作開始指示信号およびデータ読出完了
指示信号の活性化に応答してデータ転送手段を活性化す
る手段と、内部読出動作開始指示信号の活性化に応答し
て出力バッファ手段を活性化する手段を含む。

【００２３】請求項３に係る半導体記憶装置は、請求項
１または２の禁止手段が、禁止指示信号発生手段を含
み、制御入力バッファは、この禁止手段からの禁止指示
信号に応答して内部読出動作開始指示信号を活性状態へ
駆動する経路が遮断される。

【００２４】請求項４に係る半導体記憶装置は、請求項
３の禁止手段が、データ転送指示信号とデータ出力許可
信号両者の活性化に応答してセット状態されるフリップ
・フロップと、このフリップ・フロップのセットされた
出力に応答して導通し、禁止指示信号を活性化する第１
のトランジスタ素子と、この禁止指示信号を遅延する遅
延手段と、この遅延手段の出力信号の活性化に応答して
禁止指示信号を非活性化する第２のトランジスタ素子と
を備える。遅延手段の出力信号の活性化に応答してフリ
ップ・フロップがリセットされる。

【００２５】請求項５に係る半導体記憶装置は、請求項
３または４の装置において、制御入力バッファが、外部
読出動作開始指示信号をバッファ処理するバッファと、
このバッファの出力信号をラッチして内部読出動作開始
指示信号を発生するラッチ回路と、このバッファの内部
読出動作開始指示信号を活性状態へドライブする経路を
禁止手段からの禁止指示信号により遮断する手段とを含
む。

【００２６】請求項６に係る半導体記憶装置は、請求項
１ないし５の装置において、この内部読出動作開始指示
信号は、列アドレスの取込／ラッチを指令するコラム・
アドレス・ストローブ信号を含む。

【００２７】請求項７の半導体記憶装置は、請求項４の
フリップ・フロップが、データ転送指示信号とデータ出
力許可信号両者の活性化時セットされかつ遅延回路の出
力信号の活性化時リセットされるセット／リセットフリ
ップ・フロップと、データ転送指示信号とデータ出力許
可信号と前記セット／リセットフリップ・フロップの出
力信号とがすべて活性状態のときに前記第１のトランジ
スタ素子を導通状態とする論理ゲートとを備える。

【００２８】データ出力手段からのデータ出力のタイミ
ングに合わせて、内部読出動作開始指示信号の非活性状
態から活性状態への変化を禁止するようにしているた
め、データ出力手段からのデータ出力時に出力ノイズが
発生しても、この内部読出動作開始指示信号は非活性状
態から活性状態への移行が禁止される。したがってデー
タ出力手段は、出力ノイズが発生しても、内部読出動作
開始指示信号が活性状態へ変化しないため、新たなデー
タの取込および出力が禁止され、誤ったデータの出力が
防止される。

【００２９】

【発明の実施の形態】

［実施の形態１］図１（Ａ）は、この発明の実施の形態
１に従う半導体記憶装置の全体の構成を概略的に示す図
である。図１（Ａ）においては、データ読出部の構成の
みを示し、データ書込部の構成は示していない。図１
（Ａ）において、半導体記憶装置は、行および列のマト
リクス状に配置される複数のメモリセルを有するメモリ
セルアレイ１と、外部から与えられるアドレス信号ＡＤ
を取込み内部ロウアドレスＸおよび内部列アドレスＹを
生成するアドレスバッファ２と、アドレスバッファ２か
ら与えられた内部ロウアドレス信号をデコードし、メモ
リセルアレイ１の対応の行を選択する行デコーダ３と、
メモリセルアレイ１の選択行に接続されるメモリセルの
データの検知および増幅およびラッチを行なうセンスア
ンプと、アドレスバッファ２から与えられる内部列アド
レスＹをデコードし、メモリセルアレイ１の対応の列を
選択する信号を発生する列デコーダ５と、メモリセルア
レイ１の各列に対して設けられ、列デコーダ５からの列
選択信号に従って選択列を内部データ線へ接続するＩＯ
ゲートを含む。図１（Ａ）においては、センスアンプお
よびＩＯゲートを１つのブロック４で示す。

【００３０】半導体記憶装置は、さらに、プリアンプイ
ネーブル信号ＰＡＥに応答して活性化されてブロック４
から読出されたメモリセルデータを増幅するプリアンプ
６と、転送制御信号ＺＯＤＬに従ってこのプリアンプ６
により増幅された内部読出データＲＤを転送するデータ
転送回路７と、出力許可信号ＯＥＭに応答して活性化さ
れ、このデータ転送回路７から転送されたデータＲＤＦ
をバッファ処理して装置外部へ読出データＱとして出力
する出力バッファ８を含む。

【００３１】この半導体記憶装置は、さらに、制御信号
発生部として、外部からのロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥおよび出力イネーブル信号／
ＯＥを受けて内部制御信号、すなわちロウアドレスラッ
チ指示信号ＲＡＬ、コラムアドレスラッチ指示信号ＣＡ
Ｌ、出力バッファ８を活性化する出力許可信号ＯＥＭ等
を発生する制御信号発生回路１０と、アドレスバッファ
２から与えられるコラムアドレス信号の変化を検出する
ＡＴＤ回路１２と、ＡＴＤ回路１２からのアドレス変化
検出信号ＡＴＤおよび内部コラムアドレスストローブ信
号ｉｎｔ／ＣＡＳに従って、列デコーダイネーブル信号
ＣＤＥ、プリアンプイネーブル信号ＰＡＥおよびデータ
転送指示信号ＺＯＤＬを生成する読出制御回路１４を含
む。この読出制御回路１４は、またプリアンプイネーブ
ル信号ＰＡＥに従って、データ読出動作完了信号を生成
し、かつ内部コラムアドレスストローブ信号ｉｎｔ／Ｃ
ＡＳの活性化への移行を禁止するＣＡＳアクティブ禁止
信号ＣＡＩＨＴを生成する。

【００３２】制御信号発生回路１０は、さらに図示しな
い経路を介して、行デコーダ３およびセンスアンプの活
性化タイミングをそれぞれロウアドレスストローブ信号
／ＲＡＳに従って決定する。

【００３３】この図１（Ａ）に示す半導体記憶装置にお
いては、コラムアドレスストローブ信号／ＣＡＳは、デ
ータ出力タイミングを決定し、列選択動作の開始タイミ
ングは、アドレス変化検出信号ＡＴＤにより決定され
る。したがってここでは、コラムアドレスストローブ信
号／ＣＡＳは、内部読出動作開始指示信号として用いら
れる。次に図１（Ｂ）を参照して、この発明の半導体記
憶装置の動作について説明する。

【００３４】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルの活性状態とされると、メモリサイクルが始ま
り、制御信号発生回路１０からのロウアドレスラッチ指
示信号ＲＡＬが活性状態とされ、アドレスバッファ２
は、外部から与えられたアドレス信号ＡＤを取込み、内
部ロウアドレス信号Ｘを生成する。次に行デコーダ３が
制御信号発生回路１０の制御の下に活性化され、このア
ドレス信号Ｘをデコードし、メモリセルアレイ１の対応
の行を選択する。次いで、ブロック４に含まれるセンス
アンプが制御信号発生回路１０からの制御信号により活
性化され、メモリセルアレイ１の選択行に接続されるメ
モリセルのデータの検知および増幅ならびにラッチを行
なう。

【００３５】コラムアドレスストローブ信号／ＣＡＳが
Ｈレベルのときに、アドレスバッファ２に含まれるコラ
ムアドレスバッファはスルー状態であり、与えられたア
ドレス信号をＡＴＤ回路１２へ与える。ＡＴＤ回路１２
は、この列アドレス信号Ｙの変化に応答してワンショッ
トのパルス信号であるアドレス変化検出信号ＡＴＤを生
成する。読出制御回路１４は、このアドレス変化検出信
号ＡＴＤに応答して、列デコーダ５を活性化し、列デコ
ーダ５はアドレスバッファ２から与えられた列アドレス
信号Ｙをデコードし、メモリセルアレイ１の列を選択す
る信号を発生し、ブロック４に含まれるＩＯゲートを介
してこの選択列をプリアンプ６に接続する。

【００３６】読出制御回路１４はまた所定のタイミング
で、このアドレス変化検出信号ＡＴＤに従ってプリアン
プイネーブル信号ＰＡＥを活性状態とする。プリアンプ
６は、このプリアンプ活性化信号ＰＡＥに応答して活性
化され、ブロック４に含まれるＩＯゲートから伝達され
るメモリセルデータの増幅を行ないかつラッチし、内部
読出データＲＤを生成する。読出制御回路１４は、プリ
アンプ６が活性化とされ読出データＲＤが確定状態とさ
れかつ制御信号発生回路１０からの内部コラムアドレス
ストローブ信号ｉｎｔ／ＣＡＳが活性状態のＬレベルと
されると、データ転送指示信号ＺＯＤＬを活性化する。
これにより、データ転送回路７は、プリアンプ６からの
内部読出データＲＤを取込みかつラッチして出力バッフ
ァ８へ与える。

【００３７】出力バッファ８は、制御信号発生回路１０
から与えられる出力許可信号ＯＥＭに応答して活性状態
とされており、データ転送回路７から転送されるデータ
ＲＤＦをバッファ処理して装置外部へ読出データＱとし
て出力する。したがって、このデータ転送指示信号ＺＯ
ＤＬは、プリアンプ６におけるデータ読出動作が完了
し、かつ内部コラムアドレスストローブ信号ｉｎｔ／Ｃ
ＡＳがＬレベルの活性状態とされると、活性状態とされ
る。

【００３８】このデータ転送回路７は、その構成は後に
詳細に説明するが、内部コラムアドレスストローブ信号
ｉｎｔ／ＣＡＳがＨレベルの間ラッチ状態とされ、プリ
アンプ６の内部読出データＲＤにかかわらず、その保持
するデータＲＤＦを持続的に出力する。

【００３９】図１（Ｂ）に示すように、コラムアドレス
Ｙ１に従って選択されたデータＱ１は、コラムアドレス
ストローブ信号／ＣＡＳの立下がりに応答して出力され
る。外部コラムアドレスストローブ信号／ＣＡＳがＨレ
ベルへ立上がり、そのときにアドレスバッファ２から与
えられるコラムアドレスがアドレスＹ２に変化した場
合、ＡＴＤ回路１２はアドレス変化検出信号ＡＴＤを生
成する。本発明においては、内部コラムアドレスストロ
ーブ信号ｉｎｔ／ＣＡＳの活性化をこのデータＱ１が出
力されてから所定期間Ｔの間禁止する。これにより、内
部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳは、一
旦Ｈレベルの非活性状態とされても、この期間Ｔの間、
非活性状態から活性状態への移行が禁止されるため、出
力ノイズにより内部コラムアドレスストローブ信号ｉｎ
ｔ／ＣＡＳが活性状態となって信号ＺＯＤＬが活性状態
となるのが禁止され、アドレスＹ２に従ったデータがデ
ータ転送回路７を介して出力されるのが防止される。

【００４０】次いで、再び外部コラムアドレスストロー
ブ信号／ＣＡＳがＬレベルに立下がると、内部コラムア
ドレスストローブ信号ｉｎｔ／ＣＡＳが活性状態のＬレ
ベルとされ、データ転送指示信号ＺＯＤＬが活性状態と
なり、データ転送回路７および出力バッファ８を介して
アドレスＹ３に従ったデータＱ３が出力される。

【００４１】上述のように、出力バッファ８からのデー
タ出力タイミングに合わせて所定期間Ｔの間、内部コラ
ムアドレスストローブ信号ｉｎｔ／ＣＡＳが非活性状態
から活性状態へ移行するのを禁止する。これにより、出
力ノイズが発生しても、内部コラムアドレスストローブ
信号ｉｎｔＣＡＳが誤ってＬレベルに駆動されるのを防
止することができ、内部コラムアドレスストローブ信号
の出力ノイズによる活性化による誤ったデータの出力が
防止される。

【００４２】図２（Ａ）は、図１（Ａ）に示す読出制御
回路１４および制御信号発生回路１０の構成を概略的に
示すブロック図である。図２（Ａ）において、読出制御
回路１４は、ＡＴＤ回路１２からのコラムアドレス変化
検出信号ＡＴＤに応答して、プリアンプイネーブル信号
ＰＡＥを出力するプリアンプイネーブル回路１４ａと、
コラムアドレス変化検出信号ＡＴＤに応答して、読出動
作完了指示信号ＲＯＣを出力するリード完了検出回路１
４ｂと、リード完了検出回路１４ｂからの読出動作完了
指示信号ＲＯＣと内部コラムアドレスストローブ信号ｉ
ｎｔ／ＣＡＳに従ってデータ転送指示信号ＺＯＤＬを出
力するデータ転送制御回路１４ｃと、このデータ転送指
示信号ＺＯＤＬと出力許可信号ＯＥＭの活性化に応答し
て、ＣＡＳアクティブ禁止信号ＣＡＩＨＴを出力してＣ
ＡＳバッファ１０ａへ与える禁止回路１４ｄを含む。

【００４３】制御信号発生回路１０に含まれるＣＡＳバ
ッファ１０ａは、外部からのコラムアドレスストローブ
信号／ＣＡＳを受けてバッファ処理し、内部コラムアド
レスストローブ信号ｉｎｔ／ＣＡＳを出力する。このＣ
ＡＳバッファ１０ａの内部構成については後に詳細に説
明するが、禁止回路１４ｄからの禁止信号ＣＡＩＨＴが
活性状態のときには、この内部コラムアドレスストロー
ブ信号ｉｎｔ／ＣＡＳを非活性状態から活性状態へ駆動
する経路が遮断される。この内部コラムアドレスストロ
ーブ信号ｉｎｔ／ＣＡＳが非活性状態から活性状態へ移
行するのを禁止することにより、この内部コラムアドレ
スストローブ信号ｉｎｔ／ＣＡＳの立下がり（活性状態
への移行）によるデータ出力動作が禁止される。

【００４４】図２（Ｂ）は、図２（Ａ）に示す読出制御
回路１４の動作を示す信号波形図である。以下、この図
２（Ｂ）を参照して、図２（Ａ）に示す読出制御回路の
動作について説明する。

【００４５】ロウアドレスストローブ信号／ＲＡＳが活
性状態のＬレベルの条件下で、内部コラムアドレススト
ローブ信号ｉｎｔ／ＣＡＳがＨレベルのときに、アドレ
ス信号ＡＤが列アドレスＹ１に設定される。このアドレ
スＹ１への変化に応答して、ＡＴＤ回路１２からアドレ
ス変化検出信号ＡＴＤがワンショットのパルス形態で出
力される。このコラムアドレス変化検出信号ＡＴＤの立
上がりに応答して、リード完了検出回路１４ｂからの読
出動作完了指示信号ＲＯＣがＬレベルとされ、読出動作
が完了していないことを示す状態に設定される。次いで
プリアンプイネーブル回路１４ａが、このコラムアドレ
ス変化検出信号ＡＴＤの立上がりに応答して、所定時間
経過後にプリアンプイネーブル信号ＰＡＥを活性状態と
する。このプリアンプイネーブル信号ＰＡＥの活性期間
は、予め決められている。プリアンプイネーブル信号Ｐ
ＡＥの非活性化タイミングは、内部コラムアドレススト
ローブ信号ｉｎｔ／ＣＡＳの非活性化により定められて
もよい。したがってこの列アドレスＹ１に従って読出さ
れたメモリセルのデータが、プリアンプ６により増幅さ
れて保持される。

【００４６】次いでこのプリアンプイネーブル信号ＰＡ
Ｅが活性状態とされて、所定期間が経過し、プリアンプ
６の出力信号が確定状態とされると、リード完了検出回
路１４ｂからの読出動作完了指示信号ＲＯＣがＨレベル
の活性状態とされる。これにより、読出動作が完了し、
確定データがプリアンプから出力されて保持されている
ことが示される。次いでこの読出動作完了指示信号ＲＯ
Ｃが活性状態のＨレベルとされると、データ転送制御回
路１４ｃは、内部コラムアドレスストローブ信号ｉｎｔ
／ＣＡＳがＬレベルとされているのを条件として、デー
タ転送指示信号ＺＯＤＬをＨレベルとする。このデータ
転送指示信号ＺＯＤＬがＨレベルとされると、図１
（Ａ）に示すデータ転送回路７が、プリアンプ６からの
読出データＲＤを取込みかつラッチして出力バッファ８
へこのラッチしたデータＲＤＦを出力する。

【００４７】出力許可信号ＯＥＭは、内部コラムアドレ
スストローブ信号ｉｎｔ／ＣＡＳの活性化に応答して既
に活性状態とされており（出力イネーブル信号／ＯＥが
Ｌレベルの活性状態にある場合を想定する）、出力バッ
ファ８はこのデータ転送回路７から出力されたデータＲ
ＤＦが出力バッファ８を介して出力される。したがって
このデータＱとして、列アドレスＹ１に対応するデータ
Ｑ１が出力される。このデータＱ１が出力されると、デ
ータ転送制御信号ＺＯＤＬに従って、禁止回路１４ｄ
が、ＣＡＳアクティブ禁止信号ＣＡＩＨＴを所定期間Ｈ
レベルの活性状態とする。この禁止信号ＣＡＩＨＴが活
性状態の間、ＣＡＳバッファ１０ａでは、その内部コラ
ムアドレスストローブ信号ｉｎｔＣＡＳを非活性状態か
ら活性状態へ変化するのが禁止される。出力ノイズが発
生するのは、データ出力時である（出力バッファにおい
て充放電電流が流れるとき）。したがってこの間、内部
コラムアドレスストローブ信号ｉｎｔ／ＣＡＳを非活性
状態から活性状態へ変化するのを防止しておくことによ
り、出力ノイズが発生しても誤った次のデータの出力が
禁止される。

【００４８】内部コラムアドレスストローブ信号ｉｎｔ
／ＣＡＳがＬレベルの期間、コラムアドレスバッファ
は、ラッチ状態である。したがってこの間に、アドレス
はアドレスＹ１からアドレスＹ２に変化しても、その内
部コラムアドレスは変化しない。内部コラムアドレスス
トローブ信号ｉｎｔ／ＣＡＳがＨレベルに立上がると、
内部コラムアドレス信号がアドレスＹ２に変化し、ＡＴ
Ｄ回路１２からのアドレス変化検出信号ＡＴＤがＨレベ
ルへ立上がる。この内部コラムアドレスストローブ信号
ｉｎｔ／ＣＡＳの立上がりに応答して、データ転送指示
信号ＺＯＤＬは、Ｌレベルの非活性状態とされる。この
状態において、データ転送回路７はラッチ状態にあり、
出力バッファ８からは、持続的にデータＱ１が出力され
る。

【００４９】コラムアドレス変化検出信号ＡＴＤが活性
状態とされると、プリアンプイネーブル回路１４ａから
のプリアンプイネーブル信号ＰＡＥがＨレベルの活性状
態とされる。このときまたリード完了検出回路１４ｂか
らの読出動作完了指示信号ＲＯＣが再びＬレベルとされ
る。プリアンプイネーブル信号ＰＡＥが活性状態とさ
れ、プリアンプ６が動作して、データを出力しても、そ
の間内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳ
はＨレベルであり、データ出力は指定されていないた
め、出力バッファからの出力データはデータＱ１のまま
である。この内部コラムアドレスストローブ信号ｉｎｔ
／ＣＡＳがＨレベルのとき、再びアドレスはアドレスＹ
２からアドレスＹ３へ変化すると、このアドレスの変化
に従って、再びコラムアドレス変化検出信号ＡＴＤが活
性状態とされる。所定期間が経過すると、再びプリアン
プイネーブル信号ＰＡＥが活性状態とされ、このアドレ
スＹ３に従うメモリセルのデータの増幅が行なわれる。
したがって、このアドレスＹ２に従うメモリセルデータ
に代えて今度は、プリアンプ６からは、このアドレスＹ
３に対応するメモリセルのデータが出力される。

【００５０】この場合、アドレスＹ２に対応するアドレ
ス変化検出信号ＡＴＤによりＬレベルに読出動作完了指
示信号ＲＯＣが設定されると、このアドレスＹ２に対応
するプリアンプイネーブル信号ＰＡＥが出力され（活性
化され）、データが確定した状態において、再びアドレ
スＹ３によりアドレス変化検出信号ＡＴＤがＨレベルの
活性状態とされる。アドレスＹ３に対応するアドレス変
化検出信号ＡＴＤが活性化され、次いでプリアンプイネ
ーブル信号ＰＡＥが再び活性状態とされて所定時間経過
後に、読出動作完了指示信号ＲＯＣがＨレベルの活性状
態とされる。この読出動作完了指示信号ＲＯＣがＨレベ
ルの活性状態とされ、かつ内部コラムアドレスストロー
ブ信号ｉｎｔ／ＣＡＳがＬレベルに立下がりデータ読出
が指定されると、データ転送指示信号ＺＯＤＬがＨレベ
ルの活性状態とされ、出力バッファ８からのデータがデ
ータＱ１からデータＱ３に変化する。

【００５１】出力許可信号ＯＥＭは活性状態のＨレベル
であり、このデータ転送指示信号ＺＯＤＬがＨレベルの
活性状態とされると、再びＣＡＳアクティブ禁止信号Ｃ
ＡＩＨＴが所定期間Ｈレベルの活性状態とされ、ＣＡＳ
バッファ１０ａからの内部コラムアドレスストローブ信
号ｉｎｔ／ＣＡＳはＨレベルからＬレベルへ変化するの
が禁止される。これにより、データ出力時における出力
ノイズの影響により、内部コラムアドレスストローブ信
号ｉｎｔ／ＣＡＳが非活性状態から活性状態へ変化し、
誤った列アドレスによるデータ出力動作が禁止される。

【００５２】図３（Ａ）は、図２（Ａ）に示すプリアン
プイネーブル回路１４ａの構成の一例を示す図である。
図３（Ａ）において、プリアンプイネーブル回路１４ａ
は、コラムアドレス変化検出信号ＡＴＤの立上がりに応
答してセットされるセット／リセットフリップフロップ
１４ａａと、セット／リセットフリップフロップ１４ａ
ａの出力ノードＱからの出力信号を所定時間Ｄ１遅延す
る遅延回路１４ａｂと、遅延回路１４ａｂの出力信号を
所定時間Ｄ２遅延してセット／リセットフリップフロッ
プ１４ａａのリセット入力Ｒへ与える遅延回路１４ａｃ
を含む。遅延回路１４ａｂからプリアンプイネーブル信
号ＰＡＥが出力される。

【００５３】この図３（Ａ）に示すプリアンプイネーブ
ル回路１４ａの構成の場合、その動作波形を図３（Ｂ）
に示すように、コラムアドレス変化検出信号ＡＴＤがＨ
レベルに立上がると、所定時間Ｄ１経過後に、プリアン
プイネーブル信号ＰＡＥが活性状態のＨレベルとされ
て、プリアンプが増幅動作を行なう。この期間Ｄ１の間
に、コラムデコーダによる列選択動作が行なわれて、選
択メモリセルのデータがプリアンプへ伝達される。プリ
アンプイネーブル信号ＰＡＥがＨレベルに立上がると、
遅延回路１４ａｃの出力信号が期間Ｄ２経過後にＨレベ
ルに立上がり、セット／リセットフリップフロップ１４
ａａがリセットされる。これにより、セット／リセット
フリップフロップ１４ａａの出力信号がＬレベルに立下
がり、遅延回路１４ａｂからのプリアンプイネーブル信
号ＰＡＥがさらに期間Ｄ１経過後にＬレベルに低下す
る。したがって、プリアンプイネーブル信号ＰＡＥの活
性期間（Ｈレベルの期間）は、遅延回路１４ａｂおよび
１４ａｃの有する遅延時間Ｄ１とＤ２の和で与えられ
る。なお、プリアンプイネーブル信号ＰＡＥのリセット
は、内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳ
により行なわれてもよい。

【００５４】図４（Ａ）は、図２（Ａ）に示すリード完
了検出回路の構成の一例を示す図である。図４（Ａ）に
おいて、リード完了検出回路１４ｂは、コラムアドレス
変化検出信号ＡＴＤを所定時間Ｄ３遅延する遅延回路１
４ｂａと、遅延回路１４ｂａの出力信号の立上がりに応
答してセットされかつコラムアドレス変化検出信号ＡＴ
Ｄの立上がりに応答してリセットされるセット／リセッ
トフリップフロップ１４ｂｂを含む。フリップフロップ
１４ｂｂの出力Ｑから読出動作完了指示信号ＲＯＣが出
力される。この遅延回路１４ｂａの有する遅延時間Ｄ３
は、図３（Ａ）に示すプリアンプイネーブル回路１４ａ
に含まれる遅延回路１４ａｂおよび１４ａｃの有する遅
延時間Ｄ１およびＤ２と以下の関係を満たすように設定
される。

【００５５】Ｄ１＜Ｄ３≦２・Ｄ１＋Ｄ２ 次にこの図４（Ａ）に示すリード完了検出回路１４ｂの
動作をその動作波形図である図４（Ｂ）を参照して説明
する。コラムアドレス変化検出信号ＡＴＤがＨレベルに
立上がると、セット／リセットフリップフロップ１４ｂ
ｂがリセットされ、その出力Ｑから出力される読出動作
完了指示信号ＲＯＣがＬレベルの非活性状態とされる。
次いで、プリアンプイネーブル信号ＰＡＥがＨレベルの
活性状態とされ、プリアンプが動作し、このプリアンプ
からの出力データが確定状態とされると、遅延回路１４
ｂａからの出力信号がＨレベルに立上がり、セット／リ
セットフリップフロップ１４ｂｂがセットされ、読出動
作完了指示信号ＲＯＣがＨレベルの活性状態とされる。
この読出動作完了指示信号は、プリアンプイネーブル信
号ＰＡＥが活性状態とされて、プリアンプの出力信号が
確定状態とされたときに活性状態とされればよい。

【００５６】なお、図４（Ａ）に示すリード完了検出回
路１４ｂの構成においては、コラムアドレス変化検出信
号ＡＴＤの立上がりを遅延して読出動作完了指示信号Ｒ
ＯＣを活性状態のＨレベルとしている。これに代えて、
コラムアドレス変化検出信号ＡＴＤの立下がりを所定時
間遅延して読出動作完了指示信号ＲＯＣがＨレベルの活
性状態とされてもよい。この構成は、遅延回路１４ｂａ
へコラムアドレス変化検出信号ＡＴＤの反転信号を与え
ることにより容易に実現される。

【００５７】図５（Ａ）は、図２（Ａ）に示すデータ転
送制御回路１４ｃの構成の一例を示す図である。図５
（Ａ）において、データ転送制御回路１４ｃは、内部コ
ラムアドレスストローブ信号ｉｎｔ／ＣＡＳと読出動作
完了指示信号ＲＯＣを受けるゲート回路１４ｃａを含
む。このゲート回路１４ｃａは、内部コラムアドレスス
トローブ信号ｉｎｔ／ＣＡＳがＬレベルにあり、かつ読
出動作完了指示信号ＲＯＣがＨレベルのときに、データ
転送指示信号ＺＯＤＬをＨレベルの活性状態とする。次
にこの図５（Ａ）に示すデータ転送制御回路１４ｃの動
作をその動作波形図である図５（Ｂ）を参照して説明す
る。

【００５８】内部コラムアドレスストローブ信号ｉｎｔ
／ＣＡＳがＨレベルのときに、列アドレスが変化し、読
出動作完了指示信号ＲＯＣがＬレベルとされる。次い
で、内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳ
がＬレベルとされ、かつ読出動作完了指示信号ＲＯＣが
Ｈレベルとされると、このゲート回路１４ｃａからのデ
ータ転送指示信号ＺＯＤＬがＨレベルとされ、プリアン
プから出力バッファへのデータ転送が行なわれる。

【００５９】内部コラムアドレスストローブ信号ｉｎｔ
／ＣＡＳがＨレベルに立上がると、ゲート回路１４ｃａ
からのデータ転送指示信号ＺＯＤＬはＬレベルとされ
る。この内部コラムアドレスストローブ信号ｉｎｔ／Ｃ
ＡＳの立下がりと読出動作完了指示信号ＲＯＣの立上が
りとのタイミングの関係は２種類存在する。すなわち内
部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳが、読
出動作完了指示信号ＲＯＣがＬレベルのときに活性状態
とされる場合（破線で示す）、および内部コラムアドレ
スストローブ信号ｉｎｔ／ＣＡＳが、読出動作完了指示
信号ＲＯＣがＨレベルになった後に活性状態のＬレベル
とされる状態である。いずれの場合においても、プリア
ンプの出力するデータが確定状態とされ、かつ内部コラ
ムアドレスストローブ信号ｉｎｔ／ＣＡＳによりデータ
読出が指定されたときにデータ転送が行なわれる（デー
タ転送指示信号ＺＯＤＬがＨレベルとなる）。

【００６０】図６（Ａ）は、図２（Ａ）に示す禁止回路
１６ｄの具体的構成を示す図である。図６（Ａ）におい
て、禁止回路１６ｄは、データ転送指示信号ＺＯＤＬと
出力許可信号ＯＥＭを受けるＡＮＤ回路ＡＧと、フリッ
プフロップを構成するＮＡＮＤ回路ＮＧ１およびＮＧ２
と、ＮＡＮＤ回路ＮＧ１の出力信号とＡＮＤ回路ＡＧの
出力信号とを受けるＮＡＮＤ回路ＮＧ３と、電源ノード
Ｖｃｃと出力ノードＮｄの間に接続されかつそのゲート
にＮＡＮＤ回路ＮＧ３の出力信号を受けるｐチャネルＭ
ＯＳトランジスタ１４ｄａと、出力ノードＮｄ上の信号
ＣＡＩＨＴをラッチするためのインバータラッチを構成
するインバータ回路ＩＧ１およびＩＧ２と、出力ノード
Ｎｄからの禁止信号ＣＡＩＨＴを所定時間Ｔ遅延する遅
延回路１４ｄｃと、出力ノードＮｄと接地ノードの間に
接続されかつそのゲートに遅延回路１４ｄｃの出力信号
を受けるｎチャネルＭＯＳトランジスタ１４ｄｂと、遅
延回路１４ｄｃの出力信号を反転してＮＡＮＤ回路ＮＧ
２の一方入力へ与えるインバータ回路ＩＧ３を含む。

【００６１】ＮＡＮＤ回路ＮＧ１は、その一方入力にＡ
ＮＤ回路ＡＧの出力信号を受け、かつその他方入力がＮ
ＡＮＤ回路ＮＧ２の出力に接続される。ＮＡＮＤ回路Ｎ
Ｇ２は、その他方入力がＮＡＮＤ回路ＮＧ１のノードＮ
ａに接続される。ＭＯＳトランジスタ１４ｄｂの電流駆
動力は、ＭＯＳトランジスタ１４ｄａの駆動力およびイ
ンバータ回路ＩＧ１およびＩＧ２で構成されるインバー
タラッチのラッチ能力よりも十分に大きくされる。すな
わち、インバータ回路ＩＧ１の電流駆動力は、ＭＯＳト
ランジスタ１４ｄｂの電流駆動力よりも小さくされる。
次に、この図６（Ａ）に示す禁止回路１４ｄの動作を、
その動作波形図である図６（Ｂ）および（Ｃ）を参照し
て説明する。

【００６２】まず、データ転送指示信号ＺＯＤＬと出力
許可信号ＯＥＭとの論理積信号が、遅延回路１４ｄｃの
有する遅延時間Ｔよりも短い期間活性状態とされるとき
の動作について図６（Ｂ）を参照して説明する。後に詳
細に説明するが、出力イネーブル信号／ＯＥおよびコラ
ムアドレスストローブ信号／ＣＡＳ両者が活性状態とさ
れると出力許可信号ＯＥＭが活性状態とされ、信号／Ｒ
ＡＳおよび／ＯＥの少なくとも一方の非活性化により信
号ＯＥＭは非活性状態とされる。

【００６３】ＡＮＤ回路ＡＧの出力信号（ＺＯＤＬ・Ｏ
ＥＭ）がＬレベルのときには、ＮＡＮＤ回路ＮＧ１の出
力ノードＮａおよびＮＡＮＤ回路ＮＧ３の出力ノードＮ
ｂの電位はＨレベルである。この状態においては、ＭＯ
Ｓトランジスタ１４ｄａは非導通状態にある。また、禁
止信号ＣＡＩＨＴも非活性状態のＬレベルであり、遅延
回路１４ｄｃの出力ノードＮｃの電位もＬレベルであ
る。

【００６４】ＡＮＤ回路ＡＧの出力信号がＨレベルとな
ると、ＮＡＮＤ回路ＮＧ３は、その両入力の電位がとも
にＨレベルとなり、出力ノードＮｂがＬレベルとなり、
ＭＯＳトランジスタ１４ｄａが導通し、出力ノードＮｂ
からの禁止信号ＣＡＩＨＴがＨレベルに立上がる。この
禁止信号ＣＡＩＨＴは、インバータ回路ＩＧ１およびＩ
Ｇ２によりラッチされる。遅延回路１４ｄｃの有する遅
延時間Ｔの経過前に、データ転送指示信号ＺＯＤＬおよ
び出力許可信号ＯＥＭの一方がＬレベルに低下すると、
応じてＮＡＮＤ回路ＮＧ３の出力ノードＮｂの電位がＨ
レベルに立上がり、ＭＯＳトランジスタ１４ｄａが非導
通状態とされる。この状態においても、インバータ回路
ＩＧ１およびＩＧ２により、禁止信号ＣＡＩＨＴはＨレ
ベルに保持される。

【００６５】時間Ｔが経過すると、遅延回路１４ｄｃか
らの出力信号がＨレベルに立上がり、ＭＯＳトランジス
タ１４ｄｂが導通し、出力ノードＮｄを接地電位レベル
へ放電する。ＭＯＳトランジスタ１４ｄｂの電流駆動力
は、インバータ回路ＩＧ１のそれよりも十分大きいた
め、禁止信号ＣＡＩＨＴはＬレベルに立下がる。この遅
延回路１４ｄｃの出力信号がＨレベルに立上がると、イ
ンバータ回路ＩＧ３の出力信号はＬレベルとなり、ＮＡ
ＮＤ回路ＮＧ２の出力信号がＨレベルとされる。しかし
ながら、この状態においては、ＮＡＮＤ回路ＮＧ１の出
力信号は既にＡＮＤ回路ＡＧの出力信号によりＨレベル
に復帰している。禁止信号ＣＡＩＨＴがＬレベルに低下
すると、時間Ｔ経過後、遅延回路１４ｄｃからの出力信
号がＬレベルに低下し、ＭＯＳトランジスタ１４ｄｂが
非導通状態となる。

【００６６】次に、図６（Ｃ）を参照して、遅延回路１
４ｄｃの有する遅延時間Ｔが、データ転送指示信号ＺＯ
ＤＬおよび出力許可信号ＯＥＭの論理積信号のＨレベル
の期間よりも短い場合の動作について説明する。

【００６７】初期状態においては、データ転送指示信号
ＺＯＤＬおよび出力許可信号ＯＥＭの論理積信号、すな
わちＡＮＤ回路ＡＧの出力信号がＬレベルであり、ノー
ドＮａおよびＮｂの電位はＨレベルであり、またノード
Ｎｃの電位はＬレベルであり、禁止信号ＣＡＩＨＴはＬ
レベルにある。ＡＮＤ回路ＡＧの出力信号がＨレベルに
立上がると、ＮＡＮＤ回路ＮＧ３の出力ノードＮｂがＬ
レベルに立下がり、ＭＯＳトランジスタ１４ｄａが導通
し、出力ノードＮｄからの禁止信号ＣＡＩＨＴがＨレベ
ルに立下がる。この禁止信号ＣＡＩＨＴがＨレベルに立
上がってから、遅延回路１４ｄｃの有する遅延時間Ｔ経
過後、ノードＮｃの電位がＨレベルに立上がり、ＭＯＳ
トランジスタ１４ｄｂが導通し、出力ノードＮｄからの
禁止信号ＣＡＩＨＴがＬレベルに立下がる。

【００６８】この状態において、ＡＮＤ回路ＡＧの出力
信号はまだＨレベルにある。したがって、ノードＮｃの
電位がＨレベルに立上がると、ＮＡＮＤ回路ＮＧ２は、
インバータ回路ＩＧ３を介してＬレベルの信号を受け
て、その出力信号をＨレベルとし、応じてＮＡＮＤ回路
ＮＧ１からノードＮａに伝達される信号がＬレベルに低
下する。これにより、ＮＡＮＤ回路ＮＧ３からノードＮ
ｂに出力される信号がＨレベルに立上がり、ＭＯＳトラ
ンジスタ１４ｄａが非導通状態とされる。これにより、
高速で出力ノードＮｄからの禁止信号ＣＡＩＨＴがＬレ
ベルに駆動される。

【００６９】ＭＯＳトランジスタ１４ｄａは、単に出力
ノードＮｄを電源電位レベルへ充電するために用いられ
ており、大きな電流駆動力は必要とされない（インバー
タ回路ＩＧ１およびＩＧ２によるラッチ回路により、禁
止信号ＣＡＩＨＴは、Ｈレベルに保持される）。したが
って、ＭＯＳトランジスタ１４ｄａおよび１４ｄｂが同
時に導通する期間が生じたとしても、ＭＯＳトランジス
タ１４ｄａの消費電流を十分小さくすることができ、貫
通電流はほぼ無視することができる。

【００７０】このＭＯＳトランジスタ１４ｄｂは、ＭＯ
Ｓトランジスタ１４ｄａが非導通状態とされた後に確実
に導通状態とするためには、このＭＯＳトランジスタ１
４ｄｂのゲートに、フリップ・フロップの遅延に相当す
るゲート３段の遅延時間を有する遅延回路を設けておけ
ばよい。

【００７１】ノードＮｄからの禁止信号ＣＡＩＨＴがＬ
レベルに低下すると、時間Ｔ経過後、ノードＮｃの電位
がＬレベルに低下し、ＭＯＳトランジスタ１４ｄｂは非
導通状態とされる。出力ノードＮｄの禁止信号ＣＡＩＨ
Ｔは、インバータ回路ＩＧ１およびＩＧ２により、Ｌレ
ベルに保持される。これにより、ＭＯＳトランジスタ１
４ｄａおよび１４ｄｂの両者が非導通状態とされても出
力ノードＮｄがフローティング状態となるのが防止さ
れ、ノイズの影響を受けることなく確実に禁止信号ＣＡ
ＩＨＴを、Ｌレベルに保持することができる。

【００７２】この図６（Ｂ）および（Ｃ）に示すよう
に、データ転送指示信号ＺＯＤＬおよび出力許可信号Ｏ
ＥＭ両者がＨレベルにされる期間が、遅延時間Ｔよりも
長い／短いにかかわらず、常に一定の時間幅Ｔを有する
禁止信号ＣＡＩＨＴを出力することができる。これによ
り、データ出力時、一定時間Ｔの間、内部動作状態にか
かわらず内部コラムアドレスストローブ信号ｉｎｔ／Ｃ
ＡＳが、非活性状態から活性状態へ移行するのを防止す
ることができ、出力ノイズによる誤ったデータの出力を
防止することができる。

【００７３】図７（Ａ）は、図２（Ａ）に示すＣＡＳバ
ッファ１０ａの構成の一例を示す図である。図７（Ａ）
において、ＣＡＳバッファ１０ａは、外部からのコラム
アドレスストローブ信号／ＣＡＳを受けるインバータ回
路ＩＧ４と、ＣＡＳアクティブ禁止信号ＣＡＩＨＴを受
けるインバータ回路ＩＧ５と、電源ノードＶｃｃと出力
ノードＮｅの間に接続され、そのゲートにインバータ回
路ＩＧ４の出力信号を受けるｐチャネルＭＯＳトランジ
スタ１０ａａと、出力ノードＮｅとノードＮｆの間に接
続されかつそのゲートにインバータ回路ＩＧ４の出力信
号を受けるｎチャネルＭＯＳトランジスタ１０ａｂと、
ノードＮｆと接地ノードの間に接続されかつそのゲート
にインバータ回路ＩＧ５の出力信号を受けるｎチャネル
ＭＯＳトランジスタ１０ａｃと、出力ノードＮｅ上の信
号をラッチするインバータラッチを構成するインバータ
回路ＩＧ６およびＩＧ７と、インバータ回路ＩＧ６の出
力信号を反転して内部コラムアドレスストローブ信号ｉ
ｎｔ／ＣＡＳを生成するインバータ回路ＩＧ８を含む。
次にこの図７（Ａ）に示すＣＡＳバッファ１０ａの動作
を、その動作波形図である図７（Ｂ）および図７（Ｃ）
を参照して説明する。

【００７４】まず、図７（Ｂ）を参照して、ＣＡＳアク
ティブ禁止信号ＣＡＩＨＴがＬレベルのときの動作につ
いて説明する。この状態においては、インバータ回路Ｉ
Ｇ５の出力信号はＨレベルであり、ｎチャネルＭＯＳト
ランジスタ１０ａｃは導通状態にあり、ノードＮｆは、
接地ノードＶｓｓに電気的に接続される。したがって、
ＭＯＳトランジスタ１０ａａおよび１０ａｂは、インバ
ータ回路ＩＧ４から出力される信号の論理レベルを反転
して出力ノードＮｅに出力するインバータとして機能す
る。すなわち、外部からのコラムアドレスストローブ信
号／ＣＡＳがＨレベルのときには、インバータ回路ＩＧ
４の出力信号がＬレベルとなり、ＭＯＳトランジスタ１
０ａｂが非導通状態となり、一方、ＭＯＳトランジスタ
１０ａａが導通し、出力ノードＮａの電位レベルがＨレ
ベルとなり、応じて内部コラムアドレスストローブ信号
ｉｎｔ／ＣＡＳはＨレベルとされる。

【００７５】一方、外部コラムアドレスストローブ信号
／ＣＡＳがＬレベルの活性状態のときには、インバータ
回路ＩＧ４の出力信号がＨレベルとなり、ＭＯＳトラン
ジスタ１０ａａが非導通状態、ＭＯＳトランジスタ１０
ａｂが導通状態となる。これにより、出力ノードＮｅ
は、ＭＯＳトランジスタ１０ａｂおよび１０ａｃを介し
て接地電位レベルへ放電され、応じて内部コラムアドレ
スストローブ信号ｉｎｔ／ＣＡＳがＬレベルとなる。す
なわち、ＣＡＳアクティブ禁止信号ＣＡＩＨＴがＬレベ
ルのときには、ＭＯＳトランジスタ１０ａｃが導通状態
とされ、外部コラムアドレスストローブ信号／ＣＡＳに
従って内部コラムアドレスストローブ信号ｉｎｔ／ＣＡ
Ｓが出力される。

【００７６】次に、図７（Ｃ）を参照して、ＣＡＳアク
ティブ禁止信号ＣＡＩＨＴがＨレベルのときの動作につ
いて説明する。

【００７７】この状態においては、インバータ回路ＩＧ
５から出力される信号はＬレベルであり、ＭＯＳトラン
ジスタ１０ａｃは非導通状態にある。したがって出力ノ
ードＮｅの接地電位レベルへの放電経路は遮断される。
外部からのコラムアドレスストローブ信号／ＣＡＳがＨ
レベルに立上がると、インバータ回路ＩＧ４の出力信号
がＬレベルとなり、出力ノードＮｅは、ＭＯＳトランジ
スタ１０ａａを介して電源電圧Ｖｃｃレベルに充電さ
れ、内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳ
はＨレベルに立上がる。この内部コラムアドレスストロ
ーブ信号ｉｎｔ／ＣＡＳのＨレベルは、インバータ回路
ＩＧ６およびＩＧ７によりラッチされる。外部からのコ
ラムアドレスストローブ信号／ＣＡＳがＨレベルからＬ
レベルに立下がると、インバータ回路ＩＧ４の出力信号
がＨレベルに立上がり、ＭＯＳトランジスタ１０ａａが
非導通状態、ＭＯＳトランジスタ１０ａｂが導通状態と
される。しかしながら、ＭＯＳトランジスタ１０ａｃは
非導通状態であり、出力ノードＮｅの接地電位レベルへ
の放電は禁止され、この出力ノードＮｅの電位レベル
は、インバータ回路ＩＧ６およびＩＧ７で構成されるラ
ッチ回路により保持される。応じて、内部コラムアドレ
スストローブ信号ｉｎｔ／ＣＡＳはＨレベルを維持す
る。

【００７８】すなわち、ＣＡＳアクティブ禁止信号ＣＡ
ＩＨＴがＨレベルの間、内部コラムアドレスストローブ
信号ｉｎｔ／ＣＡＳは、その活性状態となるＬレベルへ
の放電経路が遮断され、非活性状態を保持する。したが
って、出力バッファから出力データが出力されるタイミ
ングで、ＣＡＳアクティブ禁止信号ＣＡＩＨＴをＨレベ
ルの活性状態とすることにより、内部コラムアドレスス
トローブ信号ｉｎｔ／ＣＡＳは出力ノイズが発生して
も、その放電経路が遮断されるため、Ｌレベルの活性状
態へ移行するのが防止され、これにより、出力ノイズに
より誤ってデータ転送指示信号が活性状態とされ、誤っ
たデータが出力されるのを抑制することができる。ま
た、出力ノイズが発生しても、ノードＮｅは電源電圧Ｖ
ｃｃレベルにあり、インバータ回路ＩＧ６の入力論理し
きい値よりも十分高く、ラッチされた信号の電位変化は
生じない。

【００７９】図８は、データ出力部の構成を概略的に示
す図である。図８において、プリアンプ６は、プリアン
プイネーブル信号ＰＡＥの活性化に応答して活性化さ
れ、内部データ線Ｉ／ＯおよびＺＩ／Ｏ上に読出された
メモリセルデータを増幅するプリアンプ回路６ａと、た
とえばインバータラッチで構成され、このプリアンプ回
路６ａの出力するデータをラッチするラッチ回路６ｂを
含む。

【００８０】データ転送回路７は、データ転送指示信号
ＺＯＤＬがＨレベルのときにイネーブルされ、ラッチ回
路６ｂから出力されるデータを転送するＮＡＮＤ回路Ｎ
Ｇ４およびＮＧ５と、このＮＡＮＤ回路ＮＧ４およびＮ
Ｇ５の出力信号をラッチするフリップフロップを構成す
るＮＡＮＤ回路ＮＧ６およびＮＧ７を含む。プリアンプ
６に含まれるラッチ回路６ｂから互いに相補なデータが
出力されており、ＮＡＮＤ回路ＮＧ４およびＮＧ５も、
それぞれデータ転送指示信号ＺＯＤＬがＨレベルのとき
にインバータとして作用し、ラッチ回路６ｂから伝達さ
れたデータを反転して伝達する。ＮＡＮＤ回路ＮＧ６お
よびＮＧ７は、フリップフロップを構成しており、ＮＡ
ＮＤ回路ＮＧ４およびＮＧ５の出力信号の一方がＬレベ
ルとされると、その出力状態を変化させかつラッチす
る。ＮＡＮＤ回路ＮＧ４およびＮＧ５の出力信号がＨレ
ベルのときには、ＮＡＮＤ回路ＮＧ６およびＮＧ７は、
出力ラッチ状態とされる。このラッチ回路６ｂが設けら
れているのは、プリアンプイネーブル信号ＰＡＥがＬレ
ベルとされたときに、データ転送指示信号ＺＯＤＬがＨ
レベルにあっても、確実にプリアンプ６からのデータを
転送しプリアンプ６のリセットによるスタンバイ状態の
データがデータ転送回路７においてラッチされるのを防
止するためである。

【００８１】出力バッファ８は、出力許可信号ＯＥＭの
活性化（Ｈレベル）に応答してデータ転送回路７からの
データを転送するＮＡＮＤ回路ＮＧ８およびＮＧ９と、
ＮＡＮＤ回路ＮＧ８およびＮＧ９の出力信号を反転する
インバータ回路ＩＧ１０およびＩＧ１１と、インバータ
回路ＩＧ１０の出力信号がＨレベルのときに導通し、電
源電圧Ｖｃｃレベルのデータを出力するｎチャネルＭＯ
ＳトランジスタＮＴａと、インバータ回路ＩＧ１１の出
力信号がＨレベルのときに導通し、出力Ｑを接地電位レ
ベルへ放電するｎチャネルＭＯＳトランジスタＮＴｂを
含む。したがってこの出力バッファ８は、出力許可信号
ＯＥＭがＨレベルの間、データ転送回路７から伝達され
た信号（メモリセルデータ）をバッファ処理して出力す
る。

【００８２】図９は、出力許可信号ＯＥＭを発生する部
分の制御信号発生回路１０の構成を概略的に示す図であ
る。図９において、制御信号発生回路１０は、外部から
与えられるロウアドレスストローブ信号／ＲＡＳ、デー
タ書込動作を指令するライトイネーブル信号／ＷＥおよ
び出力イネーブル信号／ＯＥを受けるゲート回路１０ｂ
と、外部からのコラムアドレスストローブ信号／ＣＡＳ
を受けるインバータ回路１０ｃと、コラムアドレススト
ローブ信号／ＣＡＳとゲート回路１０ｂの出力信号を受
けるＡＮＤ回路１０ｄと、インバータ回路１０ｃの出力
信号がＨレベルのときにセットされ、かつＡＮＤ回路１
０ｄの出力信号がＨレベルのときにリセットされるリセ
ット優先型セット／リセットフリップフロップ１０ｅ
と、ロウアドレスストローブ信号／ＲＡＳ、ライトイネ
ーブル信号／ＷＥおよびコラムアドレスストローブ信号
／ＣＡＳを受けるゲート回路１０ｆと、フリップフロッ
プ１０ｅの出力Ｑからの出力信号と出力イネーブル信号
／ＯＥを受けるゲート回路１０ｇ、ゲート回路１０ｆの
出力信号がＨレベルのときにセットされかつゲート回路
１０ｇの出力信号がＨレベルのときにリセットされるリ
セット優先型セット／リセットフリップフロップ１０ｈ
を含む。フリップフロップ１０ｈの出力Ｑからは出力許
可信号ＯＥＭが出力される。

【００８３】ゲート回路１０ｂは、ロウアドレスストロ
ーブ信号／ＲＡＳおよび出力イネーブル信号／ＯＥがＬ
レベルになりかつライトイネーブル信号／ＷＥがＨレベ
ルのときにＬレベルの信号を出力する。すなわちこのゲ
ート回路１０ｂは、メモリサイクルが開始され、データ
出力が指令されているときに、フリップフロップ１０ｅ
がリセットされるのを防止する機能を備える。

【００８４】ゲート回路１０ｆは、ロウアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳがともにＬレベルでありかつライトイネーブル
信号／ＷＥがＨレベルのときにＨレベルの信号を出力す
る。したがってこのゲート回路１０ｆは、内部でのデー
タ読出動作が指令されたときにフリップフロップ１０ｈ
をセットする。

【００８５】ゲート回路１０ｇは、出力イネーブル信号
／ＯＥがＬレベルでありかつフリップフロップ１０ｅの
出力Ｑからの出力信号がＨレベルのときにＬレベルの信
号を出力する。したがって、このゲート回路１０ｇは、
出力イネーブル信号／ＯＥが非活性状態のＨレベルとさ
れるかまたはフリップフロップ１０ｅがリセットされる
ときに出力許可信号ＯＥＭをリセットして非活性状態の
Ｌレベルとする機能を備える。次に動作について簡単に
説明する。

【００８６】半導体記憶装置のスタンバイ状態時におい
ては、ロウアドレスストローブ信号／ＲＡＳおよびコラ
ムアドレスストローブ信号／ＣＡＳはともにＨレベルで
ある。この状態においては、ゲート回路１０ｂの出力信
号はＨレベルであり、またゲート回路１０ｄの出力信号
がＨレベルとなり、フリップフロップ１０ｅはリセット
状態とされ、出力Ｑからの出力信号はＬレベルに保持さ
れる。またゲート回路１０ｆは、信号／ＲＡＳおよび／
ＣＡＳがＨレベルであり、Ｌレベルの信号を出力してい
る。フリップフロップ１０ｅの出力Ｑからの出力信号は
Ｌレベルであり、ゲート回路１０ｇが、Ｈレベルの信号
を出力し、フリップフロップ１０ｈはリセット状態にさ
れ、出力許可信号ＯＥＭはＬレベルに保持される。

【００８７】メモリサイクルが始まると、ロウアドレス
ストローブ信号／ＲＡＳがＬレベルに立下がる。データ
書込時においては、ライトイネーブル信号／ＷＥがＬレ
ベルとされる。したがってこの状態においては、ゲート
回路１０ｂの出力信号はＨレベルとなる。コラムアドレ
スストローブ信号／ＣＡＳがＬレベルとされると、ゲー
ト回路１０ｄの出力信号がＬレベル、インバータ回路１
０ｃの出力信号がＨレベルとなり、フリップフロップ１
０ｅがセットされ、その出力信号はＨレベルとなる。し
かしながら、ゲート回路１０ｆの出力信号はデータ書込
時においては、Ｌレベルであり、フリップフロップ１０
ｈはリセット状態を維持し、出力許可信号ＯＥＭはＬレ
ベルの非活性状態を維持する。

【００８８】データ出力動作時においては、ライトイネ
ーブル信号／ＷＥはＨレベルに保持される。出力イネー
ブル信号／ＯＥおよびコラムアドレスストローブ信号／
ＣＡＳがＬレベルとされると、ゲート回路１０ｂの出力
信号はＬレベルとなり、ゲート回路１０ｄの出力信号は
Ｌレベルとなる。一方、インバータ回路１０ｃの出力信
号がＨレベルとなり、フリップフロップ１０ｅがセット
され、その出力Ｑからの信号がＬレベルに立下がる。こ
れにより、ゲート回路１０ｇの出力信号がＬレベルとな
り（出力イネーブル信号／ＯＥはＬレベル）、またゲー
ト回路１０ｆの出力信号がＨレベルとなり、フリップフ
ロップ１０ｈがセットされて出力許可信号ＯＥＭがＨレ
ベルとされる。出力イネーブル信号／ＯＥがＬレベルの
間、コラムアドレスストローブ信号／ＣＡＳがＨレベル
とＬレベルの間でトグルされても、フリップフロップ１
０ｅおよび１０ｈのセット状態は変化せず、したがって
出力許可信号ＯＥＭはＨレベルを維持する。

【００８９】出力イネーブル信号／ＯＥがＨレベルとさ
れると、ゲート回路１０ｇの出力信号がＨレベルとな
り、フリップフロップ１０ｈがリセットされ、出力許可
信号ＯＥＭがＬレベルとなる。この状態においては、出
力バッファからのデータ出力が禁止され、出力バッファ
は出力ハイインピーダンス状態とされる。

【００９０】コラムアドレスストローブ信号／ＣＡＳお
よび出力イネーブル信号／ＯＥがともにＨレベルの非活
性状態とされると、ゲート回路１０ｄの出力信号がＨレ
ベルとなり、フリップフロップ１０ｅがリセットされ、
その出力Ｑからの出力信号がＬレベルとなる。これによ
り、ゲート回路１０ｇの出力信号がＨレベルとなり、フ
リップフロップ１０ｈがリセットされ、出力許可信号Ｏ
ＥＭは非活性状態のＬレベルとされる。

【００９１】したがって、この出力許可信号ＯＥＭは、
メモリサイクルが始まり（ロウアドレスストローブ信号
／ＲＡＳが活性状態）、データ読出動作が指令されると
活性状態となり、メモリサイクルが完了し、ロウアドレ
スストローブ信号／ＲＡＳが非活性状態のＨレベルとさ
れるかまたはコラムアドレスストローブ信号／ＣＡＳお
よび出力イネーブル信号／ＯＥ両者が非活性状態のＨレ
ベルとされるまで、この出力許可信号ＯＥＭは活性状態
のＨレベルを維持する。

【００９２】この出力許可信号ＯＥＭとデータ転送指示
信号ＺＯＤＬを用いて内部コラムアドレスストローブ信
号ｉｎｔ／ＣＡＳの活性化を所定期間禁止することによ
り、データ出力動作時においてのみ内部コラムアドレス
ストローブ信号ｉｎｔ／ＣＡＳの活性状態への移行を禁
止することができる。データ書込時においては、したが
って内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳ
は、禁止信号ＣＡＩＨＴがＬレベルの非活性状態とされ
るため、外部からのコラムアドレスストローブ信号／Ｃ
ＡＳに従って変化する。

【００９３】上述の説明において、コラムアドレススト
ローブ信号／ＣＡＳは、データ出力タイミングのみを指
定している。内部の列選択動作およびメモリセルデータ
の読出は、コラムアドレス変化検出信号ＡＴＤに従って
行なわれている。しかしながら、コラムアドレスストロ
ーブ信号／ＣＡＳがＬレベルに立下がると、メモリセル
選択動作が開始される（コラムデコーダがイネーブルさ
れる）構成が利用されてもよい。

【００９４】［信号ＣＡＩＨＴのパルス幅の条件］図１
０は、ＲＡＳアクセス時間ｔＲＡＣについての条件を示
すための図である。図１０においては、外部ロウアドレ
スストローブ信号／ＲＡＳがＬレベルに立下がってか
ら、データＱが出力されるまでのアクセス時間ｔＲＡＣ
が示される。この条件下において、コラムアドレススト
ローブ信号／ＣＡＳは、ロウアドレスストローブ信号／
ＲＡＳがＬレベルに立下がってから、Ｌレベルに立下が
り、再びＨレベルに立上がり、次いで再びＬレベルに立
下がる。

【００９５】コラムアドレスストローブ信号／ＣＡＳに
対しては、ロウアドレスストローブ信号／ＲＡＳが立下
がってから、ＲＡＳ−ＣＡＳ遅延時間経過後コラムアド
レスストローブ信号／ＣＡＳをＬレベルに立下げ、かつ
このＬレベルを保持する時間（／ＲＡＳ“Ｌ”後／ＣＡ
Ｓホールド時間ｔＣＳＨ）が規格で定められる。また、
このコラムアドレスストローブ信号／ＣＡＳがＬレベル
からＨレベルに立上がるまで遷移時間ｔＴが規格（仕
様）で定められる。コラムアドレスストローブ信号／Ｃ
ＡＳは、／ＣＡＳ“Ｈ”パルス幅ｔＣＰで定められる期
間Ｈレベルに保持する必要がある。次いでコラムアドレ
スストローブ信号／ＣＡＳをＬレベルに設定すると、次
のデータが出力される。

【００９６】ＣＡＳアクティブ禁止信号ＣＡＩＨＴは、
このコラムアドレスストローブ信号／ＣＡＳが一旦Ｈレ
ベルにされてから、再びＬレベルに立下がる前に非活性
状態とされている必要がある。このｔＲＡＣの条件にお
いては、ｔＣＳＨ＋ｔＣＰ＋２・ｔＴの時間が経過する
前に、ＣＡＳアクティブ禁止信号ＣＡＩＨＴはＬレベル
に立下げられる必要がある。したがって、この場合、ロ
ウアドレスストローブ信号／ＲＡＳが“Ｌ”立下がって
から、４８＋１０＋２・２＝６２ｎｓ期間経過前に、非
活性状態とする必要が生じる。ここで、図１０におい
て、各時間の仕様時間を括弧内の数字で示す（単位はｎ
Ｓである：サイクル時間６２ｎＳ））。

【００９７】図１１は、ＣＡＳアクセス時間ｔＣＡＣと
禁止信号ＣＡＩＨＴのパルス幅との関係を示す図であ
る。図１１において、コラムアドレスストローブ信号／
ＣＡＳがＬレベルに立下がってから、ＣＡＳアクセス時
間ｔＣＡＣ経過後に、出力データＱが確定状態とされ
る。この条件の下において、コラムアドレスストローブ
信号／ＣＡＳのハイパーページモード（ＥＤＯモード）
リード／ライトサイクル時間ｔＨＰＣは２５ｎＳであ
る。コラムアドレスストローブ信号／ＣＡＳが立下がっ
てから次に再び立下がるまでの期間までに、ＣＡＳアク
ティブ禁止信号ＣＡＩＨＴはＬレベルに低下する必要が
ある。したがってコラムアドレスストローブ信号／ＣＡ
ＳがＬレベルに立下がってからこのハイパーページモー
ドリード／ライトサイクル時間ｔＨＰＣ経過前に、ＣＡ
Ｓアクティブ禁止信号ＣＡＩＨＴはＬレベルの非活性状
態とされる。

【００９８】図１２は、アドレスアクセス時間ｔＡＡを
示す図である。図１２において、アドレス信号ＡＤが変
化してから、有効データＱが出力されるまでに、アドレ
スアクセス時間ｔＡＡが必要とされる。このアドレス信
号ＡＤが変化してから、コラムアドレスストローブ信号
／ＣＡＳをＬレベルに保持するために、列アドレス・Ｃ
ＡＳホールド時間ｔＣＡＬと呼ばれる時間が必要とされ
る。ＥＤＯモードにおいて、この期間が経過し、コラム
アドレスストローブ信号／ＣＡＳをＨレベルに立上げ、
ＣＡＳＨパルス期間ｔＣＰ経過後、再びコラムアドレス
ストローブ信号／ＣＡＳをＬレベルに立下げる。したが
って、ＣＡＳアクティブ禁止信号ＣＡＩＨＴは、時間ｔ
ＣＡＬ＋ｔＣＰ＋２・ｔＴの期間が終了するまでにＬレ
ベルの非活性状態とされる。時間ｔＣＡＬ、ｔＣＰおよ
びｔＴは、それぞれ１８ｎＳ、１０ｎＳおよび２ｎＳで
あり、列アドレスＡＤが変化してから、３２ｎＳ経過す
るまでにＣＡＳアクティブ禁止信号ＣＡＩＨＴは、非活
性状態とされる。

【００９９】図１３は、ＣＡＳプリチャージアクセス時
間ｔＣＰＡを示す図である。図１３において、コラムア
ドレスストローブ信号／ＣＡＳがＨレベルに立上がって
から、ＣＡＳプリチャージアクセス時間ｔＣＰＡ経過後
に、有効データが出力される。この場合、ハイパーペー
ジモードリード／ライトサイクル時間ｔＨＰＣが経過
し、次いでＣＡＳ“Ｈ”パルス幅ｔＣＰが経過し、かつ
遷移時間ｔＴが経過すると次の新しいデータが出力され
る。したがって、ＣＡＳアクティブ禁止信号ＣＡＩＨＴ
は、時間ｔＨＰＣ＋ｔＣＰ＋ｔＴ経過する前に、非活性
状態のＬレベルとする必要がある。時間ｔＨＰＣ、ｔＣ
ＰおよびｔＴは、それぞれ２５ｎＳ、１０ｎＳおよび２
ｎＳであり、したがってコラムアドレスストローブ信号
／ＣＡＳが立上がってから、３７ｎＳ経過前に、ＣＡＳ
アクティブ禁止信号ＣＡＩＨＴは、Ｌレベルの非活性状
態とする必要がある。

【０１００】図１４は、ＯＥアクセス時間ｔＯＥＡを示
す図である。出力イネーブル信号／ＯＥがＬレベルの活
性状態とされてから、ＯＥアクセス時間ｔＯＥＡ経過後
に、有効データが出力される。この場合、コラムアドレ
スストローブ信号／ＣＡＳがＬレベルの活性状態とされ
ても、出力イネーブル信号／ＯＥがＬレベルの活性状態
とされるまで、データは出力されない。この出力イネー
ブル信号／ＯＥに対しては、ＯＥ“Ｌ”後／ＣＡＳホー
ルド時間ｔＯＣＨと呼ばれる期間コラムアドレスストロ
ーブ信号／ＣＡＳをＬレベルに保持する必要がある。次
のデータを出力するまでには、コラムアドレスストロー
ブ信号／ＣＡＳを、一旦Ｈレベルに立上げた後に再びＬ
レベルに立下げる必要がある。したがってこの出力イネ
ーブル信号／ＯＥに関して、時間ｔＯＣＨ＋ｔＴ＋ｔＣ
Ｐ＋ｔＴが経過する前に、ＣＡＳアクティブ禁止信号Ｃ
ＡＩＨＴを非活性状態のＬレベルとする必要がある。時
間ｔＯＣＨ、ｔＣＰおよびｔＴはそれぞれ１５ｎＳ、１
０ｎＳおよび２ｎＳであり、したがって出力イネーブル
信号／ＯＥがＬレベルに立下がってから、時間２９ｎＳ
が経過する前に、ＣＡＳアクティブ禁止信号ＣＡＩＨＴ
をＬレベルの非活性状態とする必要がある。

【０１０１】この図１０ないし図１４に示す５つの条件
を満足するように、ＣＡＳアクティブ禁止信号ＣＡＩＨ
Ｔは所定期間活性状態のＨレベルとされる必要がある。
この図１０ないし図１４に示す５つの条件を満足するＣ
ＡＳアクティブ禁止信号ＣＡＩＨＴの時間幅Ｔは、最小
値、および最大値のある時間幅を有することができる。
半導体記憶装置のアクセス時間が短く、高速で有効デー
タが出力される場合、したがってＣＡＳアクティブ禁止
信号ＣＡＩＨＴの許容される最小値および最大値の時間
幅は広くとることが可能となる。

【０１０２】

【発明の効果】以上のように、この発明に従えば、有効
データが出力されるタイミングに従って、所定期間内部
コラムアドレスストローブ信号（読出動作開始指示信
号）を活性状態に移行しないように構成したため、出力
ノイズにより、誤った不要データが出力されるのを防止
することができ、信頼性の高い半導体記憶装置を実現す
ることができる。

【０１０３】すなわち、請求項１に係る発明に従えば、
外部から与えられる読出動作開始指示信号を受けて内部
読出動作開始指示信号を生成する制御入力バッファに対
し、データ出力手段のデータ出力に応答してこの内部読
出動作開始指示信号の非活性状態から活性状態への変化
を禁止する禁止手段を設けたため、データ出力時の出力
ノイズにより、内部読出動作開始指示信号が活性状態と
されるのを防止することができ、この出力ノイズにより
誤ったデータが出力されるのを防止することができる。

【０１０４】請求項２に係る発明に従えば、データ出力
手段を、データ読出手段から読出されたデータを通過さ
せかつラッチし、非活性化時ラッチ状態とされるデータ
転送手段と、この活性化時データ転送手段からのデータ
を装置外部へ出力する出力バッファ手段と、内部読出動
作開始指示信号およびデータ読出完了指示信号の活性化
に応答してこのデータ転送手段を活性化する手段と、内
部読出動作開始指示信号の活性化に応答して出力バッフ
ァ手段を活性化する手段とで構成しているため、データ
転送手段が、出力ノイズにより誤って内部読出動作開始
指示信号が活性状態とされて誤ったデータを取込みラッ
チして出力バッファ手段を介して出力するのを防止する
ことができ、ＥＤＯモードの半導体記憶装置における出
力ノイズによる誤ったデータの出力が確実に防止され
る。

【０１０５】請求項３に係る発明に従えば、制御入力バ
ッファは、禁止手段からの禁止指示信号に従って内部読
出動作開始指示信号を活性状態へ駆動する経路が遮断さ
れるため、確実に複雑な構成を用いることなく内部読出
動作開始指示信号の活性化を防止することができる。

【０１０６】請求項４に係る発明に従えば、禁止手段
を、データ転送指示信号および出力許可信号両者の活性
化に応答してセットされるフリップ・フロップと、この
フリップ・フロップのセットされた出力に従って禁止指
示信号を活性状態とする第１のトランジスタ素子と、こ
の禁止指示信号を遅延する遅延手段と、この遅延手段の
出力信号の活性化に応答して禁止信号を非活性化する第
２のトランジスタ素子とで構成し、この遅延手段の出力
の活性化に応答してフリップ・フロップをリセットする
ように構成しているため、確実に、データ転送手段へデ
ータが転送されて出力バッファを介して出力されるとき
に、所定期間禁止指示信号を活性状態のＨレベルとする
ことができる。また、この禁止指示信号はトランジスタ
素子を介して活性／非活性化しているため、装置規模が
簡略化される。

【０１０７】請求項５に係る半導体記憶装置は、制御入
力バッファは、外部からのデータ読出動作開始指示信号
をバッファ出力するバッファ回路と、このバッファ回路
の出力をラッチして内部読出動作開始指示信号を生成す
るラッチ回路とを含み、かつこのバッファ回路の内部読
出動作開始指示信号の活性状態へ駆動する経路が禁止信
号により遮断されるため、禁止指示信号により、バッフ
ァ回路の出力ノードがフローティング状態とされても、
ラッチ回路により確実に内部読出動作開始指示信号を非
活性状態に保持することができ、ノイズの影響を受ける
ことなく安定に内部読出動作開始指示信号を非活性状態
に保持することができる。

【０１０８】請求項６に係る半導体記憶装置において、
この内部読出動作開始指示信号は列アドレスを取込む指
令をするコラムアドレスストローブ信号を含んでおり、
コラムアドレスストローブ信号に従って読出動作が指定
される半導体記憶装置において確実に出力ノイズの影響
を受けることなく正確にこのコラムアドレスストローブ
信号に従ったデータの出力動作が行なわれる。

【０１０９】請求項７に係る発明に従えば、請求項４の
フリップフロップを、データ転送指示信号およびデータ
出力許可信号が活性状態のときにセットされ、遅延回路
からの出力信号の活性状態のときにリセットされるセッ
ト／リセットフリップフロップと、このセット／リセッ
トフリップフロップの出力信号とデータ転送指示信号と
データ出力許可信号がともに活性状態のときにセットさ
れて第１のトランジスタ素子を導通する論理ゲートとで
構成したため、データ転送指示信号のパルス幅が遅延時
間の有する遅延時間の関係にかかわらず、遅延回路が与
える遅延時間の間安定状態とされる禁止指示信号を出力
することができる。

【図面の簡単な説明】

【図１】 （Ａ）は、この発明に従う半導体記憶装置の
全体の構成を概略的に示す図であり、（Ｂ）は、この発
明に従う半導体記憶装置のデータ出力動作を概略的に示
す信号波形図である。

【図２】 （Ａ）は、図１（Ａ）に示す読出制御回路の
構成を概略的に示し、（Ｂ）は、図２（Ａ）の読出制御
回路の動作を示す信号波形図である。

【図３】 （Ａ）は、図２（Ａ）に示すプリアンプイネ
ーブル回路の構成を示し、（Ｂ）は、図３（Ａ）に示す
プリアンプイネーブル回路の動作を示す信号波形図であ
る。

【図４】 （Ａ）は、図２（Ａ）に示すリード完了検出
回路の構成の一例を示し、（Ｂ）は、図４（Ａ）に示す
回路の動作を示す信号波形図である。

【図５】 （Ａ）は、図２（Ａ）に示すデータ転送制御
回路の構成を示し、（Ｂ）は、図５（Ａ）に示すデータ
転送制御回路の動作を示す信号波形図である。

【図６】 （Ａ）は、図２（Ａ）に示す禁止回路の構成
を示し、（Ｂ）および（Ｃ）は、この図６（Ａ）に示す
禁止回路の動作を示す信号波形図である。

【図７】 （Ａ）は、図２（Ａ）に示すＣＡＳバッファ
の構成を示し、（Ｂ）および（Ｃ）は、図７（Ａ）に示
すＣＡＳバッファの動作を示す信号波形図である。

【図８】 図１に示すプリアンプ、データ転送回路およ
び出力バッファの構成の一例を示す図である。

【図９】 図１に示す制御信号発生回路に含まれる出力
許可信号発生部の構成を概略的に示す図である。

【図１０】 ＲＡＳアクセス時間とＣＡＳアクティブ禁
止信号のパルス幅との関係を説明するための図である。

【図１１】 ＣＡＳアクセス時間とＣＡＳアクティブ禁
止信号のパルス幅との関係を説明するための図である。

【図１２】 アドレスアクセス時間とＣＡＳアクティブ
禁止信号のパルス幅との関係を説明するための図であ
る。

【図１３】 ＣＡＳプリチャージアクセス時間とＣＡＳ
アクティブ禁止信号のパルス幅との関係を説明するため
の図である。

【図１４】 出力イネーブルアクセス時間とＣＡＳアク
ティブ禁止信号のパルス幅との関係を説明するための図
である。

【図１５】 従来の半導体集積回路装置における入力信
号の電圧レベルと論理レベルの関係を示す図である。

【図１６】 （Ａ）は、従来の入力バッファの構成を示
し、（Ｂ）は、（Ａ）に示す入力バッファの論理しきい
値と入力信号の電位レベルとの関係を示す図である。

【図１７】 （Ａ）は、従来の半導体集積回路装置の制
御バッファおよび入力バッファの構成を概略的に示し、
（Ｂ）は、図１７（Ａ）に示す半導体集積回路装置のデ
ータ出力時の問題点を説明するための図である。

【図１８】 従来の半導体記憶装置のＥＤＯモードでの
データ出力動作を示す信号波形図である。

【図１９】 従来の半導体記憶装置における出力ノイズ
がデータ出力に及ぼす影響を説明するための図である。

【符号の説明】

１ メモリセルアレイ、２ アドレスバッファ、３ 行
デコーダ、５ 列デコーダ、６ プリアンプ、７ デー
タ転送回路、８ 出力バッファ、１０ 制御信号発生回
路、１２ ＡＴＤ回路、１４ 読出制御回路、１４ａ
プリアンプイネーブル回路、１４ｂ リード完了検出回
路、１４ｃ データ転送制御回路、１４ｄ 禁止回路、
１０ａ ＣＡＳバッファ、ＮＧ１〜ＮＧ３ ＮＡＮＤ回
路、ＩＧ１〜ＩＧ３ インバータ回路、１４ｄｃ 遅延
回路、１４ｄａ ｐチャネルＭＯＳトランジスタ、１４
ｄｂ ｎチャネルＭＯＳトランジスタ、ＩＧ４〜ＩＧ７
インバータ回路、１０ａａ ｐチャネルＭＯＳトランジ
スタ、１０ａｂ，１０ａｃ ｎチャネルＭＯＳトランジ
スタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 行列状に配列される複数のメモリセルを
   有する半導体記憶装置であって、 外部から与えられる読出動作開始指示信号を受けて少な
   くともバッファ処理をして内部読出動作開始指示信号を
   生成する制御入力バッファ、 列アドレス信号に従って前記複数のメモリセルのうちの
   アドレス指定されたメモリセルのデータを読出すための
   読出手段、 前記列アドレス信号の変化に応答して、前記読出手段を
   活性化しかつデータ読出完了指示信号を発生する読出制
   御手段、 前記内部読出動作開始指示信号と前記データ読出完了指
   示信号とに応答して、前記読出手段が読出したデータを
   装置外部へ出力するためのデータ出力手段、および前記
   データ出力手段のデータ出力に応答して、前記内部読出
   動作指示信号の非活性状態から活性状態への変化を禁止
   するための禁止手段を備える、半導体記憶装置。
2. 【請求項２】 前記データ出力手段は、 活性化時前記データ読出手段から読出されたデータを通
   過させかつラッチし、非活性化時与えられたデータにか
   かわらずその出力データをラッチするラッチ状態とされ
   るデータ転送手段と、 活性化時前記データ転送手段から転送されたデータを装
   置外部へ出力する出力バッファ手段と、 前記内部読出動作開始指示信号および前記データ読出完
   了指示信号の活性化に応答して前記データ転送手段を活
   性化する手段と、 前記内部読出動作開始指示信号の活性化に応答して前記
   出力バッファ手段を活性化する手段を含む、請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記禁止手段は、禁止指示信号を発生し
   て前記制御入力バッファへ与える手段を含み、 前記制御入力バッファは、前記禁止手段からの禁止指示
   信号の活性化に応答して前記内部読出動作開始指示信号
   を活性状態へ駆動する経路を遮断する手段を含む、請求
   項１または２記載の半導体記憶装置。
4. 【請求項４】 前記禁止手段は、 前記データ転送指示信号とデータ出力許可信号両者の活
   性化に応答してセットされるフリップ・フロップと、 前記フリップ・フロップのセットされた出力に応答して
   導通し、前記禁止指示信号を活性化する第１のトランジ
   スタ素子と、 前記禁止指示信号を遅延する遅延手段と、 前記遅延手段の出力信号の活性化に応答して前記禁止指
   示信号を非活性化する第２のトランジスタ素子とを備
   え、前記遅延手段の出力信号の活性化に応答して前記フ
   リップ・フロップはリセットされる、請求項３記載の半
   導体記憶装置。
5. 【請求項５】 前記制御入力バッファは、 前記外部読出動作開始指示信号をバッファ処理するバッ
   ファと、 前記バッファの出力信号をラッチして前記内部読出動作
   開始指示信号を発生するラッチ回路と、 前記禁止指示信号に応答して前記バッファの前記内部読
   出動作開始指示信号を活性化へ駆動する経路を遮断する
   手段とを備える、請求項３または４記載の半導体記憶装
   置。
6. 【請求項６】 前記内部読出動作開始指示信号は、列ア
   ドレス信号の取込を指令するコラム・アドレス・ストロ
   ーブ信号を含む、請求項１ないし５のいずれかに記載の
   半導体記憶装置。
7. 【請求項７】 前記フリップ・フロップは前記データ転
   送指示信号と前記データ出力許可信号両者の活性化時セ
   ットされかつ前記遅延回路の出力信号の活性化時リセッ
   トされるセット／リセットフリップ・フロップと、 前記データ転送指示信号と前記データ出力許可信号と前
   記セット／リセットフリップ・フロップの出力信号とが
   すべて活性状態のときに前記第１のトランジスタ素子を
   導通状態とする論理ゲートとを備える、請求項４記載の
   半導体記憶装置。