JPH09297704A - 情報処理方法とその装置 - Google Patents
情報処理方法とその装置Info
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- JPH09297704A JPH09297704A JP11368696A JP11368696A JPH09297704A JP H09297704 A JPH09297704 A JP H09297704A JP 11368696 A JP11368696 A JP 11368696A JP 11368696 A JP11368696 A JP 11368696A JP H09297704 A JPH09297704 A JP H09297704A
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Abstract
(57)【要約】
【課題】 搭載されているメモリの容量に左右されず、
安定した高信頼性のメモリアクセスが可能な情報処理方
法とその装置を提供する。 【解決手段】 メモリデバイスの数をカウントし（Ｓ１
０１，Ｓ１０２）、カウントされたカウント数に基づ
き、前記メモリデバイスに対するアクセスサイクル時間
長を決定し（Ｓ１０３、Ｓ１０４，Ｓ１０５）、決定さ
れたアクセスサイクル時間長に基づき、前記メモリデバ
イスをアクセスする。
安定した高信頼性のメモリアクセスが可能な情報処理方
法とその装置を提供する。 【解決手段】 メモリデバイスの数をカウントし（Ｓ１
０１，Ｓ１０２）、カウントされたカウント数に基づ
き、前記メモリデバイスに対するアクセスサイクル時間
長を決定し（Ｓ１０３、Ｓ１０４，Ｓ１０５）、決定さ
れたアクセスサイクル時間長に基づき、前記メモリデバ
イスをアクセスする。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理方法とそ
の装置、特に、内蔵するメモリ容量に対応してメモリサ
イクル長を調整する情報処理方法とその装置に関する。
の装置、特に、内蔵するメモリ容量に対応してメモリサ
イクル長を調整する情報処理方法とその装置に関する。
【０００２】
【従来の技術】従来の情報処理装置においては、ＣＰＵ
の基本クロックの周波数が低かったため、オプションメ
モリーを追加搭載することによるバスラインの負荷容量
増大によるアクセスタイムのディレイの問題はほとんど
なかった。
の基本クロックの周波数が低かったため、オプションメ
モリーを追加搭載することによるバスラインの負荷容量
増大によるアクセスタイムのディレイの問題はほとんど
なかった。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＰＵ
の基本クロック周波数が上がるにしたがって、メモリに
対するバスラインの負荷容量のアクセスタイムに与える
影響が大きくなってきている。特に、後でオプションメ
モリを追加搭載する場合、そのバスラインの負荷容量の
増加のアクセスタイムに与える問題が深刻になってき
た。
の基本クロック周波数が上がるにしたがって、メモリに
対するバスラインの負荷容量のアクセスタイムに与える
影響が大きくなってきている。特に、後でオプションメ
モリを追加搭載する場合、そのバスラインの負荷容量の
増加のアクセスタイムに与える問題が深刻になってき
た。
【０００４】本発明は、上記従来例に鑑みてなされたも
ので、搭載されているメモリの容量に左右されず、安定
した高信頼性のメモリアクセスが可能な情報処理方法と
その装置を提供することを目的とする。
ので、搭載されているメモリの容量に左右されず、安定
した高信頼性のメモリアクセスが可能な情報処理方法と
その装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の情報処理方法とその装置は以下の構成を備
える。即ち、メモリデバイスの数をカウントするカウン
ト工程と、前記カウント工程でカウントされたカウント
数に基づき、前記メモリデバイスに対するアクセスサイ
クル時間長を決定し、決定されたアクセスサイクル時間
長に基づき、前記メモリデバイスをアクセスするアクセ
ス工程とを備える。
め、本発明の情報処理方法とその装置は以下の構成を備
える。即ち、メモリデバイスの数をカウントするカウン
ト工程と、前記カウント工程でカウントされたカウント
数に基づき、前記メモリデバイスに対するアクセスサイ
クル時間長を決定し、決定されたアクセスサイクル時間
長に基づき、前記メモリデバイスをアクセスするアクセ
ス工程とを備える。
【０００６】また、別の発明は、メモリデバイスが占有
するメモリ容量を検出するメモリ容量検出工程と、前記
メモリ容量検出工程で検出されたメモリ容量に基づき、
前記メモリデバイスに対するアクセスサイクル時間長を
決定し、決定されたアクセスサイクル時間長に基づき、
前記メモリデバイスをアクセスするアクセス工程とを備
える。
するメモリ容量を検出するメモリ容量検出工程と、前記
メモリ容量検出工程で検出されたメモリ容量に基づき、
前記メモリデバイスに対するアクセスサイクル時間長を
決定し、決定されたアクセスサイクル時間長に基づき、
前記メモリデバイスをアクセスするアクセス工程とを備
える。
【０００７】また、別の発明は、メモリデバイスの数を
カウントするカウント手段と、前記カウント手段でカウ
ントされたカウント数に基づき、前記メモリデバイスに
対するアクセスサイクル時間長を決定し、決定されたア
クセスサイクル時間長に基づき、前記メモリデバイスを
アクセスするアクセス手段とを備える。また、別の発明
は、メモリデバイスが占有するメモリ容量を検出するメ
モリ容量検出手段と、前記メモリ容量検出手段で検出さ
れたメモリ容量に基づき、前記メモリデバイスに対する
アクセスサイクル時間長を決定し、決定されたアクセス
サイクル時間長に基づき、前記メモリデバイスをアクセ
スするアクセス手段とを備える。
カウントするカウント手段と、前記カウント手段でカウ
ントされたカウント数に基づき、前記メモリデバイスに
対するアクセスサイクル時間長を決定し、決定されたア
クセスサイクル時間長に基づき、前記メモリデバイスを
アクセスするアクセス手段とを備える。また、別の発明
は、メモリデバイスが占有するメモリ容量を検出するメ
モリ容量検出手段と、前記メモリ容量検出手段で検出さ
れたメモリ容量に基づき、前記メモリデバイスに対する
アクセスサイクル時間長を決定し、決定されたアクセス
サイクル時間長に基づき、前記メモリデバイスをアクセ
スするアクセス手段とを備える。
【０００８】また、別の発明は、コンピュータプログラ
ム製品であって、メモリデバイスの数をカウントする、
コンピュータ読み取り可能な第１のプログラムコード手
段と、前記第１のプログラムコード手段でカウントされ
たカウント数に基づき、前記メモリデバイスに対するア
クセスサイクル時間長を決定し、決定されたアクセスサ
イクル時間長に基づき、前記メモリデバイスをアクセス
する、コンピュータ読み取り可能な第２のプログラムコ
ード手段とを備える。
ム製品であって、メモリデバイスの数をカウントする、
コンピュータ読み取り可能な第１のプログラムコード手
段と、前記第１のプログラムコード手段でカウントされ
たカウント数に基づき、前記メモリデバイスに対するア
クセスサイクル時間長を決定し、決定されたアクセスサ
イクル時間長に基づき、前記メモリデバイスをアクセス
する、コンピュータ読み取り可能な第２のプログラムコ
ード手段とを備える。
【０００９】また、別の発明は、コンピュータプログラ
ム製品であって、メモリデバイスのが占有するメモリ容
量を検出する、コンピュータ読み取り可能な第１のプロ
グラムコード手段と、前記メモリ容量検出工程で検出さ
れたメモリ容量に基づき、前記メモリデバイスに対する
アクセスサイクル時間長を決定し、決定されたアクセス
サイクル時間長に基づき、前記メモリデバイスをアクセ
スする、コンピュータ読み取り可能な第２のプログラム
コード手段とを備える。
ム製品であって、メモリデバイスのが占有するメモリ容
量を検出する、コンピュータ読み取り可能な第１のプロ
グラムコード手段と、前記メモリ容量検出工程で検出さ
れたメモリ容量に基づき、前記メモリデバイスに対する
アクセスサイクル時間長を決定し、決定されたアクセス
サイクル時間長に基づき、前記メモリデバイスをアクセ
スする、コンピュータ読み取り可能な第２のプログラム
コード手段とを備える。
【００１０】
【発明の実施の形態】はじめに、本発明の実施の形態の
情報処理方法とその装置のポイントを要約した後に、そ
の詳細な説明に入るものとする。本発明の実施の形態の
情報処理方法とその装置は、内蔵するメモリ容量を検出
して、メモリに対するアクセスタイミングのウエイト数
を制御することにより制御し、各メモリに対する最適な
アクセスタイミングでリード／ライトを行う。
情報処理方法とその装置のポイントを要約した後に、そ
の詳細な説明に入るものとする。本発明の実施の形態の
情報処理方法とその装置は、内蔵するメモリ容量を検出
して、メモリに対するアクセスタイミングのウエイト数
を制御することにより制御し、各メモリに対する最適な
アクセスタイミングでリード／ライトを行う。
【００１１】以下、本発明の実施の形態の情報処理方法
とその装置の詳細な説明を行う。第１図は、本発明に係
る実施の形態のデータ処理端末装置６の概略構成を示し
たブロック図である。同図において、５は、装置全体の
制御を行う制御部（ＣＰＵ）であり、ＲＯＭ２に格納さ
れている制御プログラムを読み出し、解釈し、実行す
る。
とその装置の詳細な説明を行う。第１図は、本発明に係
る実施の形態のデータ処理端末装置６の概略構成を示し
たブロック図である。同図において、５は、装置全体の
制御を行う制御部（ＣＰＵ）であり、ＲＯＭ２に格納さ
れている制御プログラムを読み出し、解釈し、実行す
る。
【００１２】１は装置の状態や時刻情報等を表示する表
示部である。２は、ＲＯＭ（リード・オンリー・メモリ
ー）であり、制御部（ＣＰＵ）５で実行される制御プロ
グラムやオペレータ・メッセージ等が格納されている。
３は、ＲＡＭ（ランダム・アクセス・メモリー）であ
り、制御部（ＣＰＵ）５の実行のための作業領域として
用いられたり、オペレータにより設定可能なデータ等が
格納されている。
示部である。２は、ＲＯＭ（リード・オンリー・メモリ
ー）であり、制御部（ＣＰＵ）５で実行される制御プロ
グラムやオペレータ・メッセージ等が格納されている。
３は、ＲＡＭ（ランダム・アクセス・メモリー）であ
り、制御部（ＣＰＵ）５の実行のための作業領域として
用いられたり、オペレータにより設定可能なデータ等が
格納されている。
【００１３】８は、タイミング制御部であり、制御部
（ＣＰＵ）５からＲＡＭ３に対するリード／ライトコマ
ンドを入力して、ＲＡＭ３をアクセスするためのウエイ
ト制御を含む各種タイミング信号を生成して、ＲＡＭ３
を駆動する。４は、装置の操作及び各種の情報を入力す
るための操作部であり、複数のキー入力スイッチ、及
び、そのキー入力スイッチの制御回路等により構成され
ている。 図２は、図１の装置構成のうち、本実施の形
態のポイントであるメモリ容量を検出して、メモリをア
クセスするためのウエイト制御を調整する構成に関する
部分を抽出した部分図である。
（ＣＰＵ）５からＲＡＭ３に対するリード／ライトコマ
ンドを入力して、ＲＡＭ３をアクセスするためのウエイ
ト制御を含む各種タイミング信号を生成して、ＲＡＭ３
を駆動する。４は、装置の操作及び各種の情報を入力す
るための操作部であり、複数のキー入力スイッチ、及
び、そのキー入力スイッチの制御回路等により構成され
ている。 図２は、図１の装置構成のうち、本実施の形
態のポイントであるメモリ容量を検出して、メモリをア
クセスするためのウエイト制御を調整する構成に関する
部分を抽出した部分図である。
【００１４】図２において、ＲＡＭ３は、ＤＲＡＭを実
際に搭載したＤＲＡＭ基本エリア部９と出荷状態時に非
搭載のＤＲＡＭオプション領域部１０を備える。ＤＲＡ
Ｍオプション領域部１０は、一例として、４つのオプシ
ョンＤＲＡＭ１１の搭載領域を有する例を示している。
これらのオプションＤＲＡＭ１１の搭載領域には、装置
の出荷後に、ユーザやサービスマン等がＤＲＡＭを必要
に応じて搭載させることができる。
際に搭載したＤＲＡＭ基本エリア部９と出荷状態時に非
搭載のＤＲＡＭオプション領域部１０を備える。ＤＲＡ
Ｍオプション領域部１０は、一例として、４つのオプシ
ョンＤＲＡＭ１１の搭載領域を有する例を示している。
これらのオプションＤＲＡＭ１１の搭載領域には、装置
の出荷後に、ユーザやサービスマン等がＤＲＡＭを必要
に応じて搭載させることができる。
【００１５】ＲＯＭ２には、ＤＲＡＭオプション領域部
１０に実際に搭載されているＤＲＡＭの数（容量）を検
出するオプションＤＲＡＭ容量検出プログラム（後で詳
述する）が格納されている。タイミング制御部８は、オ
プションＤＲＡＭ容量検出プログラムでの実行結果、検
出されたオプションＤＲＡＭ容量に依存するバスライン
などのＣ・Ｒ（コンデンサ容量と抵抗値の積）値に対応
するアクセスウエイト数の制御を含み、制御部５からＲ
ＡＭ３に対するリード／ライトコマンドに対応する各種
アクセスタイミング信号を生成する。
１０に実際に搭載されているＤＲＡＭの数（容量）を検
出するオプションＤＲＡＭ容量検出プログラム（後で詳
述する）が格納されている。タイミング制御部８は、オ
プションＤＲＡＭ容量検出プログラムでの実行結果、検
出されたオプションＤＲＡＭ容量に依存するバスライン
などのＣ・Ｒ（コンデンサ容量と抵抗値の積）値に対応
するアクセスウエイト数の制御を含み、制御部５からＲ
ＡＭ３に対するリード／ライトコマンドに対応する各種
アクセスタイミング信号を生成する。
【００１６】１２は、図１には示していなかったが、タ
イミング制御部８からさらに駆動される所定の周辺Ｉ／
Ｏ部である。次に、図３は、本実施の形態におけるＲＡ
Ｍ３におけるＤＲＡＭのメモリーマップの一例を示した
図である。図３の左側列には、ＤＲＡＭに対するアドレ
スを記述し、その右には各拡張容量に対応する占有アド
レス領域を示す。
イミング制御部８からさらに駆動される所定の周辺Ｉ／
Ｏ部である。次に、図３は、本実施の形態におけるＲＡ
Ｍ３におけるＤＲＡＭのメモリーマップの一例を示した
図である。図３の左側列には、ＤＲＡＭに対するアドレ
スを記述し、その右には各拡張容量に対応する占有アド
レス領域を示す。
【００１７】例えば、ＤＲＡＭオプション領域部１０に
２Ｍバイト容量のＤＲＡＭを搭載させる場合は、アドレ
ス区間「3F000000〜3F1FFFFF」ヘキサ領域の空間にオプ
ションＤＲＡＭ空間が存在する。また、オプションＤＲ
ＡＭが４Ｍバイトの場合は、アドレス区間「3F000000〜
3F1FFFFF」と「3F800000〜3F9FFFFF」ヘキサ領域の空間
にＤＲＡＭ空間が存在する。 また、オプションＤＲＡ
Ｍが８Ｍバイトの場合は、アドレス区間「3F000000〜3F
3FFFFF」と「3F800000〜3FBFFFFF」ヘキサ領域の空間に
ＤＲＡＭ空間が存在する。 また、オプションＤＲＡＭ
が１６Ｍバイトの場合は、アドレス空間「3F000000〜3F
7FFFFF」と「3F800000〜3FFFFFFF」ヘキサ領域の空間に
ＤＲＡＭ空間が存在する。
２Ｍバイト容量のＤＲＡＭを搭載させる場合は、アドレ
ス区間「3F000000〜3F1FFFFF」ヘキサ領域の空間にオプ
ションＤＲＡＭ空間が存在する。また、オプションＤＲ
ＡＭが４Ｍバイトの場合は、アドレス区間「3F000000〜
3F1FFFFF」と「3F800000〜3F9FFFFF」ヘキサ領域の空間
にＤＲＡＭ空間が存在する。 また、オプションＤＲＡ
Ｍが８Ｍバイトの場合は、アドレス区間「3F000000〜3F
3FFFFF」と「3F800000〜3FBFFFFF」ヘキサ領域の空間に
ＤＲＡＭ空間が存在する。 また、オプションＤＲＡＭ
が１６Ｍバイトの場合は、アドレス空間「3F000000〜3F
7FFFFF」と「3F800000〜3FFFFFFF」ヘキサ領域の空間に
ＤＲＡＭ空間が存在する。
【００１８】また、アドレス区間「3F000000〜3F7FFFF
F」ヘキサ領域は、タイミング制御回路８で生成される
領域選択信号の１つであるＲＡＳ１により制御し、アド
レス区間「3F800000〜3FFFFFFF」ヘキサ領域は、ＲＡＳ
２により制御する。ＤＲＡＭのオプションメモリー空間
に何ＭバイトのＤＲＡＭが搭載されているか判断する処
理手順が格納されたプログラムは、ＲＯＭ２に格納され
ており、制御部（ＣＰＵ）がこのプログラムを読み出
し、解釈し、実行される。
F」ヘキサ領域は、タイミング制御回路８で生成される
領域選択信号の１つであるＲＡＳ１により制御し、アド
レス区間「3F800000〜3FFFFFFF」ヘキサ領域は、ＲＡＳ
２により制御する。ＤＲＡＭのオプションメモリー空間
に何ＭバイトのＤＲＡＭが搭載されているか判断する処
理手順が格納されたプログラムは、ＲＯＭ２に格納され
ており、制御部（ＣＰＵ）がこのプログラムを読み出
し、解釈し、実行される。
【００１９】この判断処理手順は、所定のデータパター
ンをＲＡＭ３の各領域にライトし、その後、ライトした
領域をリードして、ライトデータとリードデータのマッ
チングを行うことにより、どこに、何Ｍバイトのオプシ
ョンＤＲＡＭが搭載されているかを判断する。図４は、
本装置の動作を示すフローチャートである。この処理手
順に対応する処理プログラムは、ＲＯＭ２に格納されて
いる。
ンをＲＡＭ３の各領域にライトし、その後、ライトした
領域をリードして、ライトデータとリードデータのマッ
チングを行うことにより、どこに、何Ｍバイトのオプシ
ョンＤＲＡＭが搭載されているかを判断する。図４は、
本装置の動作を示すフローチャートである。この処理手
順に対応する処理プログラムは、ＲＯＭ２に格納されて
いる。
【００２０】ステップＳ１０１では、所定のデータパタ
ーンをＲＡＭ３の各領域にライトし、その後、ライトし
た領域をリードする。ステップＳ１０２では、ステップ
Ｓ１０１でのライトデータとリードデータのマッチング
を行うことにより、どこに、何ＭバイトのオプションＤ
ＲＡＭが搭載されているかを判断する。
ーンをＲＡＭ３の各領域にライトし、その後、ライトし
た領域をリードする。ステップＳ１０２では、ステップ
Ｓ１０１でのライトデータとリードデータのマッチング
を行うことにより、どこに、何ＭバイトのオプションＤ
ＲＡＭが搭載されているかを判断する。
【００２１】ステップＳ１０３では、ステップＳ１０２
で確認したＤＲＡＭ容量が、所定の容量以下であるかど
うかチェックし、その容量以下であれば、ステップＳ１
０４に進む。また、その容量以下でなければ、ステップ
Ｓ１０５に進む。ステップＳ１０４とステップＳ１０５
での処理は、ＤＲＡＭのアクセス時間長を調整するウエ
イト数を設定する処理である。搭載されるＤＲＡＭの数
が増えるごとに、そのデータ・アドレス等のバスライン
の負荷容量（抵抗とコンデンサ容量）が増大し、バスラ
インのディレイ時間が増大するため、ＤＲＡＭアクセス
時間をそれに対応して伸ばす必要がある。
で確認したＤＲＡＭ容量が、所定の容量以下であるかど
うかチェックし、その容量以下であれば、ステップＳ１
０４に進む。また、その容量以下でなければ、ステップ
Ｓ１０５に進む。ステップＳ１０４とステップＳ１０５
での処理は、ＤＲＡＭのアクセス時間長を調整するウエ
イト数を設定する処理である。搭載されるＤＲＡＭの数
が増えるごとに、そのデータ・アドレス等のバスライン
の負荷容量（抵抗とコンデンサ容量）が増大し、バスラ
インのディレイ時間が増大するため、ＤＲＡＭアクセス
時間をそれに対応して伸ばす必要がある。
【００２２】ステップＳ１０４では、オプション領域に
予め定められたメモリ容量、又は、オプションメモリ個
数以内である時は、ＲＡＭ３のＤＲＡＭ基本エリア部９
にＤＲＡＭが搭載され、ＤＲＡＭオプション領域部１０
にＤＲＡＭが搭載されていない場合での基本アクセス時
間に対応するウエイト数（ウエイト無しも含む）のタイ
ミングで、リード／ライトアクセスを行う。
予め定められたメモリ容量、又は、オプションメモリ個
数以内である時は、ＲＡＭ３のＤＲＡＭ基本エリア部９
にＤＲＡＭが搭載され、ＤＲＡＭオプション領域部１０
にＤＲＡＭが搭載されていない場合での基本アクセス時
間に対応するウエイト数（ウエイト無しも含む）のタイ
ミングで、リード／ライトアクセスを行う。
【００２３】一方、ステップＳ１０５では、ＤＲＡＭア
クセス時間を伸ばすために、ステップＳ１０４で設定す
るウエイト数より多いウエイト数でのアクセスタイミン
グで、ＤＲＡＭ１１に対して、リード／ライトアクセス
を行う。尚、以上の説明では、検出したＤＲＡＭ容量に
よって、２種類のウエイト数でのアクセスタイミングを
設定したが、２種類に限ることはなく、ＤＲＡＭ容量に
対応して、２種類以上のウエイト数でのアクセスタイミ
ングを設定してもよいことは言うまでもない。
クセス時間を伸ばすために、ステップＳ１０４で設定す
るウエイト数より多いウエイト数でのアクセスタイミン
グで、ＤＲＡＭ１１に対して、リード／ライトアクセス
を行う。尚、以上の説明では、検出したＤＲＡＭ容量に
よって、２種類のウエイト数でのアクセスタイミングを
設定したが、２種類に限ることはなく、ＤＲＡＭ容量に
対応して、２種類以上のウエイト数でのアクセスタイミ
ングを設定してもよいことは言うまでもない。
【００２４】尚、上述のステップＳ１０２とＳ１０３で
の処理では、メモリ容量を検出して、それが所定の容量
より小さいかどうか判定したが、ステップＳ１０２で検
出したメモリ容量から対応するメモリデバイスの数を求
め、ステップＳ１０３では、求めたメモリデバイス数が
所定のメモリデバイス数より小さいかどうか判定しても
よい。
の処理では、メモリ容量を検出して、それが所定の容量
より小さいかどうか判定したが、ステップＳ１０２で検
出したメモリ容量から対応するメモリデバイスの数を求
め、ステップＳ１０３では、求めたメモリデバイス数が
所定のメモリデバイス数より小さいかどうか判定しても
よい。
【００２５】尚、本発明は、複数の機器（から構成され
るシステムに適用しても、一つの機器からなる装置に適
用してもよい。また、本発明の目的は、前述した実施形
態の機能を実現するソフトウェアのプログラムコードを
記録した記憶媒体を、システムあるいは装置に供給し、
そのシステムあるいは装置のコンピュータ（またはＣＰ
ＵやＭＰＵ）が記憶媒体に格納されたプログラムコード
を読出し実行することによっても、達成されることは言
うまでもない。
るシステムに適用しても、一つの機器からなる装置に適
用してもよい。また、本発明の目的は、前述した実施形
態の機能を実現するソフトウェアのプログラムコードを
記録した記憶媒体を、システムあるいは装置に供給し、
そのシステムあるいは装置のコンピュータ（またはＣＰ
ＵやＭＰＵ）が記憶媒体に格納されたプログラムコード
を読出し実行することによっても、達成されることは言
うまでもない。
【００２６】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。プログラムコードを供給
するための記憶媒体としては、例えば、フロッピディス
ク，ハードディスク，光ディスク，光磁気ディスク，Ｃ
Ｄ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリ
カード，ＲＯＭなどを用いることができる。
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。プログラムコードを供給
するための記憶媒体としては、例えば、フロッピディス
ク，ハードディスク，光ディスク，光磁気ディスク，Ｃ
Ｄ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリ
カード，ＲＯＭなどを用いることができる。
【００２７】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。
【００２８】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。
【００２９】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明したフローチャートに対応す
るプログラムコードを格納することになるが、簡単に説
明すると、図５のメモリマップ例に示す各モジュールを
記憶媒体に格納することになる。すなわち、少なくと
も、ステップＳ１０１とＳ１０２での処理に対応する
「メモリ容量検出モジュール」、ステップＳ１０３、Ｓ
１０４、Ｓ１０５の処理に対応する「タイミング制御モ
ジュール」、および、設定されたアクセスタイミングで
実際にメモリにアクセスする「リードライトモジュー
ル」の各モジュールのプログラムコードを記憶媒体に格
納すればよい。
の記憶媒体には、先に説明したフローチャートに対応す
るプログラムコードを格納することになるが、簡単に説
明すると、図５のメモリマップ例に示す各モジュールを
記憶媒体に格納することになる。すなわち、少なくと
も、ステップＳ１０１とＳ１０２での処理に対応する
「メモリ容量検出モジュール」、ステップＳ１０３、Ｓ
１０４、Ｓ１０５の処理に対応する「タイミング制御モ
ジュール」、および、設定されたアクセスタイミングで
実際にメモリにアクセスする「リードライトモジュー
ル」の各モジュールのプログラムコードを記憶媒体に格
納すればよい。
【００３０】尚、この各モジュールは、マイクロプログ
ラムコードで記述されていてもよく、この場合、タイミ
ング制御部８の不図示のシーケンサがこのマイクロコー
ドを実行することになる。尚、上述の説明では、容量検
出対象はＤＲＡＭであったが、ＤＲＡＭに制限されるこ
とはなく、ＲＡＭやフラッシュＲＡＭ等の他のあらゆる
メモリでもよいことは言うまでもない。
ラムコードで記述されていてもよく、この場合、タイミ
ング制御部８の不図示のシーケンサがこのマイクロコー
ドを実行することになる。尚、上述の説明では、容量検
出対象はＤＲＡＭであったが、ＤＲＡＭに制限されるこ
とはなく、ＲＡＭやフラッシュＲＡＭ等の他のあらゆる
メモリでもよいことは言うまでもない。
【００３１】以上説明したように、本実施の形態によれ
ば、オプションメモリの搭載により増大する容量負荷の
影響により、アクセスディレイ時間が増大してシステム
のタイミング設計上問題が発生しても、問題の発生する
メモリーや周辺ＩＯの個別に対応でき、最適なメモリの
アクセスを実現できる。
ば、オプションメモリの搭載により増大する容量負荷の
影響により、アクセスディレイ時間が増大してシステム
のタイミング設計上問題が発生しても、問題の発生する
メモリーや周辺ＩＯの個別に対応でき、最適なメモリの
アクセスを実現できる。
【００３２】
【発明の効果】以上説明したように本発明によれば、搭
載されているメモリの容量に左右されず、安定した高信
頼性のメモリアクセスが可能となる。
載されているメモリの容量に左右されず、安定した高信
頼性のメモリアクセスが可能となる。
【図１】本発明に係る実施の形態のメモリアクセス制御
方法を適用した情報処理装置の構成例の図である。
方法を適用した情報処理装置の構成例の図である。
【図２】本発明に係る実施の形態のメモリアクセス制御
方法を詳細に説明するための図である。
方法を詳細に説明するための図である。
【図３】ＤＲＡＭ領域のメモリーマップ例の図である。
【図４】本発明の実施の形態のメモリアクセス制御方法
を実現する処理フローチャートである。
を実現する処理フローチャートである。
【図５】記憶媒体に記憶された図４の処理フローチャー
トの処理手順に対応するプログラムの各処理モジュール
のレイアウト例を示す図である。
トの処理手順に対応するプログラムの各処理モジュール
のレイアウト例を示す図である。
１ 表示部 ２ ＲＯＭ ３ ＲＡＭ ４ 操作部 ５ 制御部（ＣＰＵ）
Claims (14)
- 【請求項１】 メモリデバイスの数をカウントするカウ
ント工程と、 前記カウント工程でカウントされたカウント数に基づ
き、前記メモリデバイスに対するアクセスサイクル時間
長を決定し、決定されたアクセスサイクル時間長に基づ
き、前記メモリデバイスをアクセスするアクセス工程と
を備えることを特徴とする情報処理方法。 - 【請求項２】 前記アクセスサイクル時間長は、基本ア
クセスサイクル長に対して、前記カウント工程でカウン
トされたカウント数に基づくウエイトサイクル数に対応
する時間長を加算した時間長であることを特徴とする請
求項１に記載の情報処理方法。 - 【請求項３】 前記カウント工程は、 所定のメモリ空間に対して、所定のデータパターンをラ
イトし、前記ライトした空間をリードして、ベリファイ
を行うベリファイ工程と、 前記ベリファイ工程で一致した領域に基づいて、メモリ
デバイス数をカウントするメモリデバイス数カウント工
程とを備えることを特徴とする請求項１に記載の情報処
理方法。 - 【請求項４】 メモリデバイスのが占有するメモリ容量
を検出するメモリ容量検出工程と、 前記メモリ容量検出工程で検出されたメモリ容量に基づ
き、前記メモリデバイスに対するアクセスサイクル時間
長を決定し、決定されたアクセスサイクル時間長に基づ
き、前記メモリデバイスをアクセスするアクセス工程と
を備えることを特徴とする情報処理方法。 - 【請求項５】 前記アクセスサイクル時間長は、基本ア
クセスサイクル長に対して、前記メモリ容量検出工程で
検出されたメモリ容量に基づくウエイトサイクル数に対
応する時間長を加算した時間長であることを特徴とする
請求項４に記載の情報処理方法。 - 【請求項６】 前記メモリ容量検出工程は、 所定のメモリ空間に対して、所定のデータパターンをラ
イトし、前記ライトした空間をリードして、ベリファイ
を行うベリファイ工程と、 前記ベリファイ工程で一致した領域に基づいて、メモリ
容量を検出する検出工程とを備えることを特徴とする請
求項４に記載の情報処理方法。 - 【請求項７】 メモリデバイスの数をカウントするカウ
ント手段と、 前記カウント手段でカウントされたカウント数に基づ
き、前記メモリデバイスに対するアクセスサイクル時間
長を決定し、決定されたアクセスサイクル時間長に基づ
き、前記メモリデバイスをアクセスするアクセス手段と
を備えることを特徴とする情報処理装置。 - 【請求項８】 前記アクセスサイクル時間長は、基本ア
クセスサイクル長に対して、前記カウント手段でカウン
トされたカウント数に基づくウエイトサイクル数に対応
する時間長を加算した時間長であることを特徴とする請
求項７に記載の情報処理装置。 - 【請求項９】 前記カウント手段は、 所定のメモリ空間に対して、所定のデータパターンをラ
イトし、前記ライトした空間をリードして、ベリファイ
を行うベリファイ手段と、 前記ベリファイ手段で一致した領域に基づいて、メモリ
デバイス数をカウントするメモリデバイス数カウント手
段とを備えることを特徴とする請求項７に記載の情報処
理装置。 - 【請求項１０】 メモリデバイスのが占有するメモリ容
量を検出するメモリ容量検出手段と、 前記メモリ容量検出手段で検出されたメモリ容量に基づ
き、前記メモリデバイスに対するアクセスサイクル時間
長を決定し、決定されたアクセスサイクル時間長に基づ
き、前記メモリデバイスをアクセスするアクセス手段と
を備えることを特徴とする情報処理装置。 - 【請求項１１】 前記アクセスサイクル時間長は、基本
アクセスサイクル長に対して、前記メモリ容量検出手段
で検出されたメモリ容量に基づくウエイトサイクル数に
対応する時間長を加算した時間長であることを特徴とす
る請求項１０に記載の情報処理装置。 - 【請求項１２】 前記メモリ容量検出手段は、 所定のメモリ空間に対して、所定のデータパターンをラ
イトし、前記ライトした空間をリードして、ベリファイ
を行うベリファイ手段と、 前記ベリファイ手段で一致した領域に基づいて、メモリ
容量を検出する検出手段とを備えることを特徴とする請
求項１０に記載の情報処理装置。 - 【請求項１３】 コンピュータプログラム製品であっ
て、 メモリデバイスの数をカウントする、コンピュータ読み
取り可能な第１のプログラムコード手段と、 前記第１のプログラムコード手段でカウントされたカウ
ント数に基づき、前記メモリデバイスに対するアクセス
サイクル時間長を決定し、決定されたアクセスサイクル
時間長に基づき、前記メモリデバイスをアクセスする、
コンピュータ読み取り可能な第２のプログラムコード手
段とを備えることを特徴とする。 - 【請求項１４】 コンピュータプログラム製品であっ
て、 メモリデバイスのが占有するメモリ容量を検出する、コ
ンピュータ読み取り可能な第１のプログラムコード手段
と、 前記メモリ容量検出工程で検出されたメモリ容量に基づ
き、前記メモリデバイスに対するアクセスサイクル時間
長を決定し、決定されたアクセスサイクル時間長に基づ
き、前記メモリデバイスをアクセスする、コンピュータ
読み取り可能な第２のプログラムコード手段とを備える
ことを特徴とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11368696A JPH09297704A (ja) | 1996-05-08 | 1996-05-08 | 情報処理方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11368696A JPH09297704A (ja) | 1996-05-08 | 1996-05-08 | 情報処理方法とその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297704A true JPH09297704A (ja) | 1997-11-18 |
Family
ID=14618619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11368696A Withdrawn JPH09297704A (ja) | 1996-05-08 | 1996-05-08 | 情報処理方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297704A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520045A (ja) * | 2004-11-11 | 2008-06-12 | エヌヴィディア コーポレイション | メモリコントローラ適応１ｔ／２ｔタイミング制御 |
-
1996
- 1996-05-08 JP JP11368696A patent/JPH09297704A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520045A (ja) * | 2004-11-11 | 2008-06-12 | エヌヴィディア コーポレイション | メモリコントローラ適応１ｔ／２ｔタイミング制御 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |